特開 2024-140971 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024140971

(43)【公開日】2024-10-10

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20241003BHJP

【ＦＩ】

H01L27/04 P

H01L27/04 R

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023052370

(22)【出願日】2023-03-28

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】杉江 尚

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038AR01

5F038AR09

5F038EZ20

(57)【要約】

【課題】電圧変調の影響を低減した抵抗を提供する。
【解決手段】半導体集積回路１００は、半導体基板１１０上に形成される第１抵抗２００を備える。第１抵抗２００は、直列に接続された抵抗値が等しい第１抵抗要素ｒ１および第２抵抗要素ｒ２を含む。第１抵抗要素ｒ１が形成されるウェル１１２と第２抵抗要素ｒ２が形成されるウェル１１２は、第１抵抗要素ｒ１と第２抵抗要素ｒ２の接続ノード２０６と結線される。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体基板上に形成される第１抵抗を備え、
前記第１抵抗は、直列に接続された抵抗値が等しい第１抵抗要素および第２抵抗要素を含み、
前記第１抵抗要素が形成されるウェルと前記第２抵抗要素が形成されるウェルは、前記第１抵抗要素と前記第２抵抗要素の接続ノードと結線される、半導体集積回路。

【請求項2】

前記第１抵抗要素が形成されるウェルと前記第２抵抗要素が形成されるウェルは、同一のウェルである、請求項１に記載の半導体集積回路。

【請求項3】

前記第１抵抗要素が形成されるウェルと前記第２抵抗要素が形成されるウェルは、独立したウェルである、請求項１に記載の半導体集積回路。

【請求項4】

前記第１抵抗要素および前記第２抵抗要素は、ポリ抵抗である、請求項１から３のいずれかに記載の半導体集積回路。

【請求項5】

前記第１抵抗要素および前記第２抵抗要素は、拡散抵抗である、請求項１から３のいずれかに記載の半導体集積回路。

【請求項6】

オペアンプおよび抵抗を含む増幅回路をさらに備え、
前記第１抵抗を利用して、前記増幅回路の前記抵抗が構成される、請求項１から３のいずれかに記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体集積回路に形成される抵抗に関する。

【背景技術】

【0002】

半導体集積回路の重要な構成要素のひとつに抵抗がある。抵抗の種類はさまざまであり、用途に応じて、ポリ抵抗、拡散抵抗、メタル抵抗などが使用される。

【0003】

半導体基板に形成される抵抗は、それに印加される電圧に応じて、抵抗値がわずかに変化する。これを電圧変調という。電圧変調は、１０Ｖを超える大きな電圧を印加してせいぜい０．１％あるいはそれ以下のオーダーであるため、多くの用途で問題となることはない。

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、高精度が要求される回路では、わずかな電圧変調による抵抗値の変動が、回路の特性を大きく悪化させる。

【0005】

本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、電圧変調の影響を低減した抵抗の提供にある。

【課題を解決するための手段】

【0006】

本開示のある態様の半導体集積回路は、半導体基板上に形成される抵抗を備える。抵抗は、直列に接続された抵抗値が等しい第１抵抗要素および第２抵抗要素を含む。第１抵抗要素が形成されるウェルと第２抵抗要素が形成されるウェルは、第１抵抗要素と第２抵抗要素の接続ノードと結線される、

【0007】

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

【発明の効果】

【0008】

本開示のある態様によれば、抵抗の電圧変調の影響を抑制できる。

【図面の簡単な説明】

【0009】

【図1】図１は、実施形態に係る抵抗を備える半導体集積回路の断面図である。

【図2】図２は、比較技術に係る抵抗を備える半導体集積回路の断面図である。

【図3】図３は、実施形態に係る抵抗および比較技術に係る抵抗の抵抗値のシミュレーション結果を示す図である。

【図4】図４は、図３のシミュレーションに用いた回路図である。

【図5】図５は、変形例に係る抵抗を備える半導体集積回路の断面図である。

【図6】図６は、一実施例に係る増幅回路の回路図である。

【発明を実施するための形態】

【0010】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0011】

一実施形態に係る半導体集積回路は、半導体基板上に形成される抵抗を備える。抵抗は、直列に接続された抵抗値が等しい第１抵抗要素および第２抵抗要素を含む。第１抵抗要素が形成されるウェルと第２抵抗要素が形成されるウェルは、第１抵抗要素と第２抵抗要素の接続ノードと結線される。

【0012】

この構成によると、１個の抵抗を２つの抵抗要素に分割して形成し、それぞれの抵抗要素のウェルに、中点電圧に相当する電圧を印加することにより、電圧変調の影響を低減できる。

【0013】

一実施形態において、第１抵抗要素が形成されるウェルと第２抵抗要素が形成されるウェルは、同一のウェルであってもよい。

【0014】

一実施形態において、第１抵抗要素が形成されるウェルと第２抵抗要素が形成されるウェルは、独立したウェルであってもよい。

【0015】

一実施形態において、第１抵抗要素および第２抵抗要素は、ポリ抵抗であってもよい。

【0016】

一実施形態において、第１抵抗要素および第２抵抗要素は、拡散抵抗であってもよい。

【0017】

一実施形態において、半導体集積回路は、オペアンプを含む減算増幅回路をさらに備えてもよい。抵抗を利用して、減算増幅回路の抵抗が構成されてもよい。

【0018】

一実施形態において、半導体集積回路は、オペアンプを含む非反転アンプをさらに備えてもよい。抵抗を利用して、非反転アンプの抵抗が構成されてもよい。

【0019】

一実施形態において、半導体集積回路は、オペアンプを含む反転アンプをさらに備えてもよい。抵抗を利用して、反転アンプの抵抗が構成されてもよい。

【0020】

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

【0021】

本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0022】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0023】

図１は、実施形態に係る抵抗２００を備える半導体集積回路１００の断面図である。抵抗２００は、半導体基板１１０の上に形成される。抵抗２００は、第１端２０２および第２端２０４を有する。

【0024】

半導体基板１１０には、ウェル１１２が形成される。抵抗２００はウェル１１２上に形成される。抵抗２００は、第１端２０２と第２端２０４の間に直列に接続される第１抵抗要素ｒ１および第２抵抗要素ｒ２に分割して形成される。抵抗２００の抵抗値の設計値をｒとするとき、第１抵抗要素ｒ１および第２抵抗要素ｒ２は、それぞれの抵抗値が等しくｒ／２となるように設計される。第１抵抗要素ｒ１および第２抵抗要素ｒ２は、ポリ抵抗もしくは拡散抵抗である。

【0025】

ウェル１１２には、第１端２０２の電圧と第２端２０４の電圧の中点電圧に相当する電圧が印加される。具体的には、ウェル１１２は、第１抵抗要素ｒ１と第２抵抗要素ｒ２の接続ノード２０６と接続されている。

【0026】

以上が抵抗２００の構成である。抵抗２００の利点は比較技術との対比によって明確となる。そこで先に比較技術について説明する。

【0027】

図２は、比較技術に係る抵抗２００Ｒを備える半導体集積回路１００Ｒの断面図である。抵抗２００Ｒは、ウェル１１２上に形成された抵抗値がｒである単一の抵抗要素ｒ０を含む。ウェル１１２は、第１端２０２および第２端２０４の一方（ここでは第２端２０４）と接続される。以上が抵抗２００Ｒの構成である。

【0028】

図３は、実施形態に係る抵抗２００および比較技術に係る抵抗２００Ｒの抵抗値のシミュレーション結果を示す図である。図４は、図３のシミュレーションに用いた回路図である。抵抗２００，２００Ｒの設計値は１ｋΩである。回路（i）では、抵抗２００の第２端２０４を接地し、第１端２０２に可変電圧源６００を接続している。回路（ii）では、抵抗２００Ｒの第２端２０４を接地し、第１端２０２に可変電圧源６００を接続している。回路（iii）では、抵抗２００Ｒの第１端２０２を接地し、第２端２０４に可変電圧源６００を接続している。可変電圧源６００の電圧Ｖ_ＤＤを０～１０Ｖでスイープし、抵抗に流れる電流を測定し、電圧と電流から、抵抗値を算出している。

【0029】

図３に示す様に、比較技術に係る抵抗２００Ｒを用いた回路（ii）および（iii）では、抵抗値ｒが電源電圧Ｖ_ＤＤに応じて変化しており、電圧変調の効果が現れている。これに対して、実施形態に係る抵抗２００を用いた回路（i）では、抵抗値ｒが電源電圧Ｖ_ＤＤによらず一定値を示しており、電圧変調の効果が抑制できていることが分かる。

【0030】

図５は、変形例に係る抵抗２００ａを備える半導体集積回路１００ａの断面図である。この変形例では、第１抵抗要素ｒ１と第２抵抗要素ｒ２は独立したウェル１１２＿１，１１２＿２に分離して形成されている。ウェル１１２＿１および１１２＿２は、第１抵抗要素ｒ１と第２抵抗要素ｒ２の接続ノード２０６と接続される。この構成によっても図１の抵抗２００と同様に、抵抗変調の効果を抑制できる。ただし、この変形例では、ウェル１１２＿１および１１２＿２が独立しているため、回路面積は図１の抵抗２００より大きくなる。

【0031】

続いて抵抗２００の用途について説明する。抵抗２００は、０．１％のオーダの高精度が要求される回路に好適に用いることができる。たとえば抵抗２００の好適な用途として、オペアンプおよび抵抗の組み合わせである増幅回路が挙げられる。

【0032】

図６は、一実施例に係る増幅回路４００の回路図である。増幅回路４００は、オペアンプ４０２および抵抗Ｒ１１～Ｒ１４を備える減算増幅器である。Ｒ１１＝Ｒ１３、Ｒ１２＝Ｒ１４が成り立っており、増幅回路４００のゲインは、ｇ＝Ｒ１３／Ｒ１１である。抵抗Ｒ１１～Ｒ１４は、図１の抵抗２００である。

【0033】

増幅回路は、減算増幅器に限定されず、非反転増幅器や反転増幅器であってもよい。

【0034】

その他、抵抗２００の用途としては、Ａ／ＤコンバータやＤ／Ａコンバータが例示される。あるいは、低電圧ロックアウト（ＵＶＬＯ：Under Voltage Lock Out）回路、過電圧保護（ＯＶＰ：Over Voltage Protection）回路などの電圧検出手段に用いられる抵抗分圧回路が例示される。

【0035】

（付記）
本明細書には以下の技術が開示される。

【0036】

（項目１）
半導体基板上に形成される第１抵抗を備え、
前記第１抵抗は、直列に接続された抵抗値が等しい第１抵抗要素および第２抵抗要素を含み、
前記第１抵抗要素が形成されるウェルと前記第２抵抗要素が形成されるウェルは、前記第１抵抗要素と前記第２抵抗要素の接続ノードと結線される、半導体集積回路。

【0037】

（項目２）
前記第１抵抗要素が形成されるウェルと前記第２抵抗要素が形成されるウェルは、同一のウェルである、項目１に記載の半導体集積回路。

【0038】

（項目３）
前記第１抵抗要素が形成されるウェルと前記第２抵抗要素が形成されるウェルは、独立したウェルである、項目１に記載の半導体集積回路。

【0039】

（項目４）
前記第１抵抗要素および前記第２抵抗要素は、ポリ抵抗である、項目１から３のいずれかに記載の半導体集積回路。

【0040】

（項目５）
前記第１抵抗要素および前記第２抵抗要素は、拡散抵抗である、項目１から３のいずれかに記載の半導体集積回路。

【0041】

（項目６）
オペアンプおよび抵抗を含む増幅回路をさらに備え、
前記第１抵抗を利用して、前記増幅回路の前記抵抗が構成される、項目１から５のいずれかに記載の半導体集積回路。

【符号の説明】

【0042】

１００ 半導体集積回路
１１０ 半導体基板
１１２，１１４ ウェル
２００ 抵抗
２０２ 第１端
２０４ 第２端
ｒ１ 第１抵抗要素
ｒ２ 第２抵抗要素
４００ 増幅回路
４０２ オペアンプ
５００ 増幅回路
５０２ オペアンプ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】