知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024140973
(43)【公開日】2024-10-10
(54)【発明の名称】逐次比較型Ａ／Ｄコンバータ
(51)【国際特許分類】
H03M 1/46 20060101AFI20241003BHJP
H03M 1/08 20060101ALI20241003BHJP
【ＦＩ】
H03M1/46
H03M1/08 A
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023052372
(22)【出願日】2023-03-28
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】中村 玄明
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA05
5J022BA06
5J022CA10
5J022CF01
5J022CF05
5J022CF07
(57)【要約】
【課題】サンプリングにおけるセトリング時間を短くできる逐次比較型ＡＤＣを提供する。
【解決手段】逐次比較型ＡＤＣ１は、複数のキャパシタ２００，２０２，２０４を有し、入力信号に応じたアナログ信号をサンプリングし、デジタル入力に応じたアナログの出力信号を生成する容量性ＤＡＣ２０と、アナログの出力信号と比較基準電圧とを逐次的に比較する比較器１４と、比較器１４による逐次比較の結果に応じて、サンプリングされたアナログ信号についてデジタルの出力信号を生成する制御回路１６と、を備える。制御回路１６は、比較器１４による逐次比較が行われたあと、容量性ＤＡＣ２０において次のサンプリングが行われる前に、複数のキャパシタ２００，２０２，２０４のそれぞれに蓄積される電荷が前回のサンプリング時における電荷となるように、複数のキャパシタ２００，２０２，２０４のそれぞれに蓄積される電荷を制御する。
【選択図】図１
【解決手段】逐次比較型ＡＤＣ１は、複数のキャパシタ２００，２０２，２０４を有し、入力信号に応じたアナログ信号をサンプリングし、デジタル入力に応じたアナログの出力信号を生成する容量性ＤＡＣ２０と、アナログの出力信号と比較基準電圧とを逐次的に比較する比較器１４と、比較器１４による逐次比較の結果に応じて、サンプリングされたアナログ信号についてデジタルの出力信号を生成する制御回路１６と、を備える。制御回路１６は、比較器１４による逐次比較が行われたあと、容量性ＤＡＣ２０において次のサンプリングが行われる前に、複数のキャパシタ２００，２０２，２０４のそれぞれに蓄積される電荷が前回のサンプリング時における電荷となるように、複数のキャパシタ２００，２０２，２０４のそれぞれに蓄積される電荷を制御する。
【選択図】図１
【特許請求の範囲】
【請求項1】
アナログの入力信号に応じたデジタルの出力信号を生成する逐次比較型Ａ／Ｄコンバータであって、
最上位ビットから最下位ビットまでについての複数のキャパシタを有し、前記入力信号に応じたアナログ信号をサンプリングし、デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、
前記最上位ビットから前記最下位ビットまでについての前記アナログの出力信号と比較基準電圧とを逐次的に比較する比較器と、
前記比較器の比較結果に応じて前記デジタル入力を生成し、前記比較器による逐次比較の結果に応じて、サンプリングされた前記アナログ信号について前記デジタルの出力信号を生成する制御回路と、を備え、
前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれが前記入力信号に応じた電荷を蓄積することによって前記アナログ信号をサンプリングするように構成され、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記容量性Ｄ／Ａコンバータにおいて次のサンプリングが行われる前に、前記複数のキャパシタのそれぞれに蓄積される電荷が前回のサンプリング時における電荷となるように、前記複数のキャパシタのそれぞれに蓄積される電荷を制御する、
逐次比較型Ａ／Ｄコンバータ。
最上位ビットから最下位ビットまでについての複数のキャパシタを有し、前記入力信号に応じたアナログ信号をサンプリングし、デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、
前記最上位ビットから前記最下位ビットまでについての前記アナログの出力信号と比較基準電圧とを逐次的に比較する比較器と、
前記比較器の比較結果に応じて前記デジタル入力を生成し、前記比較器による逐次比較の結果に応じて、サンプリングされた前記アナログ信号について前記デジタルの出力信号を生成する制御回路と、を備え、
前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれが前記入力信号に応じた電荷を蓄積することによって前記アナログ信号をサンプリングするように構成され、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記容量性Ｄ／Ａコンバータにおいて次のサンプリングが行われる前に、前記複数のキャパシタのそれぞれに蓄積される電荷が前回のサンプリング時における電荷となるように、前記複数のキャパシタのそれぞれに蓄積される電荷を制御する、
逐次比較型Ａ／Ｄコンバータ。
【請求項2】
前記容量性Ｄ／Ａコンバータは、前記アナログ信号が入力される入力経路をさらに有し、
前記アナログ信号のサンプリングは、前記入力経路を通じて前記複数のキャパシタのそれぞれの一端に前記アナログ信号が供給されることによって行われ、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記次のサンプリングが行われる前に、前記複数のキャパシタのそれぞれの一端を互いに短絡させる、
請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
前記アナログ信号のサンプリングは、前記入力経路を通じて前記複数のキャパシタのそれぞれの一端に前記アナログ信号が供給されることによって行われ、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記次のサンプリングが行われる前に、前記複数のキャパシタのそれぞれの一端を互いに短絡させる、
請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項3】
前記アナログ信号を生成する入力回路と、
前記入力回路と前記入力経路との間に配置されたスイッチと、をさらに備え、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記次のサンプリングが行われる前に、前記スイッチがオフの状態で、前記複数のキャパシタのそれぞれの一端を前記入力経路に接続させる、
請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
前記入力回路と前記入力経路との間に配置されたスイッチと、をさらに備え、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記次のサンプリングが行われる前に、前記スイッチがオフの状態で、前記複数のキャパシタのそれぞれの一端を前記入力経路に接続させる、
請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項4】
前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれの他端に接続される、前記アナログの出力信号を出力するための出力経路をさらに有し、
前記制御回路は、前回のサンプリング時に、前記出力経路に前記比較基準電圧が供給され、前記比較器による逐次比較が行われたあと、次のサンプリングの前に、前記出力経路に前記比較基準電圧が供給されるように、前記容量性Ｄ／Ａコンバータを制御する、
請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
前記制御回路は、前回のサンプリング時に、前記出力経路に前記比較基準電圧が供給され、前記比較器による逐次比較が行われたあと、次のサンプリングの前に、前記出力経路に前記比較基準電圧が供給されるように、前記容量性Ｄ／Ａコンバータを制御する、
請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、逐次比較型Ａ／Ｄコンバータに関する。
【背景技術】
【0002】
アナログの入力信号をデジタルの出力信号に変換するＡ／Ｄコンバータの一種として、逐次比較型Ａ／Ｄコンバータ（以下、「逐次比較型ＡＤＣ」とも称する。）が知られている。容量性Ｄ／Ａコンバータ（以下、「容量性ＤＡＣ」とも称する。）を有する逐次比較型ＡＤＣの場合、容量性ＤＡＣでアナログの入力信号に応じたアナログ信号をサンプリングし、サンプリングした信号と基準となる信号とを比較器で逐次比較し、その逐次比較の結果に応じたデジタルの出力信号が生成される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１９２０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、サンプリングしたアナログ信号についてデジタルの出力信号を生成したあと、次のアナログ信号がサンプリングされるとき、容量性ＤＡＣのキャパシタに蓄えられた電荷の流れとアナログ信号に基づく電荷の流れとがぶつかる。これにより、キックバックノイズが生じ、このキックバックノイズによって次のサンプリングにセトリング時間がかかってしまう。
【0005】
本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、サンプリングにおけるセトリング時間を短くできる逐次比較型ＡＤＣを提供することにある。
【課題を解決するための手段】
【0006】
本開示のある態様の逐次比較型Ａ／Ｄコンバータは、アナログの入力信号に応じたデジタルの出力信号を生成する。この逐次比較型Ａ／Ｄコンバータは、最上位ビットから最下位ビットまでについての複数のキャパシタを有し、入力信号に応じたアナログ信号をサンプリングし、デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、最上位ビットから最下位ビットまでについてのアナログの出力信号と比較基準電圧とを逐次的に比較する比較器と、比較器の比較結果に応じてデジタル入力を生成し、比較器による逐次比較の結果に応じて、サンプリングされたアナログ信号についてデジタルの出力信号を生成する制御回路と、を備える。容量性Ｄ／Ａコンバータは、複数のキャパシタのそれぞれが入力信号に応じた電荷を蓄積することによってアナログ信号をサンプリングするように構成される。制御回路は、比較器による逐次比較が行われたあと、容量性Ｄ／Ａコンバータにおいて次のサンプリングが行われる前に、複数のキャパシタのそれぞれに蓄積される電荷が前回のサンプリング時における電荷となるように、複数のキャパシタのそれぞれに蓄積される電荷を制御する。
【0007】
なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。
【発明の効果】
【0008】
本開示によれば、サンプリングにおけるセトリング時間を短くできる逐次比較型ＡＤＣを提供できる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0011】
一実施形態に係る逐次比較型Ａ／Ｄコンバータは、アナログの入力信号に応じたデジタルの出力信号を生成する。逐次比較型Ａ／Ｄコンバータは、最上位ビットから最下位ビットまでについての複数のキャパシタを有し、入力信号に応じたアナログ信号をサンプリングし、デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、最上位ビットから最下位ビットまでについてのアナログの出力信号と比較基準電圧とを逐次的に比較する比較器と、比較器の比較結果に応じてデジタル入力を生成し、比較器による逐次比較の結果に応じて、サンプリングされたアナログ信号についてデジタルの出力信号を生成する制御回路と、を備える。容量性Ｄ／Ａコンバータは、複数のキャパシタのそれぞれが入力信号に応じた電荷を蓄積することによってアナログ信号をサンプリングするように構成される。制御回路は、比較器による逐次比較が行われたあと、容量性Ｄ／Ａコンバータにおいて次のサンプリングが行われる前に、複数のキャパシタのそれぞれに蓄積される電荷が前回のサンプリング時における電荷となるように、複数のキャパシタのそれぞれに蓄積される電荷を制御する。
【0012】
この構成によれば、アナログ信号のサンプリングが行われるとき、容量性ＤＡＣのキャパシタに蓄積される電荷が前回のサンプリング時における電荷となる。このため、キャパシタの電荷の流れおよびアナログ信号による電荷の流れに基づくキックバックノイズの発生が抑制され、サンプリングにおけるセトリング時間を短くできる。
【0013】
一実施形態において、容量性Ｄ／Ａコンバータは、アナログ信号が入力される入力経路をさらに有してよい。アナログ信号のサンプリングは、入力経路を通じて複数のキャパシタのそれぞれの一端にアナログ信号が供給されることによって行われてよい。制御回路は、比較器による逐次比較が行われたあと、次のサンプリングが行われる前に、複数のキャパシタのそれぞれの一端を互いに短絡させてよい。
【0014】
一実施形態において、逐次比較型ＡＤＣは、アナログ信号を生成する入力回路と、
入力回路と入力経路との間に配置されたスイッチと、をさらに備えてよい。制御回路は、比較器による逐次比較が行われたあと、次のサンプリングが行われる前に、スイッチがオフの状態で、複数のキャパシタのそれぞれの一端を入力経路に接続させてよい。
入力回路と入力経路との間に配置されたスイッチと、をさらに備えてよい。制御回路は、比較器による逐次比較が行われたあと、次のサンプリングが行われる前に、スイッチがオフの状態で、複数のキャパシタのそれぞれの一端を入力経路に接続させてよい。
【0015】
一実施形態において、容量性Ｄ／Ａコンバータは、複数のキャパシタのそれぞれの他端に接続される、アナログの出力信号を出力するための出力経路をさらに有してよい。制御回路は、前回のサンプリング時に、出力経路に比較基準電圧が供給され、比較器による逐次比較が行われたあと、次のサンプリングの前に、出力経路に比較基準電圧が供給されるように、容量性Ｄ／Ａコンバータを制御してよい。
【0016】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0017】
図１は、本開示の一実施形態に係る逐次比較型ＡＤＣ１を示す回路図である。本実施形態に係る逐次比較型ＡＤＣ１は、アナログの入力信号Ａｉｎに応じたデジタルの出力信号Ｄｏｕｔを生成するように構成される。逐次比較型ＡＤＣ１は、バッファ回路１０（入力回路）、スイッチ１２、比較器１４、ロジック回路１６（制御回路）および容量性ＤＡＣ２０を備える。
【0018】
バッファ回路１０は、アナログの入力信号Ａｉｎが入力され、アナログの入力信号Ａｉｎに応じたアナログ信号ＡＤＣｉｎを生成する。
【0019】
スイッチ１２は、バッファ回路１０と容量性ＤＡＣ２０との間に配置される。具体的には、スイッチ１２は、一端がバッファ回路１０に接続され、他端が容量性ＤＡＣ２０に接続されるように配置される。スイッチ１２がオンのとき、容量性ＤＡＣ２０がバッファ回路１０に接続され、アナログ信号ＡＤＣｉｎが容量性ＤＡＣ２０に供給される。一方、スイッチ１２がオフのとき、容量性ＤＡＣ２０がバッファ回路１０から遮断される。
【0020】
容量性ＤＡＣ２０は、アナログの入力信号Ａｉｎに応じたアナログ信号ＡＤＣｉｎをサンプリングし、デジタル入力Ｄｉｎに応じたアナログの出力電圧ＤＡＣｏｕｔを生成する。本実施形態に係る容量性ＤＡＣ２０は、最上位ビットから最下位ビットまでについての複数のキャパシタ２００，２０２，２０４、入力経路２１０、基準経路２１２、グランド経路２１４、複数のセレクタ２２０，２２２，２２４、出力経路２３０およびスイッチ２３２を有する。
【0021】
キャパシタ２００，２０２，２０４は、３ビット分に対応する。具体的には、キャパシタ２００は、最上位ビットに対応し、キャパシタ２０２は、２ビット目に対応し、キャパシタ２０４は、最下位ビットに対応する。
【0022】
キャパシタ２００，２０２，２０４の容量値は、「Ｃ」を基準容量値とすると、それぞれ［４Ｃ］、［２Ｃ］、［１Ｃ］である。すなわち、キャパシタ２００，２０２，２０４は、それぞれ、所定の比率で重み付けされた容量値（＝２ｘＣ（ただし、ｘ＝０～２の整数））をもつ。なお、本実施形態に係る容量性ＤＡＣ２０は、３つのキャパシタ２００，２０２，２０４を有するが、キャパシタの数は、２つ以下であってよいし、４つ以上であってよい。すなわち、容量性ＤＡＣ２０のビット数は、２ビット以下であってよいし、４ビット以上であってよい。
【0023】
キャパシタ２００は、一端がセレクタ２２０に接続され、他端が出力経路２３０に接続されるように配置される。キャパシタ２０２は、一端がセレクタ２２２に接続され、他端が出力経路２３０に接続されるように配置される。キャパシタ２０４は、一端がセレクタ２２４に接続され、他端が出力経路２３０に接続されるように配置される。
【0024】
入力経路２１０は、セレクタ２２０，２２２，２２４に共通に設けられ、スイッチ１２の他端と接続される。スイッチ１２がオンになると、アナログ信号ＡＤＣｉｎがバッファ回路１０から入力経路２１０に入力される。基準経路２１２は、セレクタ２２０，２２２，２２４に共通に設けられ、基準電圧Ｖｒｅｆ１が供給されるように配置される。グランド経路２１４は、セレクタ２２０，２２２，２２４に共通に設けられ、グランドに接続される。
【0025】
セレクタ２２０，２２２，２２４のそれぞれは、キャパシタ２００，２０２，２０４のそれぞれの一端を入力経路２１０、基準経路２１２またはグランド経路２１４に接続するように構成される。キャパシタ２００，２０２，２０４の一端の接続先は、ロジック回路１６から入力されるデジタル入力Ｄｉｎに応じて切り替わる。
【0026】
出力経路２３０は、キャパシタ２００，２０２，２０４のそれぞれの他端に接続され、容量性ＤＡＣ２０の出力信号ＤＡＣｏｕｔを出力する。スイッチ２３２は、一端が共通経路２０に接続され、他端に比較基準電圧Ｖｒｅｆ２が供給されるように配置される。ここで、比較基準電圧Ｖｒｅｆ２は、たとえば基準電圧Ｖｒｅ１の１／２などであってよい。スイッチ２３２がオンになると、出力経路２３０に比較基準電圧Ｖｒｅｆ２が供給され、スイッチ２３２がオフになると、出力経路２３０に比較基準電圧Ｖｒｅｆ２が供給されなくなる。
【0027】
容量性ＤＡＣ２０は、複数のキャパシタ２００，２０２，２０４のそれぞれがアナログ信号ＡＤＣｉｎに応じた電荷を蓄積することによってアナログ信号ＡＤＣｉｎをサンプリングするように構成される。具体的には、アナログ信号ＡＤＣｉｎのサンプリングは、入力経路２１０を通じて複数のキャパシタ２００，２０２，２０４のそれぞれの一端にアナログ信号ＡＤＣｉｎが供給されることによって行われる。より具体的には、セレクタ２２０，２２２，２２４のそれぞれがキャパシタ２００，２０２，２０４のそれぞれの一端を入力経路２１０に接続する。これにより、キャパシタ２００，２０２，２０４のそれぞれにアナログ信号ＡＤＣｉｎに応じた電荷が蓄積され、これによりアナログ信号ＡＤＣｉｎがサンプリングされる。
【0028】
容量性ＤＡＣ２０は、最上位ビットから最下位ビットまでについての出力電圧ＤＡＣｏｕｔを生成するように構成される。具体的には、容量性ＤＡＣ２０は、生成されるデジタルの出力信号Ｄｏｕｔについて、最上位ビットから最下位ビットまでの０，１を判定するための出力電圧ＤＡＣｏｕｔを生成するように構成される。それぞれの出力信号ＤＡＣｏｕｔは、セレクタ２２０，２２２，２２４の接続がデジタル入力Ｄｉｎに応じて切り替わる度に生成される。
【0029】
比較器１４は、容量性ＤＡＣ２０の出力信号ＤＡＣｏｕｔと比較基準電圧Ｖｒｅｆ２とを比較し、比較結果に応じた信号Ｓｃｏｍを生成する。具体的には、比較器１４は、最上位ビットから最下位ビットまでについての出力電圧ＤＡＣｏｕｔと比較基準電圧Ｖｒｅｆ２とを逐次的に比較し、比較の度に比較結果に応じた信号Ｓｃｏｍを生成する。
【0030】
ロジック回路１６は、比較器１４の比較結果（具体的には、信号Ｓｃｏｍ）に応じてデジタル入力Ｄｉｎを生成する。ロジック回路１６は、比較器１４による逐次比較の結果に応じたデジタルの出力信号Ｄｏｕｔを生成する。ロジック回路１６は、スイッチ１２のオン、オフを制御するための信号Ｓｓｗ１を生成でき、スイッチ２３２のオン、オフを制御するための信号Ｓｓｗ２を生成できる。
【0031】
ロジック回路１６は、比較器１４による逐次比較が行われたあと、容量性ＤＡＣ２０において次のサンプリングが行われる前に、複数のキャパシタ２００，２０２，２０４のそれぞれに蓄積される電荷が前回のサンプリング時における電荷となるように、複数のキャパシタ２００，２０２，２０４のそれぞれに蓄積される電荷を制御する。本実施形態では、ロジック回路１６は、比較器１４による逐次比較が行われたあと、次のサンプリングが行われる前に、複数のキャパシタ２００，２０２，２０４のそれぞれの一端を互いに短絡させる。
【0032】
具体的には、ロジック回路１６は、比較器１４による逐次比較が行われたあと、次のサンプリングが行われる前に、スイッチ１２がオフの状態で、複数のキャパシタ２００，２０２，２０４のそれぞれの一端を入力経路２１０に接続させる。このとき、ロジック回路１６は、スイッチ１２がオフとなるように信号Ｓｓｗ１をスイッチ１２に伝送し、キャパシタ２００，２０２，２０４のそれぞれの一端が入力経路２１０に接続されるように、デジタル入力Ｄｉｎを容量性ＤＡＣ２０に伝送する。
【0033】
ロジック回路１６は、前回のサンプリング時に、出力経路２３０に比較基準電圧Ｖｒｅｆ２が供給され、比較器１４による逐次比較が行われたあと、次のサンプリングの前に、出力経路２３０に比較基準電圧Ｖｒｅｆ２が供給されるように、容量性ＤＡＣ２０を制御する。具体的には、ロジック回路１６は、各サンプリング時にスイッチ２３２がオンになるように、スイッチ２３２に信号Ｓｓｗ２を伝送する。
【0034】
以下、図１～図４を参照しながら、本実施形態に係る逐次比較型ＡＤＣ１の動作の流れを説明する。図２は、最上位ビットを判定するための逐次比較型ＡＤＣ１の状態を示す図である。図３は、逐次比較が終わったときの逐次比較型ＡＤＣ１の状態を示す図である。図４は、次のサンプリングの前における逐次比較型ＡＤＣ１の状態を示す図である。
【0035】
まず、容量性ＤＡＣ２０は、アナログ信号ＡＤＣｉｎをサンプリングする。ここで、アナログの入力信号Ａｉｎは、３ｈ（０１１）に相当する信号であるものとする。このとき、図１に示すように、スイッチ１２がオンとなり、入力経路２１０にアナログ信号ＡＤＣｉｎが入力される。また、スイッチ２３２がオンとなり、出力経路２３０に比較基準電圧Ｖｒｅｆ２が供給される。さらに、キャパシタ２００，２０２，２０４のそれぞれの一端は、セレクタ２２０，２２２，２２４のそれぞれを通じて入力経路２１０に接続され、アナログ信号ＡＤＣｉｎに応じた電荷を蓄積する。
【0036】
次いで、最上位ビットを判定するために、容量性ＤＡＣ２０の出力信号と比較基準電圧との比較が行われる。このとき、図２に示すように、スイッチ１２がオンからオフとなり、バッファ回路１０から容量性ＤＡＣ２０への経路が遮断される。また、スイッチ２３２がオンからオフとなる。さらに、キャパシタ２００の一端が基準経路２１２に接続され、キャパシタ２０２，２０４のそれぞれの一端がグランド経路２１４に接続されるように、デジタル入力Ｄｉｎに応じてセレクタ２２０，２２２，２２４の接続が切り替わる。
【0037】
比較器１４は、このときの容量性ＤＡＣ２０の出力信号ＤＡＣｏｕｔと比較基準電圧Ｖｒｅｆ２とを比較し、その比較結果に応じた信号Ｓｃｏｍをロジック回路１６に伝送する。ロジック回路１６は、信号Ｓｃｏｍに基づいて、最上位ビットを判定し、２ビット目を判定するためのデジタル入力を生成する。
【0038】
次いで、比較器１４は、２ビット目を判定するためのデジタル入力Ｄｉｎに応じた容量性ＤＡＣ２０の出力信号と比較基準電圧とを比較し、その比較結果に応じた信号をロジック回路１６に伝送する。ロジック回路１６は、その信号に基づいて、最下位ビットを判定するためのデジタル入力を容量性ＤＡＣ２０に入力する。比較器１４は、最下位ビットを判定するためのデジタル入力に応じた容量性ＤＡＣ２０の出力信号と比較基準電圧とを比較し、その比較結果に応じた信号をロジック回路１６に伝送する。
【0039】
このように、比較器１４は、最上位ビットから最下位ビットまでについての出力信号と比較基準電圧とを逐次的に比較する。ロジック回路１６は、比較器１４の逐次比較の結果に応じたデジタルの出力信号Ｄｏｕｔ（本実施形態では３ビット）を生成する。
【0040】
図３に示すように、本実施形態では、逐次比較が終わったとき、キャパシタ２００はグランド経路２１４に接続され、キャパシタ２０２，２０４のそれぞれは、基準経路２１２に接続される。このため、出力信号Ｄｏｕｔは、３ｈ（０１１）である。このとき、スイッチ１２およびスイッチ２３２は、共にオフである。
【0041】
次いで本実施形態では、図４に示すように、キャパシタ２００，２０２，２０４のそれぞれの一端が入力経路２１０に接続されるように、セレクタ２２０，２２２，２２４の接続が切り替わる。また、スイッチ２３２は、オフからオンに切り替わる。これにより、図１を参照しながら説明した前回のサンプリング時と同様に、キャパシタ２００，２０２，２０４のそれぞれの一端が互いに入力経路２１０を介して接続され、出力経路２３０に比較基準電圧Ｖｒｅｆ２が供給される。これにより、キャパシタ２００，２０２，２０４のそれぞれが蓄積する電荷は、前回のサンプリング時におけるキャパシタ２００，２０２，２０４の電荷となる。
【0042】
次のサンプリング時には、図１に示したように、スイッチ１２がオフからオンとなる。これにより、次のアナログ信号ＡＤＣｉｎが容量性ＤＡＣ２０の入力経路２１０に入力され、アナログ信号ＡＤＣｉｎのサンプリングが行われる。スイッチ１２がオフからオンとなる直前では、キャパシタ２００，２０２，２０４のそれぞれには、前回のサンプリング時における電荷がそれぞれ蓄積されている。このため、キャパシタ２００，２０２，２０４に蓄積されている電荷と、次のサンプリング時において蓄積されるべき電荷との差分が小さく、次のサンプリング時におけるキックバックノイズを抑制できる。
【0043】
このように、本実施形態に係る逐次比較型ＡＤＣ１によれば、サンプリング時におけるキックバックノイズを抑制し、サンプリングにかかるセトリング時間を短くできる。したがって、本実施形態にかかる逐次比較型ＡＤＣ１によれば、セトリングの高速化のためにバッファ回路１０を高速応答化する必要がなく、バッファ回路１０の消費電流および面積などを増加させる必要性を低減できる。
【0044】
アナログの入力信号Ａｉｎの時間的な変化が小さいほど、前回のサンプリング時と次のサンプリング時においてキャパシタ２００，２０２，２０４に蓄積される電荷の差が小さくなる。このため、本実施形態に係る逐次比較型ＡＤＣ１によれば、アナログの入力信号Ａｉｎの時間的な変化が小さいほど、キックバックノイズの発生を低減できるため好ましい。具体的には、アナログの入力信号Ａｉｎは、ＤＣ（Direct Current）信号または低周波数の信号であることが好ましい。
【0045】
また、複数のアナログの入力信号から順に選択した入力信号を逐次比較型ＡＤＣ１に入力する場合より、本実施形態のように単一のアナログの入力信号Ａｉｎが逐次比較型ＡＤＣ１に入力される場合の方が、逐次比較型ＡＤＣ１に入力される入力信号の変化が小さいため好ましい。
【0046】
（比較技術）
図５は、比較技術に係る逐次比較型ＡＤＣ３の回路図である。図５では、図１に示した逐次比較型ＡＤＣ１の構成と実質的に同一の機能を有する構成には同一の符号を付し、その説明を適宜省略する。比較技術に係る逐次比較型ＡＤＣ３は、主として、バッファ回路１０に接続されたスイッチ１２を備えない点で、上記実施形態に係る逐次比較型ＡＤＣ１と異なる。すなわち、バッファ回路１０から出力されるアナログ信号ＡＤＣｉｎは、直接的に容量性ＤＡＣ２０に入力される。
図５は、比較技術に係る逐次比較型ＡＤＣ３の回路図である。図５では、図１に示した逐次比較型ＡＤＣ１の構成と実質的に同一の機能を有する構成には同一の符号を付し、その説明を適宜省略する。比較技術に係る逐次比較型ＡＤＣ３は、主として、バッファ回路１０に接続されたスイッチ１２を備えない点で、上記実施形態に係る逐次比較型ＡＤＣ１と異なる。すなわち、バッファ回路１０から出力されるアナログ信号ＡＤＣｉｎは、直接的に容量性ＤＡＣ２０に入力される。
【0047】
以下、図５～図７を参照しながら、比較技術に係る逐次比較型ＡＤＣ３の動作の一例を説明する。図６は、逐次比較が終わったときの逐次比較型ＡＤＣ３の状態を示す図である。図７は、次のサンプリング時における逐次比較型ＡＤＣ３の状態を示す図である。
【0048】
まず、逐次比較型ＡＤＣ３は、アナログの入力信号Ａｉｎに応じたアナログ信号ＡＤＣｉｎをサンプリングする。ここで、入力信号Ａｉｎは、３ｈ（０１１）であるものとする。図５に示すように、キャパシタ２００，２０２，２０４のそれぞれの一端が入力経路２１０に接続され、出力経路２３０に接続されたスイッチ２３２がオンとなる。これにより、出力経路２３０に比較基準電圧Ｖｒｅｆ２が供給され、キャパシタ２００，２０２，２０４のそれぞれに、アナログ信号ＡＤＣｉｎに応じた電荷が蓄積され、アナログ信号ＡＤＣｉｎがサンプリングされる。
【0049】
以降、上記実施形態と同様にして、比較器１４は、容量性ＤＡＣ２０の出力信号ＤＡＣｏｕｔ１と比較基準電圧Ｖｒｅｆ２とを逐次的に比較し、比較結果に応じた信号Ｓｃｏｍ１を生成する。ロジック回路１６は、信号Ｓｃｏｍ１を受け、比較器１４の逐次比較の結果に応じたデジタルの出力信号Ｄｏｕｔ１を生成する。
【0050】
図６には、逐次比較が終わったときの逐次比較型ＡＤＣ３の状態が示されている。図６に示すように、セレクタ２２０，２２２，２２４は、３ｈ（０１１）の状態となっており、具体的には、キャパシタ２００の一端は、グランド経路２１４に接続され、キャパシタ２０２，２０４のそれぞれの一端は、基準経路２１２に接続される。また、スイッチ２３２は、オフとなっている。
【0051】
図７に示すように、次のサンプリング時には、キャパシタ２００，２０２，２０４のそれぞれの一端は入力経路２１０に接続され、スイッチ２３２はオフからオンとなる。このとき、キャパシタ２００，２０２，２０４に残った電荷の流れＩ１，Ｉ２，Ｉ３とアナログ信号ＡＤＣｉｎに応じた電荷の流れとがぶつかり、キックバックノイズＮが発生する。このとき、次のサンプリングの直前においてキャパシタ２００，２０２，２０４に蓄積された電荷と、アナログ信号ＡＤＣｉｎに応じてキャパシタ２００，２０２，２０４に蓄積されるべき電荷との差が大きいほど、大きなキックバックノイズＮが発生する。この大きなキックバックノイズＮ、次のサンプリングにおけるセトリングに時間がかかる。セトリングを早くするためには、バッファ回路１０を高速応答化する必要などが生じ、バッファ回路１０の消費電流および面積が増加する。
【0052】
これに対し、上記実施形態に係る逐次比較型ＡＤＣ１によれば、次のサンプリングの直前においてキャパシタ２００，２０２，２０４に蓄積された電荷と、アナログ信号ＡＤＣｉｎに応じてキャパシタ２００，２０２，２０４に蓄積されるべき電荷との差を小さくできる。この結果、キックバックノイズＮを低減し、サンプリングにおけるセトリング時間を短くできる。
【0053】
（補足）
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
【0054】
（付記）
本明細書に開示される技術は、一側面において以下のように把握できる。
本明細書に開示される技術は、一側面において以下のように把握できる。
【0055】
（項目１）
アナログの入力信号に応じたデジタルの出力信号を生成する逐次比較型Ａ／Ｄコンバータであって、
最上位ビットから最下位ビットまでについての複数のキャパシタを有し、前記入力信号に応じたアナログ信号をサンプリングし、デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、
前記最上位ビットから前記最下位ビットまでについての前記アナログの出力信号と比較基準電圧とを逐次的に比較する比較器と、
前記比較器の比較結果に応じて前記デジタル入力を生成し、前記比較器による逐次比較の結果に応じて、サンプリングされた前記アナログ信号について前記デジタルの出力信号を生成する制御回路と、を備え、
前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれが前記入力信号に応じた電荷を蓄積することによって前記アナログ信号をサンプリングするように構成され、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記容量性Ｄ／Ａコンバータにおいて次のサンプリングが行われる前に、前記複数のキャパシタのそれぞれに蓄積される電荷が前回のサンプリング時における電荷となるように、前記複数のキャパシタのそれぞれに蓄積される電荷を制御する、
逐次比較型Ａ／Ｄコンバータ。
アナログの入力信号に応じたデジタルの出力信号を生成する逐次比較型Ａ／Ｄコンバータであって、
最上位ビットから最下位ビットまでについての複数のキャパシタを有し、前記入力信号に応じたアナログ信号をサンプリングし、デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、
前記最上位ビットから前記最下位ビットまでについての前記アナログの出力信号と比較基準電圧とを逐次的に比較する比較器と、
前記比較器の比較結果に応じて前記デジタル入力を生成し、前記比較器による逐次比較の結果に応じて、サンプリングされた前記アナログ信号について前記デジタルの出力信号を生成する制御回路と、を備え、
前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれが前記入力信号に応じた電荷を蓄積することによって前記アナログ信号をサンプリングするように構成され、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記容量性Ｄ／Ａコンバータにおいて次のサンプリングが行われる前に、前記複数のキャパシタのそれぞれに蓄積される電荷が前回のサンプリング時における電荷となるように、前記複数のキャパシタのそれぞれに蓄積される電荷を制御する、
逐次比較型Ａ／Ｄコンバータ。
【0056】
（項目２）
前記容量性Ｄ／Ａコンバータは、前記アナログ信号が入力される入力経路をさらに有し、
前記アナログ信号のサンプリングは、前記入力経路を通じて前記複数のキャパシタのそれぞれの一端に前記アナログ信号が供給されることによって行われ、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記次のサンプリングが行われる前に、前記複数のキャパシタのそれぞれの一端を互いに短絡させる、
項目１に記載の逐次比較型Ａ／Ｄコンバータ。
前記容量性Ｄ／Ａコンバータは、前記アナログ信号が入力される入力経路をさらに有し、
前記アナログ信号のサンプリングは、前記入力経路を通じて前記複数のキャパシタのそれぞれの一端に前記アナログ信号が供給されることによって行われ、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記次のサンプリングが行われる前に、前記複数のキャパシタのそれぞれの一端を互いに短絡させる、
項目１に記載の逐次比較型Ａ／Ｄコンバータ。
【0057】
（項目３）
前記アナログ信号を生成する入力回路と、
前記入力回路と前記入力経路との間に配置されたスイッチと、をさらに備え、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記次のサンプリングが行われる前に、前記スイッチがオフの状態で、前記複数のキャパシタのそれぞれの一端を前記入力経路に接続させる、
項目２に記載の逐次比較型Ａ／Ｄコンバータ。
前記アナログ信号を生成する入力回路と、
前記入力回路と前記入力経路との間に配置されたスイッチと、をさらに備え、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記次のサンプリングが行われる前に、前記スイッチがオフの状態で、前記複数のキャパシタのそれぞれの一端を前記入力経路に接続させる、
項目２に記載の逐次比較型Ａ／Ｄコンバータ。
【0058】
（項目４）
前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれの他端に接続される、前記アナログの出力信号を出力するための出力経路をさらに有し、
前記制御回路は、前回のサンプリング時に、前記出力経路に前記比較基準電圧が供給され、前記比較器による逐次比較が行われたあと、次のサンプリングの前に、前記出力経路に前記比較基準電圧が供給されるように、前記容量性Ｄ／Ａコンバータを制御する、
項目２または３に記載の逐次比較型Ａ／Ｄコンバータ。
前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれの他端に接続される、前記アナログの出力信号を出力するための出力経路をさらに有し、
前記制御回路は、前回のサンプリング時に、前記出力経路に前記比較基準電圧が供給され、前記比較器による逐次比較が行われたあと、次のサンプリングの前に、前記出力経路に前記比較基準電圧が供給されるように、前記容量性Ｄ／Ａコンバータを制御する、
項目２または３に記載の逐次比較型Ａ／Ｄコンバータ。
【符号の説明】
【0059】
１ 逐次比較型ＡＤＣ、１０ バッファ回路、１２ スイッチ、１４ 比較器、１６ ロジック回路、２０ 容量性ＤＡＣ、２００，２０２，２０４ キャパシタ、２１０ 入力経路、２２０，２２２，２２４ セレクタ、２３０ 出力経路、２３２ スイッチ、Ａｉｎ アナログの入力信号、ＡＤＣｉｎ アナログ信号、ＤＡＣｏｕｔ アナログの出力信号、Ｄｏｕｔ デジタルの出力信号。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】