特開 2024-141070 メモリシステムおよび情報処理システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024141070

(43)【公開日】2024-10-10

(54)【発明の名称】メモリシステムおよび情報処理システム

(51)【国際特許分類】

   G06F 12/00 20060101AFI20241003BHJP

   G06F 12/02 20060101ALI20241003BHJP

【ＦＩ】

G06F12/00 550Z

G06F12/00 597U

G06F12/02 530C

G06F12/00 560B

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023052512

(22)【出願日】2023-03-29

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100176599

【弁理士】

【氏名又は名称】高橋 拓也

(74)【代理人】

【識別番号】100205095

【弁理士】

【氏名又は名称】小林 啓一

(74)【代理人】

【識別番号】100208775

【弁理士】

【氏名又は名称】栗田 雅章

(72)【発明者】

【氏名】三浦 浩樹

(72)【発明者】

【氏名】押山 直人

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA10

5B160CB01

5B160NA02

(57)【要約】

【課題】本発明が解決しようとする課題は、メモリセルの寿命を高くすることができるメモリシステムおよび情報処理システム提供することである。
【解決手段】上記課題を達成するために、実施形態のメモリシステムは、ホストに接続可能であって、複数のメモリセルを含む不揮発性メモリと、前記不揮発性メモリを制御するメモリコントローラと、前記不揮発性メモリと接続されるデータバッファと、前記メモリコントローラに設けられたタグ認識回路とを備える。前記タグ認識回路は、前記データバッファ内の第１のデータに記憶状態タグが付与されているかどうかを認識する。
【選択図】図１

【特許請求の範囲】

【請求項1】

ホストに接続可能であって、
複数のメモリセルを含む不揮発性メモリと、
前記不揮発性メモリを制御するメモリコントローラと、
前記不揮発性メモリと接続されるデータバッファと、
前記メモリコントローラに設けられたタグ認識回路と、
を備え、
前記タグ認識回路は、
前記データバッファ内の第１のデータに記憶状態タグが付与されているかどうかを認識する
メモリシステム。

【請求項2】

前記第１のデータは前記不揮発性メモリへ書き込むライトデータであり、
前記タグ認識回路は、前記第１のデータに前記記憶状態タグが付与されていることを認識した場合、前記メモリコントローラに対して前記記憶状態タグに応じた第１のコマンドを送信し、
前記メモリコントローラは、前記第１のコマンドを受信すると、前記第１のデータを前記記憶状態タグに応じた書き込みモードで前記メモリセルに対して書き込みを行う制御を行う、
請求項１に記載のメモリシステム。

【請求項3】

前記第１のデータは前記不揮発性メモリへ書き込むライトデータであり、
前記メモリコントローラは、ライトのリクエストが行われた場合に、前記タグ認識回路へ前記データバッファにアクセスするコマンドを送る、
請求項１に記載のメモリシステム。

【請求項4】

前記メモリシステムは、前記メモリコントローラに設けられたタグ付与回路をさらに備え、
前記タグ付与回路は、
前記タグ認識回路が前記第１のデータに前記記憶状態タグが付与されていることを認識しなかった場合、前記第１のデータに第１の記憶状態タグを付与する、
請求項３に記載のメモリシステム。

【請求項5】

前記タグ付与回路は、前記第１のデータの管理データに前記第１の記憶状態タグを付与する、
請求項４に記載のメモリシステム。

【請求項6】

前記第１のデータは前記不揮発性メモリから読み出したリードデータであり、
前記メモリコントローラは、リードのリクエストが行われた場合に、前記タグ認識回路へ前記データバッファにアクセスするコマンドを送る、
請求項１に記載のメモリシステム。

【請求項7】

前記メモリシステムは、前記メモリコントローラに設けられたタグ付与回路をさらに備え、
前記タグ付与回路は、
前記タグ認識回路が前記第１のデータに前記記憶状態タグが付与されていることを認識しなかった場合、前記第１のデータに前記第１のデータを読み出した前記メモリセルの書き込みモードに応じた第２の記憶状態タグを付与する、
請求項６に記載のメモリシステム。

【請求項8】

複数のメモリセルを含む不揮発性メモリと、前記不揮発性メモリを制御するメモリコントローラと、前記不揮発性メモリと接続されるデータバッファと、前記メモリコントローラに設けられたタグ認識回路と、前記メモリコントローラに設けられたタグ付与回路と、を有するメモリシステムと、
前記メモリシステムと接続されるホストと、
を備え、
前記タグ認識回路は、
前記データバッファ内の第１のデータに記憶状態タグが付与されているかどうかを確認し、
前記タグ認識回路が前記第１のデータに前記記憶状態タグが付与されていることを認識した場合、
前記メモリコントローラは、前記第１のデータを前記記憶状態タグに応じた書き込みモードで前記メモリセルに対して書き込みを行う制御、または前記第１のデータを前記ホストに対して送出を行う制御を行い、
前記タグ認識回路が前記第１のデータに前記記憶状態タグが付与されていることを認識しなかった場合、
前記タグ付与回路は、前記第１のデータに対して第１の記憶状態タグ、または第２の記憶状態タグを付与し、
前記メモリコントローラは、前記第１の記憶状態タグが付与された前記第１のデータを前記第１の記憶状態タグに応じた書き込みモードで前記メモリセルに対して書き込みを行う制御、または第２の記憶状態タグが付与された前記第１のデータを前記ホストに対して送出を行う制御を行う、
情報処理システム。

【請求項9】

前記第２の記憶状態タグは、前記第１のデータが前記不揮発性メモリから読み出したデータである場合に、前記第１のデータを読み出した前記メモリセルの書き込みモードに応じた記憶状態タグである、
請求項８に記載の情報処理システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリシステムおよび情報処理システムに関する。

【背景技術】

【0002】

ストレージデバイスの１つとして、不揮発性メモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、ホストデバイス（以下、ホストと称する）から受け取ったデータを不揮発性メモリのメモリセルに書き込む。

【0003】

書き込みモードとして、書き込み速度優先の第１の書き込みモードと、書き込み容量優先の第２の書き込みモードを備え、ＳＳＤ残メモリ容量に応じて書き込みモードを変更するＳＳＤが開発されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許出願公開 第２０２０／００３４０６７号公報

【特許文献2】特許出願公開 第２０１２－１６４０７号公報

【特許文献3】米国特許出願公開 第２０１９／００３４１０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、メモリセルの寿命を高くすることができるメモリシステムおよび情報処理システム提供することである。

【課題を解決するための手段】

【0006】

上記課題を達成するために、実施形態のメモリシステムは、ホストに接続可能であって、複数のメモリセルを含む不揮発性メモリと、前記不揮発性メモリを制御するメモリコントローラと、前記不揮発性メモリと接続されるデータバッファと、前記メモリコントローラに設けられたタグ認識回路とを備える。前記タグ認識回路は、前記メモリコントローラから前記データバッファにアクセスするコマンドを受け、前記データバッファ内の第１のライトデータに第１のタグを認識した場合、前記メモリコントローラに第１のコマンドを送信する。

【図面の簡単な説明】

【0007】

【図1】実施形態に係るメモリシステムの構成例を示すブロック図。

【図2】実施形態に係るメモリシステムに含まれるＮＡＮＤ型フラッシュメモリの一構成例を示す図。

【図3】実施形態に係るメモリシステムに含まれるＮＡＮＤ型フラッシュメモリの他の構成例を示す図。

【図4】実施形態に係るメモリシステムに含まれるＮＡＮＤ型フラッシュメモリに含まれるＳＬＣブロック群の構成例を示す図。

【図5】実施形態に係るメモリシステムの、データを書き込む際のメモリコントローラの動作の一例を示すフローチャート。

【図6】実施形態に係るメモリシステムの、データを読み込む際のメモリコントローラの動作の一例を示すフローチャート。

【図7】実施形態に係るメモリシステムの、メモリコントローラの動作の例を示すブロック図。

【図8】実施形態に係るメモリシステムの、メモリコントローラの動作の別の例を示すブロック図。

【図9】実施形態に係るメモリシステムで用いられるＬＢＡ範囲－アクセス頻度テーブルの構成例を示す図。

【図10】実施形態に係るメモリシステムで用いられるブロック－低頻度アクセス割合テーブルの構成例を示す図。

【発明を実施するための形態】

【0008】

以下の説明は、実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、以下に説明する構成要素の構造、形状、配置、材質等に限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各要素のサイズ、厚み、平面寸法又は形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、互いの寸法の関係や比率が異なる要素が含まれることもある。複数の図面において、対応する要素には同じ参照数字を付して重複する説明を省略する場合もある。いくつかの要素に複数の呼称を付す場合があるが、これら呼称の例はあくまで例示であり、これらの要素に他の呼称を付すことを否定するものではない。また、複数の呼称が付されていない要素についても、他の呼称を付すことを否定するものではない。なお、以下の説明において、「接続」は直接的な接続のみならず、他の要素を介して間接的に接続されることも意味する。

【0009】

以下、発明を実施するための実施形態について図面を参照して説明する。

【0010】

実施形態に係るストレージデバイスを含む情報処理システム１の構成について説明する。図１は、実施形態に係るストレージデバイスを含む情報処理システム１の構成例を示すブロック図である。ストレージデバイスは、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。ストレージデバイスの一例は、これに限定されないが、ＳＳＤを含む。不揮発性メモリの一例は、これに限定されないが、ＮＡＮＤ型フラッシュメモリを含む。以下、不揮発性メモリをＮＡＮＤメモリと称する。ここでは、半導体ストレージデバイスは、ＮＡＮＤメモリ５を含むメモリシステム３である。

【0011】

情報処理システム１は、ホスト２と、メモリシステム３とを含む。ホスト２は、メモリシステム３を制御するように構成された情報処理装置である。ホスト２の例は、パーソナルコンピュータ、サーバコンピュータ、携帯端末、車載機器である。

【0012】

ここでは、ホスト２にケーブルまたはネットワークを介してメモリシステム３が接続されている例について説明するが、メモリシステム３は、ホスト２に内蔵されてもよい。

【0013】

ホスト２とメモリシステム３とを接続するためのインタフェースとしては、これに限定されないが、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）を使用し得る。

【0014】

メモリシステム３は、メモリコントローラ４と、ＮＡＮＤメモリ５と、ＤＲＡＭ６と、を備える。

【0015】

ＮＡＮＤメモリ５は、マトリクス状に配置された複数のメモリセルを有する。ＮＡＮＤメモリ５は、２次元構造のフラッシュメモリであってもよいし、３次元構造のフラッシュメモリであってもよい。ＮＡＮＤメモリ５は、複数のＮＡＮＤメモリチップ（すなわち複数のＮＡＮＤメモリダイ）を含んでいてもよい。各チップは、メモリセル当たりに１ビット又は複数ビットのデータを格納可能に構成されたフラッシュメモリとして実現され得る。

【0016】

メモリセル当たりに１ビットのデータを格納可能に構成されたフラッシュメモリは、シングルレベルセル（ＳＬＣ）フラッシュメモリと称される。メモリセル当たりに複数ビットのデータを格納可能に構成されたフラッシュメモリの例は、メモリセル当たりに２ビットのデータを格納可能なマルチレベルセル（ＭＬＣ、あるいは４ＬＣ）フラッシュメモリ、メモリセル当たりに３ビットのデータを格納可能なトリプルレベルセル（ＴＬＣ、あるいは８ＬＣ）フラッシュメモリ、メモリセル当たりに４ビットのデータを格納可能なクワッドレベルセル（ＱＬＣ、あるいは１６ＬＣ）フラッシュメモリ、メモリセル当たりに５ビット以上のデータを格納可能なフラッシュメモリ等を含む。なお、メモリセル当たりに２ビット以上のデータを格納するフラッシュメモリをＭＬＣフラッシュメモリと称することもあるが、以下では、メモリセル当たりに２ビットのデータを格納するフラッシュメモリをＭＬＣフラッシュメモリと称する。

【0017】

ＮＡＮＤメモリ５のメモリセルアレイは、複数のブロックＢＬＫ０～ＢＬＫｘ－１を含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、複数のページＰ０～Ｐｙ－１を含む。ページＰ０～Ｐｙ－１の各々は、同一ワード線に接続された複数のメモリセルを含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、ＮＡＮＤメモリ５からデータを消去するデータ消去動作の単位である。ブロックは、「消去ブロック」、「物理ブロック」、または「物理消去ブロック」と称されることもある。ページは、データ書き込み動作およびデータ読み出し動作の単位である。なお、ワード線をデータ書き込み動作およびデータ読み出し動作の単位としてもよい。

【0018】

ブロックＢＬＫ０～ＢＬＫｘ－１の各々に対して許容できる最大プログラム／イレーズサイクル数には限界がある。あるブロックの１回のプログラム／イレーズサイクルは、このブロック内のすべてのメモリセルを消去状態にするための消去動作と、このブロックのページそれぞれにデータを書き込む書き込み動作（より詳しくは、プログラム動作）とを含む。

【0019】

各ブロックにおいて、各ページは、ユーザデータを格納するためのユーザデータ領域と管理データを格納するためのシステム領域とを含んでもよい。ユーザデータ領域は、ホスト２から受信したデータの書き込み及び読み出し動作に使用される領域である。管理データは、例えば、所定の管理サイズ（例えば４ＫＢ）単位でブロック内の各データが有効データまたは無効データのいずれであるかを示すデータである。

【0020】

ページサイズは１６ＫＢ＋アルファである。メモリコントローラ４は、４ＫＢユーザデータとこの４ＫＢユーザデータに対応する論理アドレス（例えばＬＢＡ）との双方を書き込み先ブロックＢＬＫに書き込む。この場合、各々がＬＢＡと４ＫＢユーザデータとを含む４つのデータセットが同じページに書き込まれてもよい。あるいは、４つの４ＫＢユーザデータがページ内のユーザデータ領域に書き込まれ、これら４つの４ＫＢユーザデータに対応する４つのＬＢＡがこのページ内のシステム領域に書き込まれてもよい。

【0021】

メモリコントローラ４は、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現されてもよい。メモリコントローラ４は、ＮＡＮＤインタフェース（Ｉ／Ｆ）１３を介して、ＮＡＮＤメモリ５に電気的に接続されている。ＮＡＮＤ Ｉ／Ｆ１３は、これに限定されないが、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェース、オープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）に準拠している。ＮＡＮＤ Ｉ／Ｆ１３は、複数のチャネル（Ｃｈ）を介して、ＮＡＮＤメモリ５内の複数のＮＡＮＤメモリチップにそれぞれ接続されている。複数のＮＡＮＤメモリチップが並列に駆動されることにより、ＮＡＮＤメモリ５に対するアクセスを広帯域化することができる。ＮＡＮＤ Ｉ／Ｆ１３は、ＥＣＣ処理部１７を含んでいる。ここでは、ＮＡＮＤ Ｉ／Ｆ１３内にＥＣＣ処理部１７が設けられている例について説明するが、メモリコントローラ４内にＥＣＣ処理部１7が設けられてもよい。

【0022】

ＥＣＣ処理部１７は、ＮＡＮＤメモリ５に書き込まれるデータと、ＮＡＮＤメモリ５から読み出されたデータとを、誤り訂正符号（ＥＣＣ）で保護するための機能を有する回路として実現され得る。ＥＣＣ処理部１７は、ＮＡＮＤメモリ５に書き込まれるデータにＥＣＣを付加する。また、ＥＣＣ処理部１７は、ＮＡＮＤメモリ５から読み出されたデータに付加されたＥＣＣを用いて、読み出されたデータに誤りが発生しているか否かを判別し、誤りが発生している場合にはその誤りを訂正する。

【0023】

メモリコントローラ４は、ＮＡＮＤメモリ５を制御する。

【0024】

メモリコントローラ４は、上述したＮＡＮＤ Ｉ／Ｆ１３以外に、ホストインタフェース（Ｉ／Ｆ）１１、ＣＰＵ１２、ＤＲＡＭインタフェース（Ｉ／Ｆ）１４、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１５、スタティックＲＡＭ（ＳＲＡＭ）１６を含む。これらホストＩ／Ｆ１１、ＣＰＵ１２、ＮＡＮＤ Ｉ／Ｆ１３、ＤＲＡＭ Ｉ／Ｆ１４、ＤＭＡＣ１５、ＳＲＡＭ１６は、バス１０を介して相互接続される。

【0025】

ホストＩ／Ｆ１１は、ホスト２との通信を実行するように構成されたホストインタフェース回路である。ホストＩ／Ｆ１１は、例えば、ＳＡＴＡインタフェースコントローラ、ＳＡＳインタフェースコントローラ、ＰＣＩｅコントローラ、Ｅｔｈｅｒｎｅｔコントローラ等である。

【0026】

ホストＩ／Ｆ１１は、ホスト２から様々なコマンドを受信する。ＳＡＴＡインタフェースではＡＴＡ規格で定義されたＡＴＡコマンドが使用され、ＳＡＳインタフェースではＳＣＳＩ規格で定義されたＳＣＳＩコマンドが使用され、ＰＣＩｅインタフェースおよびＥｔｈｅｒｎｅｔインタフェースではＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）規格で規定されたＮＶＭｅコマンドが使用される。

【0027】

ＣＰＵ１２は、ホストインタフェース１１、ＮＡＮＤコントローラ１３、およびＤＲＡＭインタフェース１４を制御するように構成されたプロセッサである。ＣＰＵ１２は、図示しないＲＯＭ等に格納されている制御プログラム（ファームウェア）を実行することによって様々な処理を行う。ＣＰＵ１２はライト制御部２２、ガベージコレクション（以下、ＧＣと称する）／コンパクション制御部２６として機能することができる。

【0028】

メモリシステム３は、揮発性メモリであるランダムアクセスメモリ（ＲＡＭ）として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ６）を備えている。ここでは、ＤＲＡＭ６を備えている場合について説明するが、スタティックランダムアクセスメモリ（ＳＲＡＭ）のようなランダムアクセスメモリがメモリコントローラ４に内蔵されていてもよい。なお、ＤＲＡＭ６は、メモリコントローラ４に内蔵されていてもよい。

【0029】

ＤＲＡＭ６等のランダムアクセスメモリには、例えば、データバッファとしてライトバッファ３２およびリードバッファ３３のキャッシュ領域とが設けられている。さらに、ＤＲＡＭ６等のランダムアクセスメモリには、処理中に用いられる各種の値や、各種のテーブル（ルックアップテーブル３４、ＬＢＡ範囲－アクセス頻度テーブル３５、ブロック－低頻度アクセス割合テーブル３６等）の格納領域が設けられてもよい。

【0030】

ＤＲＡＭ６で格納される各種のテーブルは、ＮＡＮＤメモリ５に記憶されている各種のテーブルがメモリシステム３の電源入り時などに展開されたものである。メモリシステム３の初期化処理が終了した後に展開されてもよい。メモリコントローラ４は、ＤＲＡＭ６上で展開された各種のテーブルを用いて処理を行う。メモリコントローラ４は、所定のタイミング（一定期間毎、スタンバイコマンド受信時、フラッシュコマンド受信時、あるいは電源断時等）に各種のテーブルをＮＡＮＤメモリ５にライトし、ＮＡＮＤメモリ５に記憶されている各種のテーブルを更新する。

【0031】

ライトバッファ３２は、ライトデータが一時的に格納される場所である。ライトバッファ３２に関する具体的な動作を説明すると、メモリコントローラ４は、ホスト２からのデータの書き込みコマンドを受けると、書き込むデータをライトバッファ３２に一時的に格納する。メモリコントローラ４は、ライトバッファ３２中のデータを、指定されたアドレスに対応付けたＮＡＮＤメモリ５内の位置に書き込む。

【0032】

リードバッファ３３は、リードデータが一時的に格納される場所である。リードバッファ３３に関する具体的な動作を説明すると、メモリコントローラ４は、ホスト２からのデータの読み出しコマンドを受けると、指定されたアドレスに対応するＮＡＮＤメモリ５の位置からデータを読み出す。メモリコントローラ４は読み出したデータをリードバッファ３３に一時的に格納し、リードバッファ３３に格納されたデータをホスト２へと送出する。

【0033】

ルックアップ（Ｌ２Ｐ）テーブル３４は、論理物理アドレス変換テーブルとして機能する。論理アドレスは、メモリシステム３の論理アドレス空間内の論理アドレスをアドレス指定するためにホスト２によって使用されるアドレスである。論理アドレスとしては、論理ブロックアドレス（ＬＢＡ：Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ（Ａｄｄｒｅｓｓｉｎｇ））が使用され得る。Ｌ２Ｐテーブル３４は、論理アドレス（以下、ＬＢＡと称する）それぞれとＮＡＮＤメモリ５の物理アドレス（ＰＢＡ：Ｐｈｙｓｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）それぞれとの間のマッピングを管理する。

【0034】

ＬＢＡ範囲－アクセス頻度テーブル３５は、図９に示すように、ＬＢＡ範囲毎にアクセス頻度を管理する。各ＬＢＡ範囲は開始ＬＢＡ，終了ＬＢＡによって規定されてもよいし、開始ＬＢＡとサイズとによって規定されてもよい。

【0035】

ブロック－低頻度アクセス割合テーブル３６は、図１０に示すように、ブロック（ブロック番号）毎にアクセス頻度が低い有効データの割合（低頻度アクセス割合）を管理する。ブロック－低頻度アクセス割合テーブル３６は、例えば、ブロック番号と、高頻度アクセス有効データ量と、低頻度アクセス有効データ量と、低頻度アクセス割合とを含む。高頻度アクセス有効データ量および低頻度アクセス有効データ量は、Ｌ２Pテーブル３４およびＬＢＡ範囲－アクセス頻度テーブル３５の更新に応じて、ＬＢＡ範囲に含まれるＬＢＡ毎のアクセス頻度の変更に応じて、増加または減少する。低頻度アクセス割合は、高頻度アクセス有効データ量と低頻度アクセス有効データ量とを用いて算出され、例えばパーセンテージによって表現されてもよい。

【0036】

メモリコントローラ４は、ＮＡＮＤメモリ５のデータ管理及びブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能し得る。

【0037】

ＦＴＬによって実行されるデータ管理は、（１）ＬＢＡそれぞれとＮＡＮＤメモリ５の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、（２）ＮＡＮＤメモリ５の制約（例えば、ページ単位のリード／ライト動作とブロック単位の消去動作）を隠蔽するための処理、を含む。

【0038】

メモリコントローラ４は、Ｌ２Ｐテーブル３４を使用して、ＬＢＡそれぞれと物理アドレスそれぞれとの間のマッピングを管理する。あるＬＢＡに対応する物理アドレスは、このＬＢＡに対応するデータが書き込まれたＮＡＮＤメモリ５内の最新の物理的な記憶位置を示す。

【0039】

メモリコントローラ４は、ホスト２から読み出し要求を受信した場合、読み出し要求により指定された論理アドレスを上述のアドレス変換テーブルを用いて物理アドレスに変換し、該物理アドレスからの読み出しをＮＡＮＤ Ｉ／Ｆ１３へ指示する。

【0040】

ＮＡＮＤメモリ５においては、ページへのデータ書き込みはそのページが含まれるブロックの１消去サイクル（プログラム／イレーズサイクル）当たり１回のみ可能である。つまり、データが既に書き込まれているブロック内の領域に新たなデータを直接上書きすることができない。そのため、既に書き込まれているデータを更新する場合には、メモリコントローラ４はそのブロック（または別のブロック）内の未書き込み領域に新たなデータを書き込み、そして以前のデータを無効データとして扱う。換言すれば、メモリコントローラ４は、あるＬＢＡに対応する更新データを、このＬＢＡに対応する以前のデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、メモリコントローラ４は、Ｌ２Ｐテーブル３４を更新してこの別の物理記憶位置を示す物理アドレスをこのＬＢＡに関連付けると共に、以前のデータを無効化する。

【0041】

無効データとは、Ｌ２Ｐテーブル３４から参照されていない物理的な記憶位置に記憶されているデータを意味する。例えば、Ｌ２Ｐテーブル３４から参照されていない物理的な記憶位置に記憶されているデータ（すなわち最新のデータとしてＬＢＡに関連付けられていないデータ）は無効データである。無効データは、もはやホスト２からリードされる可能性が無いデータである。あるＬＢＡに関連付けられた新たな物理アドレスの記憶位置に更新データが格納されると、それまでそのＬＢＡに関連付けられていた物理アドレスの記憶位置に格納されていた有効データは無効データとなり、更新データが有効データとなる。

【0042】

有効データとは、あるＬＢＡに対応する最新のデータを意味する。例えば、Ｌ２Ｐテーブル３４から参照されている物理的な記憶位置に記憶されているデータ（すなわち最新のデータとしてＬＢＡに関連付けられているデータ）は有効データである。有効データは、後にホスト２からリードされる可能性があるデータである。

【0043】

ＦＴＬによって実行されるブロック管理は、バッドブロック（不良ブロック）の管理と、ウェアレベリング処理と、ＧＣ処理を含む。

【0044】

ウェアレベリング処理は、ブロックそれぞれの書き換え回数（プログラム／イレーズサイクルの数）を均一化するための動作である。

【0045】

ＧＣ処理は、有効データと無効データとが混在するブロックの個数を減らし且つフリーブロックの個数を増やすための動作である。フリーブロックとは、有効データを含まないブロックを意味する。フリーブロックは、データ消去動作が施された後、新たなデータの書き込み先ブロックとして利用可能なブロックである。一方、有効データを格納しているブロックはアクティブブロックである。

【0046】

ＮＡＮＤメモリ５は、メモリセル当たりに何ビットのデータが書き込まれるかにより異なる複数の書き込みモードにより書き込み処理を実行することができる。書き込みモードは、例えばメモリセル当たりに１ビットのデータが書き込まれる書き込みモード（以下、ＳＬＣモードと称する）、メモリセル当たりに２ビットのデータが書き込まれる書き込みモード（以下、ＭＬＣモードと称する）、メモリセル当たりに３ビットのデータが書き込まれる書き込みモード（以下、ＴＬＣモードと称する）、メモリセル当たりに４ビットのデータが書き込まれる書き込みモード（以下、ＱＬＣモードと称する）、メモリセル当たりに５ビット以上のデータが書き込まれる書き込みモード等を含む。

【0047】

例えば、ＮＡＮＤメモリ５は、メモリセル当たりに２ビットのデータを格納可能なＭＬＣフラッシュメモリ（すなわち、４ＬＣフラッシュメモリ）として実現されていてもよい。

【0048】

この場合、通常は、２ページ分のデータである下位ページデータおよび上位ページデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、メモリセル当たりに２ビットのデータを書き込むことができる。このＭＬＣフラッシュメモリ内の任意の領域（例えば、１つ以上の任意のブロック）は、メモリセル当たりに１ビットのデータのみを格納可能なＳＬＣ領域として使用することができる。

【0049】

このＳＬＣ領域にデータを書き込む書き込み動作においては、１ページ分のデータのみが同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、ＳＬＣ領域として使用される各ブロックにおいては、ＳＬＣフラッシュメモリ内の各ブロック（すなわち、ＳＬＣブロック）と同様に、メモリセル当たりに１ビットのデータのみを書き込むことができる。この結果、ＳＬＣ領域として使用される各ブロックは、ＳＬＣブロックとして機能する。

【0050】

あるいは、ＮＡＮＤメモリ５は、メモリセル当たりに３ビットのデータを格納可能なＴＬＣフラッシュメモリ（８ＬＣフラッシュメモリ）であってもよい。

【0051】

この場合、通常は、３ページ分のデータである下位ページデータ、ミドルページデータ、および上位ページデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、メモリセル当たりに３ビットのデータを書き込むことができる。このＴＬＣフラッシュメモリ内の任意の領域（例えば、１つ以上の任意のブロック）は、上述のＳＬＣ領域として使用されてもよいし、メモリセル当たりに２ビットのデータを格納可能なＭＬＣ領域として使用されてもよい。なお、ＳＬＣ領域およびＭＬＣ領域は、ブロックよりも細かい単位（例えば、ワード線の単位、ブロック内のワード線の集合の単位）で設定されてもよい。ＭＬＣ領域においては、２ページ分のデータのみが同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、ＭＬＣ領域においては、メモリセル当たりに２ビットのデータのみを書き込むことができる。

【0052】

あるいは、ＮＡＮＤメモリ５は、メモリセル当たりに４ビットのデータを格納可能なＱＬＣフラッシュメモリ（１６ＬＣフラッシュメモリ）であってもよい。

【0053】

この場合、通常、４ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、メモリセル当たりに４ビットのデータを書き込むことができる。このＱＬＣフラッシュメモリ内の任意の領域（例えば、１つ以上の任意のブロック）は、上述のＳＬＣ領域として使用されてもよいし、上述のＭＬＣ領域として使用されてもよいし、あるいは、メモリセル当たりに３ビットのデータを格納可能なＴＬＣ領域として使用されてもよい。なお、ＳＬＣ領域、ＭＬＣ領域、およびＴＬＣ領域は、ブロックよりも細かい単位（例えば、ワード線の単位、ブロック内のワード線の集合の単位）で設定されてもよい。ＴＬＣ領域においては、３ページ分のデータのみが、同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、ＴＬＣ領域においては、メモリセル当たりに３ビットのデータを書き込むことができる。

【0054】

各書き込みモードにおけるメモリセル当たりの記憶密度は、ＳＬＣモードでは２値（すなわち、ワード線当たり１ページ）であり、ＭＬＣモードでは４値（すなわち、ワード線当たり２ページ）であり、ＴＬＣモードでは８値（すなわち、ワード線当たり３ページ）であり、ＱＬＣモードでは１６値（すなわち、ワード線当たり４ページ）である。そして、ＮＡＮＤメモリ５に対するデータの読み出し速度および書き込み速度は、記憶密度が高いほど遅く、記憶密度が低いほど速い。したがって、これら４つのモードでは、ＱＬＣモードにおけるデータの読み出しおよび書き込みが最も遅く、ＳＬＣモードにおける読み出しおよび書き込みが最も速い。

【0055】

また、ＮＡＮＤメモリ５の寿命（エンデュランス）は、記憶密度が高いほど短く、記憶密度が低いほど長い。記憶密度が低いほど、隣り合う状態に対応する閾値電圧分布間のマージンは広くなり、記憶密度が高いほど、閾値電圧分布間のマージンは狭くなる。広いマージンは、たとえメモリセルに加わるストレスによってこのメモリセルの閾値電圧がずれても、このメモリセルのデータが誤ったデータとして読み出されてしまう確率の上昇を抑制する。

【0056】

そのため、例えば、ＳＬＣモードにおける許容可能なメモリセルの個別の疲弊度は、ＱＬＣモードにおける許容可能なメモリセルの個別の疲弊度よりも低くなる。したがって、閾値電圧分布間のマージンが広い低記憶密度の書き込みモードを使用した場合は、閾値電圧分布間のマージンが狭い高記憶密度の書き込みモードを使用した場合に比べ、ＮＡＮＤメモリ５の寿命を長くすること（すなわち、許容できる最大プログラム／イレーズサイクル数を増やすこと）ができる。

【0057】

４つのモードでは、ＱＬＣモードにおける寿命が最も短くなり、ＳＬＣモードにおける寿命が最も長くなる。例えば、ＱＬＣモードでデータが書き込まれた場合に許容できる最大プログラム／イレーズサイクル数は数ｋサイクルであり、ＳＬＣモードでデータが書き込まれた場合に許容できる最大プログラム／イレーズサイクル数は数十ｋサイクルである。

【0058】

なお、ＮＡＮＤメモリ５は、メモリセル当たりに５ビット以上を格納可能に構成されていてもよい。この場合においても、ＮＡＮＤメモリ５内の任意の領域は、メモリセル当たりに４ビット以下のデータのみが書き込まれる領域として使用され得る。

【0059】

各書き込みモードに応じたＮＡＮＤメモリ５の記憶容量の例を説明する。ここでは、ＮＡＮＤメモリ５に含まれる複数のＮＡＮＤメモリチップが、メモリセル当たりに４ビットを格納可能に構成されたＱＬＣフラッシュメモリとして実現される場合を想定する。また、ＮＡＮＤメモリ５にＱＬＣモードでデータが書き込まれた場合、ＮＡＮＤメモリ５の記憶容量は５１２ＧＢであることを想定する。

【0060】

バッドブロック等がない最適な条件下では、ＴＬＣモードでデータが書き込まれた場合のＮＡＮＤメモリ５の記憶容量は３８４ＧＢであり、ＭＬＣモードでデータが書き込まれた場合のＮＡＮＤメモリ５の記憶容量は２５６ＧＢであり、ＳＬＣモードでデータが書き込まれた場合のＮＡＮＤメモリ５の記憶容量は１２８ＧＢである。

【0061】

このように、データがいずれの書き込みモードで書き込まれるかによって、ＮＡＮＤメモリ５の記憶容量は異なる。

【0062】

実施形態では、ＮＡＮＤメモリ５の書き込みモードは、メモリセル当たりに格納可能なビット数が異なる第１、第２の書き込みモードが選択可能となっている。第１の書き込みモードは、メモリセル当たりに格納可能なビット数が少ない、メモリシステム３のライト性能（およびリード性能）を向上させるための性能優先の書き込みモードである。一方、第２の書き込みモードは、メモリセル当たりに格納可能なビット数が多い、記憶容量を増加させるための容量優先の書き込みモードである。ＮＡＮＤメモリ５が書き込みモードとして、ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、ＱＬＣモードを備える場合の第１の書き込みモードと第２の書き込みモードの組み合わせの例を示す。

【0063】

（１）第１の組み合わせでは、第１の書き込みモードはＳＬＣモードとし、第２の書き込みモードはＭＬＣモードとする。（２）第２の組み合わせでは、第１の書き込みモードはＳＬＣモードとし、第２の書き込みモードはＴＬＣモードとする。（３）第３の組み合わせでは、第１の書き込みモードはＳＬＣモードとし、第２の書き込みモードはＱＬＣモードとする。（４）第４の組み合わせでは、第１の書き込みモードはＭＬＣモードとし、第２の書き込みモードはＴＬＣモードとする。（５）第５の組み合わせでは、第１の書き込みモードはＭＬＣモードとし、第２の書き込みモードはＱＬＣモードとする。（６）第６の組み合わせでは、第１の書き込みモードはＴＬＣモードとし、第２の書き込みモードはＱＬＣモードとする。

【0064】

以下の説明では、性能優先の第１の書き込みモードはＳＬＣモードであり、容量優先の第２の書き込みモードはＴＬＣモードとする。

【0065】

実施形態では、後述するように、メモリコントローラ４がＮＡＮＤメモリ５の書き込みモードを指定するように構成されている。

【0066】

ＮＡＮＤメモリ５の書き込み処理の概要を説明する。ここでは、一例として、第１の書き込みモードとしてＳＬＣモード、第２の書き込みモードとしてＴＬＣモードが使用される場合を説明する。ＮＡＮＤメモリ５の各ブロックはＴＬＣブロックとしてもＳＬＣブロックとしても使用可能である。

【0067】

ホスト２からメモリシステム３に送られたライトデータはライトバッファ３２に一旦記憶される。ライトバッファ３２から読み出されたライトデータはＮＡＮＤメモリ５の書き込み先ブロックに書き込まれる。

【0068】

図２は、ＮＡＮＤメモリ５の書き込みモードがＳＬＣモードに設定された場合の書き込み処理の一例を示す。書き込みモードがＳＬＣモードに設定された場合、ライトデータはＳＬＣ書き込み先ブロック１０２に書き込まれる。ＳＬＣ書き込み先ブロック１０２はＳＬＣブロックである。

【0069】

図３は、ＮＡＮＤメモリ５の書き込みモードがＴＬＣモードに設定された場合の書き込み処理の一例を示す。書き込みモードがＴＬＣモードに設定された場合、ライトデータはＴＬＣ書き込み先ブロック１２６に書き込まれる。ＴＬＣ書き込み先ブロック１２６はＴＬＣブロックである。

【0070】

図２及び図３に示すように、ＮＡＮＤメモリ５は、アクティブブロックプール１０４とフリーブロックプール１１６を含む。メモリコントローラ４は、ＮＡＮＤメモリ５の各ブロックＢＬＫをアクティブブロックプール１０４かフリーブロックプール１１６に割り当てる。アクティブブロックプール１０４は、１以上のＳＬＣブロック１０６と１以上のＴＬＣブロック１０８を含む。フリーブロックプール１１６は、１以上のフリーブロック１１８を含む。

【0071】

メモリコントローラ４は、フリーブロックプール１１６に割り当てられているフリーブロック１１８のいずれか１つにデータ消去処理を実行した後、当該ブロックをＳＬＣ書き込み先ブロック１０２又はＴＬＣ書き込み先ブロック１２６に割り当てる。

【0072】

メモリコントローラ４は、ＳＬＣ書き込み先ブロック１０２又はＴＬＣ書き込み先ブロック１２６に新たなデータを書き込み余地が無くなると、すなわち、ＳＬＣ書き込み先ブロック１０２又はＴＬＣ書き込み先ブロック１２６がライトデータで埋まると、ＳＬＣ書き込み先ブロック１０２又はＴＬＣ書き込み先ブロック１２６をアクティブブロックプール１０４に割り当てる。

【0073】

フリーブロックプール１１６に割り当てられているフリーブロックの数を増やすためにＧＣ／コンパクション処理が実行される。ＧＣ／コンパクション処理においては、メモリコントローラ４は、アクティブブロックプール１０４に割り当てられているＳＬＣブロック１０６、ＴＬＣブロック１０８のいずれか１のブロックをコピー元ブロック１１２とする。例えば、メモリコントローラ４は、有効データと無効データとが混在するアクティブブロックの中で有効データが少ないブロックをコピー元ブロックとしてもよい。メモリコントローラ４は、フリーブロックプール１１６に割り当てられているフリーブロック１１８のいずれか１のブロックをコピー先ブロック１１４とする。

【0074】

メモリコントローラ４は、コピー元ブロック１１２の有効データをコピー先ブロック１１４にコピーする。メモリコントローラ４は、Ｌ２Ｐテーブル３４を更新して、コピーされたコピー元ブロック１１２の有効データのＬＢＡそれぞれにコピー先ブロック１１４の物理アドレスをマッピングする。有効データがコピー先ブロック１１４にコピーされることによって無効データのみを含むことになったコピー元ブロック１１２はフリーブロックに割り当てられる。

【0075】

なお、各ブロックはＴＬＣブロックとしてもＳＬＣブロックとしても使用可能であるので、ＳＬＣ書き込み先ブロック１０２に割り当てられるブロックは特定のブロックに固定する必要はない。ＳＬＣ書き込み先ブロック１０２に割り当てられるフリーブロックを生成するためのＧＣ／コンパクション処理のコピー元ブロックはＳＬＣブロックに限らず、ＴＬＣブロックでもよい。ＳＬＣブロックは、ＴＬＣブロックに比べて３３％のデータしか格納しておらず、コピーするデータ量が少ないので、コピー元ブロックとして選ばれる可能性が高い。しかし、ＴＬＣブロックでも無効データの割合が高く、有効データの割合が低い場合、コピー元ブロックとして選ばれる可能性がある。例えば、ブロックＢＬＫ０はＳＬＣ書き込み先ブロック１０２に割り当てられ、ＳＬＣアクティブブロック１０６とされた後、ＧＣ／コンパクション処理によりフリーブロック１１８とされ、次にＴＬＣ書き込み先ブロック１２６に割り当てられてもよい。このような方式をＳＬＣ／ＴＬＣ切り替え方式と称する。ＳＬＣ／ＴＬＣ切り替え方式では、書き込みモードがＳＬＣモードの場合でもＴＬＣモードの場合でも、フリーブロックプール１１６は共通である。

【0076】

これに対して、ＳＬＣ書き込み先ブロック１０２に割り当てられるブロックが特定のブロック、例えばブロックＢＬＫ０～ＢＬＫ９９に決められている方式もある。この方式をＳＬＣ固定方式と称する。ＳＬＣ固定方式では、ＳＬＣ書き込み先ブロック用のフリーブロックプールとＴＬＣ書き込み先ブロック用のフリーブロックプールとを別々に設ける必要がある。そして、ＳＬＣ書き込み先ブロック１０２用のフリーブロックを作るＧＣ／コンパクション処理とＴＬＣ書き込み先ブロック１２６用のフリーブロックを作るＧＣ／コンパクション処理は別々な処理となる。

【0077】

実施形態は、ＳＬＣ／ＴＬＣ切り替え方式にもＳＬＣ固定方式にも適用可能である。

【0078】

なお、ＳＬＣブロックがコピー元ブロック１１２として選択され、ＳＬＣブロック群１２２のデータがＧＣ処理によってＴＬＣブロックに書き直す処理をコンパクション処理と称することもあるが、この明細書では、アクティブブロックであるコピー元ブロックの有効データをコピー先ブロックにコピーしてコピー元ブロックをフリーブロックとすることによりフリーブロックを生成する処理をＧＣ／コンパクション処理と総称する。

【0079】

ＮＡＮＤメモリ５において、ＳＬＣブロックとして使われているブロックの集合をＳＬＣブロック群１２２と称する。ＳＬＣブロック群１２２は、本来はＴＬＣブロックであるが、一時的にＳＬＣモードによりデータが書き込まれるＳＬＣブロックを含む。ＳＬＣブロック群１２２内のＳＬＣブロックに書き込まれたデータはＧＣ／コンパクション処理によりＴＬＣブロックにＴＬＣモードにより書き直される。

【0080】

図４は、ＳＬＣブロック群１２２を説明する図である。図４（A）は、ＮＡＮＤメモリ５の書き込みモードがＳＬＣモードに設定された場合のＳＬＣブロック群１２２の一例を示す。この場合、ＳＬＣブロック群１２２は、ライトデータの書き込み先ブロックとされているＳＬＣ書き込み先ブロック１０２と、ライトデータが既に書き込まれたＳＬＣブロック１０６を含む。ＮＡＮＤメモリ５のＳＬＣブロック群１２２以外のブロックは、ＴＬＣブロック１０８を含む。

【0081】

図４（B）は、ＮＡＮＤメモリ５の書き込みモードがＴＬＣモードに設定された場合のＳＬＣブロック群１２２の一例を示す。この場合、ＳＬＣブロック群１２２は、ライトデータが既に書き込まれたＳＬＣブロック１０６を含む。ＮＡＮＤメモリ５のＳＬＣブロック群１２２以外のブロックは、ＴＬＣブロック１０８とＴＬＣ書き込み先ブロック１２６を含む。

【0082】

上述したように、ＳＬＣブロック１０２、１０６の記憶容量はＴＬＣブロック１２６、１０８の記憶容量の１／３であるので、ＳＬＣブロック群１２２のブロック数が減ると、メモリシステム３の記憶容量が増加する。

【0083】

メモリコントローラ４がデータをＮＡＮＤメモリ５に書き込む際の、書き込みモードの推移について説明する。上述したように、第２の書き込みモードはデータの読み出しおよび書き込みが遅く、書き込み可能回数が少ない。そのためメモリコントローラ４は、ＮＡＮＤメモリ５の容量に余裕がある場合、第１の書き込みモードで、今回は例としてSLCモードでSLCブロックにデータを書き込む。

【0084】

メモリコントローラ４は、ＮＡＮＤメモリ５の残容量が少なくなると、GC・コンパクション処理を行う。具体的にはメモリコントローラ４は、第１の書き込みモードで書き込まれたデータを第２のモードで書きこみ、メモリシステム３の記憶容量を増加させる。その際メモリコントローラ４は、ＬＢＡ範囲－アクセス頻度テーブル３５及びブロック－低頻度アクセス割合テーブル３６を参照し、アクセス頻度がある一定の値より小さいデータを優先して第２のモードで書き込む。

【0085】

メモリコントローラ４はＬＢＡ範囲－アクセス頻度テーブル３５及びブロック－低頻度アクセス割合テーブル３６に含まれるアクセス頻度を参照してGC・コンパクション処理を行うと記述したが、参照するものはアクセス頻度に限定されない。

【0086】

（実施形態）

【0087】

メモリコントローラ４は、ＮＡＮＤメモリ５の残容量がさらに少なくなると、GC・コンパクション処理を複数回行う。この処理の結果、アクセス頻度の低いデータは、第２のモードで少なくとも1回以上書き込まれる。具体的に説明すると、アクセス頻度の低いデータは、TLCブロックなどのメモリセルの記憶密度が高いブロックに書き込まれる。反対に、アクセス頻度の高いデータは、GC・コンパクション処理が行われないため、SLCブロックなどのメモリセルの記憶密度が低いブロックに書き込まれたままになる。

【0088】

つまり、ＮＡＮＤメモリにデータが書き込まれて十分な時間が経過した場合、SLCブロックに書き込まれているデータはアクセス頻度が高いデータであり、TLCブロックに書き込まれているデータはアクセス頻度が低いデータである。

【0089】

そこで、本実施形態に係るメモリコントローラ４は、タグ管理部１８を備えるように構成する。タグ管理部１８はタグ認識回路１９とタグ付与回路２０を含み、バス１０と接続される。タグ管理部１８は、メモリコントローラ４がデータを読み出す際に、そのデータの管理データに記憶状態タグを付与する。またタグ管理部１８は、メモリコントローラ４がデータを書き込む際に、そのデータの管理データに記憶状態タグが付与されている場合、記憶状態タグに対応したブロックにデータを書き込む。

【0090】

記憶状態タグについて説明する。記憶状態タグは、タグ管理部１８によって管理される。タグ管理部１８のタグ認識回路１９は記憶状態タグを認識することができる。メモリコントローラ４がデータをブロックに書き込む際、タグ認識回路１９はデータバッファにアクセスし、管理データに含まれる記憶状態タグを検索する。データバッファはライトバッファ３２とリードバッファ３３を含む。タグ認識回路１９が記憶状態タグを認識した場合、メモリコントローラ４に記憶状態が付与されたコマンドを送信する。メモリコントローラ４はコマンドを受信し、記憶状態に対応したブロックにデータを書き込む。

【0091】

またタグ管理部１８は、メモリコントローラ４がデータをＮＡＮＤメモリからデータバッファに読み出す際、読み出したデータに記憶状態タグが付与されていないことを認識した場合、そのデータに対応する管理データに、記憶状態タグを付与する。例えばメモリコントローラ４がデータをSLCブロックから読み出す場合、タグ認識回路１９がデータバッファに読み出したデータに記憶状態タグが付与されていないことを認識すると、タグ付与回路２０は、SLCタグを読み出したデータの管理データに付与する。メモリコントローラ４がデータをMLC、TLCおよびQLCブロックから読み出す場合についても同様に、タグ認識回路１９がデータバッファに読み出したデータに記憶状態タグが付与されていないことを認識した場合、タグ付与回路２０は、対応する記憶状態タグを読み出したデータの管理データに付与する。

【0092】

タグ管理部１８について、ハードウェアにより実現されてもよいし、ファームウェアにより実現されてもよい。また、タグ管理部１８は、タグを認識する機能部分と、タグを付与する機能部分で構成されているが、この二つの機能は１つの回路として実現されてもよいし、異なる二つの回路として実現されてもよい。

【0093】

本実施形態に係るメモリシステムにおける、ＮＡＮＤメモリ５にデータを書き込む際の、メモリコントローラ４の動作の概要について説明する。図５はメモリコントローラ４の動作フローを示している。

【0094】

メモリコントローラ４は、ホストから論理アドレスを指定した書き込み要求を受信する（ステップS５０１）。メモリコントローラ４は、ライトバッファ３２にライトデータを一時的に格納する（ステップS５０２）。タグ管理部１８は、メモリコントローラ４からライトバッファ３２内のライトデータを参照するコマンドを受け、ライトデータの中に記憶状態タグがあるかどうかを確認する（ステップS５０３）。ライトデータの中に記憶状態タグが認識できなかった場合は、タグ管理部１８はライトデータにSLCタグを付与する（ステップS５０４）。タグ管理部１８は、メモリコントローラ４のCPU１２に記憶状態が付与されたコマンドを送信する（ステップS５０５）。

【0095】

メモリコントローラ４は受信した論理アドレスを、ＮＡＮＤメモリ５のユーザ領域内の未使用ページの物理アドレスに割り当てる。メモリコントローラ４は、ＮＡＮＤメモリ５が認識可能な書き込みコマンドを発行する。この書き込みコマンドには、データの記憶状態タグに対応した記憶状態のブロックへの書き込み指示が含まれる。ＥＣＣ処理部１７は、受信したライトデータにパリティを付与する。そして、書き込みコマンド、物理アドレス、およびパリティが付与されたライトデータが、書き込み命令としてＮＡＮＤメモリ５に送信される（ステップS５０６）。ＮＡＮＤメモリ５は、書き込み命令を受信すると書き込み動作を実行する（ステップS５０７）。

【0096】

上記一連のステップによって、メモリコントローラ４は、ライトデータに付与されている記憶状態タグにより指定された記憶状態で、データをＮＡＮＤメモリ５に書き込む。

【0097】

記憶状態タグが付与されていないデータをそのままメモリシステム３に書き込む場合、メモリコントローラ４はまず記憶密度が低いブロックにデータを書き込む。その後メモリコントローラ４は、ＮＡＮＤメモリ５の残容量に応じて、アクセス頻度が低いデータを記憶密度が高いブロックに書き込む。その際、メモリコントローラ４は、GC/コンパクション処理を複数回行う必要がある。

【0098】

一方で、データに記憶状態タグが付与されていれば、メモリコントローラ４は、記憶状態タグが付与されたデータを書き込む際に、その記憶状態タグと対応した記憶状態のブロックにデータを直接書き込むことができる。つまりアクセス頻度が低いデータであって記憶密度が高いブロックの記憶状態タグがメモリセルへの書き込み前に付与されていれば、直接メモリセルの記憶密度が高いブロックに書き込むことができる。そのため記憶状態タグを付与しない方法と比較してGC/コンパクション処理の回数を減らすことができ、メモリセルの寿命を延ばすことができる。

【0099】

次に、本実施形態に係るメモリシステムにおける、ＮＡＮＤメモリ５に記憶されたデータを読み出す際の、メモリコントローラ４の動作の概要について説明する。図６はメモリコントローラ４の動作フローの一例を示すフローチャートである。

【0100】

メモリコントローラ４は、ホストから論理アドレスを指定した読み出し要求を受信する（ステップS６０１）。メモリコントローラ４は、論理アドレスを指定した読み出し要求をホストＩ／Ｆ１１経由で受信した場合に、Ｌ２Pテーブル３４を用いて読み出し要求で指定された論理アドレスを物理アドレスに変換する。メモリコントローラ４は、変換された物理アドレスからの読み出しをＮＡＮＤメモリ５へ指示する（ステップS６０２）。

【0101】

メモリコントローラ４は、ＮＡＮＤＩ／Ｆ１３経由でＮＡＮＤメモリ５からデータを読み出す（ステップS６０３）。メモリコントローラ４は、リードバッファ３３に読み出しデータを一時的に格納する（ステップS６０４）。

【0102】

メモリコントローラ４は、タグ管理部１８にリードバッファ３３内の読み出しデータを参照させるコマンドを送信する（ステップS６０５）。読み出しデータの中に記憶状態タグが確認できなかった場合、タグ管理部１８は、記憶されていた状態に対応する記憶状態タグを読み出しデータ内の管理データに付与する（ステップS６０６）。

【0103】

メモリコントローラ４は、読み出しデータをホストＩ／Ｆ３１経由でホスト２へ送信する（ステップS６０７）。

【0104】

上記一連のステップによって、メモリコントローラ４は、データを読み出す際に記憶状態タグを付与することができる。そのため本実施形態によれば、読み出したデータを再度書き込む際に、メモリコントローラ４は、読み出したデータに付与された記憶状態タグを基に、適切なメモリセルに書き込むことができる。

【0105】

図７のブロック図は、GC・コンパクション処理により記憶状態タグが付与されたデータの記憶状態が変更される場合の処理を示す。例えばSLCブロックに存在し、SLCタグが付与されたデータを、TLCブロックに書き換える場合の、GC・コンパクション処理について記述する。

【0106】

メモリコントローラ４は、SLCブロックに存在するデータをライトデータとしてライトバッファに送る（ステップS７０１、ステップS７０２）。メモリコントローラ４は、書き込み先ブロックの記憶状態がTLCであるというコマンドをタグ管理部１８に送信する（ステップS７０３）。タグ管理部１８は、ライトバッファ内のライトデータを参照し、記憶状態タグをSLCタグからTLCタグに変更する（ステップS７０４）。その後メモリコントローラ４は、TLCブロックにライトデータの書き込みを行う（ステップS７０５）。

【0107】

上述した動作を行うことにより、SLCタグが付与されたデータをTLCブロックに書き込む際、メモリコントローラ４は、記憶状態タグをSLCタグからTLCタグに変更し、データをTLCブロックに書き込むことができる。同様の処理を行うことで、メモリコントローラ４は、ＮＡＮＤメモリ５内のデータの記憶状態と記憶状態タグを、常に一致させることができる。

【0108】

図８のブロック図は、GC・コンパクション処理により、記憶状態タグが付与されていないデータが別のブロックに書き換えられる場合の動作を記述する。例えばSLCブロックに存在しているが、記憶状態タグが付与されていないデータを、別のSLCブロックに書き換える場合の、GC・コンパクション処理について記述する。

【0109】

メモリコントローラ４は、SLCブロックに存在するデータをライトデータとしてライトバッファに送る（ステップS８０１、ステップS８０２）。メモリコントローラ４は、書き込み先ブロックの記憶状態がSLCであるというコマンドをタグ管理部１８に送信する（ステップS８０３）。タグ管理部１８は、ライトバッファ内のライトデータを参照し、管理データにSLCタグを付与する（ステップS８０４）。その後メモリコントローラ４は、SLCブロックにライトデータの書き込みを行う（ステップS８０５）。

【0110】

上述した動作を行うことにより、メモリコントローラ４は、ＮＡＮＤメモリ５内にある記憶状態タグが付与されていないデータに記憶状態タグを付与することができる。

【0111】

なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

【0112】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0113】

１・・・情報処理システム
２・・・ホスト
３・・・メモリシステム
４・・・メモリコントローラ
５・・・ＮＡＮＤメモリ
６・・・ＤＲＡＭ
１０・・・バス
１１・・・ホスト Ｉ／Ｆ
１２・・・ＣＰＵ
１３・・・ＮＡＮＤ Ｉ／Ｆ
１４・・・ＤＲＡＭ Ｉ／Ｆ
１５・・・ＤＭＡＣ
１６・・・ＳＲＡＭ
１７・・・ECC処理部
１８・・・タグ管理部
１９・・・タグ認識回路
２０・・・タグ付与回路
２２・・・ライト制御部
２６・・・GC／コンパクション制御部
３２・・・ライトバッファ
３３・・・リードバッファ
３４・・・Ｌ２Pテーブル
３５・・・ＬＢＡ範囲－アクセス頻度テーブル
３６・・・ブロック－低頻度アクセス割合テーブル
１０２・・・ＳＬＣ書き込み先ブロック
１０４・・・アクティブブロックプール
１０６・・・ＳＬＣブロック
１０８・・・ＴＬＣブロック
１１２・・・コピー元ブロック
１１４・・・コピー先ブロック
１１６・・・フリーブロックプール
１１８・・・フリーブロック
１２２・・・ＳＬＣブロック群
１２６・・・ＴＬＣ書き込み先ブロック

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】