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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024141347
(43)【公開日】2024-10-10
(54)【発明の名称】電源制御装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20241003BHJP
【ＦＩ】
H02M3/155 P
H02M3/155 E
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023052939
(22)【出願日】2023-03-29
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】久保田 勘人
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA02
5H730AS04
5H730AS05
5H730BB13
5H730BB14
5H730BB57
5H730BB81
5H730DD04
5H730DD16
5H730EE59
5H730FD01
5H730FG05
(57)【要約】
【課題】ノイズレベルの低減を効果的な構成により実現できる電源制御装置を提供する。
【解決手段】電源制御装置（１０１）は、第１チャンネルと第２チャンネルそれぞれのオン時間の大小関係を判定し、長いほうの前記オン時間に対応するチャンネルのスイッチ電圧を、短いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧に対して遅延させる制御を行うように構成される遅延制御部（６）を備える。
【選択図】図３
【解決手段】電源制御装置（１０１）は、第１チャンネルと第２チャンネルそれぞれのオン時間の大小関係を判定し、長いほうの前記オン時間に対応するチャンネルのスイッチ電圧を、短いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧に対して遅延させる制御を行うように構成される遅延制御部（６）を備える。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１チャンネルの第１ＤＣ／ＤＣコンバータおよび第２チャンネルの第２ＤＣ／ＤＣコンバータを制御するように構成される電源制御装置であって、
前記第１ＤＣ／ＤＣコンバータと前記第２ＤＣ／ＤＣコンバータは、それぞれ降圧コンバータと昇圧コンバータの一方で構成され、
前記降圧コンバータは、直列に接続されたハイサイドトランジスタとローサイドトランジスタを含む第１スイッチ出力段を有し、
前記昇圧コンバータは、インダクタに接続されるスイッチング素子を含む第２スイッチ出力段を有し、
前記ハイサイドトランジスタとローサイドトランジスタとが接続されるノード、または前記インダクタと前記スイッチング素子とが接続されるノードに生じる電圧をスイッチ電圧とし、
前記ハイサイドトランジスタをオン状態とする時間、または前記スイッチング素子をオン状態とする時間をオン時間とし、
前記第１ＤＣ／ＤＣコンバータにおける前記第１スイッチ出力段または前記第２スイッチ出力段をＰＷＭ制御するように構成される第１ＰＷＭ制御部と、
前記第２ＤＣ／ＤＣコンバータにおける前記第１スイッチ出力段または前記第２スイッチ出力段をＰＷＭ制御するように構成される第２ＰＷＭ制御部と、
前記第１チャンネルと前記第２チャンネルそれぞれの前記オン時間の大小関係を判定し、長いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧を、短いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧に対して遅延させる制御を行うように構成される遅延制御部と、
を備える、電源制御装置。
前記第１ＤＣ／ＤＣコンバータと前記第２ＤＣ／ＤＣコンバータは、それぞれ降圧コンバータと昇圧コンバータの一方で構成され、
前記降圧コンバータは、直列に接続されたハイサイドトランジスタとローサイドトランジスタを含む第１スイッチ出力段を有し、
前記昇圧コンバータは、インダクタに接続されるスイッチング素子を含む第２スイッチ出力段を有し、
前記ハイサイドトランジスタとローサイドトランジスタとが接続されるノード、または前記インダクタと前記スイッチング素子とが接続されるノードに生じる電圧をスイッチ電圧とし、
前記ハイサイドトランジスタをオン状態とする時間、または前記スイッチング素子をオン状態とする時間をオン時間とし、
前記第１ＤＣ／ＤＣコンバータにおける前記第１スイッチ出力段または前記第２スイッチ出力段をＰＷＭ制御するように構成される第１ＰＷＭ制御部と、
前記第２ＤＣ／ＤＣコンバータにおける前記第１スイッチ出力段または前記第２スイッチ出力段をＰＷＭ制御するように構成される第２ＰＷＭ制御部と、
前記第１チャンネルと前記第２チャンネルそれぞれの前記オン時間の大小関係を判定し、長いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧を、短いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧に対して遅延させる制御を行うように構成される遅延制御部と、
を備える、電源制御装置。
【請求項2】
前記遅延制御部は、前記オン時間を規定するパラメータに基づいて前記オン時間の大小関係を判定する、請求項１に記載の電源制御装置。
【請求項3】
前記パラメータは、前記第１ＤＣ／ＤＣコンバータおよび前記第２ＤＣ／ＤＣコンバータのそれぞれの出力電圧値である、請求項２に記載の電源制御装置。
【請求項4】
前記遅延制御部は、前記第１ＰＷＭ制御部および前記第２ＰＷＭ制御部にそれぞれ入力されて前記出力電圧値を規定する基準電圧に関する信号に基づいて、前記オン時間の大小関係を判定する、請求項３に記載の電源制御装置。
【請求項5】
前記基準電圧に関する信号は、前記基準電圧を出力するＤＡコンバータの入力信号である、請求項４に記載の電源制御装置。
【請求項6】
前記遅延制御部は、前記パラメータとして、前記第１ＤＣ／ＤＣコンバータおよび前記第２ＤＣ／ＤＣコンバータのそれぞれの出力電圧値と、前記第１ＤＣ／ＤＣコンバータおよび前記第２ＤＣ／ＤＣコンバータのそれぞれの入力電圧値と、前記第１ＤＣ／ＤＣコンバータおよび前記第２ＤＣ／ＤＣコンバータのそれぞれのスイッチング周期あるいはスイッチング周波数と、のうち少なくともいずれかに基づいて前記オン時間を算出し、算出された前記オン時間に基づいて前記大小関係を判定する、請求項２に記載の電源制御装置。
【請求項7】
前記遅延制御部は、算出された前記オン時間のうち短いほうの前記オン時間の第１所定割合として遅延時間を設定する、請求項６に記載の電源制御装置。
【請求項8】
前記遅延制御部は、算出された前記オン時間のうち長いほうの前記オン時間に対応するオフ時間の第２所定割合として遅延時間を設定する、請求項６に記載の電源制御装置。
【請求項9】
第１入力クロックを遅延させて第１クロックを前記第１ＰＷＭ制御部へ出力するように構成される第１遅延回路と、
第２入力クロックを遅延させて第２クロックを前記第２ＰＷＭ制御部へ出力するように構成される第２遅延回路と、
をさらに備え、
前記第１遅延回路および前記第２遅延回路は、前記遅延制御部により制御される、請求項１に記載の電源制御装置。
第２入力クロックを遅延させて第２クロックを前記第２ＰＷＭ制御部へ出力するように構成される第２遅延回路と、
をさらに備え、
前記第１遅延回路および前記第２遅延回路は、前記遅延制御部により制御される、請求項１に記載の電源制御装置。
【請求項10】
請求項１から請求項９のいずれか１項に記載の電源制御装置と、前記第１ＤＣ／ＤＣコンバータと、前記第２ＤＣ／ＤＣコンバータと、を備える、電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電源制御装置に関する。
【背景技術】
【0002】
従来、複数チャンネルのＤＣ／ＤＣコンバータを制御するＰＭＩＣ（パワーマネジメントＩＣ）が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１４１２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記のようなＰＭＩＣにおいては、ノイズレベルを低減することが要望されている。
【0005】
上記状況に鑑み、本開示は、ノイズレベルの低減を効果的な構成により実現できる電源制御装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
例えば、本開示に係る電源制御装置は、第１チャンネルの第１ＤＣ／ＤＣコンバータおよび第２チャンネルの第２ＤＣ／ＤＣコンバータを制御するように構成される電源制御装置であって、
前記第１ＤＣ／ＤＣコンバータと前記第２ＤＣ／ＤＣコンバータは、それぞれ降圧コンバータと昇圧コンバータの一方で構成され、
前記降圧コンバータは、直列に接続されたハイサイドトランジスタとローサイドトランジスタを含む第１スイッチ出力段を有し、
前記昇圧コンバータは、インダクタに接続されるスイッチング素子を含む第２スイッチ出力段を有し、
前記ハイサイドトランジスタとローサイドトランジスタとが接続されるノード、または前記インダクタと前記スイッチング素子とが接続されるノードに生じる電圧をスイッチ電圧とし、
前記ハイサイドトランジスタをオン状態とする時間、または前記スイッチング素子をオン状態とする時間をオン時間とし、
前記第１ＤＣ／ＤＣコンバータにおける前記第１スイッチ出力段または前記第２スイッチ出力段をＰＷＭ制御するように構成される第１ＰＷＭ制御部と、
前記第２ＤＣ／ＤＣコンバータにおける前記第１スイッチ出力段または前記第２スイッチ出力段をＰＷＭ制御するように構成される第２ＰＷＭ制御部と、
前記第１チャンネルと前記第２チャンネルそれぞれの前記オン時間の大小関係を判定し、長いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧を、短いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧に対して遅延させる制御を行うように構成される遅延制御部と、
を備える構成としている。
前記第１ＤＣ／ＤＣコンバータと前記第２ＤＣ／ＤＣコンバータは、それぞれ降圧コンバータと昇圧コンバータの一方で構成され、
前記降圧コンバータは、直列に接続されたハイサイドトランジスタとローサイドトランジスタを含む第１スイッチ出力段を有し、
前記昇圧コンバータは、インダクタに接続されるスイッチング素子を含む第２スイッチ出力段を有し、
前記ハイサイドトランジスタとローサイドトランジスタとが接続されるノード、または前記インダクタと前記スイッチング素子とが接続されるノードに生じる電圧をスイッチ電圧とし、
前記ハイサイドトランジスタをオン状態とする時間、または前記スイッチング素子をオン状態とする時間をオン時間とし、
前記第１ＤＣ／ＤＣコンバータにおける前記第１スイッチ出力段または前記第２スイッチ出力段をＰＷＭ制御するように構成される第１ＰＷＭ制御部と、
前記第２ＤＣ／ＤＣコンバータにおける前記第１スイッチ出力段または前記第２スイッチ出力段をＰＷＭ制御するように構成される第２ＰＷＭ制御部と、
前記第１チャンネルと前記第２チャンネルそれぞれの前記オン時間の大小関係を判定し、長いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧を、短いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧に対して遅延させる制御を行うように構成される遅延制御部と、
を備える構成としている。
【発明の効果】
【0007】
本開示に係る電源制御装置によれば、ノイズレベルの低減を効果的な構成により実現できる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下に、本開示の例示的な実施形態について図面を参照して説明する。
【0010】
＜１．比較例＞
ここでは、本開示の実施形態について説明する前に、比較例について説明する。これにより、課題がより明らかとなる。
ここでは、本開示の実施形態について説明する前に、比較例について説明する。これにより、課題がより明らかとなる。
【0011】
図１は、比較例に係る電源制御装置１０の構成を示す図である。電源制御装置１０は、チャンネル１のＤＣ／ＤＣコンバータＣＨ１と、チャンネル２のＤＣ／ＤＣコンバータＣＨ２と、を制御するように構成されるＰＭＩＣ（半導体装置）である。
【0012】
ＤＣ／ＤＣコンバータＣＨ１は、入力電圧Ｖｉｎ１を降圧して出力電圧Ｖｏｕｔ１を生成する降圧コンバータであり、スイッチ出力段４１と、インダクタＬ１と、コンデンサＣ１と、分圧抵抗Ｒ１１，Ｒ１２と、を備える。
【0013】
スイッチ出力段４１は、ハイサイドトランジスタ４１Ａと、ローサイドトランジスタ４１Ｂと、を有する。入力電圧Ｖｉｎ１の印加端と接地端（グランド電位の印加端）との間にハイサイドトランジスタ４１Ａとローサイドトランジスタ４１Ｂは、直列に接続される。ハイサイドトランジスタ４１Ａは、一例としてＰＭＯＳトランジスタ（ＰチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor））により構成され、ローサイドトランジスタ４１Ｂは、一例としてＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ）により構成される。
【0014】
ハイサイドトランジスタ４１Ａとローサイドトランジスタ４１Ｂは、電源制御装置１０に内蔵される。ただし、ハイサイドトランジスタ４１Ａとローサイドトランジスタ４１Ｂは、電源制御装置１０に対して外部接続されてもよい。
【0015】
ハイサイドトランジスタ４１Ａとローサイドトランジスタ４１Ｂとが接続されるノードは、スイッチ端子ＳＷ１に接続される。スイッチ端子ＳＷ１および帰還端子ＦＢ１は、電源制御装置１０に設けられる外部端子である。インダクタＬ１、コンデンサＣ１、および分圧抵抗Ｒ１１，Ｒ１２は、電源制御装置１０の外部に設けられる。スイッチ端子ＳＷ１は、インダクタＬ１の第１端に接続される。インダクタＬ１の第２端は、コンデンサＣ１の第１端に接続される。コンデンサＣ１の第２端は、接地端に接続される。
【0016】
出力電圧Ｖｏｕｔ１は、コンデンサＣ１の第１端に生成される。分圧抵抗Ｒ１１，Ｒ１２は、出力電圧Ｖｏｕｔ１を分圧して帰還電圧Ｖｆｂ１を生成する。
【0017】
ＰＷＭ制御部３１は、ＤＣ／ＤＣコンバータＣＨ１をＰＷＭ（パルス幅変調）制御する。ＰＷＭ制御部３１、ロジック部１１、およびＤＡＣ（ＤＡコンバータ）２１は、電源制御装置１０に内蔵され、チャンネル１に対応する構成である。ロジック部１１から出力された基準電圧信号ＲＥＦ１は、ＤＡＣ２１によりＤＡ（デジタル・アナログ）変換されて基準電圧Ｖｒｅｆ１となる。基準電圧Ｖｒｅｆ１は、出力電圧Ｖｏｕｔ１の目標値を規定する。
【0018】
オシレータ５は、電源制御装置１０に内蔵される。ＰＷＭ制御部３１は、基準電圧Ｖｒｅｆ１、オシレータ５から出力されるクロックＣＬＫ１、および帰還端子ＦＢ１を通して入力される帰還電圧Ｖｆｂ１に基づいてＰＷＭ制御によりスイッチ出力段４１をスイッチングする。
【0019】
図２は、ＰＷＭ制御部３１の内部構成を示す図である。ＰＷＭ制御部３１は、エラーアンプ３１Ａ、スロープ生成部３１Ｂ、コンパレータ３１Ｃ、およびドライバ３１Ｄを有する。エラーアンプ３１Ａの第１入力端には、基準電圧Ｖｒｅｆ１が入力される。エラーアンプ３１Ａの第２入力端には、帰還電圧Ｖｆｂ１が入力される。エラーアンプ３１Ａは、基準電圧Ｖｒｅｆ１と帰還電圧Ｖｆｂ１との誤差を増幅して誤差信号Ｅｒｒを出力する。スロープ生成部３１Ｂは、クロックＣＬＫ１に基づいてスロープ信号（三角波信号）Ｓｌｐを生成する。コンパレータ３１Ｃの第１入力端には、スロープ信号Ｓｌｐが入力される。コンパレータ３１Ｃの第２入力端には、誤差信号Ｅｒｒが入力される。ドライバ３１Ｄは、クロックＣＬＫ１とコンパレータ３１Ｃの出力に基づいてパルス状であるゲート信号ＧＨ１，ＧＬ１を生成する。ゲート信号ＧＨ１は、ハイサイドトランジスタ４１Ａのゲートに入力される。ゲート信号ＧＬ１は、ローサイドトランジスタ４１Ｂのゲートに入力される。
【0020】
ゲート信号ＧＨ１，ＧＬ１によりハイサイドトランジスタ４１Ａとローサイドトランジスタ４１Ｂは相補的に駆動される。クロックＣＬＫ１の立ち上がりタイミングでハイサイドトランジスタ４１Ａのターンオン（オフ状態からオン状態への切替え）が行われる。スロープ信号Ｓｌｐが誤差信号Ｅｒｒを上回ったタイミングでハイサイドトランジスタ４１Ａのターンオフ（オン状態からオフ状態への切替え）が行われる。クロックＣＬＫ１の周期がスイッチング周期となる。帰還電圧Ｖｆｂ１が基準電圧Ｖｒｅｆ１と一致するようにオンデューティ（＝ハイサイドトランジスタ４１Ａのオン時間のスイッチング周期に対する割合）が調整され、出力電圧Ｖｏｕｔ１が所望の目標値に制御される。
【0021】
ハイサイドトランジスタ４１Ａがオン状態、ローサイドトランジスタ４１Ｂがオフ状態の場合、スイッチ端子ＳＷに生じるスイッチ電圧Ｖｓｗ１は、ハイレベルとなる。ハイサイドトランジスタ４１Ａがオフ状態、ローサイドトランジスタ４１Ｂがオン状態の場合、スイッチ電圧Ｖｓｗ１はローレベルとなる。ハイサイドトランジスタ４１Ａとローサイドトランジスタ４１Ｂの相補的なスイッチングにより、スイッチ電圧Ｖｓｗ１はパルス状となる。
【0022】
チャンネル２の構成については、上述したチャンネル１と同様であるため、ここでは簡略化して説明する。ＤＣ／ＤＣコンバータＣＨ２は、入力電圧Ｖｉｎ２を降圧して出力電圧Ｖｏｕｔ２を生成する降圧コンバータであり、スイッチ出力段４２と、インダクタＬ２と、コンデンサＣ２と、分圧抵抗Ｒ２１，Ｒ２２と、を備える。チャンネル２の構成として、電源制御装置１０は、ロジック部１２、ＤＡＣ２２、およびＰＷＭ制御部３２を内蔵する。ロジック部１２から出力された基準電圧信号ＲＥＦ２は、ＤＡＣ２２によりＤＡ変換されて基準電圧Ｖｒｅｆ２となる。ＰＷＭ制御部３２は、出力電圧Ｖｏｕｔ２を分圧抵抗Ｒ２１，Ｒ２２により分圧して得られる帰還電圧Ｖｆｂ２、基準電圧Ｖｒｅｆ２、およびオシレータ５から出力されるクロックＣＬＫ２に基づいてＰＷＭ制御によりスイッチ出力段４２を駆動する。ＰＷＭ制御部３２により生成されたゲート信号ＧＨ２，ＧＬ２は、それぞれスイッチ出力段４２におけるハイサイドトランジスタ４２Ａのゲート、ローサイドトランジスタ４２Ｂのゲートに入力される。ハイサイドトランジスタ４２Ａとローサイドトランジスタ４２Ｂが接続されるノードに接続されるスイッチ端子ＳＷ２には、パルス状のスイッチ電圧Ｖｓｗ２が生じる。なお、帰還電圧Ｖｆｂ２は、帰還端子ＦＢ２を介してＰＷＭ制御部３２に入力される。
【0023】
このようにチャンネル１のスイッチ電圧Ｖｓｗ１およびチャンネル２のスイッチ電圧Ｖｓｗ２が生成されるが、スイッチ電圧Ｖｓｗ１，Ｖｓｗ２のスイッチングエッジ（立ち上がりエッジ、立ち下がりエッジ）が重なると、スイッチ電圧Ｖｓｗ１，Ｖｓｗ２にジッタが発生し、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２のリップルが大きくなり、ノイズレベルが増加する。
【0024】
そこで、比較例に係る電源制御装置１０においては、クロックＣＬＫ１，ＣＬＫ２の位相をずらすことでスイッチ電圧Ｖｓｗ１，Ｖｓｗ２のスイッチングエッジが重ならないようにし、ノイズレベルを低減する位相シフト機能が搭載される。位相シフトのパターンは、実際の波形を確認したうえで適切な設定が手動で行われる。
【0025】
しかしながら、入力電圧Ｖｉｎ１，Ｖｉｎ２および出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２が固定である場合は、上記比較例は有効であるが、同一機種（同一の電源制御装置１０）において、入力電圧Ｖｉｎ１，Ｖｉｎ２および出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２の少なくとも一方が想定値から変化されて設定される場合は、ＰＷＭ制御のオンデューティが変化して、搭載された位相シフトのパターンによってはスイッチ電圧Ｖｓｗ１，Ｖｓｗ２のスイッチングエッジが重なってしまう可能性がある。
【0026】
また、位相シフトのパターンはオシレータ５においてロジック回路により生成されるため、パターンを増やすと回路面積が増大する。また、パターン作成が設計時間に影響を与える課題も生じる。
【0027】
＜２．第１実施形態＞
図３は、本開示の第１実施形態に係る電源制御装置１０１の構成を示す図である。図３に示す構成の上記比較例（図１）との構成の相違点は、電源制御装置１０１において、遅延制御部６および遅延回路７１，７２を追加していることである。なお、電源制御装置１０１と、チャンネル１のＤＣ／ＤＣコンバータＣＨ１と、チャンネル２のＤＣ／ＤＣコンバータＣＨ２と、から電源装置ＰＷが構成される。なお、スイッチ出力段４１，４２は、電源制御装置１０１の外部に設けてもよい。
図３は、本開示の第１実施形態に係る電源制御装置１０１の構成を示す図である。図３に示す構成の上記比較例（図１）との構成の相違点は、電源制御装置１０１において、遅延制御部６および遅延回路７１，７２を追加していることである。なお、電源制御装置１０１と、チャンネル１のＤＣ／ＤＣコンバータＣＨ１と、チャンネル２のＤＣ／ＤＣコンバータＣＨ２と、から電源装置ＰＷが構成される。なお、スイッチ出力段４１，４２は、電源制御装置１０１の外部に設けてもよい。
【0028】
遅延制御部６は、ロジック部１１から出力される基準電圧信号ＲＥＦ１およびロジック部１２から出力される基準電圧信号ＲＥＦ２が入力され、入力された基準電圧信号ＲＥＦ１，ＲＥＦ２に基づいて出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２の大小関係を判定する。遅延制御部６は、判定された大小関係に基づいて、遅延回路７１，７２のうち一方をオン状態、他方をオフ状態とする。具体的には、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２のうち大きいほうのチャンネルの遅延回路をオン状態とする。
【0029】
遅延回路７１は、チャンネル１に対応して設けられ、オシレータ５から出力される入力クロックＣＬＫを遅延させてクロックＣＬＫ１をＰＷＭ制御部３１へ出力する。遅延回路７２は、チャンネル２に対応して設けられ、オシレータ５から出力される入力クロックＣＬＫを遅延させてクロックＣＬＫ２をＰＷＭ制御部３２へ出力する。遅延回路７１，７２は、オフ状態の場合は、遅延機能が無効とされ、入力クロックＣＬＫを遅延させずにクロックＣＬＫ１，ＣＬＫ２を出力する。遅延回路７１，７２は、オン状態の場合は、遅延機能が有効となる。なお、遅延回路７１，７２は、例えば多段のインバータから構成される。
【0030】
図４は、図３に示す構成におけるスイッチ電圧Ｖｓｗ１，Ｖｓｗ２の波形例を示す図である。なお、図４において、上段がスイッチ電圧Ｖｓｗ１、中段が遅延を仮に行わない場合のスイッチ電圧Ｖｓｗ２、下段が遅延を行ったスイッチ電圧Ｖｓｗ２を示す。
【0031】
ここで、ＤＣ／ＤＣコンバータＣＨ１，ＣＨ２は、降圧コンバータであるため、それぞれのオンデューティＤｕｔｙ１，Ｄｕｔｙ２は、下記式のようになる。
Ｄｕｔｙ１＝Ｖｏｕｔ１／Ｖｉｎ１
Ｄｕｔｙ２＝Ｖｏｕｔ２／Ｖｉｎ２
Ｄｕｔｙ１＝Ｖｏｕｔ１／Ｖｉｎ１
Ｄｕｔｙ２＝Ｖｏｕｔ２／Ｖｉｎ２
【0032】
図４に示すように、スイッチ電圧Ｖｓｗ１のオン時間Ｔｏｎ１（ハイサイドトランジスタ４１Ａがオン状態となることによりスイッチ電圧Ｖｓｗ１がハイレベルとなる期間）、スイッチ電圧Ｖｓｗ２のオン時間Ｔｏｎ２（ハイサイドトランジスタ４２Ａがオン状態となることによりスイッチ電圧Ｖｓｗ２がハイレベルとなる期間）は、それぞれ下記式のようになる。ただし、Ｔｓｗは、スイッチング周期（＝入力クロックＣＬＫの周期）である。
Ｔｏｎ１＝Ｔｓｗ×Ｄｕｔｙ１＝Ｔｓｗ×（Ｖｏｕｔ１／Ｖｉｎ１）
Ｔｏｎ２＝Ｔｓｗ×Ｄｕｔｙ２＝Ｔｓｗ×（Ｖｏｕｔ２／Ｖｉｎ２）
Ｔｏｎ１＝Ｔｓｗ×Ｄｕｔｙ１＝Ｔｓｗ×（Ｖｏｕｔ１／Ｖｉｎ１）
Ｔｏｎ２＝Ｔｓｗ×Ｄｕｔｙ２＝Ｔｓｗ×（Ｖｏｕｔ２／Ｖｉｎ２）
【0033】
なお、図４に示すように、スイッチ電圧Ｖｓｗ１のオフ時間Ｔｏｆｆ１は、ローサイドトランジスタ４１Ｂがオン状態となることによりスイッチ電圧Ｖｓｗ１がローレベルとなる期間であり、スイッチ電圧Ｖｓｗ２のオフ時間Ｔｏｆｆ２は、ローサイドトランジスタ４２Ｂがオン状態となることによりスイッチ電圧Ｖｓｗ２がローレベルとなる期間であり、下記式のようになる。
Ｔｏｆｆ１＝Ｔｓｗ－Ｔｏｎ１
Ｔｏｆｆ２＝Ｔｓｗ－Ｔｏｎ２
Ｔｏｆｆ１＝Ｔｓｗ－Ｔｏｎ１
Ｔｏｆｆ２＝Ｔｓｗ－Ｔｏｎ２
【0034】
Ｖｉｎ１＝Ｖｉｎ２の場合、Ｖｏｕｔ１，Ｖｏｕｔ２のうち大きいほうに対応するオン時間Ｔｏｎ１，Ｔｏｎ２が大きくなる。すなわち、例えばＶｏｕｔ１＞Ｖｏｕｔ２の場合、Ｔｏｎ１＞Ｔｏｎ２となる。遅延制御部６は、基準電圧信号ＲＥＦ１，ＲＥＦ２に基づいて出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２の大小関係を判定することで、大きいほうの出力電圧のチャンネルの遅延回路７１，７２をオン状態とする。図４の例であれば、Ｖｏｕｔ２＞Ｖｏｕｔ１によりＴｏｎ２＞Ｔｏｎ１となり、チャンネル２の遅延回路７２をオン状態（遅延回路７１はオフ状態）とする。これにより、入力クロックＣＬＫが遅延されてクロックＣＬＫ２が生成され、スイッチ電圧Ｖｓｗ２がスイッチ電圧Ｖｓｗ１に対して遅延される。遅延時間ＤＬ１は、遅延回路７２により設定される固定値である。
【0035】
これにより、長いほうのオン時間Ｔｏｎ２のスイッチ電圧Ｖｓｗ２の立ち下がりエッジＦｅ２が他方のスイッチ電圧Ｖｓｗ１の立ち下がりエッジＦｅ１に対して離されるため、立ち下がりエッジＦｅ１，Ｆｅ２が重なることが抑制される。このとき、スイッチ電圧Ｖｓｗ２の立ち上がりエッジＲｅ２は、遅延によりスイッチ電圧Ｖｓｗ１の立ち下がりエッジＦｅ１と重ならない必要があるため、遅延時間ＤＬ１は、オン時間Ｔｏｎ１より短い必要がある。
【0036】
なお、図５は、図３に示す構成におけるスイッチ電圧Ｖｓｗ１，Ｖｓｗ２の別の波形例を示す図である。図５に示す例では、長いほうのオン時間Ｔｏｎ２のスイッチ電圧Ｖｄｗ２のオフ時間Ｔｏｆｆ２＜Ｔｏｎ１となっている。この場合、図５に示すように、スイッチ電圧Ｖｓｗ２を遅延させる遅延時間ＤＬ１は、Ｔｏｆｆ２よりも短い必要がある。これにより、スイッチ電圧Ｖｓｗ２の立ち下がりエッジＦｅ２がスイッチ電圧Ｖｓｗ１の立ち上がりエッジＲｅ１と重ならないようにすることができる。
【0037】
なお、オン時間が短い方のスイッチ電圧のデューティが所定デューティ以下（例えば２０％以下）である場合は、当該スイッチ電圧に対して所定の遅延時間（例えば８０ｎｓｅｃ）の遅延を常につけるような形式で実施される。
【0038】
＜３．第２実施形態＞
図６は、本開示の第２実施形態に係る電源制御装置１０２の構成を示す図である。図６に示す構成の第１実施形態（図３）との構成の相違点は、電源制御装置１０２において、遅延制御部６は、基準電圧信号ＲＥＦ１，ＲＥＦ２に加えて入力電圧Ｖｉｎ１，Ｖｉｎ２が入力されることである。
図６は、本開示の第２実施形態に係る電源制御装置１０２の構成を示す図である。図６に示す構成の第１実施形態（図３）との構成の相違点は、電源制御装置１０２において、遅延制御部６は、基準電圧信号ＲＥＦ１，ＲＥＦ２に加えて入力電圧Ｖｉｎ１，Ｖｉｎ２が入力されることである。
【0039】
基準電圧信号ＲＥＦ１，ＲＥＦ２により出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２が特定され、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２と入力電圧Ｖｉｎ１，Ｖｉｎ２により、上述の式のようにオン時間Ｔｏｎ１，Ｔｏｎ２が算出可能である。本実施形態では、遅延制御部６は、基準電圧信号ＲＥＦ１，ＲＥＦ２および入力電圧Ｖｉｎ１，Ｖｉｎ２に基づき、オン時間Ｔｏｎ１，Ｔｏｎ２を算出する。そして、遅延制御部６は、算出されたオン時間Ｔｏｎ１，Ｔｏｎ２のうち長いほうのチャンネルの遅延回路７１，７２の遅延機能を有効とする。このとき、遅延制御部６は、遅延時間を、算出されたオン時間Ｔｏｎ１，Ｔｏｎ２のうち短いほうの所定割合（例えば５０％）の時間に設定する。
【0040】
従って、遅延回路７１，７２における遅延時間は可変となるように構成される。例えば、遅延制御部６の制御に応じてインバータの段数を可変とすることで遅延時間を可変とする。
【0041】
例えば、先述した図４の波形例であれば、算出されたＴｏｎ１，Ｔｏｎ２がＴｏｎ２＞Ｔｏｎ１であるため、オン時間が長いほうのチャンネル２に対応する遅延回路７２の遅延機能が有効となる。このとき、図４の例では、遅延時間ＤＬ１は、Ｔｏｎ１の５０％に設定される。
【0042】
また、例えば、先述した図５に示すように、算出されたＴｏｎ１，Ｔｏｎ２がＴｏｎ２＞Ｔｏｎ１であるが、Ｔｏｆｆ２＜Ｔｏｎ１である場合、図５の例では、遅延時間ＤＬ１は、Ｔｏｆｆ２の５０％に設定される。すなわち、遅延制御部６は、算出されたＴｏｎ１，Ｔｏｎ２のうち長いほうに対応するオフ時間Ｔｏｆｆ１，Ｔｏｆｆ２を先述した式により算出し、算出されたオフ時間の所定割合を遅延時間に設定することができる。
【0043】
また、本実施形態では、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２と入力電圧Ｖｉｎ１，Ｖｉｎ２の両方が可変に設定される場合のみでなく、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２と入力電圧Ｖｉｎ１，Ｖｉｎ２の一方のみが可変に設定される場合でも適用可能である。
【0044】
＜４．第３実施形態＞
図７は、第３実施形態に係る電源制御装置１０３の構成を示す図である。図７に示す構成の第２実施形態（図６）との構成の相違点は、電源制御装置１０３において、遅延制御部６は、基準電圧信号ＲＥＦ１，ＲＥＦ２と入力電圧Ｖｉｎ１，Ｖｉｎ２に加えて、オシレータ５からチャンネル１のスイッチング周期情報Ｔｓｗ１およびチャンネル２のスイッチング周期情報Ｔｓｗ２が入力されることである。スイッチング周期情報Ｔｓｗ１，Ｔｓｗ２は、入力クロックＣＬＫ１１，１２の周期を表す。オシレータ５は、異なる入力クロックＣＬＫ１１，１２を各遅延回路７１，７２に出力することが可能である。
図７は、第３実施形態に係る電源制御装置１０３の構成を示す図である。図７に示す構成の第２実施形態（図６）との構成の相違点は、電源制御装置１０３において、遅延制御部６は、基準電圧信号ＲＥＦ１，ＲＥＦ２と入力電圧Ｖｉｎ１，Ｖｉｎ２に加えて、オシレータ５からチャンネル１のスイッチング周期情報Ｔｓｗ１およびチャンネル２のスイッチング周期情報Ｔｓｗ２が入力されることである。スイッチング周期情報Ｔｓｗ１，Ｔｓｗ２は、入力クロックＣＬＫ１１，１２の周期を表す。オシレータ５は、異なる入力クロックＣＬＫ１１，１２を各遅延回路７１，７２に出力することが可能である。
【0045】
これにより、遅延制御部６は、スイッチング周期情報Ｔｓｗ１，Ｔｓｗ２と、基準電圧信号ＲＥＦ１，ＲＥＦ２および入力電圧Ｖｉｎ１，Ｖｉｎ２に基づいて、先述した式により各チャンネルのオン時間およびオフ時間を算出可能となる。従って、スイッチング周期が可変設定される場合でも、第２実施形態と同様な遅延制御を行うことができる。なお、スイッチング周期＝１／スイッチング周波数であるため、スイッチング周期情報Ｔｓｗ１，Ｔｓｗ２の代わりに各チャンネルのスイッチング周波数情報Ｆ１，Ｆ２に基づいて遅延制御部６が算出を行ってもよい。
【0046】
＜５．第４実施形態＞
図８は、第４実施形態に係る電源制御装置１０４の構成を示す図である。図８に示す構成の第１実施形態（図３）との構成の相違点は、電源制御装置１０３において、チャンネル１のＤＣ／ＤＣコンバータＣＨ１とチャンネル２のＤＣ／ＤＣコンバータＣＨ２をそれぞれ昇圧コンバータとして構成したことである。
図８は、第４実施形態に係る電源制御装置１０４の構成を示す図である。図８に示す構成の第１実施形態（図３）との構成の相違点は、電源制御装置１０３において、チャンネル１のＤＣ／ＤＣコンバータＣＨ１とチャンネル２のＤＣ／ＤＣコンバータＣＨ２をそれぞれ昇圧コンバータとして構成したことである。
【0047】
ＤＣ／ＤＣコンバータＣＨ１は、入力電圧Ｖｉｎ１を昇圧して出力電圧Ｖｏｕｔ１を生成する昇圧コンバータであり、スイッチ出力段８１と、ダイオードＤ１と、コンデンサＣ１と、分圧抵抗Ｒ１１，Ｒ１２と、を備える。
【0048】
スイッチ出力段８１は、電源制御装置１０４に内蔵され、インダクタ８１Ａと、スイッチング素子８１Ｂと、を有する。なお、スイッチ出力段８１は、少なくとも一部（例えばインダクタ８１Ａ）が電源制御装置１０４の外部に設けてもよい。インダクタ８１Ａの第１端は、入力電圧Ｖｉｎ１の印加端に接続される。インダクタ８１Ａの第２端は、スイッチング素子８１Ｂのドレインに接続される。スイッチング素子８１Ｂは、ＮＭＯＳトランジスタにより構成される。スイッチング素子８１Ｂのソースは、接地端に接続される。インダクタ８１Ａとスイッチング素子８１Ｂとが接続されるノードは、スイッチ端子ＳＷ１に接続される。
【0049】
ダイオードＤ１、コンデンサＣ１、および分圧抵抗Ｒ１１，Ｒ１２は、電源制御装置１０４の外部に設けられる。スイッチ端子ＳＷ１は、ダイオードＤ１のアノードに接続される。ダイオードＤ１のカソードは、コンデンサＣ１の第１端に接続される。コンデンサＣ１の第１端に出力電圧Ｖｏｕｔ１が生成される。
【0050】
ＰＷＭ制御部３１は、クロックＣＬＫ１、帰還電圧Ｖｆｂ１、および基準電圧Ｖｒｅｆ１に基づいてＰＷＭ制御によりスイッチング素子８１Ｂをスイッチングする。これにより、帰還電圧Ｖｆｂ１が基準電圧Ｖｒｅｆ１に一致するようにスイッチングのオンデューティが調整され、出力電圧Ｖｏｕｔ１が所望の目標値に制御される。
【0051】
スイッチング素子８１Ｂがオン状態の場合、スイッチ端子ＳＷ１に生じるスイッチ電圧Ｖｓｗ１はローレベルとなり、スイッチング素子８１Ｂがオフ状態の場合、スイッチ電圧Ｖｓｗ１はハイレベルとなる。
【0052】
なお、チャンネル２についての構成は、先述したチャンネル１についての構成と同様であり、簡略化して説明する。ＤＣ／ＤＣコンバータＣＨ２は、入力電圧Ｖｉｎ２を昇圧して出力電圧Ｖｏｕｔ２を生成する昇圧コンバータであり、スイッチ出力段８２と、ダイオードＤ２と、コンデンサＣ２と、分圧抵抗Ｒ２１，Ｒ２２と、を備える。スイッチ出力段
８２は、インダクタ８２Ａと、スイッチング素子８２Ｂと、を有する。ＰＷＭ制御部３２によるＰＷＭ制御によりスイッチング素子８２Ｂがスイッチングされ、出力電圧Ｖｏｕｔ２が制御される。このとき、スイッチ端子ＳＷ２に生じるスイッチ電圧Ｖｓｗ２は、スイッチ電圧Ｖｓｗ１と同様にパルス状となる。
８２は、インダクタ８２Ａと、スイッチング素子８２Ｂと、を有する。ＰＷＭ制御部３２によるＰＷＭ制御によりスイッチング素子８２Ｂがスイッチングされ、出力電圧Ｖｏｕｔ２が制御される。このとき、スイッチ端子ＳＷ２に生じるスイッチ電圧Ｖｓｗ２は、スイッチ電圧Ｖｓｗ１と同様にパルス状となる。
【0053】
【0054】
ここで、ＤＣ／ＤＣコンバータＣＨ１，ＣＨ２は、昇圧コンバータであるため、それぞれのオンデューティＤｕｔｙ１，Ｄｕｔｙ２は、下記式のようになる。
Ｄｕｔｙ１＝（Ｖｏｕｔ１－Ｖｉｎ１）／Ｖｏｕｔ１
Ｄｕｔｙ２＝（Ｖｏｕｔ２－Ｖｉｎ２）／Ｖｏｕｔ２
Ｄｕｔｙ１＝（Ｖｏｕｔ１－Ｖｉｎ１）／Ｖｏｕｔ１
Ｄｕｔｙ２＝（Ｖｏｕｔ２－Ｖｉｎ２）／Ｖｏｕｔ２
【0055】
図９に示すように、スイッチ電圧Ｖｓｗ１のオン時間Ｔｏｎ１（スイッチング素子８１Ｂがオン状態となることによりスイッチ電圧Ｖｓｗ１がローレベルとなる期間）、スイッチ電圧Ｖｓｗ２のオン時間Ｔｏｎ２（スイッチング素子８２Ｂがオン状態となることによりスイッチ電圧Ｖｓｗ２がローレベルとなる期間）は、それぞれ下記式のようになる。
Ｔｏｎ１＝Ｔｓｗ×Ｄｕｔｙ１＝Ｔｓｗ×（（Ｖｏｕｔ１－Ｖｉｎ１）／Ｖｏｕｔ１）
Ｔｏｎ２＝Ｔｓｗ×Ｄｕｔｙ２＝Ｔｓｗ×（（Ｖｏｕｔ２－Ｖｉｎ２）／Ｖｏｕｔ２）
Ｔｏｎ１＝Ｔｓｗ×Ｄｕｔｙ１＝Ｔｓｗ×（（Ｖｏｕｔ１－Ｖｉｎ１）／Ｖｏｕｔ１）
Ｔｏｎ２＝Ｔｓｗ×Ｄｕｔｙ２＝Ｔｓｗ×（（Ｖｏｕｔ２－Ｖｉｎ２）／Ｖｏｕｔ２）
【0056】
なお、図９に示すように、スイッチ電圧Ｖｓｗ１のオフ時間Ｔｏｆｆ１は、スイッチング素子８１Ｂがオフ状態となることによりスイッチ電圧Ｖｓｗ１がハイレベルとなる期間であり、スイッチ電圧Ｖｓｗ２のオフ時間Ｔｏｆｆ２は、スイッチング素子８２Ｂがオフ状態となることによりスイッチ電圧Ｖｓｗ２がハイレベルとなる期間であり、下記式のようになる。
Ｔｏｆｆ１＝Ｔｓｗ－Ｔｏｎ１
Ｔｏｆｆ２＝Ｔｓｗ－Ｔｏｎ２
Ｔｏｆｆ１＝Ｔｓｗ－Ｔｏｎ１
Ｔｏｆｆ２＝Ｔｓｗ－Ｔｏｎ２
【0057】
入力電圧Ｖｉｎ１，Ｖｉｎ２が固定であれば、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２によりオン時間Ｔｏｎ１，Ｔｏｎ２の大小関係は特定される。遅延制御部６は、基準電圧信号ＲＥＦ１，ＲＥＦ２に基づいてオン時間Ｔｏｎ１，Ｔｏｎ２の大小関係を判定し、長いほうのオン時間のチャンネルに対応する遅延回路７１，７２をオン状態とする（他方はオフ状態）。
【0058】
図９の例であれば、Ｔｏｎ１＞Ｔｏｎ２であるため、チャンネル１に対応する遅延回路７１がオン状態となり、スイッチ電圧Ｖｓｗ１がＶｓｗ２に対して遅延時間ＤＬ２で遅延される。これにより、スイッチ電圧Ｖｓｗ１の立ち上がりエッジＲｅ１がスイッチ電圧Ｖｓｗ２の立ち上がりエッジＲｅ２から離れるため、立ち上がりエッジＲｅ１，Ｒｅ２が重なることが抑制される。
【0059】
なお、遅延時間ＤＬ２は固定値であるが、図９に示すように、長いほうのオン時間Ｔｏｎ１に対応するオフ時間Ｔｏｆｆ１よりも遅延時間ＤＬ２を短く設定する必要がある。これにより、スイッチ電圧Ｖｓｗ１の立ち上がりエッジＲｅ１がスイッチ電圧Ｖｓｗ２の立ち下がりエッジＦｅ２と重ならないようにすることができる。
【0060】
なお、図１０に示す波形例のように、短いほうのオン時間Ｔｏｎ２＜Ｔｏｆｆ１となるような場合は、遅延時間ＤＬ２をＴｏｎ２よりも短くする必要がある。これにより、スイッチ電圧Ｖｓｗ１の立ち下がりエッジＦｅ１がスイッチ電圧Ｖｓｗ２の立ち上がりエッジＲｅ２と重ならないようにすることができる。
【0061】
また、本実施形態の変形例として、第２実施形態のように、遅延制御部６は、基準電圧信号ＲＥＦ１，ＲＥＦ２と入力電圧Ｖｉｎ１，Ｖｉｎ２の少なくとも一方に基づいてオン時間Ｔｏｎ１，Ｔｏｎ２を算出し、算出結果よりオン時間Ｔｏｎ１，Ｔｏｎ２の大小関係を判定してもよい。この場合、図９に示す例であれば、オフ時間Ｔｏｆｆ１を算出し、遅延時間ＤＬ２をオフ時間Ｔｏｆｆ１の所定割合（例えば５０％）に設定すればよい。また、図１０に示すような例のように、Ｔｏｎ２＜Ｔｏｆｆ１の場合は、遅延時間ＤＬ２を算出されたオン時間Ｔｏｎ２の所定割合（例えば５０％）に設定すればよい。
【0062】
また、本実施形態のさらなる変形例として、第３実施形態のように、遅延制御部６は、基準電圧信号ＲＥＦ１，ＲＥＦ２と入力電圧Ｖｉｎ１，Ｖｉｎ２に加えてスイッチング周期情報Ｔｓｗ１，Ｔｓｗ２（あるいはスイッチング周波数情報Ｆ１，Ｆ２）に基づいて、オン時間およびオフ時間を算出してもよい。
【0063】
＜６．第５実施形態＞
図１１は、第５実施形態に係る電源制御装置１０５の構成を示す図である。図１１に示す構成の第１実施形態（図３）との構成の相違点は、電源制御装置１０５において、チャンネル２のＤＣ／ＤＣコンバータＣＨ２を昇圧コンバータとして構成したことである。すなわち、電源制御装置１０５は、チャンネル１の降圧コンバータとチャンネル２の昇圧コンバータを制御する。
図１１は、第５実施形態に係る電源制御装置１０５の構成を示す図である。図１１に示す構成の第１実施形態（図３）との構成の相違点は、電源制御装置１０５において、チャンネル２のＤＣ／ＤＣコンバータＣＨ２を昇圧コンバータとして構成したことである。すなわち、電源制御装置１０５は、チャンネル１の降圧コンバータとチャンネル２の昇圧コンバータを制御する。
【0064】
これにより、図１１に示すように、チャンネル１ではスイッチ出力段４１を構成する一方、チャンネル２ではスイッチ出力段８２を構成する。
【0065】
図１２は、本実施形態に係る波形例を示す図である。図１２に示すように、スイッチ電圧Ｖｓｗ１のオン時間Ｔｏｎ１がスイッチ電圧Ｖｓｗ２のオン時間Ｔｏｎ２よりも長いため、長いほうのチャンネルに対応する遅延回路７１をオン状態とすることにより、スイッチ電圧Ｖｓｗ１を遅延時間ＤＬ３で遅延させている。これにより、スイッチ電圧Ｖｓｗ１の立ち下がりエッジＦｅ１をスイッチ電圧Ｖｓｗ２の立ち上がりエッジＲｅ２から離れるようにし、立ち下がりエッジＦｅ１と立ち上がりエッジＲｅ２が重なることが抑制される。
【0066】
なお、本実施形態においても、第２、第３実施形態のようにオン時間およびオフ時間を算出し、遅延時間ＤＬ３を設定してもよい。
【0067】
＜６．その他＞
なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
【0068】
例えば、クロックＣＬＫ１，ＣＬＫ２の間で遅延を設ける場合、遅延回路７１，７２のそれぞれはオン状態とし、それぞれの遅延時間に差を設けてもよい。
【0069】
例えば、本開示の電源制御装置は、２つのチャンネルに限らず、３つ以上のチャンネルを有してもよい。
【0070】
＜７．付記＞
以上の通り、例えば、本開示の一態様は、
第１チャンネルの第１ＤＣ／ＤＣコンバータ（ＣＨ１）および第２チャンネルの第２ＤＣ／ＤＣコンバータ（ＣＨ２）を制御するように構成される電源制御装置（１０１）であって、
前記第１ＤＣ／ＤＣコンバータと前記第２ＤＣ／ＤＣコンバータは、それぞれ降圧コンバータと昇圧コンバータの一方で構成され、
前記降圧コンバータは、直列に接続されたハイサイドトランジスタ（４１Ａ）とローサイドトランジスタ（４１Ｂ）を含む第１スイッチ出力段（４１）を有し、
前記昇圧コンバータは、インダクタ（８１Ａ）に接続されるスイッチング素子（８１Ｂ）を含む第２スイッチ出力段（８１）を有し、
前記ハイサイドトランジスタとローサイドトランジスタとが接続されるノード、または前記インダクタと前記スイッチング素子とが接続されるノードに生じる電圧をスイッチ電圧（Ｖｓｗ１，Ｖｓｗ２）とし、
前記ハイサイドトランジスタをオン状態とする時間、または前記スイッチング素子をオン状態とする時間をオン時間（Ｔｏｎ１，Ｔｏｎ２）とし、
前記第１ＤＣ／ＤＣコンバータにおける前記第１スイッチ出力段または前記第２スイッチ出力段をＰＷＭ制御するように構成される第１ＰＷＭ制御部（３１）と、
前記第２ＤＣ／ＤＣコンバータにおける前記第１スイッチ出力段または前記第２スイッチ出力段をＰＷＭ制御するように構成される第２ＰＷＭ制御部（３２）と、
前記第１チャンネルと前記第２チャンネルそれぞれの前記オン時間の大小関係を判定し、長いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧を、短いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧に対して遅延させる制御を行うように構成される遅延制御部（６）と、
を備える（第１の構成）。
以上の通り、例えば、本開示の一態様は、
第１チャンネルの第１ＤＣ／ＤＣコンバータ（ＣＨ１）および第２チャンネルの第２ＤＣ／ＤＣコンバータ（ＣＨ２）を制御するように構成される電源制御装置（１０１）であって、
前記第１ＤＣ／ＤＣコンバータと前記第２ＤＣ／ＤＣコンバータは、それぞれ降圧コンバータと昇圧コンバータの一方で構成され、
前記降圧コンバータは、直列に接続されたハイサイドトランジスタ（４１Ａ）とローサイドトランジスタ（４１Ｂ）を含む第１スイッチ出力段（４１）を有し、
前記昇圧コンバータは、インダクタ（８１Ａ）に接続されるスイッチング素子（８１Ｂ）を含む第２スイッチ出力段（８１）を有し、
前記ハイサイドトランジスタとローサイドトランジスタとが接続されるノード、または前記インダクタと前記スイッチング素子とが接続されるノードに生じる電圧をスイッチ電圧（Ｖｓｗ１，Ｖｓｗ２）とし、
前記ハイサイドトランジスタをオン状態とする時間、または前記スイッチング素子をオン状態とする時間をオン時間（Ｔｏｎ１，Ｔｏｎ２）とし、
前記第１ＤＣ／ＤＣコンバータにおける前記第１スイッチ出力段または前記第２スイッチ出力段をＰＷＭ制御するように構成される第１ＰＷＭ制御部（３１）と、
前記第２ＤＣ／ＤＣコンバータにおける前記第１スイッチ出力段または前記第２スイッチ出力段をＰＷＭ制御するように構成される第２ＰＷＭ制御部（３２）と、
前記第１チャンネルと前記第２チャンネルそれぞれの前記オン時間の大小関係を判定し、長いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧を、短いほうの前記オン時間に対応するチャンネルの前記スイッチ電圧に対して遅延させる制御を行うように構成される遅延制御部（６）と、
を備える（第１の構成）。
【0071】
また、上記第１の構成において、前記遅延制御部（６）は、前記オン時間を規定するパラメータに基づいて前記オン時間の大小関係を判定する構成としてもよい（第２の構成）。
【0072】
また、上記第２の構成において、前記パラメータは、前記第１ＤＣ／ＤＣコンバータおよび前記第２ＤＣ／ＤＣコンバータのそれぞれの出力電圧（Ｖｏｕｔ１，Ｖｏｕｔ２）である構成としてもよい（第３の構成）。
【0073】
また、上記第３の構成において、前記遅延制御部（６）は、前記第１ＰＷＭ制御部および前記第２ＰＷＭ制御部にそれぞれ入力されて前記出力電圧を規定する基準電圧に関する信号に基づいて、前記オン時間の大小関係を判定する構成としてもよい（第４の構成）。
【0074】
また、上記第４の構成において、前記基準電圧に関する信号は、前記基準電圧を出力するＤＡコンバータ（２１，２２）の入力信号である構成としてもよい（第５の構成）。
【0075】
また、上記第２から第５のいずれかの構成において、前記遅延制御部（６）は、前記第１ＤＣ／ＤＣコンバータおよび前記第２ＤＣ／ＤＣコンバータのそれぞれの出力電圧と、前記第１ＤＣ／ＤＣコンバータおよび前記第２ＤＣ／ＤＣコンバータのそれぞれの入力電圧と、前記第１ＤＣ／ＤＣコンバータおよび前記第２ＤＣ／ＤＣコンバータのそれぞれのスイッチング周期あるいはスイッチング周波数と、のうち少なくともいずれかに基づいて前記オン時間を算出し、算出された前記オン時間に基づいて前記大小関係を判定する構成としてもよい（第６の構成）。
【0076】
また、上記第６の構成において、前記遅延制御部（６）は、算出された前記オン時間のうち短いほうの前記オン時間の第１所定割合として遅延時間を設定する構成としてもよい（第７の構成）。
【0077】
また、上記第６の構成において、前記遅延制御部（６）は、算出された前記オン時間のうち長いほうの前記オン時間に対応するオフ時間の第２所定割合として遅延時間を設定する構成としてもよい（第８の構成）。
【0078】
また、上記第１から第８のいずれかの構成において、第１入力クロックを遅延させて第１クロックを前記第１ＰＷＭ制御部へ出力するように構成される第１遅延回路（７１）と、
第２入力クロックを遅延させて第２クロックを前記第２ＰＷＭ制御部へ出力するように構成される第２遅延回路（７２）と、
をさらに備え、
前記第１遅延回路および前記第２遅延回路は、前記遅延制御部により制御される構成としてもよい（第９の構成）。
第２入力クロックを遅延させて第２クロックを前記第２ＰＷＭ制御部へ出力するように構成される第２遅延回路（７２）と、
をさらに備え、
前記第１遅延回路および前記第２遅延回路は、前記遅延制御部により制御される構成としてもよい（第９の構成）。
【0079】
また、本開示の一態様に係る電源装置（ＰＷ）は、上記第１から第９のいずれかの構成の電源制御装置（１０１）と、前記第１ＤＣ／ＤＣコンバータ（ＣＨ１）と、前記第２ＤＣ／ＤＣコンバータ（ＣＨ２）と、を備える（第１０の構成）。
【産業上の利用可能性】
【0080】
本開示は、例えば、各種用途の電源装置に利用することが可能である。
【符号の説明】
【0081】
５ オシレータ
６ 遅延制御部
１０ 電源制御装置
１１，１２ ロジック部
３１，３２ ＰＷＭ制御部
３１Ａ エラーアンプ
３１Ｂ スロープ生成部
３１Ｃ コンパレータ
３１Ｄ ドライバ
４１，４２ スイッチ出力段
４１Ａ ハイサイドトランジスタ
４１Ｂ ローサイドトランジスタ
４２Ａ ハイサイドトランジスタ
４２Ｂ ローサイドトランジスタ
７１，７２ 遅延回路
８１，８２ スイッチ出力段
８１Ａ インダクタ
８１Ｂ スイッチング素子
８２Ａ インダクタ
８２Ｂ スイッチング素子
１０１～１０５ 電源制御装置
Ｃ１，Ｃ２ コンデンサ
ＣＨ１，ＣＨ２ ＤＣ／ＤＣコンバータ
Ｄ１，Ｄ２ ダイオード
ＦＢ１，ＦＢ２ 帰還端子
Ｌ１，Ｌ２ インダクタ
ＰＷ 電源装置
Ｒ１１，Ｒ１２ 分圧抵抗
Ｒ２１，Ｒ２２ 分圧抵抗
ＳＷ１，ＳＷ２ スイッチ端子
６ 遅延制御部
１０ 電源制御装置
１１，１２ ロジック部
３１，３２ ＰＷＭ制御部
３１Ａ エラーアンプ
３１Ｂ スロープ生成部
３１Ｃ コンパレータ
３１Ｄ ドライバ
４１，４２ スイッチ出力段
４１Ａ ハイサイドトランジスタ
４１Ｂ ローサイドトランジスタ
４２Ａ ハイサイドトランジスタ
４２Ｂ ローサイドトランジスタ
７１，７２ 遅延回路
８１，８２ スイッチ出力段
８１Ａ インダクタ
８１Ｂ スイッチング素子
８２Ａ インダクタ
８２Ｂ スイッチング素子
１０１～１０５ 電源制御装置
Ｃ１，Ｃ２ コンデンサ
ＣＨ１，ＣＨ２ ＤＣ／ＤＣコンバータ
Ｄ１，Ｄ２ ダイオード
ＦＢ１，ＦＢ２ 帰還端子
Ｌ１，Ｌ２ インダクタ
ＰＷ 電源装置
Ｒ１１，Ｒ１２ 分圧抵抗
Ｒ２１，Ｒ２２ 分圧抵抗
ＳＷ１，ＳＷ２ スイッチ端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】