特開 2024-141357 多層基板および多層基板の配線設計プログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024141357

(43)【公開日】2024-10-10

(54)【発明の名称】多層基板および多層基板の配線設計プログラム

(51)【国際特許分類】

   H05K 3/46 20060101AFI20241003BHJP

【ＦＩ】

H05K3/46 N

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023052955

(22)【出願日】2023-03-29

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】大沢 利昭

【テーマコード（参考）】

5E316

【Ｆターム（参考）】

5E316AA12

5E316AA15

5E316AA32

5E316AA43

5E316BB02

5E316BB03

5E316BB04

5E316BB06

5E316HH04

(57)【要約】

【課題】 多層基板および多層基板の配線設計プログラムは、ビア間のクロストークを抑制することを目的とする。
【解決手段】 多層基板は、多層基板の厚さ方向に積層された複数の配線層と、前記厚さ方向に延伸する複数のビアと、を備え、前記複数の配線層は、電源供給層と、第１配線層と、第２配線層とを含み、前記第１配線層は、前記厚さ方向において前記電源供給層の一方の側に位置し、前記第２配線層は、前記厚さ方向において前記電源供給層の他方の側に位置し、前記多層基板の平面内において、前記複数のビアのうち第１ビアと第２ビアとは互いに隣接し、前記第１ビアは前記第１配線層に接続され、前記第２ビアは前記第２配線層に接続されている。
【選択図】図３

【特許請求の範囲】

【請求項1】

多層基板の厚さ方向に積層された複数の配線層と、
前記厚さ方向に延伸する複数のビアと、を備え、
前記複数の配線層は、電源供給層と、第１配線層と、第２配線層とを含み、
前記第１配線層は、前記厚さ方向において前記電源供給層の一方の側に位置し、
前記第２配線層は、前記厚さ方向において前記電源供給層の他方の側に位置し、
前記多層基板の平面内において、前記複数のビアのうち第１ビアと第２ビアとは互いに隣接し、
前記第１ビアは前記第１配線層に接続され、
前記第２ビアは前記第２配線層に接続されている、
多層基板。

【請求項2】

前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の辺の方向において隣接する、
請求項１に記載の多層基板。

【請求項3】

前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の対角線の方向において隣接する、
請求項１に記載の多層基板。

【請求項4】

前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の辺の方向において隣接し、
前記複数のビアのうち第３ビアは、前記格子の対角線の方向において前記第１ビアまたは前記第２ビアと隣接し、
前記第３ビアは前記第１配線層または前記第２配線層に接続されている、
請求項１に記載の多層基板。

【請求項5】

前記電源供給層は少なくとも２つの前記配線層を含み、
前記厚さ方向において前記少なくとも２つの電源供給層は互いに隣接する、
請求項１または２に記載の多層基板。

【請求項6】

前記第１ビア、前記第２ビア、前記第１配線層および前記第２配線層は、信号の入力および出力に用いられる、
請求項１または２に記載の多層基板。

【請求項7】

コンピュータに、
多層基板の厚さ方向に延伸する複数のビアのうち、前記多層基板の平面内において隣接する第１ビアと第２ビアとを抽出し、
前記多層基板の厚さ方向に積層された複数の配線層のうち、前記厚さ方向において電源供給層の一方の側に位置する前記第１配線層と前記第１ビアとが接続され、
前記複数の配線層のうち、前記電源供給層の他方の側に位置する第２配線層と前記第２ビアとが接続されるような設計をする、処理を実行させる多層基板の配線設計プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、多層基板および多層基板の配線設計プログラムに関する。

【背景技術】

【0002】

複数の配線層を含む多層基板が知られている。複数の配線層は積層されている。複数の配線層の間は、ビアにより接続されている。ビアの長さを削減することで、浮遊容量の影響を低下させ、高速信号の伝送を可能とすることが知られている（例えば、特許文献１参照）。ペアになる２つのビアが差動信号の伝送路を構成することが知られている（例えば、特許文献２）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平６－５３３４９号公報

【特許文献2】特開２０１０－１９２７６７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＣＰＵ（Central Processing Unit、中央演算処理装置）などの素子が多層基板に実装される。こうした素子には小型化が要求されている。このため、素子のピン配列（ピンアサイン）は制限され、ピンアサインを自由に変更することは難しい。多層基板のビアの配置は、素子のピンアサインに応じて設計される。例えば、信号を伝送するためのビアが隣り合って配置されることもある。これらのビアの間でクロストークが発生する恐れがある。特許文献１や特許文献２では、この点において、改善の余地があった。

【0005】

１つの側面では、本明細書開示の多層基板および多層基板の配線設計プログラムは、ビア間のクロストークを抑制することを目的とする。

【課題を解決するための手段】

【0006】

１つの態様では、多層基板は、多層基板の厚さ方向に積層された複数の配線層と、前記厚さ方向に延伸する複数のビアと、を備え、前記複数の配線層は、電源供給層と、第１配線層と、第２配線層とを含み、前記第１配線層は、前記厚さ方向において前記電源供給層の一方の側に位置し、前記第２配線層は、前記厚さ方向において前記電源供給層の他方の側に位置し、前記多層基板の平面内において、前記複数のビアのうち第１ビアと第２ビアとは互いに隣接し、前記第１ビアは前記第１配線層に接続され、前記第２ビアは前記第２配線層に接続されている。

【0007】

他の態様では、多層基板の配線設計プログラムは、コンピュータに、多層基板の厚さ方向に延伸する複数のビアのうち、前記多層基板の平面内において隣接する第１ビアと第２ビアとを抽出し、前記多層基板の厚さ方向に積層された複数の配線層のうち、前記厚さ方向において電源供給層の一方の側に位置する前記第１配線層と前記第１ビアとが接続され、前記複数の配線層のうち、前記電源供給層の他方の側に位置する第２配線層と前記第２ビアとが接続されるような設計をする、処理を実行させる。

【発明の効果】

【0008】

本明細書開示の多層基板および多層基板の配線設計プログラムによれば、ビア間のクロストークを抑制することができる。

【図面の簡単な説明】

【0009】

【図1】図１は第１実施形態の多層基板を備えた半導体装置の側面図である。

【図2】図２は多層基板の構成を例示する模式図である。

【図3】図３（Ａ）は多層基板を例示する平面図である。図３（Ｂ）は多層基板を例示する断面図である。図３（Ｃ）はビア間の配線パターンを例示する平面図である。

【図4】図４（Ａ）は比較例に係る多層基板を例示する平面図である。図４（Ｂ）は比較例に係る多層基板を例示する断面図である。

【図5】図５はクロストークノイズを例示する図である。

【図6】図６はアイパターンの評価結果を表す図である。

【図7】図７（Ａ）は配線設計装置の構成を例示するブロック図である。図７（Ｂ）は配線設計の処理を例示するフローチャートである。

【図8】図８は配線設計の処理を例示するフローチャートである。

【図9】図９は実施例１に係る多層基板を例示する平面図である。

【図10】図１０は多層基板の構成を例示する模式図である。

【図11】図１１（Ａ－１）から図１１（Ｂ－２）は、図９の部分Ａにおける接続の例を示す図である。

【図12】図１２（Ａ－１）から図１２（Ｂ－２）は、図９の部分Ａにおける接続の例を示す図である。

【図13】図１３（Ａ－１）から図１３（Ｂ－２）は、図９の部分Ａにおける接続の例を示す図である。

【図14】図１４（Ａ－１）から図１４（Ｂ－２）は、図９の部分Ａにおける接続の例を示す図である。

【図15】図１５は実施例２に係る多層基板を例示する平面図である。

【図16】図１６（Ａ）から図１６（Ｈ）は図１５の部分Ｂにおける接続の例を示す図である。

【図17】図１７は実施例３に係る多層基板を例示する平面図である。

【図18】図１８（Ａ）から図１８（Ｈ）は図１７の部分Ｃにおける接続の例を示す図である。

【図19】図１９は実施例４に係る半導体装置を例示する模式図である。

【図20】図２０（Ａ）は実施例５に係る半導体装置を例示する模式図である。図２０（Ｂ）はソケットを拡大した図である。

【図21】図２１（Ａ）は変形例１に係る多層基板を例示する模式図である。図２１（Ｂ）は変形例２に係る多層基板を例示する模式図である。図２１（Ｃ）は変形例３に係る多層基板を例示する模式図である。

【発明を実施するための形態】

【0010】

以下、本発明の実施形態について、添付図面を参照しつつ説明する。ただし、図面中、各部の寸法、比率等は、実際のものと完全に一致するようには図示されていない場合がある。また、図面によっては、説明の都合上、実際には存在する構成要素が省略されていたり、寸法が実際よりも誇張されて描かれていたりする場合がある。

【0011】

（実施形態）
［半導体装置］
図１は第１実施形態の半導体装置１の側面図である。半導体装置１は、半導体素子２および多層基板３を有する。半導体素子２は、ＣＰＵまたはメモリなどである。半導体素子２は例えばボールグリッドアレイ（ＢＧＡ）型の半導体パッケージであり、半田ボール１０により、多層基板３にフリップチップ実装されている。半田ボール１０をピンと記載することがある。多層基板３の１つの面に複数の端子が設けられ、当該端子に半導体素子２が電気的に接続される。多層基板３の反対の面にも複数の端子が設けられている。当該端子は、多層基板３を外部の装置および基板などに実装するために用いられる。また、多層基板３は、図１のように半導体パッケージの基板として用いられてもよいし、プリント基板として用いられてもよい。後述の実施例１などのように、プリント基板には多数の電子部品が取り付けられる。

【0012】

図１中のＺ軸は多層基板３の厚さ方向を表す。＋Ｚ方向は図１中の上方向である。－Ｚ方向は下方向である。

【0013】

［多層基板］
図２は多層基板３の構成を例示する模式図である。図２に示すように、Ｚ軸方向において、複数の配線層２１と複数の絶縁層２２とが交互に積層されている。２つの配線層２１の間に１つの絶縁層２２が設けられる。－Ｚ側から＋Ｚ側に向けて、配線層Ｌ０１からＬＮがこの順番で積層されている。

【0014】

本実施形態では、多層基板３の厚さ方向の中央に電源供給層２５が位置する。電源供給層２５は２つの配線層２１と１つの絶縁層２２で形成される。多層基板３のうち、電源供給層２５より下の部分を下層２３とし、上の部分を上層２４とする。複数の配線層２１のうち配線層ＬＮ、ＬＮ－１からＬＮ－８（これらは第１配線層に対応する）は、上層２４に含まれる。複数の配線層２１のうち配線層Ｌ０１からＬ０９（これらは第１配線層に対応する）は、電源供給層２５の上層２４とは反対側に位置し、下層２３に含まれる。

【0015】

配線層ＬＮは多層基板３の１つの面（＋Ｚ側の面）に位置する。配線層ＬＮは端子を有している。端子に、図１に示した半導体素子２が電気的に接続される。配線層Ｌ０１は多層基板３のもう１つの面（－Ｚ側の面）に位置する。配線層Ｌ０１は、例えば多層基板３と他の基板との接続に用いられる。

【0016】

配線層ＬＮ－１からＬＮ－８およびＬ０２からＬ０９からは配線が引き出される。配線層ＬＮ－２、ＬＮ－４、ＬＮ－６、ＬＮ－８、Ｌ０９、Ｌ０７、Ｌ０５、およびＬ０３は、信号配線層であり、信号配線が引き出される。配線層ＬＮ－１、ＬＮ－３、ＬＮ－５、ＬＮ－７、Ｌ０８、Ｌ０６、Ｌ０４、およびＬ０２は、グランド配線層であり、グランド配線が引き出される。配線層には、Ｚ軸方向に延伸するビアが接続される。ビアのうち、信号配線層に接続されるものを信号ビアと記載することがある。ビアのうち、グランド配線層に接続されるものをグランドビアと記載することがある。ビアおよび配線層は金属で形成されている。絶縁層は絶縁体で形成されている。

【0017】

図３（Ａ）は多層基板３を例示する平面図であり、多層基板３の一部を拡大している。多層基板３の表面に複数の端子が設けられている。端子にはビアが接続される。複数の端子および複数のビアは、多層基板３の平面内において格子状に配置される。格子は例えば正方形である。格子の辺は、図３（Ａ）のＹ軸方向（＋Ｙ、－Ｙ方向）、およびＸ軸方向（＋Ｘ、－Ｘ方向）に延伸する。Ｃ軸（＋Ｃ、－Ｃ）およびＤ軸（＋Ｄ、－Ｄ）は、Ｘ軸およびＹ軸から４５°傾斜しており、格子の対角線の方向を表す。

【0018】

複数の端子は、信号ピン３１ａおよび３１ｂを含む。信号ピン３１ａにはビア２６ａ（第１ビア）が接続される。信号ピン３１ｂにはビア２６ｂ（第２ビア）が接続される。多層基板３の平面内に形成された格子の辺の方向において、信号ピン３１ａおよび３１ｂは互いに隣接し、ビア２６ａおよびビア２６ｂは互いに隣接する。ビア２６ａは、複数の配線層２１のうち配線層ＬＮ－２に接続されている。ビア２６ｂは、複数の配線層２１のうち配線層Ｌ０３に接続されている（図３（Ｂ）参照）。

【0019】

図３（Ｂ）は多層基板３を例示する断面図であるが、ハッチングの一部は省略されている。ビア２６ａは信号ピン３１ａ、および上層２４の配線層ＬＮ－２に接続されている。配線層ＬＮ－２からは引き出し配線２７ａが引き出される。ビア２６ｂは信号ピン３１ｂ、および下層２３の配線層Ｌ０３に接続されている。配線層Ｌ０３からは引き出し配線２７ｂが引き出される。ビア２６ａは、配線層ＬＮ－２より下にも延伸する。ビア２６ｂは、配線層Ｌ０３より下にも延伸する。ビアのうち配線層より下に延伸する部分はスタブとなる。ビアに接続される配線層が、多層基板３の表面（半導体素子２と対向している面）に近いほど、スタブは長くなる。配線層が表面から遠いほどスタブは短くなる。

【0020】

図３（Ｂ）に示すように、ビア２６ａのうち配線層ＬＮ－２まで延伸する部分と、ビア２６ｂのうち配線層Ｌ０３まで延伸する部分とが、厚さ方向に並走する部分の長さ（並走長さ）はＤＬ１である。

【0021】

図４（Ａ）は比較例に係る多層基板３’を例示する平面図である。図４（Ｂ）は多層基板３’を例示する断面図である。ビア２６ａ’およびビア２６ｂ’は、ともに配線層Ｌ０３に接続されている。ビア２６ａ’とビア２６ｂ’とが並走する長さはＤＬ２である。

【0022】

図３（Ｂ）に示す並走長さＤＬ１は、図４（Ｂ）に示す並走長さＤＬ２よりも小さい。実施形態によれば、並走長さが小さいことで、ビア間のクロストークノイズを低減することができる。

【0023】

図３（Ｃ）はビア間の配線パターンを例示する平面図である。図３（Ｃ）には、表面を透視して観察される引き出し配線が図示されている。引き出し配線２７ａおよび２７ｂは、隣接する２つのビアの間を通過する。平面視では、引き出し配線２７ａと引き出し配線２７ｂとの距離は近い。図３（Ｂ）に示すように、厚さ方向において引き出し配線２７ａおよび２７ｂの距離は大きい。２つの引き出し配線間でクロストークノイズが増加しにくい。

【0024】

２つの信号ビア（ビア２６ａおよびビア２６ｂ）が接続される配線層は、配線層ＬＮ－２およびＬ０３に限定されない。平面内で隣接する２つの信号ビアのうち１つが上層２４の配線層に接続され、もう１つが下層２３の配線層に接続されればよい。

【0025】

［クロストークノイズ］
図５はクロストークノイズを例示する図である。横軸は信号の周波数を表す。縦軸はクロストークノイズ（遠端クロストーク、Far End Cross Talk, FEXT）を表す。縦軸の上側ほどクロストークノイズが大きく、下側ほどクロストークノイズは小さい。信号ビアが接続される配線層の組み合わせが（ＬＮ－２，Ｌ０３）の例は実施形態である。配線層の組み合わせが（Ｌ０３，Ｌ０３）の例は比較例である。図５に示すように、実施形態におけるクロストークノイズは、比較例におけるクロストークノイズよりも低い。

【0026】

図６はアイパターンの評価結果を表す図である。横軸は、隣接する２つの信号ビアに接続される配線層の組み合わせを表す。縦軸はアイパターンの開口幅（Ｅｙｅ窓幅）を表す。２つの信号ビアが両方とも配線層Ｌ０３に接続される例の開口幅を１．００とする。配線層の組み合わせがＬＮ－２およびＬ０３の例では、開口幅は１．１０である。配線層の組み合わせがＬＮ－８およびＬ０３の例では、開口幅は１．０８である。配線層の組み合わせがＬＮ－２およびＬ０９の例では、開口幅は１．１３である。配線層の組み合わせがＬＮ－８およびＬ０９の例では、開口幅は１．０８である。配線層の組み合わせを上層２４の配線層と、下層２３の配線層とにすることで、同一の配線層とする例に比べて、開口幅が改善する。

【0027】

伝送シミュレーションによって、図５および図６のような伝送特性を取得することができる。シミュレーションにおいては、ＣＰＵなど半導体素子のピンアサインに基づいて、多層基板３の端子およびビアの配置などが決定される。配線の引き出し方法、ルート、ビアと配線層との接続などを定め、多層基板３のモデルを作成し、そのモデルに基づき伝送路のモデルを作成する。このような伝送路モデルから伝送シミュレーションを行い、クロストークノイズを評価することができる。クロストークノイズを低減したい場合、以下のようにクロストークノイズ対策を考慮した設計を行う。

【0028】

［配線の設計］
多層基板３の配線の設計について説明する。図７（Ａ）は配線設計装置１１の構成を例示するブロック図である。配線設計装置１１は、ＣＰＵ１２、ＲＡＭ１３、記憶装置１４、インターフェース１５などを備える。これらの各機器は、バスなどによって接続されている。ＣＰＵ（Central Processing Unit）１２は、中央演算処理装置であり、１以上のコアを含む。ＲＡＭ（Random Access Memory）１３は、ＣＰＵ１２が実行するプログラム、ＣＰＵ１２が処理するデータなどを一時的に記憶する揮発性メモリである。記憶装置１４は、不揮発性記憶装置であり、プログラムおよびデータなどを記憶する。記憶装置１４として、例えば、ＲＯＭ（Read Only Memory）、フラッシュメモリなどのソリッド・ステート・ドライブ（ＳＳＤ）、ハードディスクドライブに駆動されるハードディスクなどを用いることができる。ＣＰＵ１２が記憶装置１４に記憶されている処理選択プログラムを実行することによって、隣接するビアを抽出する抽出部、および配線を設定する設定部が実現される。なお、配線設計装置１１の各部は、専用の回路などのハードウェアであってもよい。

【0029】

図７（Ｂ）および図８は配線設計の処理を例示するフローチャートである。配線設計は、多層基板３に実装される半導体素子２の仕様、具体的に、ピンアサインに応じて実施される。つまり、配線設計装置１１にピンアサインに関する情報が与えられ、この情報に基づいて配線設計が実施される。図７（Ｂ）に示すように、配線設計装置１１は、信号ピンからの配線の引き出しが完了しているか否か判定する（ステップＳ１）。ステップＳ１でＹｅｓの判定（肯定判定）がされた場合、処理は終了する。ステップＳ１でＮｏ（否定判定）と判定された場合、配線設計装置１１は、隣接信号ピンがあるか否かを判定する（ステップＳ２）。２つの信号ピンが隣接しない場合、Ｎｏと判定される。配線設計装置１１は、信号ビアに接続される配線層を自由に選び、配線を実施する（ステップＳ４）。

【0030】

２つの信号ピンが隣接する場合、ステップＳ２でＹｅｓと判定される。当該信号ピンに接続される信号ビアも隣接する。配線設計装置１１は、これらの信号ピンおよび信号ビアも抽出する。配線設計装置１１は、隣接信号ビア間で、接続される配線層が下層２３と上層２４とに分割されるように、配線を実施する（ステップＳ３）。以上で図７（Ｂ）の処理は終了する。

【0031】

図８により詳細な処理を示す。配線設計装置１１は、信号ビアが格子の辺方向で隣接するか否かを判定する（ステップＳ３１）。ステップＳ３１でＹｅｓと判定された場合、隣接する信号ビア間で、接続される配線層を上層２４と下層２３とに分割する（ステップＳ３２）。配線設計装置１１は、ビット間、グループ間、およびチャネル間で、クロストークノイズ量を変える必要があるか否かを判定する（ステップＳ３３）。具体的には、ステップＳ３２で設定された上層２４と下層２３との組み合わせに対し、図５で示したクロストークノイズの評価や、図６に示したアイパターンの評価に基づいて、クロストークノイズ量を変える必要があるか否かを判定する。このような判定は、ビット間毎、グループ間毎、チャネル間毎に伝送シミュレーションを行うことによって実施する。ステップＳ３３においてＹｅｓと判定された場合、ビット間、グループ間、およびチャネル間で、隣接信号ビアの並走長さが変わるような、配線層の組み合わせを選択する（ステップＳ３４）。例えば、１つのチャネルではＬＮ－２とＬ０３との組み合わせとし、別のチャネルではＬＮ－４とＬ０７との組み合わせとする。

【0032】

同一の配線層に接続された２本以上の引き出し配線が、隣接する信号ビアの間を通過しないような、配線層の組み合わせとする（ステップＳ３５）。例えば、配線層Ｌ０３に接続された２つの引き出し配線が、隣接するビアの間を通過すると、引き出し配線間の距離が近くなり、クロストークノイズが増加する。図３（Ｃ）に示すように、配線層ＬＮ－２の引き出し配線２７ａと、配線層ＬＮ－２の引き出し配線２７ｂとが、隣接するビア間を通過することは許容する。厚さ方向における引き出し配線間の距離が大きいため、クロストークノイズが増加しにくい。

【0033】

ステップＳ３３でＮｏと判定された場合、隣接する信号ビア間の並走長さを考慮したうえで、配線層の組み合わせを選択する（ステップＳ３８）。ステップＳ３５またはＳ３８の後、図８の処理は終了する。配線層の組み合わせは、一方を上層２４から選択し、他方を下層２３から選択する。

【0034】

ステップＳ３１でＮｏと判定された場合、対角線の方向で隣接（斜め隣接）する信号ビア間で、配線層を上層２４と下層２３とに分ける必要があるか判定する（ステップＳ３６）。斜め隣接とは、図３（Ａ）におけるＣ軸またはＤ軸方向で２つの信号ビアが隣接することを意味する。斜め隣接する信号ビア間でもクロストークノイズを低減したい場合、Ｙｅｓと判定される。この場合、ステップＳ３３以降の処理が行われる。

【0035】

ステップＳ３６でＮｏと判定された場合、隣接する信号ビア間で同一層（同一の配線層）を選んでもよいし、自由に配線層を選んでもよく、層を選んだうえで配線を実施する（ステップＳ３７）。ステップＳ３７の後、処理は終了する。

【0036】

実施形態によれば、多層基板３は複数の配線層２１および複数のビアを有する。複数の配線層２１は、電源供給層２５よりも上の上層２４に含まれるものと、電源供給層２５より下の下層２３に含まれるものに分かれる。ビア２６ａおよびビア２６ｂは信号ビアであり、信号ピンに接続され、かつ図３（Ａ）に示すように互いに隣接する。図３（Ｂ）に示すように、ビア２６ａは上層２４の配線層ＬＮ－２に接続されている。ビア２６ｂは下層２３の配線層Ｌ０３に接続されている。ビア２６ａとビア２６ｂとの並走長さＤＬ１は、比較例のように同一の配線層に接続される際の並走長さＤＬ２に比べて小さくなる。このためクロストークノイズを低減することができる。

【0037】

図３（Ａ）に示すように、複数のビアは平面内（ＸＹ平面内）で格子状に配置される。ビア２６ａとビア２６ｂとは、格子の辺の方向で隣接する。ビア２６ａとビア２６ｂとは、互いに平面内で最も近くに配置される。隣接する２つのビアに接続される配線層を上層２４と下層２３とに分ける（図８のステップＳ３２）。クロストークノイズを効果的に低減することができる。格子の対角線の方向において隣接するビアに接続される配線層を、上層２４と下層２３とに分けてもよい（図８のステップＳ３６）。

【0038】

図２に示すように、電源供給層２５は例えば２つの配線層２１を含む。半導体素子２に供給する電圧が高いほど、電源供給層２５を厚くする。電源供給層２５が厚いほど、上層２４と下層２３との間の距離が大きくなる。上層２４に接続されるビアと、下層２３に接続されるビアとの並走長さが小さくなる。クロストークノイズを効果的に低減することができる。

【0039】

ビア２６ａおよび２６ｂ、ならびに配線層ＬＮ－２およびＬ０３は、信号の入力および出力に用いられる。信号間のクロストークノイズを低減することができる。多層基板３には、例えばデータ信号およびストローブ信号が伝送する。こうした信号のクロストークノイズを低減することができる。

【0040】

同一のチャネル内または同一のグループ内において、隣接する信号ビアの並走長さを短くする。チャネルまたはグループ内でクロストークノイズを低減することができる。異なるビット間、異なるグループ間、異なるチャネル間では、並走長さを同一にしてもよいし、異なる大きさとしてもよい。ビット、グループおよびチャネルそれぞれの中で許容されるクロストークノイズに応じて、並走長さを調節する。

【0041】

（実施例１）
以下、実施例について説明する。実施形態と同じ構成については説明を省略する。図９は実施例１に係る多層基板３を例示する平面図である。白丸が信号ビアを表す。黒丸がグランドビアを表す。ビアの配置は、多層基板３に実装される半導体素子２（例えばＣＰＵ）のピンアサインに対応している。

【0042】

多層基板３は、ＣＨ１、ＣＨ２、ＣＨ３およびＣＨ４の信号を入出力する。多層基板３の外周にＣＨ１とＣＨ４が配置される。ＣＨ１とＣＨ４との間にＣＨ２およびＣＨ３が配置される。ＣＨ１からＣＨ４のそれぞれに、複数の信号ビアおよび複数のグランドビアが含まれる。ＣＨ１とＣＨ２との間、ＣＨ２とＣＨ３との間、ＣＨ３とＣＨ４との間に、グランドビアの列が配置される。

【0043】

複数のビアは格子状に配置される。２つの信号ビアは、Ｙ軸方向において隣接する。Ｘ軸方向においては、信号ビアとグランドビアとが隣接する。

【0044】

図１０は多層基板３の構成を例示する模式図である。図１０に示すように、Ｚ軸方向において、複数の配線層２１と複数の絶縁層２２とが交互に積層されている。多層基板３の厚さ方向の中央に電源供給層２５が位置する。電源供給層２５は２つの配線層Ｌ１２およびＬ１１を含む。複数の配線層２１のうち配線層ＬＮ２２から配線層ＬＮ１３は上層２４に含まれる。複数の配線層２１のうち配線層Ｌ１０から配線層Ｌ０１は下層２３に含まれる。

【0045】

配線層Ｌ２１、Ｌ１９、Ｌ１７、Ｌ１５、Ｌ１３、Ｌ１０、Ｌ０８、Ｌ０６、Ｌ０４、およびＬ０２はグランド層である。配線層Ｌ２０、Ｌ１８、Ｌ１６、Ｌ１４、Ｌ０９、Ｌ０７、Ｌ０５、Ｌ０３は信号配線層である。

【0046】

図１１（Ａ－１）から図１４（Ｂ－２）は、図９の部分Ａにおける接続の例を示す図である。図１１（Ａ－１）、図１１（Ｂ－１）、図１２（Ａ－１）、図１２（Ｂ－１）、図１３（Ａ－１）、図１３（Ｂ－１）、図１４（Ａ－１）、図１４（Ｂ－１）は多層基板３を例示する平面図である。図１１（Ａ－２）、図１１（Ｂ－２）、図１２（Ａ－２）、図１２（Ｂ－１）、図１３（Ａ－１）、図１３（Ｂ－１）、図１４（Ａ－１）、図１４（Ｂ－１）は、上記の各平面図に対応する断面図である。

【0047】

図１１（Ａ－１）および図１１（Ａ－２）の例では、信号ピン３１ａおよびビア２６ａは、信号ピン３１ｂおよびビア２６ｂに隣接する。ビア２６ａは上層２４の配線層Ｌ１４に接続されている。ビア２６ｂは下層２３の配線層Ｌ０３に接続されている。つまり、配線層Ｌ１４と配線層Ｌ０３の組み合わせが採用されている。

【0048】

図１１（Ｂ－１）および図１１（Ｂ－２）の例では、ビア２６ａは上層２４の配線層Ｌ１４に接続されている。ビア２６ｂは下層２３の配線層Ｌ０９に接続されている。このように、配線層Ｌ１４と配線層Ｌ０９の組み合わせを採用してもよい。

【0049】

図１２（Ａ－１）および図１２（Ａ－２）の例では、ビア２６ａは上層２４の配線層Ｌ１４に接続されている。ビア２６ｂは下層２３の配線層Ｌ０５に接続されている。このように、配線層Ｌ１４と配線層Ｌ０５の組み合わせを採用してもよい。

【0050】

図１２（Ｂ－１）および図１２（Ｂ－２）の例では、ビア２６ａは上層２４の配線層Ｌ１４に接続されている。ビア２６ｂは下層２３の配線層Ｌ０７に接続されている。このように、配線層Ｌ１４と配線層Ｌ０７の組み合わせを採用してもよい。

【0051】

図１３（Ａ－１）および図１３（Ａ－２）の例では、ビア２６ａは上層２４の配線層Ｌ２０に接続されている。ビア２６ｂは下層２３の配線層Ｌ０３に接続されている。このように、配線層Ｌ２０と配線層Ｌ０３の組み合わせを採用してもよい。

【0052】

図１３（Ｂ－１）および図１３（Ｂ－２）の例では、ビア２６ａは上層２４の配線層Ｌ２０に接続されている。ビア２６ｂは下層２３の配線層Ｌ０９に接続されている。このように、配線層Ｌ２０と配線層Ｌ０９の組み合わせを採用してもよい。

【0053】

図１４（Ａ－１）および図１４（Ａ－２）の例では、ビア２６ａは上層２４の配線層Ｌ２０に接続されている。ビア２６ｂは下層２３の配線層Ｌ０５に接続されている。このように、配線層Ｌ２０と配線層Ｌ０５の組み合わせを採用してもよい。

【0054】

図１４（Ｂ－１）および図１４（Ｂ－２）の例では、ビア２６ａは上層２４の配線層Ｌ２０に接続されている。ビア２６ｂは下層２３の配線層Ｌ０７に接続されている。このように、配線層Ｌ２０と配線層Ｌ０７の組み合わせを採用してもよい。

【0055】

実施例１によれば、２つのビア２６ａおよび２６ｂは互いに隣接する。ビア２６ａは上層２４の配線層に接続され、ビア２６ｂは下層２３の配線層に接続されている。ビア２６ａとビア２６ｂとの並走長さが短くなるため、クロストークノイズを低減することができる。

【0056】

図９に示すように、複数のビアは平面内で格子状に配置されている。信号ビアは、格子の辺方向（図９では＋Ｙ、－Ｙ方向）において隣接する。ビア同士の距離が短いため、クロストークノイズが発生しやすい。実施例１によれば、２つのビアのうち１つが上層２４の配線層に接続され、もう１つのビアは下層２３の配線層に接続される。並走長さが短くなるため、クロストークノイズを低減することができる。

【0057】

所望のクロストークノイズの低減量に応じて、信号ビアに接続される配線層の組み合わせを選択することができる。例えば上層２４の配線層が表面に近いほど、ビアの並走長さが小さくなり、クロストークノイズを効果的に低減することができる。配線層の組み合わせは、例えばＬ２０とＬ０３、Ｌ２０とＬ０９、Ｌ２０とＬ０５、Ｌ２０とＬ０７とする。クロストークノイズの低減量が増加する。一方、クロストークノイズが発生しにくい信号ビアのペアにおいては、並走長さが大きくてもよい。例えば、配線層の組み合わせは、例えばＬ１４とＬ０３、Ｌ１４とＬ０９、Ｌ１４とＬ０５、Ｌ１４とＬ０７とする。Ｌ２０とＬ１４を比較すると、Ｌ２０の方が多層基板３の表面に近く、クロストークノイズを効果的に低減することができる。

【0058】

クロストークノイズ以外に、スタブに起因する挿入損失および反射損失を考慮してもよい。すなわち、並走長さが短いほどクロストークノイズを小さくすることができる。しかし、挿入損失および反射損失が増加する可能性がある。クロストーク、挿入損失および反射損失による信号の損失が抑制されるように、信号ビアに接続される配線層を選択する。

【0059】

図９の部分Ａにおける接続の例を説明したが、他の部分においても隣接する信号ビアに接続される配線層を上層２４と下層２３とに分けることで、クロストークノイズを抑制することができる。図９のＣＨ１、ＣＨ２、ＣＨ３およびＣＨ４のいずれにおいても、実施例１の接続を適用することができる。伝送路全体のクロストークノイズを考慮し、信号ビアに接続される配線層を定める。例えば、チャネル（ＣＨ）ごとに並走長さを調節し、クロストークノイズの大きさを制御することができる。

【0060】

（実施例２）
図１５は実施例２に係る多層基板３を例示する平面図である。実施例１と同じ構成については説明を省略する。複数のビアは格子状に配置される。２つの信号ビアは、Ｃ軸方向およびＤ軸方向において隣接する。グランドビア同士もＣ軸方向およびＤ軸方向において隣接する。異なるチャネル（ＣＨ）間に、グランドビアの列は設けられていない。配線層の構成は図１０の例と同じである。

【0061】

図１６（Ａ）から図１６（Ｈ）は図１５の部分Ｂにおける接続の例を示す図であり、多層基板３を例示する平面図である。図１６（Ａ）の例では、１つの信号ビアは上層２４の配線層Ｌ１４に接続されている。もう１つの信号ビアは下層２３の配線層Ｌ０３に接続されている。つまり、配線層Ｌ１４と配線層Ｌ０３の組み合わせが採用されている。

【0062】

図１６（Ｂ）の例では、１つの信号ビアは上層２４の配線層Ｌ１４に接続されている。もう１つの信号ビアは下層２３の配線層Ｌ０５に接続されている。

【0063】

図１６（Ｃ）の例では、１つの信号ビアは上層２４の配線層Ｌ１４に接続されている。もう１つの信号ビアは下層２３の配線層Ｌ０７に接続されている。

【0064】

図１６（Ｄ）の例では、１つの信号ビアは上層２４の配線層Ｌ１４に接続されている。もう１つの信号ビアは下層２３の配線層Ｌ０９に接続されている。

【0065】

図１６（Ｅ）の例では、１つの信号ビアは上層２４の配線層Ｌ２０に接続されている。もう１つの信号ビアは下層２３の配線層Ｌ０３に接続されている。

【0066】

図１６（Ｆ）の例では、１つの信号ビアは上層２４の配線層Ｌ２０に接続されている。もう１つの信号ビアは下層２３の配線層Ｌ０５に接続されている。

【0067】

図１６（Ｇ）の例では、１つの信号ビアは上層２４の配線層Ｌ２０に接続されている。もう１つの信号ビアは下層２３の配線層Ｌ０７に接続されている。

【0068】

図１６（Ｈ）の例では、１つの信号ビアは上層２４の配線層Ｌ２０に接続されている。もう１つの信号ビアは下層２３の配線層Ｌ０９に接続されている。

【0069】

実施例２によれば、図１５に示すように、複数のビアは平面内で格子状に配置されている。信号ビアは、格子の対角線の方向（図９では＋Ｃおよび－Ｃ、＋Ｄおよび－Ｄ方向）において隣接する。２つのビアのうち１つが上層２４の配線層に接続され、もう１つのビアは下層２３の配線層に接続される。並走長さが短くなるため、クロストークノイズを低減することができる。

【0070】

図１６（Ａ）から図１６（Ｈ）では、ＣＨ１における信号ビアの接続の例を説明した。ＣＨ２、ＣＨ３およびＣＨ４においても、１つの信号ビアを上層２４の配線層に接続し、もう１つの信号ビアを下層２３の配線層に接続する。同一チャネル内でクロストークノイズを低減することができる。

【0071】

図１５では、異なるチャネルに属する２つの信号ビアが、対角線方向に隣接している。例えば、ＣＨ１の信号ビアと、ＣＨ２の信号ビアとが隣接している。これら２つの信号ビアのうち１つを上層２４の配線層に接続し、もう１つを下層２３の配線層に接続してもよい。チャネル間のクロストークノイズを低減することができる。

【0072】

（実施例３）
図１７は実施例３に係る多層基板３を例示する平面図である。実施例１または実施例２と同じ構成については説明を省略する。複数のビアは格子状に配置される。複数の信号ビアは、格子の辺方向および対角線方向において隣接する。配線層の構成は図１０の例と同じである。

【0073】

図１８（Ａ）から図１８（Ｈ）は図１７の部分Ｃにおける接続の例を示す図であり、多層基板３を例示する平面図である。これらの図では８個の信号ビアと４個のグランドビアが図示されている。図１８（Ａ）の例では、１つの信号ビアは上層２４の配線層Ｌ１４に接続されている。辺の方向において当該信号ビアに隣接する信号ビアは、下層２３の配線層Ｌ０３に接続されている。対角線方向に並ぶ複数の信号ビアは同一の配線層に接続されている。

【0074】

図１８（Ｂ）の例では、１つの信号ビアは上層２４の配線層Ｌ１４に接続されている。辺方向において当該信号ビアに隣接する信号ビアは下層２３の配線層Ｌ０５に接続されている。

【0075】

図１８（Ｃ）の例では、１つの信号ビアは上層２４の配線層Ｌ１４に接続されている。辺方向において当該信号ビアに隣接する信号ビアは下層２３の配線層Ｌ０７に接続されている。

【0076】

図１８（Ｄ）の例では、１つの信号ビアは上層２４の配線層Ｌ１４に接続されている。辺方向において当該信号ビアに隣接する信号ビアは下層２３の配線層Ｌ０９に接続されている。

【0077】

図１８（Ｅ）の例では、１つの信号ビアは上層２４の配線層Ｌ２０に接続されている。辺方向において当該信号ビアに隣接する信号ビアは下層２３の配線層Ｌ０３に接続されている。

【0078】

図１８（Ｆ）の例では、１つの信号ビアは上層２４の配線層Ｌ２０に接続されている。辺方向において当該信号ビアに隣接する信号ビアは下層２３の配線層Ｌ０５に接続されている。

【0079】

図１８（Ｇ）の例では、１つの信号ビアは上層２４の配線層Ｌ２０に接続されている。辺方向において当該信号ビアに隣接する信号ビアは下層２３の配線層Ｌ０７に接続されている。

【0080】

図１８（Ｈ）の例では、１つの信号ビアは上層２４の配線層Ｌ２０に接続されている。辺方向において当該信号ビアに隣接する信号ビアは下層２３の配線層Ｌ０９に接続されている。

【0081】

実施例３によれば、図１７に示すように、複数の信号ビアは、格子の辺方向および対角線の方向において隣接する。辺方向に隣接する２つの信号ビアのうち１つが上層２４の配線層に接続され、もう１つのビアは下層２３の配線層に接続される。並走長さが短くなるため、クロストークノイズを低減することができる。

【0082】

図１７から図１８（Ｈ）に示すように、辺方向において２つの信号ビアが隣接するが、３つ以上の信号ビアは隣接しない。すなわち、辺方向に並ぶ３つのビアのうち、２つが信号ビアであり、１つはグランドビアである。隣接する２つの信号ビアの並走長さを小さくすることで、クロストークノイズを低減することができる。３つ以上の信号ビアが隣接しないため、クロストークノイズをより低減することができる。

【0083】

図１８（Ａ）から図１８（Ｈ）に示すように、同一のチャネル（例えばＣＨ１）内で、隣接する２つの信号ビアのうち１つは上層２４の配線層に接続され、もう１つは下層２３の配線層に接続される。チャネル内におけるクロストークノイズを低減することができる。

【0084】

図１８（Ａ）に示すように、異なるチャネルに属する信号ビアは隣接する。２つの信号ビアのうち１つは上層２４の配線層Ｌ１４に接続され、もう１つは下層２３の配線層Ｌ０３に接続される。チャネル間におけるクロストークノイズを低減することができる。

【0085】

対角線方向に隣接する２つの信号ビアは、同一の配線層に接続されてもよい。図１８（Ａ）の例では、対角線方向に並ぶ複数の信号ビアは、上層２４の配線層Ｌ１４または下層２３の配線層Ｌ０３に接続されている。対角線方向に並ぶ複数の信号ビアは、異なる配線層に接続されてもよく、例えば上層２４の配線層のいずれか、または下層２３の配線層のいずれかに接続されてもよい。対角線方向に隣接する２つの信号ビアは、上層２４と下層２３に分かれて接続されてもよい。

【0086】

（実施例４）
図１９は実施例４に係る半導体装置１００を例示する模式図である。半導体装置１００は、２つの半導体装置１および１’、ならびに多層基板１０１を有する。半導体装置１は半導体素子２および多層基板３を有する。半導体装置１’は半導体素子２’および多層基板３’を有する。半導体素子２および２’は例えばＣＰＵである。２つのＣＰＵのうち１つは送端側、もう１つは受端側でもよい。半導体素子２は多層基板３にフリップチップ実装されている。半導体素子２’は多層基板３’にフリップチップ実装されている。

【0087】

多層基板３および３’は、実施例１から実施例３のいずれかに係る多層基板である。ＣＰＵに入出力する信号のクロストークノイズを低減することができる。多層基板１０１も実施例１から実施例３のいずれかに係る多層基板である。２つのＣＰＵ間においてクロストークノイズを低減することができる。

【0088】

（実施例５）
図２０（Ａ）は実施例５に係る半導体装置１５０を例示する模式図である。半導体装置１５０は、半導体装置１、ＤＩＭＭ（Dual Inline Memory Module）２００、および多層基板１５１を有する。半導体装置１の多層基板３は、実施例１から実施例３のいずれかに係る多層基板である。半導体装置１の多層基板３は、多層基板１５１にフリップチップ実装されている。

【0089】

ＤＩＭＭ２００は半導体装置１’’、多層基板２０１およびソケット２０２を有する。半導体装置１’’は半導体装置１と同様に実施例１から実施例３のいずれかに係る多層基板を有する。多層基板２０１および多層基板１５１は、実施例１から実施例３のいずれかに係る多層基板である。ソケット２０２は、多層基板２０１の配線層に電気的に接続されている。ソケット２０２を多層基板１５１に差し込むことで、ＤＩＭＭ２００は多層基板１５１に電気的に接続される。

【0090】

図２０（Ｂ）はソケット２０２を拡大した図である。ソケット２０２は、信号ピン２０２ａ、２０２ｂ、２０２ｄおよび２０２ｅ、グランドピン２０２ｃを有する。信号ピン２０２ａと信号ピン２０２ｂはと隣接する。信号ピン２０２ａは、上層２４の配線層に接続される。信号ピン２０２ｂは下層２３の配線層に接続される。信号ピン２０２ａに接続される信号ビアと、信号ピン２０２ｂに接続される信号ビアとの間で、並走長さが小さくなる。信号ピン２０２ｄと信号ピン２０２ｅとは隣接する。信号ピン２０２ｄは、上層２４の配線層に接続される。信号ピン２０２ｅは下層２３の配線層に接続される。信号ピン２０２ｄに接続される信号ビアと、信号ピン２０２ｅに接続される信号ビアとの間で、並走長さが小さくなる。クロストークノイズを低減することができる。

【0091】

図３および図１０に示すように、多層基板の電源供給層２５は、多層基板の厚さ方向における中央に位置し、２つの配線層Ｌ１１およびＬ１２を含む。電源供給層の位置および構成は変更してもよい。

【0092】

（変形例１）
図２１（Ａ）は変形例１に係る多層基板を例示する模式図である。電源供給層２５は中央より上に位置し、配線層Ｌ１３およびＬ１４を有する。上層２４は配線層Ｌ１５，Ｌ１６，Ｌ１７，Ｌ１８，Ｌ１９，およびＬ２０を有する。下層２３は配線層Ｌ０１からＬ１２を有する。隣接する２つの信号ビアのうち１つを上層２４の配線層に接続し、もう１つを下層２３の配線層に接続すればよい。

【0093】

（変形例２）
図２１（Ｂ）は変形例２に係る多層基板を例示する模式図である。多層基板は２つの電源供給層２５ａおよび２５ｂを有する。電源供給層２５ａは配線層Ｌ１４で構成されている。電源供給層２５ｂは配線層Ｌ０７で構成されている。電源供給層２５ａより上の部分を上層２４とし、下の部分を下層２３とする。複数の配線層のうち、配線層Ｌ１５からＬ２０は上層２４に含まれる。配線層Ｌ０１からＬ１３は下層２３に含まれる。隣接する２つの信号ビアのうち１つを上層２４の配線層に接続し、もう１つを下層２３の配線層に接続すればよい。

【0094】

（変形例３）
図２１（Ｃ）は変形例３に係る多層基板を例示する模式図である。多層基板は２つの電源供給層２５ａおよび２５ｂを有する。電源供給層２５ｂより上の部分を上層２４とし、下の部分を下層２３とする。隣接する２つの信号ビアのうち１つを上層２４の配線層に接続し、もう１つを下層２３の配線層に接続すればよい。

【0095】

以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。

【0096】

なお、以上の実施形態の説明に関して、更に以下の付記を開示する。
（付記１）
多層基板の厚さ方向に積層された複数の配線層と、
前記厚さ方向に延伸する複数のビアと、を備え、
前記複数の配線層は、電源供給層と、第１配線層と、第２配線層とを含み、
前記第１配線層は、前記厚さ方向において前記電源供給層の一方の側に位置し、
前記第２配線層は、前記厚さ方向において前記電源供給層の他方の側に位置し、
前記多層基板の平面内において、前記複数のビアのうち第１ビアと第２ビアとは互いに隣接し、
前記第１ビアは前記第１配線層に接続され、
前記第２ビアは前記第２配線層に接続されている、
多層基板。
（付記２）
前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の辺の方向において隣接する、
付記１に記載の多層基板。
（付記３）
前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の対角線の方向において隣接する、
付記１に記載の多層基板。
（付記４）
前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の辺の方向において隣接し、
前記複数のビアのうち第３ビアは、前記格子の対角線の方向において前記第１ビアまたは前記第２ビアと隣接し、
前記第３ビアは前記第１配線層または前記第２配線層に接続されている、
付記１に記載の多層基板。
（付記５）
前記電源供給層は少なくとも２つの前記配線層を含み、
前記厚さ方向において前記少なくとも２つの電源供給層は互いに隣接する、
付記１または２に記載の多層基板。
（付記６）
前記第１ビア、前記第２ビア、前記第１配線層および前記第２配線層は、信号の入力および出力に用いられる、
付記１または２に記載の多層基板。
（付記７）
多層基板と、
前記多層基板に実装された半導体素子と、を具備し、
前記多層基板は、前記多層基板の厚さ方向に積層された複数の配線層と、
前記厚さ方向に延伸する複数のビアと、を備え、
前記複数の配線層は、電源供給層と、第１配線層と、第２配線層とを含み、
前記第１配線層は、前記厚さ方向において前記電源供給層の一方の側に位置し、
前記第２配線層は、前記厚さ方向において前記電源供給層の他方の側に位置し、
前記多層基板の平面内において、前記複数のビアのうち第１ビアと第２ビアとは互いに隣接し、
前記第１ビアは前記第１配線層に接続され、
前記第２ビアは前記第２配線層に接続されている半導体装置。
（付記８）
前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の辺の方向において隣接する付記７に記載の半導体装置。
（付記９）
前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の対角線の方向において隣接する付記７に記載の半導体装置。
（付記１０）
前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の辺の方向において隣接し、
前記複数のビアのうち第３ビアは、前記格子の対角線の方向において前記第１ビアまたは前記第２ビアと隣接し、
前記第３ビアは前記第１配線層または前記第２配線層に接続されている付記７に記載の半導体装置。
（付記１１）
前記電源供給層は少なくとも２つの前記配線層を含み、
前記厚さ方向において前記少なくとも２つの電源供給層は互いに隣接する付記７から１０のいずれか一項に記載の半導体装置。
（付記１２）
前記第１ビア、前記第２ビア、前記第１配線層および前記第２配線層は、信号の入力および出力に用いられる付記７から１１のいずれか一項に記載の半導体装置。
（付記１３）
コンピュータに、
多層基板の厚さ方向に延伸する複数のビアのうち、前記多層基板の平面内において隣接する第１ビアと第２ビアとを抽出し、
前記多層基板の厚さ方向に積層された複数の配線層のうち、前記厚さ方向において電源供給層の一方の側に位置する前記第１配線層と前記第１ビアとが接続され、
前記複数の配線層のうち、前記電源供給層の他方の側に位置する第２配線層と前記第２ビアとが接続されるような設計をする、処理を実行させる多層基板の配線設計プログラム。
（付記１４）
前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の辺の方向において隣接する付記１３に記載の多層基板の配線設計プログラム。
（付記１５）
前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の対角線の方向において隣接する付記１３に記載の多層基板の配線設計プログラム。
（付記１６）
前記複数のビアは前記平面内において格子状に配置され、
前記第１ビアと前記第２ビアとは、前記格子の辺の方向において隣接し、
前記複数のビアのうち第３ビアは、前記格子の対角線の方向において前記第１ビアまたは前記第２ビアと隣接し、
前記第３ビアは前記第１配線層または前記第２配線層に接続されている付記１３に記載の多層基板の配線設計プログラム。
（付記１７）
前記電源供給層は少なくとも２つの前記配線層を含み、
前記厚さ方向において前記少なくとも２つの電源供給層は互いに隣接する付記１３から１６のいずれか一項に記載の多層基板の配線設計プログラム。
（付記１８）
前記第１ビア、前記第２ビア、前記第１配線層および前記第２配線層は、信号の入力および出力に用いられる付記１３から１７のいずれか一項に記載の多層基板の配線設計プログラム。

【符号の説明】

【0097】

１、１’、１’’、１５０ 半導体装置 ２、２’ 半導体素子
３、３’、１０１、１５１、２０１ 多層基板 １０ 半田ボール
１１ 配線設計装置
１２ ＣＰＵ １３ ＲＡＭ
１４ 記憶装置 １５ インターフェース
２１、ＬＮ、ＬＮ－１～ＬＮ－８、Ｌ０１～Ｌ２２ 配線層
２２ 絶縁層 ２３ 下層
２４ 上層 ２５ 電源供給層
２７ａ、２７ｂ 引き出し配線
３１ａ，３１ｂ，２０２ａ，２０２ｂ，２０２ｄ，２０２ｅ 信号ピン
２００ ＤＩＭＭ ２０２ ソケット
２０２ｃ グランドピン
２０２ａ，２０２ｂ，２０２ｃ，２０２ｄ，２０２ｅ 端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】