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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024141358
(43)【公開日】2024-10-10
(54)【発明の名称】半導体装置、及び、半導体装置のレイアウト方法
(51)【国際特許分類】
H01L 21/822 20060101AFI20241003BHJP
【ＦＩ】
H01L27/04 H
H01L27/04 A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023052956
(22)【出願日】2023-03-29
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】吉村 賢一
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038BH02
5F038BH03
5F038BH05
5F038BH07
5F038BH15
5F038CA03
5F038CA06
5F038EZ20
(57)【要約】
【課題】良好なサージ保護特性を得る。
【解決手段】半導体チップ（１Ａ）において、第１及び第２電源配線（Ｗａ、Ｗｂ）並びに信号配線と、それらの配線に接続される被保護回路（４０）と、サージ保護回路と、が形成される。サージ保護回路は、第１電源配線及び信号配線に接続される第１保護回路と、第２電源配線及び信号配線に接続される第２保護回路と、第１及び第２電源配線に接続される第３保護回路（３０）と、を有する。信号配線は第１及び第２信号配線（Ｗｓ１及びＷｓ２）を含み、第１及び第２信号配線の夫々に第１及び第２保護回路が設けられる。第１信号配線に対する第１及び第２保護回路が形成される第１領域と、第２信号配線に対する第１及び第２保護回路が形成される第２領域と、の間に、第１及び第２保護回路に対して共通の第３保護回路を形成される第３領域を配置した。
【選択図】図１７
【解決手段】半導体チップ（１Ａ）において、第１及び第２電源配線（Ｗａ、Ｗｂ）並びに信号配線と、それらの配線に接続される被保護回路（４０）と、サージ保護回路と、が形成される。サージ保護回路は、第１電源配線及び信号配線に接続される第１保護回路と、第２電源配線及び信号配線に接続される第２保護回路と、第１及び第２電源配線に接続される第３保護回路（３０）と、を有する。信号配線は第１及び第２信号配線（Ｗｓ１及びＷｓ２）を含み、第１及び第２信号配線の夫々に第１及び第２保護回路が設けられる。第１信号配線に対する第１及び第２保護回路が形成される第１領域と、第２信号配線に対する第１及び第２保護回路が形成される第２領域と、の間に、第１及び第２保護回路に対して共通の第３保護回路を形成される第３領域を配置した。
【選択図】図１７
【特許請求の範囲】
【請求項1】
半導体チップを有する半導体装置であって、前記半導体チップにおいて、
互いに異なる電位を有するよう構成された第１電源配線及び第２電源配線と、
信号を伝搬するよう構成された信号配線と、
前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路と、
前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、
前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路と、前記第２電源配線及び前記信号配線に接続される第２保護回路と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路と、を有し、
前記信号配線は第１信号配線及び第２信号配線を含み、
前記サージ保護回路は、前記第１信号配線に対する前記第１保護回路及び前記第２保護回路の組と、前記第２信号配線に対する前記第１保護回路及び前記第２保護回路の組と、を個別に有し、且つ、前記第１信号配線及び前記第２信号配線に対して共通の前記第３保護回路を有し、
前記第１信号配線に対する前記第１保護回路及び前記第２保護回路が形成される第１領域と、前記第２信号配線に対する前記第１保護回路及び前記第２保護回路が形成される第２領域と、の間に、前記共通の前記第３保護回路を形成される第３領域を配置した
、半導体装置。
互いに異なる電位を有するよう構成された第１電源配線及び第２電源配線と、
信号を伝搬するよう構成された信号配線と、
前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路と、
前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、
前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路と、前記第２電源配線及び前記信号配線に接続される第２保護回路と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路と、を有し、
前記信号配線は第１信号配線及び第２信号配線を含み、
前記サージ保護回路は、前記第１信号配線に対する前記第１保護回路及び前記第２保護回路の組と、前記第２信号配線に対する前記第１保護回路及び前記第２保護回路の組と、を個別に有し、且つ、前記第１信号配線及び前記第２信号配線に対して共通の前記第３保護回路を有し、
前記第１信号配線に対する前記第１保護回路及び前記第２保護回路が形成される第１領域と、前記第２信号配線に対する前記第１保護回路及び前記第２保護回路が形成される第２領域と、の間に、前記共通の前記第３保護回路を形成される第３領域を配置した
、半導体装置。
【請求項2】
前記第１領域の中心と前記第２領域の中心とを結ぶ線分の中点は、前記第３領域内に位置する
、請求項１に記載の半導体装置。
、請求項１に記載の半導体装置。
【請求項3】
前記第３領域と前記第１領域との距離は、前記第３領域と前記第２領域との距離と等しい
、請求項２に記載の半導体装置。
、請求項２に記載の半導体装置。
【請求項4】
前記第１信号配線に対する前記第１保護回路及び前記第２保護回路へのガードリングと、前記第２信号配線に対する前記第１保護回路及び前記第２保護回路へのガードリングと、前記共通の前記第３保護回路へのガードリングと、を包含する一体の共通ガードリングを備える
、請求項１～３の何れかに記載の半導体装置。
、請求項１～３の何れかに記載の半導体装置。
【請求項5】
前記共通ガードリングは、前記半導体チップの主面において、前記第１領域、前記第２領域及び前記第３領域を一括して取り囲むガードリングである
、請求項４の何れかに記載の半導体装置。
、請求項４の何れかに記載の半導体装置。
【請求項6】
半導体チップを有する半導体装置のレイアウト方法であって、前記半導体チップにおいて、
互いに異なる電位を有するよう構成された第１電源配線及び第２電源配線と、
信号を伝搬するよう構成された信号配線と、
前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路と、
前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、
前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路と、前記第２電源配線及び前記信号配線に接続される第２保護回路と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路と、を有し、
当該レイアウト方法において、前記第１保護回路、前記第２保護回路及び前記第３保護回路をまとめた統合セルを設定し、前記統合セルを単位に、前記半導体チップ内における前記サージ保護回路の構造を決定する
、半導体装置のレイアウト方法。
互いに異なる電位を有するよう構成された第１電源配線及び第２電源配線と、
信号を伝搬するよう構成された信号配線と、
前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路と、
前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、
前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路と、前記第２電源配線及び前記信号配線に接続される第２保護回路と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路と、を有し、
当該レイアウト方法において、前記第１保護回路、前記第２保護回路及び前記第３保護回路をまとめた統合セルを設定し、前記統合セルを単位に、前記半導体チップ内における前記サージ保護回路の構造を決定する
、半導体装置のレイアウト方法。
【請求項7】
前記半導体チップに前記信号配線が複数備えられる場合、前記信号配線ごとに前記サージ保護回路が前記半導体チップ内に配置され、前記半導体チップ内における各サージ保護回路の構造を、前記統合セルを単位に決定する
、請求項６に記載の半導体装置のレイアウト方法。
、請求項６に記載の半導体装置のレイアウト方法。
【請求項8】
半導体チップを有する半導体装置であって、前記半導体チップにおいて、
互いに異なる電位を有するよう構成された第１電源配線及び第２電源配線と、
信号を伝搬するよう構成された信号配線と、
前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路と、
前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、
前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路と、前記第２電源配線及び前記信号配線に接続される第２保護回路と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路と、を有し、
前記半導体チップにおいて、前記第１保護回路へのガードリングと、前記第２保護回路へのガードリングと、前記第３保護回路へのガードリングと、を包含する一体の共通ガードリングを設けた
、半導体装置。
互いに異なる電位を有するよう構成された第１電源配線及び第２電源配線と、
信号を伝搬するよう構成された信号配線と、
前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路と、
前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、
前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路と、前記第２電源配線及び前記信号配線に接続される第２保護回路と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路と、を有し、
前記半導体チップにおいて、前記第１保護回路へのガードリングと、前記第２保護回路へのガードリングと、前記第３保護回路へのガードリングと、を包含する一体の共通ガードリングを設けた
、半導体装置。
【請求項9】
前記共通ガードリングは、前記半導体チップの主面において、前記第１保護回路が形成される第１領域と、前記第２保護回路が形成される第２領域と、前記第３保護回路が形成される第３領域と、を一括して取り囲むガードリングである
、請求項８に記載の半導体装置。
、請求項８に記載の半導体装置。
【請求項10】
半導体チップを有する半導体装置であって、前記半導体チップにおいて、
互いに異なる電位を有するよう構成された第１電源配線及び第２電源配線と、
信号を伝搬するよう構成された信号配線と、
前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路と、
前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、
前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路と、前記第２電源配線及び前記信号配線に接続される第２保護回路と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路と、を有し、
前記信号配線は複数設けられ、前記信号配線ごとに前記サージ保護回路が設けられ、
複数の信号配線に対する複数のサージ保護回路は互いに同じ構造を有し、
前記第１保護回路、前記第２保護回路及び前記第３保護回路間の相対位置関係は、前記複数のサージ保護回路間で互いに同じである
、半導体装置。
互いに異なる電位を有するよう構成された第１電源配線及び第２電源配線と、
信号を伝搬するよう構成された信号配線と、
前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路と、
前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、
前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路と、前記第２電源配線及び前記信号配線に接続される第２保護回路と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路と、を有し、
前記信号配線は複数設けられ、前記信号配線ごとに前記サージ保護回路が設けられ、
複数の信号配線に対する複数のサージ保護回路は互いに同じ構造を有し、
前記第１保護回路、前記第２保護回路及び前記第３保護回路間の相対位置関係は、前記複数のサージ保護回路間で互いに同じである
、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置、及び、半導体装置のレイアウト方法に関する。
【背景技術】
【0002】
半導体装置において回路をサージから保護することが要求される。様々なサージ保護回路が提案されている（例えば下記特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０２２／１３７７６７号
【発明の概要】
【発明が解決しようとする課題】
【0004】
現状のサージ保護技術には改善の余地がある。
【0005】
本開示は、良好なサージ保護を実現する又はサージ保護を小面積で実現する半導体装置、及び、半導体装置のレイアウト方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る第１の半導体装置は、半導体チップを有する半導体装置であって、前記半導体チップにおいて、互いに異なる電位を有するよう構成された第１電源配線及び第２電源配線と、信号を伝搬するよう構成された信号配線と、前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路と、前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路と、前記第２電源配線及び前記信号配線に接続される第２保護回路と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路と、を有し、前記信号配線は第１信号配線及び第２信号配線を含み、前記サージ保護回路は、前記第１信号配線に対する前記第１保護回路及び前記第２保護回路の組と、前記第２信号配線に対する前記第１保護回路及び前記第２保護回路の組と、を個別に有し、且つ、前記第１信号配線及び前記第２信号配線に対して共通の前記第３保護回路を有し、前記第１信号配線に対する前記第１保護回路及び前記第２保護回路が形成される第１領域と、前記第２信号配線に対する前記第１保護回路及び前記第２保護回路が形成される第２領域と、の間に、前記共通の前記第３保護回路を形成される第３領域を配置した。
【0007】
本開示に係る半導体装置のレイアウト方法は、半導体チップを有する半導体装置のレイアウト方法であって、前記半導体チップにおいて、互いに異なる電位を有するよう構成された第１電源配線及び第２電源配線と、信号を伝搬するよう構成された信号配線と、前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路と、前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路と、前記第２電源配線及び前記信号配線に接続される第２保護回路と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路と、を有し、当該レイアウト方法において、前記第１保護回路、前記第２保護回路及び前記第３保護回路をまとめた統合セルを設定し、前記統合セルを単位に、前記半導体チップ内における前記サージ保護回路の構造を決定する。
【0008】
本開示に係る第２の半導体装置は、半導体チップを有する半導体装置であって、前記半導体チップにおいて、互いに異なる電位を有するよう構成された第１電源配線及び第２電源配線と、信号を伝搬するよう構成された信号配線と、前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路と、前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路と、前記第２電源配線及び前記信号配線に接続される第２保護回路と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路と、を有し、前記半導体チップにおいて、前記第１保護回路へのガードリングと、前記第２保護回路へのガードリングと、前記第３保護回路へのガードリングと、を包含する一体の共通ガードリングを設けた。
【0009】
本開示に係る第３の半導体装置は、半導体チップを有する半導体装置であって、前記半導体チップにおいて、互いに異なる電位を有するよう構成された第１電源配線及び第２電源配線と、信号を伝搬するよう構成された信号配線と、前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路と、前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路と、前記第２電源配線及び前記信号配線に接続される第２保護回路と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路と、を有し、前記信号配線は複数設けられ、前記信号配線ごとに前記サージ保護回路が設けられ、複数の信号配線に対する複数のサージ保護回路は互いに同じ構造を有し、前記第１保護回路、前記第２保護回路及び前記第３保護回路間の相対位置関係は、前記複数のサージ保護回路間で互いに同じである。
【発明の効果】
【0010】
本開示によれば、良好なサージ保護を実現する又はサージ保護を小面積で実現する半導体装置、及び、半導体装置のレイアウト方法を提供することが可能となる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“Ｐａ”によって参照される電源パッドは（図１参照）、電源パッドＰａと表記されることもあるし、パッドＰａと略記されることもあり得るが、それらは全て同じものを指す。
【0013】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【0014】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
【0015】
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0016】
図１に本開示の実施形態に係る半導体チップ１の概略構成を示す。半導体チップ１は、保護回路１０、２０及び３０並びに内部回路４０を備える。
【0017】
半導体チップ１に、パッドＰａ、Ｐｂ及びＰｓが設けられると共に配線Ｗａ、Ｗｂ及びＷｓが設けられる。パッドＰａは第１の電源パッドであり、パッドＰｂは第２の電源パッドである。配線Ｗａは第１の電源配線であり、配線Ｗｂは第２の電源配線である。但し、パッドＰｂ及び配線Ｗｂは、負側の電源電圧に相当するグランド電位が与えられるべきパッド及び配線である。このため、以下、パッドＰｂはグランドパッドと称され、配線Ｗｂはグランド配線と称される。パッドＰｓは信号パッドである。電源パッドＰａは電源配線Ｗａに接続される。グランドパッドＰｂはグランド配線Ｗｂに接続される。信号パッドＰｓは信号配線Ｗｓに接続される。
【0018】
内部回路４０は電源配線Ｗａ、グランド配線Ｗｂ及び信号配線Ｗｓに接続される。従って、内部回路４０は電源配線Ｗａを介して電源パッドＰａに接続され、信号配線Ｗｓを介して信号パッドＰｓに接続され、且つ、グランド配線Ｗｂを介してグランドパッドＰｂに接続される。
【0019】
保護回路１０は電源配線Ｗａ及び信号配線Ｗｓに接続される。保護回路２０はグランド配線Ｗｂ及び信号配線Ｗｓに接続される。保護回路３０は電源配線Ｗａ及びグランド配線Ｗｂに接続される。保護回路１０、２０及び３０は内部回路４０をサージ電圧から保護するためのサージ保護回路を構成する。内部回路４０はサージ電圧から保護されるべき被保護回路である。サージ保護回路は、電源配線Ｗａ、グランド配線Ｗｂ及び信号配線Ｗｓの内、２つの配線間に加わり得るサージ電圧（換言すれば、パッドＰａ、Ｐｂ及びＰｓの内、２つのパッド間に加わり得るサージ電圧）から内部回路４０を保護する。
【0020】
図２は本開示の実施形態に係る半導体装置１００の外観斜視図である。半導体装置１００は半導体チップ１と樹脂にて構成された筐体ＣＳとを有する。半導体チップ１を筐体ＣＳ内に封入することで半導体装置１００が形成される。半導体基板上に半導体集積回路を形成することで半導体チップ１が構成され、半導体集積回路内に保護回路１０、２０及び３０並びに内部回路４０が設けられる。図２では、筐体ＣＳ内に封入される半導体チップとして半導体チップ１のみが図示されているが、半導体チップ１を含む複数の半導体チップが筐体ＣＳ内に封入され得る。半導体装置１００の筐体ＣＳには、半導体装置１００の外部に対し筐体ＣＳから露出した外部端子が複数設けられている。パッドＰａ、Ｐｓ及びＰｂは夫々に、ワイヤボンディングにより、対応する外部端子に接続される。尚、図２に示される外部端子の数及び筐体ＣＳの種類は例に過ぎず、それらは様々に変形され得る。
【0021】
半導体装置１００を用いて様々な回路システムを構成することができる。半導体装置１００が回路システムに組み込また状態（以下、システム組み込み状態と称する）において、図３に示す如く、半導体装置１００は半導体装置１００の外部に設けられた電圧源ＶＳより電源電圧ＶＤＤを受ける。具体的には、半導体装置１００は上記複数の外部端子に含まれる３つの外部端子として電源端子ＴＭａ、グランド端子ＴＭｂ、信号端子ＴＭｓを備える。半導体装置１００の筐体ＣＳ内において、ワイヤボンディングにより、電源端子ＴＭａは電源パッドＰａに接続され、グランド端子ＴＭｂはグランドパッドＰｂに接続され、且つ、信号端子ＴＭｓは信号パッドＰｓに接続される。
【0022】
システム組み込み状態において、電圧源ＶＳの正側出力端は電源端子ＴＭａに接続される一方で、電圧源ＶＳの負側出力端及びグランド端子ＴＭｂは０Ｖの電位を有するグランドに接続される。電圧源ＶＳは、自身の負側出力端の電位を基準に自身の正側出力端から所定の電源電圧ＶＤＤを出力する。電源電圧ＶＤＤは正の直流電圧である。故に、システム組み込み状態において、電源端子ＴＭａ及び電源パッドＰａは電源電圧ＶＤＤの電位を有し、グランド端子ＴＭｂ及びグランドパッドＰｂはグランド電位（０Ｖの電位）を有する。システム組み込み状態において、電源電圧ＶＤＤは内部回路４０の電源電圧であり、内部回路４０は電源電圧ＶＤＤに基づき動作する。電源電圧ＶＤＤは正側の電源電圧として機能し、グランドの電圧は負側の電源電圧として機能する。
【0023】
システム組み込み状態において、信号端子ＴＭｓは半導体装置１００の外部に設けられた外部回路ＥＸに接続され、故に信号パッドＰｓも外部回路ＥＸに接続される。システム組み込み状態において内部回路４０は所定の機能動作を実行する。
【0024】
信号配線Ｗｓは外部回路ＥＸから内部回路４０に供給される入力信号を伝搬する信号配線であって良く、この場合、信号端子ＴＭｓ及び信号パッドＰｓは外部回路ＥＸからの入力信号を受ける入力端子及び入力パッドとして機能する。信号端子ＴＭｓ及び信号パッドＰｓが入力端子及び入力パッドとして機能する場合、外部回路ＥＸから信号端子ＴＭｓに対し０Ｖ以上且つ電源電圧ＶＤＤ以下の電圧値を持つ入力信号が入力され、内部回路４０は信号端子ＴＭｓへの入力信号（従って信号パッドＰｓへの入力信号）に基づき所定の機能動作を実行する。ここにおける入力信号はアナログ信号でも良いし、デジタル信号でも良い。
【0025】
或いは、信号配線Ｗｓは内部回路４０から外部回路ＥＸに供給される出力信号を伝搬する信号配線であっても良く、この場合、信号端子ＴＭｓ及び信号パッドＰｓは内部回路４０の出力信号を受ける出力端子及び出力パッドとして機能する。信号端子ＴＭｓ及び信号パッドＰｓが出力端子及び出力パッドとして機能する場合、内部回路４０は、所定の機能動作において０Ｖ以上且つ電源電圧ＶＤＤ以下の電圧値を持つ出力信号を信号パッドＰｓに供給し、当該出力信号は信号端子ＴＭｓを通じて外部回路ＥＸに供給される。ここにおける出力信号はアナログ信号でも良いし、デジタル信号でも良い。
【0026】
半導体装置１００が回路システムに組み込まれない状態を部品単体状態と称する。部品単体状態又はシステム組み込み状態において、信号端子ＴＭｓ及びグランド端子ＴＭｂ間に対し、信号端子ＴＭｓ及び電源端子ＴＭａ間に対し、又は、電源端子ＴＭａ及びグランド端子ＴＭｂ間に対し、サージ電圧が加わることがある。端子ＴＭｓ及びＴＭｂ間にサージ電圧が加わるとき、当該サージ電圧はパッドＰｓ及びＰｂ間に加わる。端子ＴＭｓ及びＴＭａ間にサージ電圧が加わるとき、当該サージ電圧はパッドＰｓ及びＰａ間に加わる。端子ＴＭａ及びＴＭｂ間にサージ電圧が加わるとき、当該サージ電圧はパッドＰａ及びＰｂ間に加わる。サージ電圧は静電気等に由来して微小時間だけ発生する電圧であり、サージ電圧の大きさは電源電圧ＶＤＤと比べて相当に大きい。上述したように、保護回路１０、２０及び３０はサージ電圧から内部回路４０を保護する。
【0027】
システム組み込み状態において内部回路４０は基本的に通常状態にて動作する。通常状態において、サージ電圧は発生しておらず、信号パッドＰｓにおける電圧は、０Ｖ以上且つ電源電圧ＶＤＤ以下である。通常状態において保護回路１０、２０及び３０には実質的に電流が流れない。但し、サージ電圧の発生時には、サージ電圧に基づくサージ電流が保護回路１０、２０又は３０を通じて流れる。これにより、内部回路４０にダメージを与えるような過大電圧が内部回路４０に加わることが抑止される。
【0028】
図４に保護回路１０、２０及び３０の構成例を示す。図４の構成例において、保護回路１０は保護素子１１により構成され、保護回路２０は保護素子２１により構成される。保護素子１１及び２１は夫々に保護ダイオードである。保護ダイオード１１のアノードは信号配線Ｗｓに接続され、保護ダイオード１１のカソードは電源配線Ｗａに接続される。保護ダイオード２１のアノードはグランド配線Ｗｂに接続され、保護ダイオード２１のカソードは信号配線Ｗｓに接続される。図４の構成例において、保護回路３０はアクティブクランプ方式の保護回路である。具体的には図４の構成例において、保護回路３０は素子３１～３５を有する。素子３１は抵抗であって、素子３２はコンデンサである。素子３３～３５はトランジスタである。この内、トランジスタ３３はＰチャネル型のＭＯＳＦＥＴであり、トランジスタ３４及び３５はＮチャネル型のＭＯＳＦＥＴである。
【0029】
抵抗３１の第１端は電源配線Ｗａに接続される。抵抗３１の第２端とコンデンサ３２の第１端とトランジスタ３３及び３４の各ゲートはノード３６にて互いに接続される。コンデンサ３２の第２端はグランド配線Ｗｂに接続される。トランジスタ３３のソース及びトランジスタ３５のドレインは電源配線Ｗａに接続される。トランジスタ３４及び３５の各ソースはグランド配線Ｗｂに接続される。トランジスタ３３及び３４の各ドレインはトランジスタ３５のゲートに共通接続される。
【0030】
通常状態において信号配線Ｗｓの電圧は０Ｖ以上且つ電源電圧ＶＤＤ以下であるから保護ダイオード１１及び２１に電流は流れない。通常状態においてノード３６には電源電圧ＶＤＤが加わるため、トランジスタ３３はオフ状態且つトランジスタ３４はオン状態にあり、故に、保護素子として機能するトランジスタ３５はオフ状態にある。
【0031】
抵抗３１及びコンデンサ３２によりハイパスフィルタが形成される。グランド配線Ｗｂから見て電源配線Ｗａにパルス状の正のサージ電圧が加わったとき、ハイパスフィルタ（５１、５２）の作用によりノード３６の電位が一時的に電源配線Ｗａの電位よりも十分に低くなり且つグランド配線Ｗｂの電位と同程度となるため、トランジスタ３３がオン状態且つトランジスタ３４がオフ状態となり、結果、トランジスタ３５がオン状態となる。故に、サージ電圧に基づくサージ電流がトランジスタ３５のドレインからソースに向けて流れる。
【0032】
故に、グランドパッドＰｂから見て信号パッドＰｓにパルス状の正のサージ電圧ＶＳＲＧが加わる第１サージケースにおいては、図５に示すサージ電流ＩＳＲＧが発生する。サージ電流ＩＳＲＧは信号パッドＰｓから保護回路１０、電源配線Ｗａ、保護回路３０及びグランド配線Ｗｂを通じグランドパッドＰｂに向けて流れる。図４の構成例が採用された場合、保護回路１０内においてサージ電流ＩＳＲＧは保護ダイオード１１を通じて流れ、保護回路３０内においてサージ電流ＩＳＲＧはトランジスタ３５を通じて流れる。
【0033】
特に図示しないが、グランドパッドＰｂから見て信号パッドＰｓにパルス状の負のサージ電圧が加わる第２サージケースにおいては、当該負のサージ電圧に基づくサージ電流が、グランドパッドＰｂから保護回路２０を通じ信号パッドＰｓに向けて流れる。
電源パッドＰａから見て信号パッドＰｓにパルス状の正のサージ電圧が加わる第３サージケースにおいては、当該正のサージ電圧に基づくサージ電流が、信号パッドＰｓから保護回路１０を通じ電源パッドＰａに向けて流れる。
電源パッドＰａから見て信号パッドＰｓにパルス状の負のサージ電圧が加わる第４サージケースにおいては、当該負のサージ電圧に基づくサージ電流が、電源パッドＰａから電源配線Ｗａ、保護回路３０、グランド配線Ｗｂ及び保護回路２０を通じ信号パッドＰｓに向けて流れる。
電源パッドＰａから見て信号パッドＰｓにパルス状の正のサージ電圧が加わる第３サージケースにおいては、当該正のサージ電圧に基づくサージ電流が、信号パッドＰｓから保護回路１０を通じ電源パッドＰａに向けて流れる。
電源パッドＰａから見て信号パッドＰｓにパルス状の負のサージ電圧が加わる第４サージケースにおいては、当該負のサージ電圧に基づくサージ電流が、電源パッドＰａから電源配線Ｗａ、保護回路３０、グランド配線Ｗｂ及び保護回路２０を通じ信号パッドＰｓに向けて流れる。
【0034】
グランドパッドＰｂから見て電源パッドＰａにパルス状の正のサージ電圧が加わる第５サージケースにおいては、当該正のサージ電圧に基づくサージ電流が、電源パッドＰａから電源配線Ｗａ、保護回路３０及びグランド配線Ｗｂを通じグランドパッドＰｂに向けて流れる。
グランドパッドＰｂから見て電源パッドＰａにパルス状の負のサージ電圧が加わる第６サージケースにおいては、当該負のサージ電圧に基づくサージ電流が、グランドパッドＰｂからグランド電源Ｗｂ、保護回路３０及び電源配線Ｗａを通じ電源パッドＰａに向けて流れる。但し、第６サージケースにおけるサージ電流は、トランジスタ３５の寄生ダイオード（トランジスタ３５のソースからドレインに向かう向きに順方向を持つ寄生ダイオード）を通じて流れる。
グランドパッドＰｂから見て電源パッドＰａにパルス状の負のサージ電圧が加わる第６サージケースにおいては、当該負のサージ電圧に基づくサージ電流が、グランドパッドＰｂからグランド電源Ｗｂ、保護回路３０及び電源配線Ｗａを通じ電源パッドＰａに向けて流れる。但し、第６サージケースにおけるサージ電流は、トランジスタ３５の寄生ダイオード（トランジスタ３５のソースからドレインに向かう向きに順方向を持つ寄生ダイオード）を通じて流れる。
【0035】
何れのサージケースにおいても、第１及び第２対象ノード間に所定の耐圧を超える電圧が加わらないようにする必要がある。第１及び第２対象ノードは、内部回路４０及び電源配線Ｗａ間の接続ノードと、内部回路４０及びグランド配線Ｗｂ間の接続ノードと、内部回路４０及び信号配線Ｗｓ間の接続ノードとの内、２つのノードである。
【0036】
保護回路１０は電源配線Ｗａ及び信号配線Ｗｓ間に容量を有し、保護回路２０は信号配線Ｗｓ及びグランド配線Ｗｂ間に容量を有する。図４の構成例において、保護回路１０が有する容量は保護ダイオード１１に付加される寄生容量であって、保護ダイオード１１のアノード及びカソード間に付加される。図４の構成例において、保護回路２０が有する容量は保護ダイオード２１に付加される寄生容量であって、保護ダイオード２１のアノード及びカソード間に付加される。特許文献１（国際公開第２０２２／１３７７６７号）に示す構造を用いて保護回路１０及び２０（保護ダイオード１１及び２１）を形成することができ、これにより保護回路１０及び２０の各容量を相当に小さくすることができる。保護回路３０は電源配線Ｗａ及びグランド配線Ｗｂ間に容量を有する。電源配線Ｗａ及びグランド配線Ｗｂ間において保護回路３０が有する容量は、電源配線Ｗａ及び信号配線Ｗｓ間において保護回路１０が有する容量より大きく、且つ、信号配線Ｗｓ及びグランド配線Ｗｂ間において保護回路２０が有する容量より大きくて良い。
【0037】
尚、内部回路４０をサージ電圧から保護することができる限り、保護回路１０、２０及び３０の構成は図４に示すものに限定されない。例えば保護回路１０は信号配線Ｗｓから電源配線Ｗａに向かう向きに順方向を有する複数の整流ダイオードにて構成されていても良い。同様に例えば、保護回路２０はグランド配線Ｗｂから信号配線Ｗｓに向かう向きに順方向を有する複数の整流ダイオードにて構成されていても良い。また例えば、保護回路３０は、グランド配線Ｗｂから電源配線Ｗａに向かう向きに順方向を有するツェナーダイオードにて構成されていても良い。但し、以下では、特に記述無き限り、保護回路１０、２０及び３０が図４に示す構成を持つことを想定する。
【0038】
図５に対応する第１サージケースにおいて、サージ電流ＩＳＲＧが流れる電源配線Ｗａ及びグランド配線Ｗｂには図６に示す如く配線インピーダンスＺａ及びＺｂが存在する。尚、図６では、配線インピーダンスＺａ及びＺｂが抵抗であるとみなしている。保護回路１０及び３０間の距離が大きくなると配線インピーダンスＺａも大きくなり、保護回路２０及び３０間の距離が大きくなると配線インピーダンスＺｂも大きくなる。配線インピーダンスＺａ及びＺｂの増大は、サージ発生時における第１及び第２対象ノード間の電圧の増大を招き、内部回路４０の適正な保護を難しくする。
【0039】
本開示に係る半導体チップ１は、配線インピーダンスＺａ及びＺｂの低減を通じて内部回路４０の保護特性を良好とする構造を有する。
【0040】
尚、以下では、説明の具体化のため、図７に示す如く、半導体チップ１との関係においてＸ軸、Ｙ軸及びＺ軸を定義する。Ｘ軸、Ｙ軸及びＺ軸は互いに直交する。Ｘ軸及びＹ軸に平行な平面をＸＹ面と称する。半導体チップ１はＺ軸方向において厚みを有する。半導体チップ１は互いに対向する主面Ｐ１及びＰ２を有する。主面Ｐ１及びＰ２はＸＹ面に平行である。主面Ｐ１は主面Ｐ２よりもＺ軸の正側に位置する。半導体チップ１に設けられる任意のパッド（上述のパッドＰａ、Ｐｂ及びＰｓを含む）は金属製のパッドであり、主面Ｐ１上に形成される（但し主面Ｐ２上に形成されることがあっても良い）。また、図８を参照し、半導体チップ１内において、電源配線Ｗａの内、保護回路１０及び３０間を接続する配線を配線Ｗ１３と称し、グランド配線Ｗｂの内、保護回路２０及び３０を接続する配線を配線Ｗ２３と称し、保護回路１０及び２０間を接続する配線を、配線Ｗ１２と称する。
【0041】
以下における複数の実施例の中で、半導体チップ１の構成に関わる具体例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0042】
＜＜第１実施例＞＞
第１実施例を説明する。図９に、半導体チップ１に設けることのできる保護セルＣＬａ、ＣＬｂ及びＣＬｃの外形を示す。保護セルＣＬａは保護回路１０（従って保護素子１１）が形成される半導体領域である。保護セルＣＬｂは保護回路２０（従って保護素子２１）が形成される半導体領域である。保護セルＣＬｃは保護回路３０（従って素子３１～３５）が形成される半導体領域である。ＸＹ面に平行な平面上において、保護セルＣＬａ、ＣＬｂ及びＣＬｃの夫々は概略長方形の外形を有する。
第１実施例を説明する。図９に、半導体チップ１に設けることのできる保護セルＣＬａ、ＣＬｂ及びＣＬｃの外形を示す。保護セルＣＬａは保護回路１０（従って保護素子１１）が形成される半導体領域である。保護セルＣＬｂは保護回路２０（従って保護素子２１）が形成される半導体領域である。保護セルＣＬｃは保護回路３０（従って素子３１～３５）が形成される半導体領域である。ＸＹ面に平行な平面上において、保護セルＣＬａ、ＣＬｂ及びＣＬｃの夫々は概略長方形の外形を有する。
【0043】
保護セルＣＬａ及びＣＬｂの組の配置位置と保護セルＣＬｃの配置位置とを、他の回路及び配線との関係を考慮して、独立して定める方法（以下、参考レイアウト方法と称する）がある。参考レイアウト方法では、レイアウトの自由度が高い反面、それらの配置位置の関係次第では配線インピーダンスＺａ及びＺｂが許容範囲を超えて大きくなることがある。また、参考レイアウト方法では、上記の各配置位置を決定するごとに配線インピーダンスＺａ及びＺｂを計算等を通じて検証し、必要な保護が得られるかを確認する必要がある。
【0044】
これらを考慮し、第１実施例に係る改良レイアウト方法では、保護回路１０、２０及び３０をまとめた統合セルを設定し、統合セルを単位に、半導体チップ１内におけるサージ保護回路の構造を決定する。改良レイアウト方法を実現するプログラムを改良レイアウトプログラムと称する。改良レイアウトプログラムが任意のコンピュータ装置にて実行されることで改良レイアウト方法が実現される。
【0045】
図１０の統合セルＣＬ１は保護回路１０、２０及び３０をまとめた統合セルの例である。図１０にはＸＹ面上における統合セルＣＬ１の構成及び形状が示される。改良レイアウト方法を用いた設計を経て、統合セルＣＬ１が実際に半導体チップ１内に形成されることで、半導体チップ１に保護回路１０、２０及び３０が一体に設置される。
【0046】
統合セルＣＬ１は領域Ｒ１ａ、Ｒ１ｂ及びＲ１ｃを有する。ＸＹ面上において、領域Ｒ１ａ、Ｒ１ｂ及びＲ１ｃは夫々に概略長方形の外形形状を持つ。領域Ｒ１ａは保護回路１０（従って保護素子１１）が形成される半導体領域である。領域Ｒ１ｂは保護回路２０（従って保護素子２１）が形成される半導体領域である。保護セルＲ１ｃは保護回路３０（従って素子３１～３５）が形成される半導体領域である。
【0047】
領域Ｒ１ａ及びＲ１ｂはＸ軸方向において互いに隣接する。領域Ｒ１ｂは領域Ｒ１ａから見てＸ軸の正側に配置されるが、領域Ｒ１ａ及びＲ１ｂ間の配置位置関係を逆にすることもできる。領域Ｒ１ａ及びＲ１ｃはＹ軸方向において互いに隣接する。領域Ｒ１ｂ及びＲ１ｃはＹ軸方向において互いに隣接する。領域Ｒ１ｃから見て領域Ｒ１ａ及びＲ１ｂはＹ軸の正側に位置する。Ｘ軸方向において、領域Ｒ１ｃの長さは領域Ｒ１ａの長さと領域Ｒ１ｂの長さとの和よりも大きい。このため、Ｘ軸方向において、領域Ｒ１ａ及びＲ１ｂの合成領域の長さよりも領域Ｒ１ｃの長さの方が大きい。但し、ここにおける長さの大小関係は様々に変更され得る。
【0048】
図１０からは明らかではないが、統合セルＣＬ１は配線Ｗ１２、Ｗ１３及びＷ２３（図８参照）も含む。更に統合セルＣＬ１は共通ガードリングＧＲ１を含む。図１０では、図示の便宜上、共通ガードリングＧＲ１が設けられる領域をドットハッチング領域にて示している（後述の図１１、図１２、図１８及び図１９における共通ガードリングＧＲ２、ＧＲ３及びＧＲ４についても同様）。共通ガードリングＧＲ１は、保護回路１０へのガードリング、保護回路２０へのガードリング及び保護回路３０へのガードリングを包含する一体の共通ガードリングである。共通ガードリングＧＲ１は、半導体チップ１の主面Ｐ１において、領域Ｒ１ａ、Ｒ１ｂ及びＲ１ｃを一括して取り囲むガードリングである。従って、半導体チップ１の主面Ｐ１において共通ガードリングＧＲ１の外形内に領域Ｒ１ａ、Ｒ１ｂ及びＲ１ｃの各外形が収まる。共通ガードリングＧＲ１は半導体チップ１の主面Ｐ１においてリング形状を持つ半導体領域である。即ち、Ｚ軸の正側からＺ軸に平行に主面Ｐ１を観測した場合（図７参照）、共通ガードリングＧＲ１はリング形状を有する。但し、ここにおけるリング形状は直線を含む形状であって良く、領域Ｒ１ａ、Ｒ１ｂ及びＲ１ｃの合成領域の主面Ｐ１への投影図形を取り囲む形状であれば任意である。共通ガードリングＧＲ１は半導体チップ１の主面Ｐ１に形成され、共通ガードリングＧＲ１の少なくとも一部は主面Ｐ１から露出する。
【0049】
図１１の統合セルＣＬ２は保護回路１０、２０及び３０をまとめた統合セルの他の例である。図１１にはＸＹ面上における統合セルＣＬ２の構成及び形状が示される。改良レイアウト方法を用いた設計を経て、統合セルＣＬ２が実際に半導体チップ１内に形成されることで、半導体チップ１に保護回路１０、２０及び３０が一体に設置される。
【0050】
統合セルＣＬ２は領域Ｒ２ａ、Ｒ２ｂ及びＲ２ｃを有する。ＸＹ面上において、領域Ｒ２ａ、Ｒ２ｂ及びＲ２ｃは夫々に概略長方形の外形形状を持つ。領域Ｒ２ａは保護回路１０（従って保護素子１１）が形成される半導体領域である。領域Ｒ２ｂは保護回路２０（従って保護素子２１）が形成される半導体領域である。保護セルＲ２ｃは保護回路３０（従って素子３１～３５）が形成される半導体領域である。
【0051】
領域Ｒ２ａ及びＲ２ｂはＸ軸方向において互いに隣接する。領域Ｒ２ｂは領域Ｒ２ａから見てＸ軸の正側に配置されるが、領域Ｒ２ａ及びＲ２ｂ間の配置位置関係を逆にすることもできる。領域Ｒ２ａ及びＲ２ｃはＹ軸方向において互いに隣接する。領域Ｒ２ｂ及びＲ２ｃはＹ軸方向において互いに隣接する。領域Ｒ２ｃから見て領域Ｒ２ａ及びＲ２ｂはＹ軸の負側に位置する。Ｘ軸方向において、領域Ｒ２ｃの長さは領域Ｒ２ａの長さと領域Ｒ２ｂの長さとの和よりも大きい。このため、Ｘ軸方向において、領域Ｒ２ａ及びＲ２ｂの合成領域の長さよりも領域Ｒ２ｃの長さの方が大きい。但し、ここにおける長さの大小関係は様々に変更され得る。
【0052】
図１１からは明らかではないが、統合セルＣＬ２は配線Ｗ１２、Ｗ１３及びＷ２３（図８参照）も含む。更に統合セルＣＬ２は共通ガードリングＧＲ２を含む。共通ガードリングＧＲ２は、保護回路１０へのガードリング、保護回路２０へのガードリング及び保護回路３０へのガードリングを包含する一体の共通ガードリングである。共通ガードリングＧＲ２は、半導体チップ１の主面Ｐ１において、領域Ｒ２ａ、Ｒ２ｂ及びＲ２ｃを一括して取り囲むガードリングである。従って、半導体チップ１の主面Ｐ１において共通ガードリングＧＲ２の外形内に領域Ｒ２ａ、Ｒ２ｂ及びＲ２ｃの各外形が収まる。共通ガードリングＧＲ２は半導体チップ１の主面Ｐ１においてリング形状を持つ半導体領域である。即ち、Ｚ軸の正側からＺ軸に平行に主面Ｐ１を観測した場合（図７参照）、共通ガードリングＧＲ２はリング形状を有する。但し、ここにおけるリング形状は直線を含む形状であって良く、領域Ｒ２ａ、Ｒ２ｂ及びＲ２ｃの合成領域の主面Ｐ１への投影図形を取り囲む形状であれば任意である。共通ガードリングＧＲ２は半導体チップ１の主面Ｐ１に形成され、共通ガードリングＧＲ２の少なくとも一部は主面Ｐ１から露出する。
【0053】
図１２の統合セルＣＬ３は保護回路１０、２０及び３０をまとめた統合セルの更に他の例である。図１２にはＸＹ面上における統合セルＣＬ３の構成及び形状が示される。改良レイアウト方法を用いた設計を経て、統合セルＣＬ３が実際に半導体チップ１内に形成されることで、半導体チップ１に保護回路１０、２０及び３０が一体に設置される。統合セルＣＬ３における保護回路３０は、図１３に示す如く、互いに同じ構成を持つ保護回路３０＿１及び３０＿２から成る。保護回路３０＿１及び３０＿２は夫々に図４に示す保護回路３０と同じものであって良い。
【0054】
統合セルＣＬ３は領域Ｒ３ａ、Ｒ３ｂ、Ｒ３ｃ＿１及びＲ３ｃ＿２を有する。ＸＹ面上において、領域Ｒ３ａ、Ｒ３ｂ、Ｒ３ｃ＿１及びＲ３ｃ＿２は夫々に概略長方形の外形形状を持つ。領域Ｒ３ａは保護回路１０（従って保護素子１１）が形成される半導体領域である。領域Ｒ３ｂは保護回路２０（従って保護素子２１）が形成される半導体領域である。保護セルＲ３ｃ＿１は保護回路３０＿１が形成される半導体領域であり、保護セルＲ３ｃ＿２は保護回路３０＿２が形成される半導体領域である。このため、保護セルＲ３ｃ＿１には保護回路３０＿１における素子３１～３５が形成され、保護セルＲ３ｃ＿２には保護回路３０＿２における素子３１～３５が形成される。
【0055】
領域Ｒ３ａ及びＲ３ｂはＸ軸方向において互いに隣接する。領域Ｒ３ｂは領域Ｒ３ａから見てＸ軸の正側に配置されるが、領域Ｒ３ａ及びＲ３ｂ間の配置位置関係を逆にすることもできる。
領域Ｒ３ａ及びＲ３ｃ＿１はＹ軸方向において互いに隣接する。領域Ｒ３ｂ及びＲ３ｃ＿１はＹ軸方向において互いに隣接する。領域Ｒ３ｃ＿１から見て領域Ｒ３ａ及びＲ３ｂはＹ軸の正側に位置する。領域Ｒ３ａ及びＲ３ｃ＿２はＹ軸方向において互いに隣接する。領域Ｒ３ｂ及びＲ３ｃ＿２はＹ軸方向において互いに隣接する。領域Ｒ３ｃ＿２から見て領域Ｒ３ａ及びＲ３ｂはＹ軸の負側に位置する。故に、領域Ｒ３ｃ＿１と領域Ｒ３ｃ＿２との間に領域Ｒ３ａ及びＲ３ｂが配置されると言える。
Ｘ軸方向において、領域Ｒ３ｃ＿１及びＲ３ｃ＿２の長さの夫々は、領域Ｒ３ａの長さと領域Ｒ３ｂの長さとの和よりも大きい。このため、Ｘ軸方向において、領域Ｒ３ａ及びＲ３ｂの合成領域の長さよりも、領域Ｒ３ｃ＿１及びＲ３ｃ＿２の各長さの方が大きい。但し、ここにおける長さの大小関係は様々に変更され得る。
領域Ｒ３ａ及びＲ３ｃ＿１はＹ軸方向において互いに隣接する。領域Ｒ３ｂ及びＲ３ｃ＿１はＹ軸方向において互いに隣接する。領域Ｒ３ｃ＿１から見て領域Ｒ３ａ及びＲ３ｂはＹ軸の正側に位置する。領域Ｒ３ａ及びＲ３ｃ＿２はＹ軸方向において互いに隣接する。領域Ｒ３ｂ及びＲ３ｃ＿２はＹ軸方向において互いに隣接する。領域Ｒ３ｃ＿２から見て領域Ｒ３ａ及びＲ３ｂはＹ軸の負側に位置する。故に、領域Ｒ３ｃ＿１と領域Ｒ３ｃ＿２との間に領域Ｒ３ａ及びＲ３ｂが配置されると言える。
Ｘ軸方向において、領域Ｒ３ｃ＿１及びＲ３ｃ＿２の長さの夫々は、領域Ｒ３ａの長さと領域Ｒ３ｂの長さとの和よりも大きい。このため、Ｘ軸方向において、領域Ｒ３ａ及びＲ３ｂの合成領域の長さよりも、領域Ｒ３ｃ＿１及びＲ３ｃ＿２の各長さの方が大きい。但し、ここにおける長さの大小関係は様々に変更され得る。
【0056】
図１２からは明らかではないが、統合セルＣＬ３は配線Ｗ１２、Ｗ１３及びＷ２３（図８参照）も含む。更に統合セルＣＬ３は共通ガードリングＧＲ３を含む。共通ガードリングＧＲ３は、保護回路１０へのガードリング、保護回路２０へのガードリング及び保護回路３０へのガードリングを包含する一体の共通ガードリングである。共通ガードリングＧＲ３は、半導体チップ１の主面Ｐ１において、領域Ｒ３ａ、Ｒ３ｂ、Ｒ３ｃ＿１及びＲ３ｃ＿２を一括して取り囲むガードリングである。従って、半導体チップ１の主面Ｐ１において共通ガードリングＧＲ３の外形内に領域Ｒ３ａ、Ｒ３ｂ、Ｒ３ｃ＿１及びＲ３ｃ＿２の各外形が収まる。共通ガードリングＧＲ３は半導体チップ１の主面Ｐ１においてリング形状を持つ半導体領域である。即ち、Ｚ軸の正側からＺ軸に平行に主面Ｐ１を観測した場合（図７参照）、共通ガードリングＧＲ３はリング形状を有する。但し、ここにおけるリング形状は直線を含む形状であって良く、領域Ｒ３ａ、Ｒ３ｂ、Ｒ３ｃ＿１及びＲ３ｃ＿２の合成領域の主面Ｐ１への投影図形を取り囲む形状であれば任意である。共通ガードリングＧＲ３は半導体チップ１の主面Ｐ１に形成され、共通ガードリングＧＲ３の少なくとも一部は主面Ｐ１から露出する。
【0057】
改良レイアウト方法において、内部回路４０に対するサージ保護回路の構造を決定する際、改良レイアウトプログラムにて、統合セルＣＬ１の構造が定義されたライブラリ、統合セルＣＬ２の構造が定義されたライブラリ、及び、統合セルＣＬ３の構造が定義されたライブラリの内、少なくとも１つが用意される。信号配線Ｗｓに対して統合セルＣＬ１、ＣＬ２又はＣＬ３を割り当てる指示（換言すれば保護回路１０、２０及び３０を統合セルＣＬ１、ＣＬ２又はＣＬ３にて構成する指示）を設計者としての操作者が上記コンピュータ装置に与えるだけで、改良レイアウトプログラムにより、半導体チップ１内における保護回路１０、２０及び３０の構造が一括して決定される。
【0058】
統合セルＣＬ１によりサージ保護回路を形成する場合、保護回路１０、２０及び３０、配線Ｗ１２、Ｗ１３及びＷ２３並びに共通ガードリングＧＲ１の相対位置関係及びそれらの各構造は、統合セルＣＬ１のライブラリで定義された通りとなり、一定である。同様に、統合セルＣＬ２によりサージ保護回路を形成する場合、保護回路１０、２０及び３０、配線Ｗ１２、Ｗ１３及びＷ２３並びに共通ガードリングＧＲ２の相対位置関係及びそれらの各構造は、統合セルＣＬ２のライブラリで定義された通りとなり、一定である。同様に、統合セルＣＬ３によりサージ保護回路を形成する場合、領域Ｒ３ａ、Ｒ３ｂ、Ｒ３ｃ＿１及びＲ３ｃ＿２、配線Ｗ１２、Ｗ１３及びＷ２３並びに共通ガードリングＧＲ３の相対位置関係及びそれらの各構造は、統合セルＣＬ３のライブラリで定義された通りとなり、一定である。
【0059】
このため、改良レイアウト方法によれば、設計ごとの配線インピーダンスのばらつきが抑制され、常に一定のサージ保護特性を保証することが容易となる。設計者の知識、経験又はスキルの差による設計品質のばらつきが抑制され、サージ保護設計の良し悪しに関するばらつきを抑制することができる。
【0060】
また、保護回路１０、２０及び３０へのガードリングを共通化することにより、それらのガードリングを個別に設置する場合と比べて、サージ保護回路（１０、２０及び３０）の実装面積を縮小することができる。
【0061】
半導体チップ１に複数の信号配線Ｗｓが設けられていて良い。この場合、半導体チップ１において信号配線Ｗｓごとにサージ保護回路が設けられる。各サージ保護回路は保護回路１０、２０及び３０を有する。改良レイアウト方法では、半導体チップ１内における各サージ保護回路の構造が統合セルを単位に決定される。
【0062】
説明の具体化のため、図１４を参照し、半導体チップ１に２つの信号配線Ｗｓとして信号配線Ｗｓ１及びＷｓ２が設けられ且つ半導体チップ１に２つの信号パッドＰｓとして信号パッドＰｓ１及びＰｓ２が設けられる場合を考える。この場合、２つの信号端子ＴＭｓとして信号端子ＴＭｓ１及びＴＭｓ２が半導体装置１００に設けられる。半導体装置１００の筐体ＣＳ内において、ワイヤボンディングにより、信号パッドＰｓ１は信号端子ＴＭｓ１に接続され、信号パッドＰｓ２は信号端子ＴＭｓ２に接続される。信号パッドＰｓ１は信号配線Ｗｓ１に接続され、信号パッドＰｓ２は信号配線Ｗｓ２に接続される。
【0063】
内部回路４０は信号配線Ｗｓ１及びＷｓ２に接続される。従って、内部回路４０は信号配線Ｗｓ１を介して信号パッドＰｓ１に接続され、信号配線Ｗｓ２を介して信号パッドＰｓ２に接続される。また図１４では図示を省略するが、内部回路４０は電源配線Ｗａ及びグランド配線Ｗｂに接続される。
【0064】
信号配線Ｗｓ１に対してサージ保護回路６１が接続され、信号配線Ｗｓ２に対してサージ保護回路６２が接続される。サージ保護回路６１は信号配線Ｗｓ１に対する保護回路１０、２０及び３０を有し、サージ保護回路６２は信号配線Ｗｓ２に対する保護回路１０、２０及び３０を有する。サージ保護回路６１は、電源配線Ｗａ、グランド配線Ｗｂ及び信号配線Ｗｓ１の内、２つの配線間に加わり得るサージ電圧から内部回路４０を保護する。サージ保護回路６２は、電源配線Ｗａ、グランド配線Ｗｂ及び信号配線Ｗｓ２の内、２つの配線間に加わり得るサージ電圧から内部回路４０を保護する。図１等を参照して上述した、保護回路１０、２０及び３０と他の配線、他の回路及びパッドとの接続状態を、基本接続状態と称する。
【0065】
信号配線Ｗｓ１に対する保護回路１０、２０及び３０と他の配線、他の回路及びパッドとの接続状態は、基本接続状態と同様である。従って、信号配線Ｗｓ１に対する保護回路１０は信号配線Ｗｓ１及び電源配線Ｗａに接続され、信号配線Ｗｓ１に対する保護回路２０は信号配線Ｗｓ１及びグランド配線Ｗｂに接続され、信号配線Ｗｓ１に対する保護回路３０は電源配線Ｗａ及びグランド配線Ｗｂに接続される。
【0066】
信号配線Ｗｓ２に対する保護回路１０、２０及び３０と他の配線、他の回路及びパッドとの接続状態は、基本接続状態と同様である。従って、信号配線Ｗｓ２に対する保護回路１０は信号配線Ｗｓ２及び電源配線Ｗａに接続され、信号配線Ｗｓ２に対する保護回路２０は信号配線Ｗｓ２及びグランド配線Ｗｂに接続され、信号配線Ｗｓ２に対する保護回路３０は電源配線Ｗａ及びグランド配線Ｗｂに接続される。
【0067】
図１４の構成に対して改良レイアウト方法が適用されるとき、半導体チップ１内において、サージ保護回路６１及び６２の構造が統合セルを単位に決定される。即ち例えば、改良レイアウト方法において、サージ保護回路６１を統合セルＣＬ１により構成することを決定したならばサージ保護回路６１の構造は統合セルＣＬ１の構造そのものとなり、サージ保護回路６２を統合セルＣＬ１により構成することを決定したならばサージ保護回路６２の構造は統合セルＣＬ１の構造そのものとなる。統合セルＣＬ２又はＣＬ３についても同様である。
【0068】
改良レイアウト方法を用いた設計を経て、サージ保護回路６１を含む統合セルとして統合セルＣＬ１、ＣＬ２又はＣＬ３が実際に半導体チップ１内に配置されることにより、半導体チップ１にサージ保護回路６１が一体に設置される。改良レイアウト方法を用いた設計を経て、サージ保護回路６２を含む統合セルとして統合セルＣＬ１、ＣＬ２又はＣＬ３が実際に半導体チップ１内に配置されることにより、半導体チップ１にサージ保護回路６２が一体に設置される。
【0069】
サージ保護回路６１及び６２は互いに同じ構造を有していて良い。サージ保護回路６１及び６２が互いに同じ構造を有する場合、信号配線Ｗｓ１に対する保護回路１０、２０及び３０間の相対位置関係は、信号配線Ｗｓ２に対する保護回路１０、２０及び３０間の相対位置関係と同じである。
【0070】
即ち例えば、サージ保護回路６１が第１の統合セルＣＬ１により構成され且つサージ保護回路６２が第２の統合セルＣＬ１により構成される場合を考える。図１５は、図１４の構成において、サージ保護回路６１及び６２が夫々に統合セルＣＬ１にて構成される様子を模式的に示している。尚、実際には半導体チップ１は多層構造を有しており、半導体チップ１において信号配線Ｗｓ１と第１の統合セルＣＬ１の一部とは層間絶縁膜（不図膜）を介しＺ軸方向に沿って互いに隣接していて良い。信号配線Ｗｓ２と第２の統合セルＣＬ１についても同様である。第１の統合セルＣＬ１の構造と第２の統合セルＣＬ１の構造は同じであるから、第１の統合セルＣＬ１における保護回路１０、２０及び３０間の相対位置関係は、第２の統合セルＣＬ１における保護回路１０、２０及び３０間の相対位置関係と同じである。即ち、信号配線Ｗｓ１に対する保護回路１０、２０及び３０間の相対位置関係は、信号配線Ｗｓ２に対する保護回路１０、２０及び３０間の相対位置関係と同じとなる。
【0071】
信号配線Ｗｓ１及びＷｓ２に対するサージ保護回路が統合セルＣＬ２又はＣＬ３により構成される場合も同様である。半導体チップ１に３以上の信号配線Ｗｓが設けられる場合も同様である。半導体チップ１に複数の信号配線Ｗｓが設けられる場合、当該複数の信号配線Ｗｓの中に、互いに異なる種類の統合セルが割り当てられた２以上の信号配線Ｗｓが混在していても良い。即ち例えば、サージ保護回路６１が統合セルＣＬ１により構成される場合において、サージ保護回路６２は統合セルＣＬ２又はＣＬ３により構成されていても良い。
【0072】
共通ガードリング（ＧＲ１、ＧＲ２又はＧＲ３）は比較的高い不純物領域を有する半導体領域として、半導体チップ１の主面Ｐ１に埋め込まれる。ガードリングの構成方法及び役割は周知であるが、共通ガードリングに関して説明を追加する。図１６に半導体チップ１の縦構造の例を示す。図１６では、半導体チップ１の縦構造の内、統合セルの形成部分のみを抜粋して示している。図１６において紙面の左右方向はＸ軸方向に相当するが、Ｙ軸方向に相当していても良い。半導体チップ１において、Ｐ型の半導体基板６１０上にＮ側半導体領域であるウェル６１２が形成され、ウェル６１２の内部に素子領域６１４が形成される。素子領域６１４は、統合セル（ＣＬ１、ＣＬ２又はＣＬ３）における保護回路１０、２０及び３０が形成される領域である。図１６では素子領域６１４の表層が主面Ｐ１にて露出しているが、当該露出の有無は任意である。ウェル６１２の内部であって且つ素子領域６１４を取り囲む位置にＮ＋の半導体領域６２０が埋め込まれる。半導体領域６２０は半導体チップ１の主面Ｐ１に設けられ、半導体領域６２０の表層は主面Ｐ１から露出して良い。
【0073】
素子領域６１４にて統合セルＣＬ１の保護回路１０、２０及び３０が形成される場合、半導体領域６２０が共通ガードリングＧＲ１に相当する。素子領域６１４にて統合セルＣＬ２の保護回路１０、２０及び３０が形成される場合、半導体領域６２０が共通ガードリングＧＲ２に相当する。素子領域６１４にて統合セルＣＬ３の保護回路１０、２０及び３０が形成される場合、半導体領域６２０が共通ガードリングＧＲ３に相当する。半導体領域６２０は電源パッドＰａ又は電源パッドＰａと同電位を有するパッド又は配線に接続され、故に電源パッドＰａと同電位を有する。従って、システム組み込み状態においてウェル６１２の電位が電源電圧ＶＤＤの電位にて固定される。結果、素子領域６１４で発生したノイズの半導体基板６１０への流入が抑止されるなど、半導体チップ１内の各回路の安定動作が図られる。
【0074】
尚、図１６の縦構造では、素子領域６１４が半導体基板６１０からフローティングする構造が採用されているが、半導体基板６１０上に素子領域６１４を直接形成するようにしても良い。この場合、半導体基板６１０内における、素子領域６１４を取り囲む位置にＰ＋の半導体領域を埋め込み、Ｐ＋の半導体領域を共通ガードリング（ＧＲ１、ＧＲ２又はＧＲ３）として機能させて良い。ここにおけるＰ＋の半導体領域はグランドパッドＰｂ又はグランドパッドＰｂと同電位を有するパッド又は配線に接続され、故にグランドパッドＰｂと同電位を有する。
【0075】
＜＜第２実施例＞＞
第２実施例を説明する。上述したように半導体チップ１に複数の信号配線Ｗｓが設けられていても良い。第２実施例に係る半導体チップ１を、説明の具体化のため、半導体チップ１Ａと称する。図１７に半導体チップ１Ａの概略構成を示す。第２実施例に係る半導体装置１００は半導体チップ１Ａを半導体チップ１として有する。第２実施例及び後述の第３実施例は第１実施例を基礎とする実施例である。第２実施例において特に述べない事項に関しては、矛盾の無い限り、第１実施例の記載が第２実施例にも適用され、この適用の際、第１実施例の記述における半導体チップ１は半導体チップ１Ａに読み替えられる。第２実施例の記載を解釈するにあたり、第１及び第２実施例間で矛盾する事項については第２実施例の記載が優先されて良い（後述の第３実施例についても同様）。
第２実施例を説明する。上述したように半導体チップ１に複数の信号配線Ｗｓが設けられていても良い。第２実施例に係る半導体チップ１を、説明の具体化のため、半導体チップ１Ａと称する。図１７に半導体チップ１Ａの概略構成を示す。第２実施例に係る半導体装置１００は半導体チップ１Ａを半導体チップ１として有する。第２実施例及び後述の第３実施例は第１実施例を基礎とする実施例である。第２実施例において特に述べない事項に関しては、矛盾の無い限り、第１実施例の記載が第２実施例にも適用され、この適用の際、第１実施例の記述における半導体チップ１は半導体チップ１Ａに読み替えられる。第２実施例の記載を解釈するにあたり、第１及び第２実施例間で矛盾する事項については第２実施例の記載が優先されて良い（後述の第３実施例についても同様）。
【0076】
半導体チップ１Ａには、２つの信号配線Ｗｓとして信号配線Ｗｓ１及びＷｓ２が設けられ、且つ、２つの信号パッドＰｓとして信号パッドＰｓ１及びＰｓ２が設けられる。半導体チップ１Ａを含む半導体装置１００の筐体ＣＳ内において、ワイヤボンディングにより、信号パッドＰｓ１、信号パッドＰｓ２、電源パッドＰａ、グランドパッドＰｂは、夫々、信号端子ＴＭｓ１、信号端子ＴＭｓ２、電源端子ＴＭａ、グランド端子ＴＭｂに接続される。信号端子ＴＭｓ１及びＴＭｓ２は半導体装置１００に設けられる２つの信号端子ＴＭｓである。
【0077】
信号パッドＰｓ１は信号配線Ｗｓ１に接続され、信号パッドＰｓ２は信号配線Ｗｓ２に接続される。また既に述べたように電源パッドＰａは電源配線Ｗａに接続され、グランドパッドＰｂはグランド配線Ｗｂに接続される。
【0078】
内部回路４０は信号配線Ｗｓ１及びＷｓ２に接続される。従って、内部回路４０は信号配線Ｗｓ１を介して信号パッドＰｓ１に接続され、信号配線Ｗｓ２を介して信号パッドＰｓ２に接続される。また既に述べたように内部回路４０は電源配線Ｗａ及びグランド配線Ｗｂに接続される。
【0079】
半導体チップ１Ａでは信号配線ごとに保護回路１０及び２０の組が設けられる。信号配線Ｗｓ１に対して設けられた保護回路１０及び２０を保護回路１０＿１及び２０＿１と称し、信号配線Ｗｓ２に対して設けられた保護回路１０及び２０を保護回路１０＿２及び２０＿２と称する。保護回路１０＿１及び１０＿２は夫々に上述の保護回路１０と同じ構成を持つ（例えば図４の保護回路１０と同じ構成を持つ）。保護回路２０＿１及び２０＿２は夫々に上述の保護回路２０と同じ構成を持つ（例えば図４の保護回路２０と同じ構成を持つ）。
【0080】
保護回路１０＿１は電源配線Ｗａ及び信号配線Ｗｓ１に接続される。保護回路２０＿１はグランド配線Ｗｂ及び信号配線Ｗｓ１に接続される。保護回路１０＿２は電源配線Ｗａ及び信号配線Ｗｓ２に接続される。保護回路２０＿２はグランド配線Ｗｂ及び信号配線Ｗｓ２に接続される。
【0081】
半導体チップ１Ａでは信号配線Ｗｓ１及びＷｓ２に対して１つの保護回路３０が設けられる。即ち、１つの保護回路３０が信号配線Ｗｓ１及びＷｓ２に対する保護回路として共用される。半導体チップ１Ａにおける保護回路３０の構成は上述したと通りである、例えば半導体チップ１Ａの保護回路３０は図４の保護回路３０と同じ構成を持つ。保護回路３０は電源配線Ｗａ及びグランド配線Ｗｂに接続される。
【0082】
保護回路１０＿１、２０＿１及び３０は内部回路４０をサージ電圧から保護するための第１のサージ保護回路を構成する。第１のサージ保護回路は、電源配線Ｗａ、グランド配線Ｗｂ及び信号配線Ｗｓ１の内、２つの配線間に加わり得るサージ電圧から内部回路４０を保護する。保護のための動作は図５等を参照して上述した通りである。
【0083】
保護回路１０＿２、２０＿２及び３０は内部回路４０をサージ電圧から保護するための第２のサージ保護回路を構成する。第２のサージ保護回路は、電源配線Ｗａ、グランド配線Ｗｂ及び信号配線Ｗｓ２の内、２つの配線間に加わり得るサージ電圧から内部回路４０を保護する。保護のための動作は図５等を参照して上述した通りである。
【0084】
第２実施例に係る改良レイアウト方法では、保護回路１０＿１、２０＿１、１０＿２、２０＿２及び３０をまとめた統合セルを設定し、統合セルを単位に、半導体チップ１Ａ内における第１及び第２のサージ保護回路の構造を決定する。即ち、改良レイアウト方法において、第１及び第２のサージ保護回路を統合セルＣＬ４により構成することを決定したならば第１及び第２のサージ保護回路の構造は統合セルＣＬ４の構造そのものとなる。
【0085】
図１８にはＸＹ面上における統合セルＣＬ４の構成及び形状が示される。改良レイアウト方法を用いた設計を経て、統合セルＣＬ４が実際に半導体チップ１Ａ内に形成されることで、半導体チップ１Ａに保護回路１０＿１、２０＿１、１０＿２、２０＿２及び３０が一体に設置される。
【0086】
統合セルＣＬ４は領域Ｒ４ａ＿１、Ｒ４ｂ＿１、Ｒ４ａ＿２、Ｒ４ｂ＿２及びＲ４ｃを有する。ＸＹ面上において、領域Ｒ４ａ＿１、Ｒ４ｂ＿１、Ｒ４ａ＿２、Ｒ４ｂ＿２及びＲ４ｃは夫々に概略長方形の外形形状を持つ。領域Ｒ４ａ＿１は保護回路１０＿１（従って保護回路１０＿１内の保護素子１１）が形成される半導体領域である。領域Ｒ４ｂ＿１は保護回路２０＿１（従って保護回路２０＿１内の保護素子２１）が形成される半導体領域である。領域Ｒ４ａ＿２は保護回路１０＿２（従って保護回路１０＿２内の保護素子１１）が形成される半導体領域である。領域Ｒ４ｂ＿２は保護回路２０＿２（従って保護回路２０＿２内の保護素子２１）が形成される半導体領域である。保護セルＲ４ｃは保護回路３０（従って素子３１～３５）が形成される半導体領域である。
【0087】
領域Ｒ４ａ＿１及びＲ４ｂ＿１はＸ軸方向において互いに隣接する。領域Ｒ４ｂ＿１は領域Ｒ４ａ＿１から見てＸ軸の正側に配置されるが、領域Ｒ４ａ＿１及びＲ４ｂ＿１間の配置位置関係を逆にすることもできる。領域Ｒ４ａ＿２及びＲ４ｂ＿２はＸ軸方向において互いに隣接する。領域Ｒ４ｂ＿２は領域Ｒ４ａ＿２から見てＸ軸の正側に配置されるが、領域Ｒ４ａ＿２及びＲ４ｂ＿２間の配置位置関係を逆にすることもできる。領域Ｒ４ａ＿１及びＲ４ａ＿２は互いに同じ大きさ及び形状を持つ。領域Ｒ４ｂ＿１及びＲ４ｂ＿２は互いに同じ大きさ及び形状を持つ。
【0088】
領域Ｒ４ａ＿１及びＲ４ｂ＿１の合成領域を合成領域Ｒａｂ１と称し、領域Ｒ４ａ＿２及びＲ４ｂ＿２の合成領域を合成領域Ｒａｂ２と称する。合成領域Ｒａｂ１は合成領域Ｒａｂ２から見てＹ軸の正側に配置される。合成領域Ｒａｂ１から見てＹ軸の負側に領域Ｒ４ｃが配置され、且つ、合成領域Ｒａｂ２から見てＹ軸の正側に領域Ｒ４ｃが配置される。
【0089】
即ち、合成領域Ｒａｂ１と合成領域Ｒａｂ２と領域Ｒ４ｃとはＹ軸方向に沿って並んで配置され、且つ、合成領域Ｒａｂ１と合成領域Ｒａｂ２との間に領域Ｒ４ｃが配置される。この際、合成領域Ｒａｂ１の中心と合成領域Ｒａｂ２の中心とを結ぶ線分の中点は、領域Ｒ４ｃ内に位置する。合成領域Ｒａｂ１と合成領域Ｒａｂ２のちょうど中間の位置に領域Ｒ４ｃが配置されると良い。即ち、領域Ｒ４ｃ及び合成領域Ｒａｂ１間の距離ｄ１は、領域Ｒ４ｃ及び合成領域Ｒａｂ２間の距離ｄ２と等しいと良い。距離ｄ１は、詳細には、領域Ｒ４ｃ及び合成領域Ｒａｂ１間の最短距離（領域Ｒ４ｃの端部から合成領域ａｂ１の端部に至るまでの距離の内、最小の距離）を指すと解される。距離ｄ２は、詳細には。領域Ｒ４ｃ及び合成領域Ｒａｂ２間の最短距離（領域Ｒ４ｃの端部から合成領域ａｂ２の端部に至るまでの距離の内、最小の距離）を指すと解される。
【0090】
合成領域Ｒａｂ１の構造と合成領域Ｒａｂ２の構造とは互いに面対称の関係を有していて良い。換言すれば、保護回路１０＿１及び２０＿１の組の構造と保護回路１０＿２及び２０＿２の組の構造とは互いに面対称の関係を有していて良い。この際、面対称の対称面はＸ軸及びＺ軸に平行な面であって且つ領域Ｒ３ｃを交差する（詳細には領域Ｒ３ｃの中心を通ると良い）。
【0091】
Ｘ軸方向において、領域Ｒ４ｃの長さは、領域Ｒ４ａ＿１の長さと領域Ｒ４ｂ＿１の長さとの和よりも大きく、領域Ｒ４ａ＿２の長さと領域Ｒ４ｂ＿２の長さとの和よりも大きい。このため、Ｘ軸方向において、合成領域Ｒａｂ１の長さよりも領域Ｒ４ｃの長さの方が大きく、合成領域Ｒａｂ２の長さよりも領域Ｒ４ｃの長さの方が大きい。但し、ここにおける長さの大小関係は様々に変更され得る。
【0092】
図１８からは明らかではないが、統合セルＣＬ４は以下の第１～第６配線を含む。
第１配線は、電源配線Ｗａの内、保護回路１０＿１及び３０間を接続する配線である。第２配線は、電源配線Ｗａの内、保護回路１０＿２及び３０間を接続する配線である。第１配線と第２配線は部分的に重複しうる。
第３配線は、グランド配線Ｗｂの内、保護回路２０＿１及び３０間を接続する配線である。第４配線は、グランド配線Ｗｂの内、保護回路２０＿２及び３０間を接続する配線である。第３配線と第４配線は部分的に重複しうる。
第５配線は保護回路１０＿１及び２０＿１間を接続する配線である。第６配線は保護回路１０＿２及び２０＿２間を接続する配線である。
第１配線は、電源配線Ｗａの内、保護回路１０＿１及び３０間を接続する配線である。第２配線は、電源配線Ｗａの内、保護回路１０＿２及び３０間を接続する配線である。第１配線と第２配線は部分的に重複しうる。
第３配線は、グランド配線Ｗｂの内、保護回路２０＿１及び３０間を接続する配線である。第４配線は、グランド配線Ｗｂの内、保護回路２０＿２及び３０間を接続する配線である。第３配線と第４配線は部分的に重複しうる。
第５配線は保護回路１０＿１及び２０＿１間を接続する配線である。第６配線は保護回路１０＿２及び２０＿２間を接続する配線である。
【0093】
更に統合セルＣＬ４は共通ガードリングＧＲ４を含む。共通ガードリングＧＲ４は、保護回路１０＿１へのガードリング、保護回路２０＿１へのガードリング、保護回路１０＿２へのガードリング、保護回路２０＿２へのガードリング及び保護回路３０へのガードリングを包含する一体のガードリングである。共通ガードリングＧＲ４は、半導体チップ１Ａの主面Ｐ１において、領域Ｒ４ａ＿１、Ｒ４ｂ＿１、Ｒ４ａ＿２、Ｒ４ｂ＿２及びＲ４ｃを一括して取り囲む共通ガードリングである。従って、半導体チップ１Ａの主面Ｐ１において共通ガードリングＧＲ４の外形内に領域Ｒ４ａ＿１、Ｒ４ｂ＿１、Ｒ４ａ＿２、Ｒ４ｂ＿２及びＲ４ｃの各外形が収まる。共通ガードリングＧＲ４は半導体チップ１Ａの主面Ｐ１においてリング形状を持つ半導体領域である。即ち、Ｚ軸の正側からＺ軸に平行に主面Ｐ１を観測した場合（図７参照）、共通ガードリングＧＲ４はリング形状を有する。但し、ここにおけるリング形状は直線を含む形状であって良く、領域Ｒ４ａ＿１、Ｒ４ｂ＿１、Ｒ４ａ＿２、Ｒ４ｂ＿２及びＲ４ｃの合成領域の主面Ｐ１への投影図形を取り囲む形状であれば任意である。共通ガードリングＧＲ４は半導体チップ１Ａの主面Ｐ１に形成され、共通ガードリングＧＲ４の少なくとも一部は主面Ｐ１から露出する。
【0094】
改良レイアウト方法において、内部回路４０に対するサージ保護回路の構造を決定する際、改良レイアウトプログラムにて統合セルＣＬ４の構造が定義されたライブラリが用意される。信号配線Ｗｓ＿１、Ｗｓ＿２に対して統合セルＣＬ４を割り当てる指示（換言すれば保護回路１０＿１、１０＿２、２０＿１、２０＿２及び３０を統合セルＣＬ４にて構成する指示）を設計者としての操作者が上記コンピュータ装置に与えるだけで、改良レイアウトプログラムにより、半導体チップ１Ａ内における保護回路１０＿１、１０＿２、２０＿１、２０＿２及び３０の構造が一括して決定される。
【0095】
統合セルＣＬ４によりサージ保護回路を形成する場合、保護回路１０＿１、２０＿１、１０＿２、２０＿２及び３０、第１～第６配線並びに共通ガードリングＧＲ４の相対位置関係及びそれらの各構造は、統合セルＣＬ４のライブラリで定義された通りとなり、一定である。また第１実施例と同様にガードリングの共通化が図られる。故に第１実施例で述べたものと同様の作用及び効果が得られる。また信号配線Ｗｓ１及びＷｓ２に対して保護回路３０が共用されるため、回路実装面積の縮小に繋がる。
【0096】
加えて、統合セルＣＬ４によれば、サージ電流に対する配線インピーダンスを信号配線Ｗｓ１及びＷｓ２の双方に対してバランス良く低減することができる。これについて、図１９を参照して説明する。図１９は、図１８に示す統合セルＣＬ４に対して信号配線Ｗｓ１及びＷｓ２を重ね合わせて示した図である。半導体チップ１Ａは多層構造を有する。半導体チップ１Ａにおいて、信号配線Ｗｓ１及びＷｓ２と統合セルＣＬ４の一部とは層間絶縁膜（不図膜）を介しＺ軸方向に沿って互いに隣接していて良い。ここでは、信号配線Ｗｓ１及びＷｓ２は共にＸ軸方向に伸びる配線であるものとし、信号配線Ｗｓ１及びＷｓ２はＹ軸方向において互いに離間する。
【0097】
今、信号配線Ｗｓ１及びＷｓ２並びに領域Ｒ４ａ＿１、Ｒ４ｂ＿１、Ｒ４ａ＿２、Ｒ４ｂ＿２及びＲ４ｃの各形状を、ＸＹ面に平行な仮想投影面に投影することを想定する。そうすると、仮想投影面において、信号配線Ｗｓ１は領域Ｒ４ａ＿１及びＲ４ｂ＿１と重なり合う位置に配置され、信号配線Ｗｓ２は領域Ｒ４ａ＿２及びＲ４ｂ＿２と重なり合う位置に配置され、信号配線Ｗｓ１と信号配線Ｗｓ２との間に領域Ｒ４ｃが位置する。この際、信号配線Ｗｓ１及び領域Ｒ４ｃ間の距離（最短距離）と信号配線Ｗｓ２及び領域Ｒ４ｃ間の距離（最短距離）とが等しいと良い。そうすると、信号配線Ｗｓ１に対する第１のサージ保護回路の構造と、信号配線Ｗｓ２に対する第２のサージ保護回路の構造とは、互いに等しくなり、均等な保護特性が得られる。
【0098】
半導体チップ１Ａに信号配線Ｗｓ１及びＷｓ２の組が複数設けられていて良い。この場合には、信号配線Ｗｓ１及びＷｓ２の組ごとに統合セルＣＬ４を割り当てることができる。
【0099】
＜＜第３実施例＞＞
第３実施例を説明する。
第３実施例を説明する。
【0100】
第１又は第２実施例において、信号配線Ｗｓ１及びＷｓ２は任意の２つの信号を伝搬するための信号配線であって良い。例えば、信号配線Ｗｓ１及びＷｓ２はＵＳＢ（Universal Serial Bus）における第１信号及び第２信号を伝搬するための信号配線であって良い。或いは例えば、信号配線Ｗｓ１及びＷｓ２はＬＶＤＳ（Low voltage differential signaling）における第１信号及び第２信号を伝搬するための信号配線であって良い。
【0101】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0102】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0103】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0104】
本開示の一側面に係る半導体装置は（図１７～図１９参照）、半導体チップ（１Ａ）を有する半導体装置（１００）であって、前記半導体チップにおいて、互いに異なる電位を有するよう構成された第１電源配線（Ｗａ）及び第２電源配線（Ｗｂ）と、信号を伝搬するよう構成された信号配線（Ｗｓ）と、前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路（４０）と、前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路（１０）と、前記第２電源配線及び前記信号配線に接続される第２保護回路（２０）と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路（３０）と、を有し、前記信号配線は第１信号配線及び第２信号配線（Ｗｓ１及びＷｓ２）を含み、前記サージ保護回路は、前記第１信号配線に対する前記第１保護回路及び前記第２保護回路の組（１０＿１及び２０＿１）と、前記第２信号配線に対する前記第１保護回路及び前記第２保護回路の組（１０＿２及び２０＿２）と、を個別に有し、且つ、前記第１信号配線及び前記第２信号配線に対して共通の前記第３保護回路を有し、前記第１信号配線に対する前記第１保護回路及び前記第２保護回路が形成される第１領域（Ｒａｂ１）と、前記第２信号配線に対する前記第１保護回路及び前記第２保護回路が形成される第２領域（Ｒａｂ２）と、の間に、前記共通の前記第３保護回路を形成される第３領域（Ｒ４ｃ）を配置した構成（第１の構成）である。
【0105】
これにより、第１及び第２信号配線に対して均質な保護特性を得ることが可能となる。また第１及び第２信号配線に対して第３保護回路が共用されるため、回路実装面積の縮小に繋がる。
【0106】
上記第１の構成に係る半導体装置において、前記第１領域の中心と前記第２領域の中心とを結ぶ線分の中点は、前記第３領域内に位置する構成（第２の構成）であっても良い。
【0107】
上記第２の構成に係る半導体装置において、前記第３領域と前記第１領域との距離（ｄ１）は、前記第３領域と前記第２領域との距離（ｄ２）と等しい構成（第３の構成）であっても良い。
【0108】
上記第１～第３の構成の何れかに係る半導体装置において、前記第１信号配線に対する前記第１保護回路及び前記第２保護回路へのガードリングと、前記第２信号配線に対する前記第１保護回路及び前記第２保護回路へのガードリングと、前記共通の前記第３保護回路へのガードリングと、を包含する一体の共通ガードリング（ＧＲ４）を備える構成（第４の構成）であっても良い。
【0109】
ガードリングの共通化によりサージ保護回路の実装面積を縮小することができる。
【0110】
上記第４の構成に係る半導体装置において、前記共通ガードリングは、前記半導体チップの主面において、前記第１領域、前記第２領域及び前記第３領域を一括して取り囲むガードリングである構成（第５の構成）であっても良い。
【0111】
本開示の他の一側面に係る方法は（例えば図１、図１０～図１２参照）、半導体チップ（１、Ａ）を有する半導体装置（１００）のレイアウト方法であって、前記半導体チップにおいて、互いに異なる電位を有するよう構成された第１電源配線（Ｗａ）及び第２電源配線（Ｗｂ）と、信号を伝搬するよう構成された信号配線（Ｗｓ）と、前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路（４０）と、前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路（１０）と、前記第２電源配線及び前記信号配線に接続される第２保護回路（２０）と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路（３０）と、を有し、当該レイアウト方法において、前記第１保護回路、前記第２保護回路及び前記第３保護回路をまとめた統合セル（例えばＣＬ１）を設定し、前記統合セルを単位に、前記半導体チップ内における前記サージ保護回路の構造を決定する構成（第６の構成）である。
【0112】
これにより、設計ごとの配線インピーダンスのばらつきが抑制され、常に一定のサージ保護特性を保証することが容易となる。設計者の知識、経験又はスキルの差による設計品質のばらつきが抑制され、サージ保護設計の良し悪しに関するばらつきを抑制することができる。
【0113】
上記第６の構成に係る半導体装置のレイアウト方法において、前記半導体チップに前記信号配線が複数備えられる場合、前記信号配線ごとに前記サージ保護回路が前記半導体チップ内に配置され、前記半導体チップ内における各サージ保護回路の構造を、前記統合セルを単位に決定する構成（第７の構成）であっても良い。
【0114】
本開示の更に他の一側面に係る半導体装置は（例えば図１、図１０～図１２参照）、半導体チップ（１、１Ａ）を有する半導体装置（１００）であって、前記半導体チップにおいて、互いに異なる電位を有するよう構成された第１電源配線（Ｗａ）及び第２電源配線（Ｗｂ）と、信号を伝搬するよう構成された信号配線（Ｗｓ）と、前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路（４０）と、前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路（１０）と、前記第２電源配線及び前記信号配線に接続される第２保護回路（２０）と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路（３０）と、を有し、前記半導体チップにおいて、前記第１保護回路へのガードリングと、前記第２保護回路へのガードリングと、前記第３保護回路へのガードリングと、を包含する一体の共通ガードリング（例えばＧＲ１）を設けた構成（第８の構成）である。
【0115】
ガードリングの共通化によりサージ保護回路の実装面積を縮小することができる。
【0116】
上記第８の構成に係る半導体装置において、前記共通ガードリング（例えばＧＲ１）は、前記半導体チップの主面において、前記第１保護回路が形成される第１領域（例えばＲ１ａ）と、前記第２保護回路が形成される第２領域（例えばＲ１ｂ）と、前記第３保護回路が形成される第３領域（例えばＲ１ｃ）と、を一括して取り囲むガードリングである構成（第９の構成）であっても良い。
【0117】
本開示の更に他の一側面に係る半導体装置は（例えば図１、図１０～図１５参照）、半導体チップを有する半導体装置であって、前記半導体チップにおいて、互いに異なる電位を有するよう構成された第１電源配線（Ｗａ）及び第２電源配線（Ｗｂ）と、信号を伝搬するよう構成された信号配線（Ｗｓ）と、前記第１電源配線、前記第２電源配線及び前記信号配線に接続される被保護回路（４０）と、前記第１電源配線、前記第２電源配線及び前記信号配線の内、２つの配線間に加わるサージ電圧から、前記被保護回路を保護するよう構成されたサージ保護回路と、が形成され、前記サージ保護回路は、前記第１電源配線及び前記信号配線に接続される第１保護回路（１０）と、前記第２電源配線及び前記信号配線に接続される第２保護回路（２０）と、前記第１電源配線及び前記第２電源配線に接続される第３保護回路（３０）と、を有し、前記信号配線は複数設けられ、前記信号配線ごとに前記サージ保護回路が設けられ、複数の信号配線（Ｗｓ１、Ｗｓ２）に対する複数のサージ保護回路（６１、６２）は互いに同じ構造を有し、前記第１保護回路、前記第２保護回路及び前記第３保護回路間の相対位置関係は、前記複数のサージ保護回路間で互いに同じである構成（第１０の構成）である。
【0118】
これにより、複数の信号配線に対して均質な保護特性を得ることが可能となる。
【符号の説明】
【0119】
１、１Ａ 半導体チップ
１０、２０、３０ 保護回路
１０＿１、１０＿２、２０＿１、２０＿２、３０＿１、３０＿２ 保護回路
１１、２１ 保護ダイオード
３１ 抵抗
３２ コンデンサ
３３～３５ トランジスタ
４０ 内部回路
６１、６２ サージ保護回路
Ｐａ、電源パッド
Ｐｂ グランドパッド
Ｐｓ、Ｐｓ１、Ｐｓ２ 信号パッド
Ｗａ 電源配線
Ｗｂ グランド配線
Ｗｓ、Ｗｓ１、Ｗｓ２ 信号配線
Ｗ１２、Ｗ１３、Ｗ２３ 配線
ＴＭａ、電源端子
ＴＭｂ グランド端子
ＴＭｓ、ＴＭｓ１、ＴＭｓ２ 信号端子
ＶＳ 電圧源
ＶＤＤ 電源電圧
Ｚａ、Ｚｂ 配線インピーダンス
Ｐ１、Ｐ２ 主面
ＣＳ 筐体
１００ 半導体装置
ＣＬａ、ＣＬｂ、ＣＬｃ 保護セル
ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４ 統合セル
ＧＲ１、ＧＲ２、ＧＲ３、ＧＲ４ 共通ガードリング
Ｒ１ａ～Ｒ１ｃ、Ｒ２ａ～Ｒ２ｃ、Ｒ３ａ、Ｒ３ｂ、Ｒ３ｃ＿１、Ｒ３ｃ＿２ 領域
Ｒ４ａ＿１、Ｒ４ｂ＿１、Ｒ４ａ＿２、Ｒ４ｂ＿２、Ｒ４ｃ 領域
Ｒａｂ１、Ｒａｂ２ 合成領域
ｄ１、ｄ２ 距離
６１０ 半導体基板
６１２ ウェル
６１４ 素子領域
６２０ 半導体領域
１０、２０、３０ 保護回路
１０＿１、１０＿２、２０＿１、２０＿２、３０＿１、３０＿２ 保護回路
１１、２１ 保護ダイオード
３１ 抵抗
３２ コンデンサ
３３～３５ トランジスタ
４０ 内部回路
６１、６２ サージ保護回路
Ｐａ、電源パッド
Ｐｂ グランドパッド
Ｐｓ、Ｐｓ１、Ｐｓ２ 信号パッド
Ｗａ 電源配線
Ｗｂ グランド配線
Ｗｓ、Ｗｓ１、Ｗｓ２ 信号配線
Ｗ１２、Ｗ１３、Ｗ２３ 配線
ＴＭａ、電源端子
ＴＭｂ グランド端子
ＴＭｓ、ＴＭｓ１、ＴＭｓ２ 信号端子
ＶＳ 電圧源
ＶＤＤ 電源電圧
Ｚａ、Ｚｂ 配線インピーダンス
Ｐ１、Ｐ２ 主面
ＣＳ 筐体
１００ 半導体装置
ＣＬａ、ＣＬｂ、ＣＬｃ 保護セル
ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４ 統合セル
ＧＲ１、ＧＲ２、ＧＲ３、ＧＲ４ 共通ガードリング
Ｒ１ａ～Ｒ１ｃ、Ｒ２ａ～Ｒ２ｃ、Ｒ３ａ、Ｒ３ｂ、Ｒ３ｃ＿１、Ｒ３ｃ＿２ 領域
Ｒ４ａ＿１、Ｒ４ｂ＿１、Ｒ４ａ＿２、Ｒ４ｂ＿２、Ｒ４ｃ 領域
Ｒａｂ１、Ｒａｂ２ 合成領域
ｄ１、ｄ２ 距離
６１０ 半導体基板
６１２ ウェル
６１４ 素子領域
６２０ 半導体領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】