特開 2024-141570 半導体装置、半導体モジュール、及びシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024141570

(43)【公開日】2024-10-10

(54)【発明の名称】半導体装置、半導体モジュール、及びシステム

(51)【国際特許分類】

   H01L 23/34 20060101AFI20241003BHJP

   H01L 25/04 20230101ALI20241003BHJP

   H01L 21/822 20060101ALI20241003BHJP

【ＦＩ】

H01L23/34 A

H01L25/04 Z

H01L27/04 H

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023053300

(22)【出願日】2023-03-29

(71)【出願人】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】100105887

【弁理士】

【氏名又は名称】来山 幹雄

(74)【代理人】

【識別番号】100145023

【弁理士】

【氏名又は名称】川本 学

(72)【発明者】

【氏名】佐々木 健次

(72)【発明者】

【氏名】後藤 聡

(72)【発明者】

【氏名】青池 将之

【テーマコード（参考）】

5F038

5F136

【Ｆターム（参考）】

5F038BH16

5F038EZ01

5F038EZ02

5F038EZ07

5F038EZ20

5F136BB13

5F136DA17

5F136EA13

(57)【要約】      （修正有）

【課題】高周波増幅回路のトランジスタからの放熱性を向上させる半導体装置等を提供する。
【解決手段】半導体装置６０において、複合基板６５は、第１部材１０及び第１部材の第１面１０Ａに設けられた第２部材２０を含み、第１導体突起５１及び第２導体突起５２が、複合基板から第１面の向く方向に突出する。第１部材は第１半導体基板１１を含み、第２部材は、第１半導体基板より熱伝導率が低い第２半導体基板２１を含む。第２部材には、複数の第１トランジスタ３１を含む高周波増幅回路が設けられている。第１導体突起は、複数の第１トランジスタと電気的に接続され、第１面を平面視したとき、複数の第１トランジスタと少なくとも部分的に重なりを持つ。複合基板は、第２導体突起から第１半導体基板又は第２半導体基板まで達する接続部分２３を含む。第２導体突起は、第１導体突起から第１面の面内方向に５５μｍ以上離れて配置されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１部材及び前記第１部材の１つの面である第１面に設けられた第２部材を含む複合基板と、
前記第２部材から前記第１面の向く方向に突出する第１導体突起と、
前記複合基板から前記第１面の向く方向に突出する第２導体突起と
を備え、
前記第１部材は第１半導体基板を含み、
前記第２部材は、前記第１半導体基板より熱伝導率が低い第２半導体基板を含み、
前記第２部材に、複数の第１トランジスタを含む高周波増幅回路が設けられており、
前記第１導体突起は、前記複数の第１トランジスタと電気的に接続され、前記第１面を平面視したとき、前記複数の第１トランジスタと少なくとも部分的に重なりを持ち、
前記複合基板は、前記第２導体突起から前記第１半導体基板または前記第２半導体基板まで達する接続部分を含み、
前記接続部分は、前記第１面を平面視したとき、前記第２導体突起と少なくとも部分的に重なる領域において前記第２導体突起から前記第１半導体基板または前記第２半導体基板まで達し、半導体材料、導電材料、または半導体材料と導電材料との積層で構成されており、
前記第２導体突起は、前記第１導体突起から前記第１面の面内方向に５５μｍ以上離れて配置されている半導体装置。

【請求項2】

前記複数の第１トランジスタは、１本の仮想直線に沿って配置されており、前記第２導体突起は、前記第１導体突起から、前記仮想直線に直交する方向に５５μｍ以上離れて配置されている請求項１に記載の半導体装置。

【請求項3】

前記第２導体突起は、前記仮想直線に平行な方向に関して、前記複数の第１トランジスタが分布する範囲内に配置されている請求項２に記載の半導体装置。

【請求項4】

前記複数の第１トランジスタは複数のブロックのいずれかに属し、複数のブロックのそれぞれに属する前記複数の第１トランジスタは、１本の仮想直線に沿って配置されており、
前記第１導体突起は、前記複数のブロックに対して１つずつ配置されている請求項１に記載の半導体装置。

【請求項5】

前記第２導体突起は、前記接続部分、前記第１半導体基板、及び前記第２半導体基板を介して前記複数の第１トランジスタに熱的に結合している請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項6】

前記第２部材に、さらにドライブ段増幅回路が設けられており、前記ドライブ段増幅回路から出力された高周波信号が前記高周波増幅回路に入力され、
前記ドライブ段増幅回路は、１つまたは相互に並列接続された複数の第２トランジスタを含み、
前記第２部材から、前記第１面の向く方向に突出する第３導体突起をさらに備え、
前記第３導体突起は、前記第２トランジスタと電気的に接続され、前記第１面を平面視したとき、前記第２トランジスタと少なくとも部分的に重なりを持ち、
前記第２導体突起は、前記第３導体突起から前記第１面の面内方向に５５μｍ以上離れて配置されている請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項7】

請求項１乃至４のいずれか１項に記載の半導体装置と、
前記半導体装置が搭載されたモジュール基板と
を備え、
前記モジュール基板は、
内層に配置されたグランド導体と、
表面に配置された複数のグランド用ランドと
を含み、
前記第１導体突起及び前記第２導体突起は、それぞれ前記グランド用ランドに接続されている半導体モジュール。

【請求項8】

請求項７に記載の半導体モジュールと、
前記半導体モジュールが搭載されたシステム基板と
を備え、
前記モジュール基板は、
前記グランド用ランドが配置された面とは反対側の面に配置された裏面グランド導体と、
前記グランド用ランドと前記裏面グランド導体とを電気的に接続する複数のビアと
を有し、
前記システム基板は、表面に配置されたシステムグランド導体を有し、
前記半導体モジュールは、前記裏面グランド導体が前記システムグランド導体に電気的に接続されることにより、前記システム基板に実装されているシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、半導体モジュール、及びシステムに関する。

【背景技術】

【0002】

高放熱性、高出力、高集積化に適した半導体装置として、回路素子が形成された第２基材と、第２基材より熱伝導率が高い第１基材とを含む半導体装置が公知である（特許文献１）。第２基材は第１基材に接合されている。回路素子に接続される電極または回路素子に接して電気的に接続された導体ピラーバンプ（導体突起）が設けられている。この導体ピラーバンプが回路素子からの放熱経路として機能する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－００２６４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

高周波増幅回路のトランジスタは、熱暴走しない範囲で使用する必要がある。トランジスタからの放熱性が十分でない場合、高周波増幅回路の出力電力が制限を受ける。高周波増幅回路の出力電力を高めるために、トランジスタからの放熱性の向上が望まれる。本発明の目的は、高周波増幅回路のトランジスタからの放熱性を向上させることが可能な半導体装置を提供することである。本発明の他の目的は、この半導体装置を搭載した半導体モジュール及びシステムを提供することである。

【課題を解決するための手段】

【0005】

本発明の一観点によると、
第１部材及び前記第１部材の１つの面である第１面に設けられた第２部材を含む複合基板と、
前記第２部材から前記第１面の向く方向に突出する第１導体突起と、
前記複合基板から前記第１面の向く方向に突出する第２導体突起と
を備え、
前記第１部材は第１半導体基板を含み、
前記第２部材は、前記第１半導体基板より熱伝導率が低い第２半導体基板を含み、
前記第２部材に、複数の第１トランジスタを含む高周波増幅回路が設けられており、
前記第１導体突起は、前記複数の第１トランジスタと電気的に接続され、前記第１面を平面視したとき、前記複数の第１トランジスタと少なくとも部分的に重なりを持ち、
前記複合基板は、前記第２導体突起から前記第１半導体基板または前記第２半導体基板まで達する接続部分を含み、
前記接続部分は、前記第１面を平面視したとき、前記第２導体突起と少なくとも部分的に重なる領域において前記第２導体突起から前記第１半導体基板または前記第２半導体基板まで達し、半導体材料、導電材料、または半導体材料と導電材料との積層で構成されており、
前記第２導体突起は、前記第１導体突起から前記第１面の面内方向に５５μｍ以上離れて配置されている半導体装置が提供される。

【0006】

本発明の他の観点によると、
前記半導体装置と、
前記半導体装置が搭載されたモジュール基板と
を備え、
前記モジュール基板は、
内層に配置されたグランド導体と、
表面に配置された複数のグランド用ランドと
を含み、
前記第１導体突起及び前記第２導体突起は、それぞれ前記グランド用ランドに接続されている半導体モジュールが提供される。

【0007】

本発明のさらに他の観点によると、
前記半導体モジュールと、
前記半導体モジュールが搭載されたシステム基板と
を備え、
前記モジュール基板は、
前記グランド用ランドが配置された面とは反対側の面に配置された裏面グランド導体と、
前記グランド用ランドと前記裏面グランド導体とを電気的に接続する複数のビアと
を有し、
前記システム基板は、表面に配置されたシステムグランド導体を有し、
前記半導体モジュールは、前記裏面グランド導体が前記システムグランド導体に電気的に接続されることにより、前記システム基板に実装されているシステムが提供される。

【発明の効果】

【0008】

第１トランジスタで発生した熱が、第１導体突起及び第２導体突起を経由して、モジュール基板に伝導する。第１導体突起から第１面の面内方向に５５μｍ以上離れて第２導体突起を配置すると、第１トランジスタから第１導体突起及び第２導体突起を放熱経路とする放熱性が向上する。

【図面の簡単な説明】

【0009】

【図1】図１は、第１実施例による半導体装置の概略断面図である。

【図2】図２は、第１実施例による半導体装置の第１導体突起、第２導体突起、及び第１トランジスタの平面視における位置関係を示す図である。

【図3】図３Ａは、１つのブロックに含まれる複数の第１トランジスタ、及び第１トランジスタに接続された配線や受動素子の平面視における位置関係を示す図であり、図３Ｂは、１つの第１トランジスタ及びそれに接続された受動素子の等価回路図である。

【図4】図４Ａは、１つの第１トランジスタの概略平面図であり、図４Ｂは、図４Ａの一点鎖線４Ｂ－４Ｂにおける断面図である。

【図5】図５Ａは、第２導体突起及び第２導体突起に接続されている複数の構成要素の平面視における位置関係を示す図であり、図５Ｂは、図５Ａの一点鎖線５Ｂ－５Ｂにおける断面図である。

【図6】図６Ａ及び図６Ｂは、それぞれ半導体装置を含む半導体モジュールの平面図及び断面図である。

【図7】図７は、中心間距離Ｄｙがゼロのときの熱抵抗を基準としたときの熱抵抗の変化率のシミュレーション結果を示すグラフである。

【図8】図８Ａ、図８Ｂ、及び図８Ｃは、発熱箇所からの放熱経路を説明するための半導体装置、モジュール基板、及びシステム基板を含む評価モデルの概略断面図である。

【図9】図９は、第１実施例による半導体装置の第１導体突起及び出力用導体突起を含む一部分の断面図である。

【図10】図１０Ａ及び図１０Ｂは、第１実施例の変形例による半導体装置の第２導体突起、接続部分、第２半導体基板、及び第１部材の断面図である。

【図11】図１１は、第１実施例の他の変形例による半導体装置及びモジュール基板の一部分の断面図である。

【図12】図１２Ａは、第２実施例によるシステムの複数の構成要素の平面視における位置関係を示す図であり、図１２Ｂは、第２実施例によるシステムの概略断面図である。

【図13】図１３は、第２実施例によるシステムにおいて、中心間距離Ｄｙがゼロのときの熱抵抗を基準としたときの熱抵抗の変化率のシミュレーション結果を示すグラフである。

【図14】図１４Ａから図１４Ｆまでの図面は、第３実施例による半導体装置の複数の第１トランジスタ及び２つの第１導体突起の平面視における位置関係を示す図である。

【図15】図１５は、第３実施例による半導体装置において、中心間距離Ｄｙがゼロのときの熱抵抗を基準としたときの熱抵抗の変化率のシミュレーション結果を示すグラフである。

【図16】図１６は、第４実施例による半導体装置の第１導体突起と、第２導体突起が配置される位置との平面視における位置関係を示す図である。

【図17】図１７は、第４実施例による半導体装置において、中心間距離Ｄｙがゼロのときの熱抵抗を基準としたときの熱抵抗の変化率のシミュレーション結果を示すグラフである。

【図18】図１８は、第５実施例による半導体装置の機能を示すブロック図である。

【図19】図１９は、パワー段増幅回路の複数の第１トランジスタ、ドライブ段増幅回路の複数の第２トランジスタ、第１導体突起、第２導体突起、及び第３導体突起の平面視における位置関係を示す図である。

【図20】図２０は、第６実施例による半導体装置の複数の第１トランジスタ、複数の第１導体突起、及び第２導体突起の平面視における位置関係を示す図である。

【図21】図２１は、第７実施例による半導体装置の概略断面図である。

【図22】図２２Ａ及び図２２Ｂは、放熱用としての利用に適さない導体突起の断面図である。

【発明を実施するための形態】

【0010】

［第１実施例］
図１から図９までの図面を参照して、第１実施例による半導体装置について説明する。
図１は、第１実施例による半導体装置の概略断面図である。本明細書において「断面図」は、部材や装置の特定の断面を表す図面を意味しているわけではなく、種々の断面の特徴的な構造を示す図面を意味する。

【0011】

第１実施例による半導体装置６０は、複合基板６５、第１導体突起５１、及び第２導体突起５２を含む。複合基板６５は、第１部材１０、及び第１部材１０の第１面１０Ａに設けられた第２部材２０を含む。第２部材２０は、例えば第１部材１０の上に第２部材２０を接合することにより、第１部材１０に設けられる。第１部材１０と第２部材２０との接合は、例えば、ファンデルワールス結合または水素結合により接合される。その他に、静電気力、共有結合、共晶合金結合等によって両者を接合してもよい。第１面１０ＡにＡｕ膜を形成し、第２部材２０をＡｕ膜に密着させて加圧することにより、両者を接合してもよい。

【0012】

第１導体突起５１及び第２導体突起５２は、複合基板６５から、第１面１０Ａの向く方向と同一方向に突出している。より具体的には、第１導体突起５１及び第２導体突起５２は、第２部材２０から、第１面１０Ａの向く方向と同一方向に突出している。言い換えると、第２部材２０は、第１導体突起５１及び第２導体突起５２と、複合基板６５の第１部材１０とによって挟まれており、第１導体突起５１及び第２導体突起５２は、第２部材２０から見て第１部材１０の側とは反対側に突出している。第１導体突起５１及び第２導体突起５２として、例えばＣｕピラーバンプ等が用いられる。以下、半導体装置の種々の構成要素の、第１面１０Ａと同一方向を向く面を「上面」ということとする。

【0013】

第１部材１０は、第１半導体基板１１を含む。第２部材２０は、第２半導体基板２１を含む。第２半導体基板２１は第１半導体基板１１より薄い。第２半導体基板２１の熱伝導率は、第１半導体基板１１の熱伝導率より低い。また、第２半導体基板２１の半導体材料の電子移動度は、第１半導体基板１１の半導体材料の電子移動度より高い。第１半導体基板１１には、例えばＳｉ等の単体半導体が用いられる。第２半導体基板２１には、例えばＧａＡｓ等の化合物半導体が用いられる。第２半導体基板２１は、電気的に半絶縁性である。

【0014】

第２部材２０は、さらに、第２半導体基板２１の上面に配置された複数の第１トランジスタ３１、第１トランジスタ３１のエミッタに接続されたエミッタ配線３４Ｅ、及び接続部分２３を含む。第２部材２０は、第２半導体基板２１の上面に複数の第１トランジスタ３１等を形成した後、第１部材１０に接合する前に、第２半導体基板２１を裏面から研磨または研削して薄層化することにより作製される。第２半導体基板２１は、それ自体で一定の形状を維持することができない程度の薄さであり、第１部材１０に接合されることによって、その形状が一定に維持される。第１面１０Ａを平面視したとき（以下、単に「平面視において」という場合がある。）、第２部材２０は第１部材１０より小さく、第１部材１０に包含される。

【0015】

複数の第１トランジスタ３１は、例えばヘテロ接合型バイポーラトランジスタであり、相互に並列接続されて高周波増幅回路を構成する。第１導体突起５１は、第１トランジスタ３１に電気的に接続されている。より具体的には、第１導体突起５１は第１トランジスタ３１のエミッタに電気的に接続されている。また、平面視において、第１導体突起５１は、複数の第１トランジスタ３１と少なくとも部分的に重なりを持つ。

【0016】

第２導体突起５２は、接続部分２３の上面に接触しており、接続部分２３は第２半導体基板２１の上面に接触している。すなわち、接続部分２３は、第２導体突起５２から第２半導体基板２１まで達する。接続部分２３は、平面視において第２導体突起５２と少なくとも部分的に重なる位置に配置されており、半導体材料、導電材料、または半導体材料と導電材料との積層で構成されている。すなわち、平面視において第２導体突起５２の外周線で囲まれた領域内に、第１半導体基板１１から第２導体突起５２まで達し、絶縁材料を含まず、半導体材料のみ、導電材料のみ、または半導体材料と導電材料のみで構成された伝熱経路が形成される。

【0017】

なお、接続部分２３は、伝熱経路を構成する箇所以外の箇所に絶縁材料を含んでいてもよい。例えば、接続部分２３を、伝熱経路となる複数のビア導体の集合体であるワッフル状ビア導体で構成してもよい。ビア導体の各々は、半導体部材、導電部材、または半導体材料と導電材料との積層部材で構成される。この場合、接続部分２３は、複数のビア導体に加えて、複数のビア導体を相互に絶縁する絶縁部材を含む。しかしながら、この場合においても、主として伝熱経路となるのは複数のビア導体であり、絶縁部材は実質的に伝熱経路として機能しない。したがって、接続部分２３がワッフル状ビアで構成される場合においても、絶縁材料を含まず、半導体材料のみ、導電材料のみ、または半導体材料と導電材料のみで構成された伝熱経路が形成されるといえる。

【0018】

図２は、第１導体突起５１、第２導体突起５２、及び第１トランジスタ３１の平面視における位置関係を示す図である。図２では、第１トランジスタ３１を、後述するコレクタメサ３１ＢＣの平面視における形状で表している。第１部材１０の第１面１０Ａ（図１）に平行な平面をｘｙ面とするｘｙ直交座標系を定義する。２６個の第１トランジスタ３１（コレクタメサ３１ＢＣ）が、ｘ軸に平行な仮想直線２５に沿って配置されている。２６個の第１トランジスタ３１は、それぞれ１３個の第１トランジスタ３１で構成される２つのブロックに区分されている。２つのブロックのそれぞれに属する複数の第１トランジスタ３１は、等間隔に配置されている。一方のブロックの複数の第１トランジスタ３１と他方のブロックの複数の第１トランジスタ３１との間の最短距離は、ブロック内の複数の第１トランジスタ３１の配列ピッチより長い。

【0019】

第１導体突起５１は、第１トランジスタ３１のブロックごとに１つずつ配置されている。第１導体突起５１のそれぞれは、対応するブロックの複数の第１トランジスタ３１に電気的に接続されている。第１導体突起５１のそれぞれは、平面視において、ｘ方向に長い形状を有しており、接続先の複数の第１トランジスタ３１を包含している。

【0020】

第２導体突起５２は、第１導体突起５１からｙ軸方向にずれた位置に配置されており、ｘ方向に関しては、２つの第１導体突起５１の間に配置されている。例えば、２つの第１導体突起５１の平面視における幾何中心Ｃ１と、第２導体突起５２の平面視における幾何中心とのｘ方向の位置は一致する。第１導体突起５１と第２導体突起５２との中心間のｙ方向の距離をＤｙと標記し、第１導体突起５１と第２導体突起５２とのｙ方向の間隔をＧｐと標記する。

【0021】

図３Ａは、１つのブロックに含まれる複数の第１トランジスタ３１、及び第１トランジスタ３１に接続された配線や受動素子の平面視における位置関係を示す図である。図３Ｂは、１つの第１トランジスタ３１及びそれに接続された受動素子の等価回路図である。

【0022】

図３Ｂに示すように、第１トランジスタ３１のコレクタが電源電圧Ｖｃｃに接続され、エミッタが接地されている。高周波信号が、入力キャパシタＣを介して第１トランジスタ３１のベースに入力される。ベースバイアスが、ベースバラスト抵抗素子Ｒを介して第１トランジスタ３１のベースに印加される。

【0023】

図３Ａに示すように、ｘ方向に１３個の第１トランジスタ３１が配列している。図３Ａにおいて、１層目の配線層に含まれる配線に右下がりのハッチングを付している。

【0024】

第１トランジスタ３１のそれぞれに包含されるように、１層目のエミッタ配線３３Ｅが配置されている。エミッタ配線３３Ｅは、第１トランジスタ３１のエミッタに電気的に接続されている。平面視において１層目の複数のエミッタ配線を包含するように、２層目のエミッタ配線３４Ｅが配置されている。２層目のエミッタ配線３４Ｅは複数の１層目のエミッタ配線３３Ｅに接続されており、複数の第１トランジスタ３１のエミッタ同士を電気的に接続する。

【0025】

櫛歯型の１層目のコレクタ配線３３Ｃの複数の櫛歯部分がｘ方向に並んでおり、隣り合う２つの櫛歯部分の間に第１トランジスタ３１が配置されている。コレクタ配線３３Ｃは、第１トランジスタ３１のコレクタに電気的に接続されている。

【0026】

第１トランジスタ３１のそれぞれから、ｙ方向に１層目のベース配線３３Ｂが延びている。ベース配線３３Ｂは、第１トランジスタ３１のベースに電気的に接続されている。ベース配線３３Ｂのそれぞれは、２層目のエミッタ配線３４Ｅの外側において拡幅されている。複数のベース配線３３Ｂの拡幅部が、平面視において２層目の入力配線３４ＲＦと重なっている。両者の重なり箇所が、入力キャパシタＣとして動作する。複数のベース配線３３Ｂのそれぞれの先端に、ベースバラスト抵抗素子Ｒの一端が接続されている。ベースバラスト抵抗素子Ｒの他端が、共通の１層目のベースバイアス配線３３ＢＢに接続されている。

【0027】

平面視において２層目のエミッタ配線３４Ｅに重なるように、第１導体突起５１が配置されている。第１導体突起５１は、２層目のエミッタ配線３４Ｅに電気的に接続されている。また、第１導体突起５１は、平面視において、第１導体突起５１の接続先の複数の第１トランジスタ３１を包含している。

【0028】

２層目のコレクタ配線３４Ｃの一部が１層目のコレクタ配線３３Ｃの一部に重なり、重なり部分において１層目のコレクタ配線３３Ｃに電気的に接続されている。２層目のコレクタ配線３４Ｃに包含されるように、２つの出力用導体突起５５が配置されている。出力用導体突起５５は、２層目のコレクタ配線３４Ｃに電気的に接続されている。

【0029】

図４Ａは、１つの第１トランジスタ３１の概略平面図であり、図４Ｂは、図４Ａの一点鎖線４Ｂ－４Ｂにおける断面図である。図４Ａにおいて、半導体層に直接接触する電極に右上がりの相対的に濃いハッチングを付し、１層目の配線層に含まれる配線に右下がりの相対的に淡いハッチングを付している。図４Ｂにおいて、層間絶縁膜の記載を省略している。

【0030】

図４Ｂに示すように、第１部材１０の第１面１０Ａに第２半導体基板２１が接合されている。第２半導体基板２１の上面に、サブコレクタ層２２が配置されている。第２半導体基板２１は化合物半導体からなる基板であり、サブコレクタ層２２は、例えば第２半導体基板２１の上面の上に、第２半導体基板２１と同一の化合物半導体からなる層をエピタキシャル成長させることにより形成される。すなわち、第２部材２０は、第２半導体基板２１及びサブコレクタ層２２の双方を含んでいる。

【0031】

サブコレクタ層２２の上面に第１トランジスタ３１が配置されている。第１トランジスタ３１は、サブコレクタ層２２側から順番に積層されたコレクタ層３１Ｃ、ベース層３１Ｂ、及びエミッタ層３１Ｅを含む。エミッタ層３１Ｅは、例えばベース層３１Ｂの上面に、ｘ方向に間隔を隔てて２個配置されている。本明細書において、コレクタ層３１Ｃ及びベース層３１Ｂからなるメサ構造体を、コレクタメサ３１ＢＣという。また、平面視において第１トランジスタ３１と重なるとは、コレクタメサ３１ＢＣと重なることを意味する。コレクタメサ３１ＢＣの各々は、平面視においてｙ方向に長い形状を有する。

【0032】

２つのエミッタ層３１Ｅの上に、それぞれエミッタ電極３２Ｅが配置されている。ベース層３１Ｂの上面のうち２つのエミッタ層３１Ｅの間の領域にベース電極３２Ｂが配置されている。サブコレクタ層２２の上面のうちコレクタメサ３１ＢＣをｘ方向に挟むように、２つのコレクタ電極３２Ｃが配置されている。コレクタ電極３２Ｃは、サブコレクタ層２２を介してコレクタ層３１Ｃに電気的に接続されている。なお、コレクタ電極３２Ｃは、ｘ方向に並ぶ２つの第１トランジスタ３１の間に配置されており、２つの第１トランジスタ３１で共用される。

【0033】

２つのエミッタ電極３２Ｅの上に１層目のエミッタ配線３３Ｅが配置されている。エミッタ配線３３Ｅは、ベース電極３２Ｂの上方を通過して２つのエミッタ電極３２Ｅ同士を電気的に接続する。コレクタ電極３２Ｃの上に、１層目のコレクタ配線３３Ｃが配置されている。

【0034】

２層目のエミッタ配線３４Ｅが１層目のエミッタ配線３３Ｅに電気的に接続されている。２層目のエミッタ配線３４Ｅの上に、第１導体突起５１が配置されている。第１導体突起５１は、ピラー部５１ａと、その上面に配置されたハンダ層５１ｂとを含む。なお、必要に応じて、ピラー部５１ａと２層目のエミッタ配線３４Ｅとの間に、アンダーバンプメタル層を配置してもよい。

【0035】

図４Ａに示すように、平面視において、サブコレクタ層２２内にコレクタ層３１Ｃ及びベース層３１Ｂからなるコレクタメサ３１ＢＣが配置されている。コレクタメサ３１ＢＣをｘ方向に挟むように、２つのコレクタ電極３２Ｃが配置されている。コレクタ電極３２Ｃのそれぞれに、１層目のコレクタ配線３３Ｃの櫛歯部分が重なる。１層目のコレクタ配線３３Ｃの櫛歯部分は、ｙ軸の負の向きにサブコレクタ層２２の外側まで延びている。

【0036】

コレクタメサ３１ＢＣの内部にｙ方向に長い２つのエミッタ電極３２Ｅがｘ方向に間隔を隔てて配置されており、２つのエミッタ電極３２Ｅの間に、ｙ方向に長いベース電極３２Ｂが配置されている。２つのエミッタ電極３２Ｅと重なるように１つの１層目のエミッタ配線３３Ｅが配置されている。１層目のエミッタ配線３３Ｅは、一方のエミッタ電極３２Ｅから、ベース電極３２Ｂと交差して他方のエミッタ電極３２Ｅまで達する。ベース電極３２Ｂの端部に１層目のベース配線３３Ｂが重なるように配置されている。１層目のベース配線３３Ｂは、ｙ軸の正の方向に、サブコレクタ層２２の外側まで延びている。

【0037】

１層目のエミッタ配線３３Ｅと重なるように、２層目のエミッタ配線３４Ｅが配置されている。２層目のエミッタ配線３４Ｅは、ｘ方向に延びており、第１トランジスタ３１ごとに配置された１層目のエミッタ配線３３Ｅ同士を接続する。

【0038】

図５Ａは、第２導体突起５２及び第２導体突起５２に接続されている複数の構成要素の平面視における位置関係を示す図であり、図５Ｂは、図５Ａの一点鎖線５Ｂ－５Ｂにおける断面図である。図５Ａにおいて、半導体層に直接接触している金属膜に右上がりの相対的に濃いハッチングを付し、１層目の配線層に配置された配線に右下がりの相対的に淡いハッチングを付している。図５Ｂにおいて、層間絶縁膜の記載を省略している。

【0039】

図５Ｂに示すように、第１部材１０の第１半導体基板１１の第１面１０Ａに第２半導体基板２１が接合されており、その上にサブコレクタ層２２が配置されている。サブコレクタ層２２の上に、半導体層３５Ｔ、３６Ｔ、及び金属層３２Ｔがこの順番に積層されている。半導体層３５Ｔ、３６Ｔは、それぞれ第１トランジスタ３１（図４Ｂ）のコレクタ層３１Ｃ及びベース層３１Ｂと同一の成膜工程で成膜される。金属層３２Ｔは、ベース電極３２Ｂの形成と同一の工程で形成される。

【0040】

金属層３２Ｔの上に、１層目の配線層に配置された金属層３３Ｔ、及び２層目の配線層に配置された金属層３４Ｔが積層されており、その上に第２導体突起５２が配置されている。第２導体突起５２は、第１導体突起５１（図４Ｂ）と同様に、ピラー部５２ａと、その上に配置されたハンダ層５２ｂとを含む。

【0041】

図５Ａに示すように、サブコレクタ層２２、半導体層３５Ｔ、３６Ｔ、金属層３２Ｔ、１層目の金属層３３Ｔ、２層目の金属層３４Ｔ、及び第２導体突起５２が、平面視において相互に重なっている。サブコレクタ層２２、半導体層３５Ｔ、３６Ｔ、金属層３２Ｔ、１層目の金属層３３Ｔ、２層目の金属層３４Ｔ、及び第２導体突起５２からなる積層構造体が、接続部分２３（図１、図５Ｂ）を構成する。

【0042】

接続部分２３は、第２導体突起５２から第１半導体基板１１まで達し、平面視において第２導体突起５２と重なる位置に配置される。すなわち、接続部分２３は、第１半導体基板１１から第２導体突起５２まで、第１面１０Ａの法線方向に伝熱させる伝熱経路を構成する。

【0043】

図６Ａ及び図６Ｂは、それぞれ半導体装置６０を含む半導体モジュールの平面図及び断面図である。半導体装置６０がモジュール基板７０に実装されている。モジュール基板７０には、例えばプリント配線基板、低温同時焼成セラミックス（ＬＴＣＣ）基板等が用いられる。モジュール基板７０は、内層に配置された複数の内層グランド導体７１、裏面に配置された裏面グランド導体７２、実装面に配置されたグランド用ランド７３、その他の複数のランド７４、及び複数のビア７５を含む。

【0044】

グランド用ランド７３は、複数のビア７５及び内層グランド導体７１を介して裏面グランド導体７２に電気的かつ熱的に接続されている。半導体装置６０の第１導体突起５１及び第２導体突起５２がグランド用ランド７３に接続されることにより、半導体装置６０がモジュール基板７０にフェイスダウン実装されている。複数のランド７４に複数の表面実装デバイス６１が接続されている。裏面グランド導体７２の表面にハンダ層７６が配置されている。

【0045】

次に、図６Ａ及び図６Ｂに示した半導体モジュールの放熱特性をシミュレーションした結果について説明する。モジュール基板７０の実装面から約１ｍｍ上方に位置する仮想的な平面９０、及びハンダ層７６の表面を含む仮想的な平面９１を、理想的な放熱性を持つ無限大放熱面とし、平面視において半導体装置６０及び複数の表面実装デバイス６１が配置された領域を取り囲む仮想的な平面９２を断熱面とした。仮想的な平面９０、９１、９２に囲まれた空間の空洞部分は空気で満たされている。複数の第１トランジスタ３１のコレクタメサ３１ＢＣ（図４Ａ、図４Ｂ）を発熱源とした。

【0046】

半導体装置６０の第１部材１０（図１）の熱伝導率を、Ｓｉを想定して１４８Ｗ／Ｋ・ｍに設定した。第２部材２０の第２半導体基板２１、第１トランジスタ３１、接続部分２３（図１）の熱伝導率を、ＧａＡｓを想定して３０Ｗ／Ｋ・ｍに設定した。第１導体突起５１、第２導体突起５２（図１）のピラー部５１ａ、５２ａの熱伝導率を、Ｃｕを想定して３９０Ｗ／Ｋ・ｍに設定した。モジュール基板７０の絶縁層部分の熱伝導率を、エポキシ樹脂を想定して０．８Ｗ／Ｋ・ｍに設定した。モジュール基板７０の金属部分の熱伝導率を、Ｃｕを想定して３９０Ｗ／Ｋ・ｍに設定した。第１導体突起５１のハンダ層５１ｂ、第２導体突起５２のハンダ層５２ｂ、及びハンダ層７６の熱伝導率を、ハンダを想定して６２．８Ｗ／Ｋ・ｍに設定した。空気の熱伝導率を０．０２５Ｗ／Ｋ・ｍに設定した。

【0047】

図７は、中心間距離Ｄｙ（図２）がゼロのときの熱抵抗を基準としたときの熱抵抗の変化率のシミュレーション結果を示すグラフである。ここで、熱抵抗は、コレクタメサ３１ＢＣの温度上昇分を消費電力で除した値である。図７に示したグラフの横軸は、第１導体突起５１と第２導体突起５２とのｙ方向の中心間距離Ｄｙ（図２）を単位［μｍ］で表し、縦軸は、熱抵抗変化率を単位［％］で表す。なお、上横軸に、第１導体突起５１と第２導体突起５２とのｙ方向の間隔Ｇｐ（図２）の値を示す。

【0048】

中心間距離Ｄｙが０μｍより大きい範囲で、熱抵抗変化率が負になっている。すなわち、中心間距離Ｄｙがゼロのときと比べて、コレクタメサ３１ＢＣからの放熱性が向上する。特に、中心間距離Ｄｙが１３５μｍ以上のとき、すなわち間隔Ｇｐが５５μｍ以上のとき、放熱性の向上の程度が大きい。高い放熱性を確保するために、間隔Ｇｐを５５μｍ、以上にすることが好ましい。また、間隔Ｇｐが５５μｍ以上５７５μｍ以下の範囲で、放熱性の向上が確認された。

【0049】

次に、図８Ａ、図８Ｂ、及び図８Ｃを参照して、放熱性が向上する理由について説明する。図８Ａ、図８Ｂ、及び図８Ｃは、発熱箇所からの放熱経路を説明するための半導体装置６０、モジュール基板７０、及びシステム基板８０を含む評価モデルの概略断面図である。半導体装置６０がモジュール基板７０に実装され、モジュール基板７０がシステム基板８０に実装されている。図８Ａ、図８Ｂ、及び図８Ｃにおいて、主な伝熱経路を矢印で示している。伝熱量の大きさを、矢印の太さで表している。

【0050】

図８Ａ、図８Ｂ、及び図８Ｃのいずれの半導体装置６０においても、発熱源となる第１トランジスタ３１と重なる位置に第１導体突起５１が配置されており、第１導体突起５１から離れた位置に第２導体突起５２が配置されている。図８Ｃの評価モデルにおいては、図８Ａ及び図８Ｂの評価モデルと比べて第１導体突起５１から第２導体突起５２までの距離が長い。

【0051】

図８Ａの半導体装置６０の基板には、例えばＧａＡｓが用いられ、図８Ｂ及び図８Ｃの半導体装置６０の基板には、例えばＳｉが用いられている。図８Ｂ及び図８Ｃの半導体装置６０の基板の熱伝導率は、図８Ａの半導体装置６０の基板の熱伝導率より高い。

【0052】

図８Ｂの評価モデルでは、図８Ａの評価モデルに比べて、第１トランジスタ３１で発生した熱が半導体装置６０内の横方向に拡散しやすい。このため、第２導体突起５２を経由してモジュール基板７０に伝導される熱量が多くなる。その結果、第２導体突起５２が接続されている箇所からモジュール基板７０内を横方向に拡散する熱量が多くなる。第２導体突起５２を経由してモジュール基板７０まで達した熱がモジュール基板７０内を横方向に拡散することにより、モジュール基板７０とシステム基板８０との接続領域のうち、モジュール基板７０からシステム基板８０に熱が伝導される実質的な面積が広くなる。このため、図８Ｂの評価モデルにおいては図８Ａの評価モデルと比べて放熱性が向上する。

【0053】

図８Ｂの評価モデルにおいては、第１導体突起５１及び第２導体突起５２の、モジュール基板７０への接続箇所が近いため、モジュール基板７０内の第１導体突起５１との接続箇所から第２導体突起５２との接続箇所に向かう熱流が形成される。その結果、モジュール基板７０内に、第２導体突起５２との接続箇所から第１導体突起５１との接続箇所に向って温度が高くなるような温度勾配が発生する。このため、第２導体突起５２を経由してモジュール基板７０まで達した熱は、第１導体突起５１の接続箇所の方には伝熱されず、第１導体突起５１の接続箇所から遠ざかる方向にのみ拡散する。

【0054】

図８Ｃの評価モデルにおいては、第１トランジスタ３１から第２導体突起５２までの半導体装置６０を経由する熱経路の熱抵抗は、図８Ｂの評価モデルの場合より高くなる。ところが、第１導体突起５１の接続箇所から第２導体突起５２の接続箇所までの距離が遠いため、モジュール基板７０内の、第１導体突起５１との接続箇所まで達した熱のうち大部分は、第２導体突起５２の接続箇所まで達する前にシステム基板８０に伝導される。このため、第２導体突起５２との接続箇所に与える熱的影響は小さい。

【0055】

第２導体突起５２を経由してモジュール基板７０まで達した熱は、モジュール基板７０内の、第２導体突起５２との接続箇所から、第１導体突起５１との接続箇所に近づく向きにも拡散する。その結果、モジュール基板７０とシステム基板８０との接続領域のうち、モジュール基板７０からシステム基板８０に熱が伝導される実質的な面積がさらに広くなる。これにより、第１トランジスタ３１からシステム基板８０までの放熱性が向上する。図７に示したように、第１導体突起５１と第２導体突起５２との間隔Ｇｐが５５μｍ以上のとき、放熱性が向上する顕著な効果が得られる。

【0056】

次に、図９を参照して、第２導体突起５２と出力用導体突起５５（図３Ａ）との相違点について説明する。図９は、第１実施例による半導体装置の第１導体突起５１及び出力用導体突起５５を含む一部分の断面図である。出力用導体突起５５は、２層目のコレクタ配線３４Ｃ、１層目のコレクタ配線３３Ｃ、コレクタ電極３２Ｃ、及びサブコレクタ層２２を介して、第２半導体基板２１に熱的に接続されている。なお、平面視において１層目のコレクタ配線３３Ｃが出力用導体突起５５の外側まで延び、出力用導体突起５５の外側でコレクタ電極３２Ｃに接続されている。

【0057】

平面視において、出力用導体突起５５が占める範囲の全域に、第２半導体基板２１と１層目のコレクタ配線３３Ｃとの間に配置された絶縁層が広がっている。したがって、出力用導体突起５５に対しては、第２導体突起５２と第２半導体基板２１との間に配置された接続部分２３（図５Ｂ）に相当するものが存在しない。この点で、第２導体突起５２は出力用導体突起５５と区別される。

【0058】

第１トランジスタ３１で発生した熱の一部は、コレクタ電極３２Ｃ、コレクタ配線３３Ｃ、３４Ｃを経由して出力用導体突起５５まで伝導される。第１実施例では、出力用導体突起５５（図３Ａ）の他に、放熱用の第２導体突起５２が設けられているため、放熱性の向上を図ることができる。なお、熱的な対称性を考慮して、第２導体突起５２は、複数の第１トランジスタ３１が沿う仮想直線２５（図２）から見て出力用導体突起５５とは反対側に配置することが好ましい。

【0059】

次に、図１０Ａ及び図１０Ｂを参照して、第１実施例の変形例による半導体装置について説明する。図１０Ａ及び図１０Ｂは、第１実施例の変形例による半導体装置の第２導体突起５２、接続部分２３、第２半導体基板２１、及び第１部材１０の断面図である。第１実施例（図５Ｂ）では、ベース層３１Ｂ（図４Ｂ）と同一工程で成膜された半導体層３６Ｔの上面に、ベース電極３２Ｂ（図４Ｂ）と同一工程で成膜された金属層３２Ｔが接触している。

【0060】

これに対して図１０Ａに示した変形例では、ベース層３１Ｂと同一工程で成膜された半導体層３６Ｔの上に、エミッタ層３１Ｅ（図４Ｂ）と同一工程で成膜された半導体層３７Ｔが配置されている。半導体層３７Ｔの上面に、エミッタ電極３２Ｅ（図４Ｂ）と同一工程で成膜された金属層３２Ｔが接触している。この構成では、接続部分２３が、サブコレクタ層２２、半導体層３５Ｔ、３６Ｔ、３７Ｔ、金属層３２Ｔ、３３Ｔ、３４Ｔで構成される。

【0061】

図１０Ｂに示した変形例による接続部分２３は、第１実施例（図５Ｂ）による接続部分２３に含まれている半導体層３５Ｔ、３６Ｔを含んでいない。すなわち、サブコレクタ層２２の上面に、金属層３２Ｔが接触している。金属層３２Ｔは、コレクタ電極３２Ｃ、ベース電極３２Ｂ、またはエミッタ電極３２Ｅと同一工程で成膜される。

【0062】

このように、接続部分２３は、半導体層または金属層を含み、絶縁層を含まない種々の積層構造を有するようにするとよい。

【0063】

次に、図１１を参照して第１実施例の他の変形例による半導体装置について説明する。
図１１は、本変形例による半導体装置６０及びモジュール基板７０の一部分の断面図である。第１実施例（図６Ｂ）では、第２導体突起５２とモジュール基板７０内のビア７５との位置関係について特に規定していない。本変形例では、両者の好ましい位置関係が規定される。

【0064】

半導体装置６０の第２導体突起５２が、モジュール基板７０のグランド用ランド７３に接続されている。グランド用ランド７３は、複数のビア７５及び複数の内層グランド導体７１を経由して裏面グランド導体７２に電気的にかつ熱的に接続されている。図１１に破線７７で示したように、第２導体突起５２からモジュール基板７０の厚さ方向にグランド用ランド７３、ビア７５、及び内層グランド導体７１のみを辿って裏面グランド導体７２まで到達できるように、複数のビア７５及び内層グランド導体７１が配置されている。

【0065】

図１１に示した変形例においては、破線７７で示した領域内のグランド用ランド７３、ビア７５、及び内層グランド導体７１が、第２導体突起５２から裏面グランド導体７２までの最短の伝熱経路として機能するため、第２導体突起５２から裏面グランド導体７２までの熱抵抗が低下する。このため、半導体装置６０の第１トランジスタ３１から第２導体突起５２を経由した放熱性を向上させることができる。

【0066】

次に、第１実施例のさらに他の変形例について説明する。
第１実施例では、複数の第１トランジスタ３１が２つのブロックに区分され、ブロックごとに第１導体突起５１が配置されている。その他の構成として、複数の第１トランジスタ３１を２つのブロックに区分することなく、すべての第１トランジスタ３１をｘ方向に等間隔に配列させてもよい。この場合は、すべての第１トランジスタ３１を平面視において包含する１個の第１導体突起５１を配置すればよい。

【0067】

第１実施例では、２つのブロックに属する合計２６個の第１トランジスタ３１が相互に並列接続されて高周波増幅回路を構成している。その他の構成として、複数の第１トランジスタ３１が差動増幅回路を構成するようにしてもよい。この場合、例えば、一方のブロックに属する複数の第１トランジスタ３１が相互に並列接続されて非反転信号の高周波増幅回路を構成し、他方のブロックに属する複数の第１トランジスタ３１が相互に並列接続されて反転信号の高周波増幅回路を構成するようにするとよい。

【0068】

このように、１つの第２導体突起５２を放熱経路として利用する第１トランジスタ３１がすべて相互に並列接続されている必要はない。１つの第２導体突起５２を放熱経路として利用する複数の第１トランジスタ３１の一部が相互に並列接続され、他の一部が相互に並列接続されていてもよい。

【0069】

［第２実施例］
次に、図１２Ａ、図１２Ｂ、及び図１３を参照して第２実施例によるシステムについて説明する。第２実施例によるシステムは、第１実施例による半導体装置６０及びモジュール基板７０を含んでいる。

【0070】

図１２Ａは、第２実施例によるシステムの複数の構成要素の平面視における位置関係を示す図であり、図１２Ｂは、図１２Ａの一点鎖線１２Ｂ－１２Ｂにおける概略断面図である。モジュール基板７０に半導体装置６０がフェイスダウン実装されている。半導体装置６０及びモジュール基板７０を含む半導体モジュールが、システム基板８０に実装されている。

【0071】

システム基板８０は、実装面に配置されたシステムグランド導体８１、内層に配置された複数の内層グランド導体８３、実装面とは反対側の裏面に配置された裏面グランド導体８４、及び複数のビア８２を含む。モジュール基板７０の裏面グランド導体７２がハンダ層７６を介してシステム基板８０のシステムグランド導体８１に、電気的かつ熱的に接続されている。半導体装置６０の第１トランジスタ３１で発生した熱は、第１導体突起５１または第２導体突起５２を経由してモジュール基板７０まで伝導され、さらにシステム基板８０まで伝導される。

【0072】

次に、第２実施例によるシステムの放熱特性をシミュレーションした結果について説明する。モジュール基板７０の実装面から約１ｍｍ上方に位置する仮想的な平面９０、及びシステム基板８０の裏面から約１ｍｍ下方に位置する仮想的な平面９３を、理想的な放熱性を持つ無限大放熱面とし、平面視においてシステム基板８０を取り囲む仮想的な平面９４を断熱面とした。仮想的な平面９０、９３、９４に囲まれた空間の空洞部分は空気で満たされている。複数の第１トランジスタ３１のコレクタメサ３１ＢＣ（図４Ａ、図４Ｂ）を発熱源とした。

【0073】

半導体装置６０及びモジュール基板７０の各構成要素の熱伝導率の条件は、図７に結果を示したシミュレーションの場合の条件と同一である。システム基板８０の絶縁層部分の熱伝導率を、ＦＲ４と呼ばれるガラスエポキシ樹脂を想定して０．４Ｗ／Ｋ・ｍに設定した。システム基板８０の導体部分の熱伝導率は、Ｃｕを想定して３９０Ｗ／Ｋ・ｍに設定した。

【0074】

図１３は、中心間距離Ｄｙ（図２）がゼロのときの熱抵抗を基準としたときの熱抵抗の変化率のシミュレーション結果を示すグラフである。図１３に示したグラフの横軸及び縦軸が表す物理量は、図７に示したグラフの横軸及び縦軸が表す物理量と同一である

【0075】

図１３に示したグラフ中の実線は、モジュール基板７０がシステム基板８０に実装されていない状態での熱抵抗変化率を示しており、図７に示したグラフと同一である。図１３に示したグラフ中の破線は、モジュール基板７０をシステム基板８０に実装した状態での熱抵抗変化率を示す。

【0076】

図７に示した場合と同様に、第１導体突起５１と第２導体突起５２との間隔Ｇｐを大きくすると、熱抵抗が低下する。半導体装置６０及びモジュール基板７０を含む半導体モジュールがシステム基板８０に実装されていない状態では、間隔Ｇｐが約２２５μｍを超えると、熱抵抗が上昇に転ずるが、半導体モジュールがシステム基板８０に実装された状態では、間隔Ｇｐが２２５μｍを超えても、間隔Ｇｐが広くなるにしたがって熱抵抗が低下する傾向を示す。

【0077】

次に、第２実施例の優れた効果について説明する。
第２実施例のように半導体モジュールをシステム基板８０に実装することにより、システム基板８０がヒートシンクとして機能し、半導体装置６０からの放熱性を向上させることができる。また、半導体モジュールをシステム基板８０に実装することを前提とすると、第１導体突起５１と第２導体突起５２との間隔Ｇｐを５５μｍ以上にすることが好ましく、第２導体突起５２を第２部材２０（図１）の端部に配置しても、放熱性を向上させる効果が得られる。

【0078】

［第３実施例］
次に、図１４Ａから図１５までの図面を参照して第３実施例による半導体モジュールについて説明する。以下、図１から図９までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。第１実施例（図２）では、２６個の第１トランジスタ３１が、それぞれ１３個の第１トランジスタ３１で構成される２つのブロックに区分されている。これに対して第３実施例では、第１トランジスタ３１の個数が２６個に限られない。

【0079】

図１４Ａから図１４Ｆまでの図面は、第３実施例による半導体装置の複数の第１トランジスタ３１及び２つの第１導体突起５１の平面視における位置関係を示す図である。

【0080】

図１４Ｆは、第１実施例による半導体装置と同様に、２６個の第１トランジスタ３１がｘ方向に１列に配置されており、２つのブロックに区分されている。図１４Ａから図１４Ｅまでのいずれの図面に示した例においても、第１実施例（図１４Ｆ）と同様に２つの第１導体突起５１が配置されている。

【0081】

図１４Ａに示した例では、第１トランジスタ３１の個数が１個である。１個の第１トランジスタ３１は、図１４Ｆに示した一方のブロックに属する１３個の第１トランジスタ３１のうち、他方のブロックの側の端に位置する第１トランジスタ３１に相当する。図１４Ｂに示した例では、第１トランジスタ３１の個数が２個である。２個の第１トランジスタ３１は、図１４Ｆに示した２つのブロックのそれぞれに含まれる１３個の第１トランジスタ３１のうち、他方のブロックの側の端に位置する第１トランジスタ３１に相当する。図１４Ｃに示した例では、第１トランジスタ３１の個数が４個である。４個の第１トランジスタ３１は、図１４Ｆに示した２つのブロックのそれぞれの１３個の第１トランジスタ３１のうち、両端に位置する２つの第１トランジスタ３１に相当する。

【0082】

図１４Ｄに示した例では、第１トランジスタ３１の個数が８個である。８個の第１トランジスタ３１は、図１４Ｆに示した２つのブロックのそれぞれに属する１３個の第１トランジスタ３１から３つおきに抽出した４個の第１トランジスタ３１に相当する。図１４Ｅに示した例では、第１トランジスタ３１の個数が１４個である。１４個の第１トランジスタ３１は、図１４Ｆに示した２つのブロックのそれぞれに含まれる１３個の第１トランジスタ３１から１つおきに抽出した第１トランジスタ３１に相当する。

【0083】

図１５は、中心間距離Ｄｙ（図２）がゼロのときの熱抵抗を基準としたときの熱抵抗の変化率のシミュレーション結果を示すグラフである。図１５に示したグラフの横軸及び縦軸が表す物理量は、図７に示したグラフの横軸及び縦軸の物理量と同一である。図１５のグラフ中の各実線の右端に付された数字は、第１トランジスタ３１の個数を表す。第１導体突起５１と第２導体突起５２との間隔Ｇｐを５５μｍ以上にすることにより熱抵抗を低減させる効果が得られる。また、第１トランジスタ３１の個数が多いほど、熱抵抗低減の効果が大きくなる。

【0084】

次に、第３実施例の優れた効果について説明する。
第３実施例のように、例えば、第１トランジスタ３１の個数が４個以上の構成において、第１導体突起５１と第２導体突起５２との間隔Ｇｐを５５μｍ以上にすることにより、熱抵抗が低減され、放熱性を向上させることができる。

【0085】

［第４実施例］
次に、図１６及び図１７を参照して第４実施例による半導体装置について説明する。以下、図１から図９までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。

【0086】

図１６は、第４実施例による半導体装置の第１導体突起５１と、第２導体突起５２が配置される位置５２Ａ、５２Ｂ、５２Ｃとの平面視における位置関係を示す図である。２つの第１導体突起５１及び複数の第１トランジスタ３１の配置は、第１実施例（図２）の場合と同一である。第１実施例では、第２導体突起５２が位置５２Ａに配置される。すなわち、２つの第１導体突起５１の平面視における幾何中心Ｃ１のｘ方向の位置と、第２導体突起５２の平面視における幾何中心Ｃ２のｘ方向の位置とが一致している。以下、「平面視における幾何中心」を、単に「幾何中心」という場合がある。

【0087】

第４実施例では、第２導体突起５２が位置５２Ｂ、５２Ｃ等に配置される。すなわち、第２導体突起５２の幾何中心Ｃ２の位置が、２つの第１導体突起５１の幾何中心Ｃ１の位置からｘ方向にずれている。位置５２Ｃに配置された第２導体突起５２の幾何中心Ｃ２は、位置５２Ｂに配置された第２導体突起５２の幾何中心Ｃ２よりもｘ方向へのずれ量が大きい。

【0088】

例えば、ｘ方向に関して、位置５２Ｂに配置された第２導体突起５２が占める範囲は、一方の第１導体突起５１が占める範囲に包含される。ｘ方向に関して、位置５２Ｃに配置された第２導体突起５２が占める範囲の一部が、一方の第１導体突起５１が占める範囲の一部に重なる。より具体的には、一方の第１導体突起５１の、幾何中心Ｃ１から最も遠い側の端部を通過し、仮想直線２５に直交する仮想平面が、位置５２Ｃの第２導体突起５２と交差する。

【0089】

図１７は、中心間距離Ｄｙ（図２）がゼロのときの熱抵抗を基準としたときの熱抵抗の変化率のシミュレーション結果を示すグラフである。図１７に示したグラフの横軸及び縦軸が表す物理量は、図７に示したグラフの横軸及び縦軸の物理量と同一である。図１７のグラフ中の各実線の右端に付された符号は、図１６に示した第２導体突起５２の位置５２Ａ、５２Ｂ、５２Ｃを示している。ｘ方向に関して、第２導体突起５２の幾何中心Ｃ２が、２つの第１導体突起５１の幾何中心Ｃ１からｘ方向にずれていても、熱抵抗低減の効果が得られることがわかる。なお、第２導体突起５２の幾何中心Ｃ２のｘ方向の位置が、２つの第１導体突起５１の幾何中心Ｃ１のｘ方向の位置と一致する場合に、熱抵抗低減の効果が最も大きい。

【0090】

次に、第４実施例の優れた効果について説明する。
第４実施例のように、第２導体突起５２の幾何中心Ｃ２が、２つの第１導体突起５１の幾何中心Ｃ１からｘ方向にずれていても、熱抵抗低減の効果が得られる。ただし、ｘ方向へのずれ量が大きくなりすぎると、熱抵抗低減の効果が小さくなると考えられる。十分な熱抵抗低減効果を得るために、第２導体突起５２は、第２導体突起５２の少なくとも一部分が、ｘ方向に関して第１導体突起５１が分布する範囲内に位置するように配置することが好ましい。「ｘ方向に関して第１導体突起５１が分布する範囲」とは、平面視における第１導体突起５１の最小包含凸多角形（凸包）が占める範囲を意味する。

【0091】

図１７に示したグラフから、第２導体突起５２の幾何中心Ｃ２が、第１導体突起５１の幾何中心Ｃ１からｙ方向に６５０μｍずれていても、熱抵抗低減の十分な効果が得られると考えられる。したがって、２つの第１導体突起５１の幾何中心Ｃ１から第２導体突起５２の幾何中心Ｃ２までのｘ方向のずれ量が６５０μｍ以下であれば、熱抵抗低減の十分な効果が得られると考えられる。

【0092】

次に、第４実施例の変形例による半導体装置について説明する。
第４実施例では、第２導体突起５２の幾何中心Ｃ２を、２つの第１導体突起５１の幾何中心Ｃ１に対してｙ方向及びｘ方向にずらしている。その他の構成として、より一般的に、第２導体突起５２の幾何中心Ｃ２を、１つまたは複数の第１導体突起５１の最小包含凸多角形の幾何中心Ｃ１に対して第１面１０Ａの面内方向のいずれの方向にずらしてもよい。この場合、１つまたは複数の第１導体突起５１の最小包含凸多角形と第２導体突起５２との面内方向の間隔を５５μｍ以上にするとよい。

【0093】

［第５実施例］
次に、図１８及び図１９を参照して第５実施例による半導体装置について説明する。以下、図１から図９までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。第１実施例では、１段の高周波増幅回路について説明したが、第５実施例による高周波増幅回路は２段構成を有する。

【0094】

図１８は、第５実施例による半導体装置の機能を示すブロック図である。第５実施例による半導体装置６０は、ドライブ段増幅回路４０、パワー段増幅回路３０、入力整合回路４５、段間整合回路４６、ドライブ段バイアス回路４７、及びパワー段バイアス回路４８を含む。さらに、第５実施例による半導体装置は、導体突起（例えばバンプ）で構成される外部接続端子として、高周波信号入力端子ＲＦｉｎ、高周波信号出力端子ＲＦｏｕｔ、ドライブ段バイアス制御端子Ｖｂｉａｓ１、パワー段バイアス制御端子Ｖｂｉａｓ２、電源端子Ｖｃｃ１、Ｖｃｃ２、バイアス電源端子Ｖｂａｔｔ、及びグランド端子ＧＮＤを含む。なお、図１８のブロック図ではグランド端子ＧＮＤを１個のみ示しているが、実際にはグランド端子ＧＮＤは複数個配置されている。

【0095】

高周波信号入力端子ＲＦｉｎから入力された高周波信号が、入力整合回路４５を介してドライブ段増幅回路４０に入力される。ドライブ段増幅回路４０で増幅された高周波信号が段間整合回路４６を介してパワー段増幅回路３０に入力される。パワー段増幅回路３０で増幅された高周波信号が高周波信号出力端子ＲＦｏｕｔから出力される。グランド端子ＧＮＤには、例えば第１導体突起５１（図１）が含まれる。高周波信号出力端子ＲＦｏｕｔは、出力用導体突起５５（図３Ａ）に相当する。

【0096】

電源端子Ｖｃｃ１及びＶｃｃ２から、それぞれドライブ段増幅回路４０及びパワー段増幅回路３０に電源電圧が印加される。バイアス電源端子Ｖｂａｔｔからドライブ段バイアス回路４７及びパワー段バイアス回路４８にバイアス電源が供給される。ドライブ段バイアス回路４７が、ドライブ段バイアス制御端子Ｖｂｉａｓ１に入力されたバイアス制御信号に基づいて、ドライブ段増幅回路４０にバイアスを供給する。パワー段バイアス回路４８が、パワー段バイアス制御端子Ｖｂｉａｓ２に入力されたバイアス制御信号に基づいて、パワー段増幅回路３０にバイアスを供給する。

【0097】

図１９は、パワー段増幅回路３０の複数の第１トランジスタ３１、ドライブ段増幅回路４０の複数の第２トランジスタ４１、第１導体突起５１、第２導体突起５２、及び第３導体突起５３の平面視における位置関係を示す図である。複数の第１トランジスタ３１、２つの第１導体突起５１、及び第２導体突起５２の位置関係は、第１実施例（図２）における半導体装置のこれらの位置関係と同一である。

【0098】

ドライブ段増幅回路４０の複数の第２トランジスタ４１が、例えばｘ方向に平行な仮想直線２６に沿って配置されている。図１９において、第２トランジスタ４１は、図２の場合と同様に、第２トランジスタ４１のコレクタメサの平面視における形状を示している。複数の第２トランジスタ４１を平面視において包含するように、第３導体突起５３が配置されている。第２トランジスタ４１のそれぞれの基本構成は、第１トランジスタ３１のそれぞれの基本構成と同一である。第３導体突起５３は、複数の第２トランジスタ４１のエミッタに電気的に接続されている。

【0099】

複数の第１トランジスタ３１が沿う仮想直線２５と、複数の第２トランジスタ４１が沿う仮想直線２６との間に、第２導体突起５２が配置されている。第３導体突起５３と第２導体突起５２とのｙ方向の間隔をＧｄと標記する。間隔Ｇｄは、間隔Ｇｐと同様に５５μｍ以上に設定されている。

【0100】

次に、第５実施例の優れた効果について説明する。間隔Ｇｄを５５μｍ以上にすることにより、第２導体突起５２が第２トランジスタ４１からの放熱経路として機能し、放熱性を向上させることができる。このように、パワー段増幅回路３０の複数の第１トランジスタ３１及びドライブ段増幅回路４０の複数の第２トランジスタ４１からの放熱性を向上させることができる。

【0101】

次に、第５実施例の変形例による半導体装置について説明する。
第５実施例では、１つの第２導体突起５２（図１９）を、パワー段増幅回路３０の複数の第１トランジスタ３１からの放熱経路、及びドライブ段増幅回路４０の複数の第２トランジスタ４１からの放熱経路として利用している。その他の構成として、パワー段増幅回路３０の複数の第１トランジスタ３１からの放熱経路として利用する第２導体突起５２とは別に、ドライブ段増幅回路４０の複数の第２トランジスタ４１からの放熱経路として利用する他の第２導体突起５２を設けてもよい。

【0102】

［第６実施例］
次に、図２０を参照して第６実施例による半導体装置について説明する。以下、図１から図９までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。

【0103】

図２０は、第６実施例による半導体装置の複数の第１トランジスタ３１、複数の第１導体突起５１、及び第２導体突起５２の平面視における位置関係を示す図である。第１実施例（図２）では、複数の第１トランジスタ３１が１本の仮想直線２５に沿って配列しており、第１トランジスタ３１の各々のコレクタメサ３１ＢＣは、平面視において仮想直線２５と直交する方向に長い。これに対して第６実施例では、複数、例えば４本の相互に平行な仮想直線２５のそれぞれに沿って、複数の第１トランジスタ３１が配列している。第１トランジスタ３１の各々のコレクタメサ３１ＢＣは、平面視において仮想直線２５と直交する方向に長い。

【0104】

仮想直線２５と平行な方向をｙ方向とし、第１部材１０の第１面１０Ａ（図１）に平行な面をｘｙ面とするｘｙ直交座標系を定義する。４本の仮想直線２５のそれぞれに沿う複数の第１トランジスタ３１を平面視において包含するように、４つの第１導体突起５１が配置されている。第１導体突起５１のそれぞれは、平面視においてｙ方向に長い形状を有する。

【0105】

４つの第１導体突起５１のｙ軸の負の側の端部のｙ方向の位置は一致しており、ｙ軸の正の側の端部のｙ方向の位置も一致している。４つの第１導体突起５１が分布する領域（４つの第１導体突起５１の最小包含凸多角形の内部領域）からｙ方向に間隔を隔てて第２導体突起５２が配置されている。４つの第１導体突起５１と第２導体突起５２とのｙ方向の間隔Ｇｐは、第１実施例と同様に５５μｍ以上である。

【0106】

４つの第１導体突起５１の幾何中心Ｃ１と第２導体突起５２の幾何中心Ｃ２とのｘ方向の位置は一致している。なお、図１６及び図１７を参照して説明したように、幾何中心Ｃ２の位置が幾何中心Ｃ１の位置からｘ方向にずれていてもよい。

【0107】

次に、第６実施例の優れた効果について説明する。
第６実施例のように、複数の第１トランジスタ３１が必ずしも１本の仮想直線２５に沿って配列している必要はなく、複数の仮想直線２５のそれぞれに沿って配列していてもよい。この場合でも、間隔Ｇｐを５５μｍ以上にすることにより、放熱性の向上を図ることが可能である。

【0108】

［第７実施例］
次に、図２１、図２２Ａ、及び図２２Ｂを参照して第７実施例による半導体装置について説明する。以下、図１から図９までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。

【0109】

図２１は、第７実施例による半導体装置の概略断面図である。第１実施例（図１）では、第２導体突起５２が、平面視において第２部材２０に包含される位置に配置されている。これに対して第７実施例では、第２導体突起５２が、平面視において第２部材２０の外側であって、第１部材１０に包含される位置に配置されている。

【0110】

第２導体突起５２は、半導体層、金属層、または半導体層と金属層との積層で構成された接続部分２３を介して第１部材１０の第１半導体基板１１に接続されている。例えば、接続部分２３は、第１半導体基板１１に接触する金属層１２と、金属層１２及び第２導体突起５２に接触する金属層１３とで構成される。金属層１２、１３は、第１部材１０に第２部材２０を接合する前に形成しておいてもよく、接合後に形成してもよい。

【0111】

第１トランジスタ３１で発生した熱は、第１導体突起５１を経由して放熱されるとともに、サブコレクタ層２２、第２半導体基板２１、第１半導体基板１１、接続部分２３、及び第２導体突起５２を経由して放熱される。

【0112】

次に、図２２Ａ及び図２２Ｂを参照して、放熱用としての利用に適さない導体突起の例について説明する。図２２Ａ及び図２２Ｂは、放熱用としての利用に適さない導体突起の断面図である。

【0113】

図２２Ａに示した例では、導体突起５４と第１部材１０の第１半導体基板１１との間に絶縁層１４が配置されている。図２２Ｂに示した例では、導体突起５４と第１部材１０の第１半導体基板１１との間に、絶縁層１４、金属パターン１６、及び絶縁層１５が配置されている。いずれの構成においても、平面視において、導体突起５４の内部の全域に亘って絶縁層が配置されている。このため、導体突起５４から第１半導体基板１１までの最短の伝熱経路（第１部材１０の第１面１０Ａに対して垂直な伝熱経路）は、必ず絶縁層を通過することになる。一般的に絶縁層の熱伝導率は、半導体や金属の熱伝導率より低い。このため、導体突起５４は、放熱用としての利用に適さない。

【0114】

図２１に示した構成では、第２導体突起５２と第１半導体基板１１との間の最短の伝熱経路が、絶縁材料を通過しない。このため、第１半導体基板１１から第２導体突起５２までの熱抵抗を低減させ、第１トランジスタ３１から第２導体突起５２を経由する放熱経路による放熱性の向上を図ることができる。

【0115】

上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

【0116】

本明細書に記載した上記実施例に基づき、以下の発明を開示する。
＜１＞
第１部材及び前記第１部材の１つの面である第１面に設けられた第２部材を含む複合基板と、
前記第２部材から前記第１面の向く方向に突出する第１導体突起と、
前記複合基板から前記第１面の向く方向に突出する第２導体突起と
を備え、
前記第１部材は第１半導体基板を含み、
前記第２部材は、前記第１半導体基板より熱伝導率が低い第２半導体基板を含み、
前記第２部材に、複数の第１トランジスタを含む高周波増幅回路が設けられており、
前記第１導体突起は、前記複数の第１トランジスタと電気的に接続され、前記第１面を平面視したとき、前記複数の第１トランジスタと少なくとも部分的に重なりを持ち、
前記複合基板は、前記第２導体突起から前記第１半導体基板または前記第２半導体基板まで達する接続部分を含み、
前記接続部分は、前記第１面を平面視したとき、前記第２導体突起と少なくとも部分的に重なる領域において前記第２導体突起から前記第１半導体基板または前記第２半導体基板まで達し、半導体材料、導電材料、または半導体材料と導電材料との積層で構成されており、
前記第２導体突起は、前記第１導体突起から前記第１面の面内方向に５５μｍ以上離れて配置されている半導体装置。

【0117】

＜２＞
前記複数の第１トランジスタは、１本の仮想直線に沿って配置されており、前記第２導体突起は、前記第１導体突起から、前記仮想直線に直交する方向に５５μｍ以上離れて配置されている＜１＞に記載の半導体装置。

【0118】

＜３＞
前記第２導体突起は、前記仮想直線に平行な方向に関して、前記複数の第１トランジスタが分布する範囲内に配置されている＜２＞に記載の半導体装置。

【0119】

＜４＞
前記複数の第１トランジスタは複数のブロックのいずれかに属し、複数のブロックのそれぞれに属する前記複数の第１トランジスタは、１本の仮想直線に沿って配置されており、
前記第１導体突起は、前記複数のブロックに対して１つずつ配置されている＜１＞に記載の半導体装置。

【0120】

＜５＞
前記第２導体突起は、前記接続部分、前記第１半導体基板、及び前記第２半導体基板を介して前記複数の第１トランジスタに熱的に結合している＜１＞乃至＜４＞のいずれか１つに記載の半導体装置。

【0121】

＜６＞
前記第２部材に、さらにドライブ段増幅回路が設けられており、前記ドライブ段増幅回路から出力された高周波信号が前記高周波増幅回路に入力され、
前記ドライブ段増幅回路は、１つまたは相互に並列接続された複数の第２トランジスタを含み、
前記第２部材から、前記第１面の向く方向に突出する第３導体突起をさらに備え、
前記第３導体突起は、前記第２トランジスタと電気的に接続され、前記第１面を平面視したとき、前記第２トランジスタと少なくとも部分的に重なりを持ち、
前記第２導体突起は、前記第３導体突起から前記第１面の面内方向に５５μｍ以上離れて配置されている＜１＞乃至＜５＞のいずれか１つに記載の半導体装置。

【0122】

＜７＞
＜１＞乃至＜６＞のいずれか１つに記載の半導体装置と、
前記半導体装置が搭載されたモジュール基板と
を備え、
前記モジュール基板は、
内層に配置されたグランド導体と、
表面に配置された複数のグランド用ランドと
を含み、
前記第１導体突起及び前記第２導体突起は、それぞれ前記グランド用ランドに接続されている半導体モジュール。

【0123】

＜８＞
＜７＞に記載の半導体モジュールと、
前記半導体モジュールが搭載されたシステム基板と
を備え、
前記モジュール基板は、
前記グランド用ランドが配置された面とは反対側の面に配置された裏面グランド導体と、
前記グランド用ランドと前記裏面グランド導体とを電気的に接続する複数のビアと
を有し、
前記システム基板は、表面に配置されたシステムグランド導体を有し、
前記半導体モジュールは、前記裏面グランド導体が前記システムグランド導体に電気的に接続されることにより、前記システム基板に実装されているシステム。

【符号の説明】

【0124】

１０ 第１部材
１０Ａ 第１面
１１ 第１半導体基板
１２、１３ 金属層
１４、１５ 絶縁層
１６ 金属パターン
２０ 第２部材
２１ 第２半導体基板
２２ サブコレクタ層
２３ 接続部分
２５、２６ 仮想直線
３０ パワー段増幅回路
３１ 第１トランジスタ
３１Ｂ ベース層
３１ＢＣ コレクタメサ
３１Ｃ コレクタ層
３１Ｅ エミッタ層
３２Ｂ ベース電極
３２Ｃ コレクタ電極
３２Ｅ エミッタ電極
３２Ｔ 金属層
３３Ｂ １層目のベース配線
３３ＢＢ ベースバイアス配線
３３Ｃ １層目のコレクタ配線
３３Ｅ １層目のエミッタ配線
３３Ｔ 金属層
３４Ｃ ２層目のコレクタ配線
３４Ｅ ２層目のエミッタ配線
３４ＲＦ 入力配線
３４Ｔ 金属層
３５Ｔ、３６Ｔ、３７Ｔ 半導体層
４０ ドライブ段増幅回路
４１ 第２トランジスタ
４５ 入力整合回路
４６ 段間整合回路
４７ ドライブ段バイアス回路
４８ パワー段バイアス回路
５１ 第１導体突起
５１ａ 第１導体突起のピラー部
５１ｂ 第１導体突起のハンダ層
５２ 第２導体突起
５２ａ 第２導体突起のピラー部
５２ｂ 第２導体突起のハンダ層
５３ 第３導体突起
５４ 導体突起
５５ 出力用導体突起
６０ 半導体装置
６１ 表面実装デバイス
６５ 複合基板
７０ モジュール基板
７１ 内層グランド導体
７２ 裏面グランド導体
７３ グランド用ランド
７４ ランド
７５ ビア
７６ ハンダ層
７７ 破線
８０ システム基板
８１ システムグランド導体
８２ ビア
８３ 内層グランド導体
８４ 裏面グランド導体
９０、９１、９２、９３、９４ シミュレーション範囲を画定する仮想的な平面

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】