(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024141592
(43)【公開日】2024-10-10
(54)【発明の名称】半導体素子およびその製造方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20241003BHJP
H01L 21/28 20060101ALI20241003BHJP
【ＦＩ】
H01L29/80 F
H01L29/80 H
H01L21/28 A
H01L21/28 E
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023053329
(22)【出願日】2023-03-29
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和４年度、環境省、革新的な省ＣＯ２実現のための部材（ＧａＮ）や素材（ＣＮＦ）の社会実装・普及展開加速化事業（高効率ユニバーサルパワーコンディショナーを用いた直流グリッドシステムの開発・検証）、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000241463
【氏名又は名称】豊田合成株式会社
(74)【代理人】
【識別番号】110000648
【氏名又は名称】弁理士法人あいち国際特許事務所
(72)【発明者】
【氏名】井手 公康
【テーマコード（参考）】
4M104
5F102
【Ｆターム（参考）】
4M104AA04
4M104AA07
4M104BB05
4M104BB13
4M104BB14
4M104CC01
4M104DD08
4M104DD09
4M104DD12
4M104DD34
4M104DD37
4M104DD79
4M104FF09
4M104FF11
4M104HH13
4M104HH15
5F102GB01
5F102GC01
5F102GD04
5F102GJ10
5F102GK04
5F102GL04
5F102GL07
5F102GM04
5F102GM07
5F102GM08
5F102GQ01
5F102GR04
5F102HC01
5F102HC15
(57)【要約】
【課題】２ＤＥＧ層への良好なコンタクトが可能な半導体素子を実現する。
【解決手段】基板１０と、基板１０上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層１２と、チャネル層１２上に接して設けられ、チャネル層１２よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層１３と、を有する半導体素子において、障壁層１３表面の一部領域に設けられ、チャネル層１２に達する深さのリセス２０と、リセス２０に沿って被覆するように設けられた電極と、を有し、リセスは、障壁層１３が露出した面であって、基板１０の主面に対して角度を有した面である第１側面と、第１側面に接続し、チャネル層１２の表面が露出した面であるテラスと、テラスに接続し、チャネル層１２が露出した面であって、基板の主面に対して傾斜し、その傾斜角度が第１側面よりも小さな面である第２側面と、を有する。
【選択図】図２
【解決手段】基板１０と、基板１０上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層１２と、チャネル層１２上に接して設けられ、チャネル層１２よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層１３と、を有する半導体素子において、障壁層１３表面の一部領域に設けられ、チャネル層１２に達する深さのリセス２０と、リセス２０に沿って被覆するように設けられた電極と、を有し、リセスは、障壁層１３が露出した面であって、基板１０の主面に対して角度を有した面である第１側面と、第１側面に接続し、チャネル層１２の表面が露出した面であるテラスと、テラスに接続し、チャネル層１２が露出した面であって、基板の主面に対して傾斜し、その傾斜角度が第１側面よりも小さな面である第２側面と、を有する。
【選択図】図２
【特許請求の範囲】
【請求項1】
基板と、前記基板上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層と、前記チャネル層上に接して設けられ、前記チャネル層よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層と、を有する半導体素子において、
前記障壁層表面の一部領域に設けられ、前記チャネル層に達する深さのリセスと、
前記リセスに沿って被覆するように設けられた電極と、を有し、
前記リセスは、
前記障壁層が露出した面であって、前記基板の主面に対して角度を有した面である第１側面と、
前記第１側面に接続し、前記チャネル層の表面が露出した面であるテラスと、
前記テラスに接続し、前記チャネル層が露出した面であって、前記基板の主面に対して傾斜し、その傾斜角度が前記第１側面よりも小さな面である第２側面と、を有する、半導体素子。
前記障壁層表面の一部領域に設けられ、前記チャネル層に達する深さのリセスと、
前記リセスに沿って被覆するように設けられた電極と、を有し、
前記リセスは、
前記障壁層が露出した面であって、前記基板の主面に対して角度を有した面である第１側面と、
前記第１側面に接続し、前記チャネル層の表面が露出した面であるテラスと、
前記テラスに接続し、前記チャネル層が露出した面であって、前記基板の主面に対して傾斜し、その傾斜角度が前記第１側面よりも小さな面である第２側面と、を有する、半導体素子。
【請求項2】
前記テラスの幅は、１００ｎｍ以上である、請求項１に記載の半導体素子。
【請求項3】
前記第１側面は、前記基板の主面に対して８０度以上９０度以下の角度を有した面である、請求項１または請求項２に記載の半導体素子。
【請求項4】
前記第１側面は前記障壁層のｍ面である、請求項１または請求項２に記載の半導体素子。
【請求項5】
基板と、前記基板上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層と、前記チャネル層上に接して設けられ、前記チャネル層よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層と、を有する半導体素子の製造方法において、
前記障壁層表面の所定領域をドライエッチングして、側面が前記基板の主面に対して傾斜し、底面が前記チャネル層表面よりも深い第１リセスを形成する第１リセス形成工程と、
前記第１リセスの側面をアルカリ溶液によってウェットエッチングし、第２リセスを形成する第２リセス形成工程と、
前記障壁層上に、前記第２リセスを被覆するようにして電極を形成する電極形成工程と、を有し、
前記第２リセス形成工程は、前記障壁層をウェットエッチングして前記基板の主面に対して角度を有した面である第１側面を形成するとともに、前記チャネル層の表面を露出させてテラスを形成し、前記チャネル層をウェットエッチングして前記基板の主面に対して傾斜し、その傾斜角度が前記第１側面よりも小さな面である第２側面を形成する工程である、半導体素子の製造方法。
前記障壁層表面の所定領域をドライエッチングして、側面が前記基板の主面に対して傾斜し、底面が前記チャネル層表面よりも深い第１リセスを形成する第１リセス形成工程と、
前記第１リセスの側面をアルカリ溶液によってウェットエッチングし、第２リセスを形成する第２リセス形成工程と、
前記障壁層上に、前記第２リセスを被覆するようにして電極を形成する電極形成工程と、を有し、
前記第２リセス形成工程は、前記障壁層をウェットエッチングして前記基板の主面に対して角度を有した面である第１側面を形成するとともに、前記チャネル層の表面を露出させてテラスを形成し、前記チャネル層をウェットエッチングして前記基板の主面に対して傾斜し、その傾斜角度が前記第１側面よりも小さな面である第２側面を形成する工程である、半導体素子の製造方法。
【請求項6】
前記第２リセス形成工程は、前記テラスの幅が１００ｎｍ以上となるように前記テラスを形成する、請求項５に記載の半導体素子の製造方法。
【請求項7】
前記第２リセス形成工程は、前記第１側面が前記基板の主面に対して８０度以上９０度以下となるように形成する、請求項５または請求項６に記載の半導体素子の製造方法。
【請求項8】
前記第２リセス形成工程は、前記第１側面がｍ面となるように形成する、請求項５または請求項６に記載の半導体素子の製造方法。
【請求項9】
前記アルカリ溶液は、ＴＭＡＨ水溶液である、請求項５または請求項６に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子およびその製造方法に関する。
【背景技術】
【0002】
ＧａＮからなるチャネル層、ＡｌＧａＮからなる障壁層を順に積層したヘテロ接合構造を有し、ヘテロ接合界面に形成される二次元電子ガス（２ＤＥＧ）層をチャネルとして動作する半導体素子が知られている。
【0003】
そのような半導体素子では、２ＤＥＧ層に対して電極が良好なコンタクトを取れるようにリセス構造が設けられることがある（たとえば特許文献１）。リセス構造は、障壁層表面の一部領域にチャネル層に達する深さの溝（リセス）を設け、溝の側面にヘテロ接合界面を露出させ、リセスの上面、側面、底面に沿って電極を設けた構造である。このような構造によれば電極と２ＤＥＧ層が接触するため、コンタクト抵抗を低減することができる。
【0004】
特許文献２、３には、リセスの側面に２段の傾斜を設けたＨＦＥＴが記載されており、リセス側面は障壁層が露出する位置で傾斜角度が変わり、上段の側面の傾斜を下段の側面の傾斜よりも緩やかにした構成が示されている。特許文献４にもリセス側面の傾斜角度を変えた構成が示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第５３２９６０６号公報
【特許文献2】特開２０１２－９９５４２号公報
【特許文献3】特許第５６２５３１４号公報
【特許文献4】特許第７０５７４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかし、リセスはドライエッチングで形成されるため、リセスのエッチングダメージが発生してしまい、そのエッチングダメージは除去できない。
【0007】
また、リセスの側面には傾斜が付くため、ＡｌＧａＮ層の実質的な厚さが薄くなり、リセス近傍で２ＤＥＧ濃度が低下してしまう。
【0008】
また、リセスに電極を形成するとき、電極が段切れしたり、２ＤＥＧ層に接触しなかったりすることがないようにリセスの段差に精度よく電極を這わせる必要がある。そのため、電極の形成方法として段差被覆性に優れたスパッタを選択する必要がある。しかし、スパッタは半導体にダメージを与えてしまう可能性があった。
【0009】
本発明は、かかる背景に鑑みてなされたものであり、２ＤＥＧ層への良好なコンタクトが可能な半導体素子およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【0010】
本発明の一態様は、
基板と、前記基板上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層と、前記チャネル層上に接して設けられ、前記チャネル層よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層と、を有する半導体素子において、
前記障壁層表面の一部領域に設けられ、前記チャネル層に達する深さのリセスと、
前記リセスに沿って被覆するように設けられた電極と、を有し、
前記リセスは、
前記障壁層が露出した面であって、前記基板の主面に対して角度を有した面である第１側面と、
前記第１側面に接続し、前記チャネル層の表面が露出した面であるテラスと、
前記テラスに接続し、前記チャネル層が露出した面であって、前記基板の主面に対して傾斜し、その傾斜角度が前記第１側面よりも小さな面である第２側面と、を有する、半導体素子にある。
基板と、前記基板上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層と、前記チャネル層上に接して設けられ、前記チャネル層よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層と、を有する半導体素子において、
前記障壁層表面の一部領域に設けられ、前記チャネル層に達する深さのリセスと、
前記リセスに沿って被覆するように設けられた電極と、を有し、
前記リセスは、
前記障壁層が露出した面であって、前記基板の主面に対して角度を有した面である第１側面と、
前記第１側面に接続し、前記チャネル層の表面が露出した面であるテラスと、
前記テラスに接続し、前記チャネル層が露出した面であって、前記基板の主面に対して傾斜し、その傾斜角度が前記第１側面よりも小さな面である第２側面と、を有する、半導体素子にある。
【0011】
また本発明の他の態様は、
基板と、前記基板上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層と、前記チャネル層上に接して設けられ、前記チャネル層よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層と、を有する半導体素子の製造方法において、
前記障壁層表面の所定領域をドライエッチングして、側面が前記基板の主面に対して傾斜し、底面が前記チャネル層表面よりも深い第１リセスを形成する第１リセス形成工程と、
前記第１リセスの側面をアルカリ溶液によってウェットエッチングし、第２リセスを形成する第２リセス形成工程と、
前記障壁層上に、前記第２リセスを被覆するようにして電極を形成する電極形成工程と、を有し、
前記第２リセス形成工程は、前記障壁層をウェットエッチングして前記基板の主面に対して角度を有した面である第１側面を形成するとともに、前記チャネル層の表面を露出させてテラスを形成し、前記チャネル層をウェットエッチングして前記基板の主面に対して傾斜し、その傾斜角度が前記第１側面よりも小さな面である第２側面を形成する工程である、半導体素子の製造方法にある。
基板と、前記基板上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層と、前記チャネル層上に接して設けられ、前記チャネル層よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層と、を有する半導体素子の製造方法において、
前記障壁層表面の所定領域をドライエッチングして、側面が前記基板の主面に対して傾斜し、底面が前記チャネル層表面よりも深い第１リセスを形成する第１リセス形成工程と、
前記第１リセスの側面をアルカリ溶液によってウェットエッチングし、第２リセスを形成する第２リセス形成工程と、
前記障壁層上に、前記第２リセスを被覆するようにして電極を形成する電極形成工程と、を有し、
前記第２リセス形成工程は、前記障壁層をウェットエッチングして前記基板の主面に対して角度を有した面である第１側面を形成するとともに、前記チャネル層の表面を露出させてテラスを形成し、前記チャネル層をウェットエッチングして前記基板の主面に対して傾斜し、その傾斜角度が前記第１側面よりも小さな面である第２側面を形成する工程である、半導体素子の製造方法にある。
【発明の効果】
【0012】
本発明によれば、電極のリセスに対する被覆性が高く、電極の段切れを防止することができる。その結果、電極のコンタクト抵抗を低減することができる。
【図面の簡単な説明】
【0013】
【図1】実施形態１における半導体素子の構成を示した断面図であって基板主面に垂直な断面を示した図。
【図2】実施形態１における半導体素子のリセス部分を拡大して示した断面図。
【図3】電極の平面パターンを示した図。
【図4】実施形態１における半導体素子の製造工程を示した図。
【図5】実施形態１における半導体素子の製造工程を示した図。
【図6】実施形態１における半導体素子のリセス部分の製造工程を示した図。
【図7】コンタクト抵抗率を比較したグラフ。
【図8】各半導体素子のオン抵抗の分布を示したグラフ。
【図9】リセスの断面ＳＥＭ像。
【発明を実施するための形態】
【0014】
半導体素子は、基板と、前基板上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層と、チャネル層上に接して設けられ、チャネル層よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層と、を有する半導体素子において、障壁層表面の一部領域に設けられ、チャネル層に達する深さのリセスと、リセスに沿って被覆するように設けられた電極と、を有し、リセスは、障壁層が露出した面であって、基板の主面に対して角度を有した面である第１側面と、第１側面に接続し、チャネル層の表面が露出した面であるテラスと、テラスに接続し、チャネル層が露出した面であって、基板の主面に対して傾斜し、その傾斜角度が第１側面よりも小さな面である第２側面と、を有する。
【0015】
テラスの幅は、１００ｎｍ以上であってもよい。電極の被覆性を向上させることができ、電極の段切れをよりよく防止できる。
【0016】
第１側面は、基板の主面に対して８０度以上９０度以下の角度を有した面であってもよい。また、第１側面は前記障壁層のｍ面であってもよい。２ＤＥＧ層の２ＤＥＧ濃度がリセス側面近傍で減少してしまうことを防止できる。
【0017】
半導体素子の製造方法は、基板と、基板上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層と、チャネル層上に接して設けられ、チャネル層よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層と、を有する半導体素子の製造方法において、障壁層表面の所定領域をドライエッチングして、側面が基板の主面に対して傾斜し、底面がチャネル層表面よりも深い第１リセスを形成する第１リセス形成工程と、第１リセスの側面をアルカリ溶液によってウェットエッチングし、第２リセスを形成する第２リセス形成工程と、障壁層上に、第２リセスを被覆するようにして電極を形成する電極形成工程と、を有し、第２リセス形成工程は、障壁層をウェットエッチングして基板の主面に対して角度を有した面である第１側面を形成するとともに、チャネル層の表面を露出させてテラスを形成し、チャネル層をウェットエッチングして基板の主面に対して傾斜し、その傾斜角度が第１側面よりも小さな面である第２側面を形成する工程である。
【0018】
第２リセス形成工程は、テラスの幅が１００ｎｍ以上となるようにテラスを形成する工程であってもよい。電極の被覆性を向上させることができ、電極の段切れをよりよく防止できる。
【0019】
第２リセス形成工程は、第１側面が基板の主面に対して８０度以上９０度以下となるように形成してもよい。また、第２リセス形成工程は、第１側面がｍ面となるように形成する工程であってもよい。２ＤＥＧ層の２ＤＥＧ濃度がリセス側面近傍で減少してしまうことを防止できる。アルカリ溶液は、ＴＭＡＨ水溶液であってもよい。
【0020】
（実施形態１）
１．半導体素子の構成
図１は、実施形態１における半導体素子の構成を示した断面図であって、基板主面に垂直な断面を示した図である。実施形態１における半導体素子は、分極超接合（ＰＳＪ）ＦＥＴであり、図１に示すように、基板１０と、バッファ層１１と、チャネル層１２と、障壁層１３と、アンドープ層１４と、ｐ層１５と、ゲート電極１６と、ソース電極１７と、ドレイン電極１８と、を有している。また、図２は、実施形態１における半導体素子のリセス部分を拡大して示した断面図である。また、図３は、電極パターンを示した上面図である。図３におけるＡ－Ａ断面が図１である。
１．半導体素子の構成
図１は、実施形態１における半導体素子の構成を示した断面図であって、基板主面に垂直な断面を示した図である。実施形態１における半導体素子は、分極超接合（ＰＳＪ）ＦＥＴであり、図１に示すように、基板１０と、バッファ層１１と、チャネル層１２と、障壁層１３と、アンドープ層１４と、ｐ層１５と、ゲート電極１６と、ソース電極１７と、ドレイン電極１８と、を有している。また、図２は、実施形態１における半導体素子のリセス部分を拡大して示した断面図である。また、図３は、電極パターンを示した上面図である。図３におけるＡ－Ａ断面が図１である。
【0021】
基板１０は、ｃ面またはａ面を主面とするサファイアからなる。基板１０の厚さは、たとえば５０～５００μｍである。
【0022】
チャネル層１２は、基板１０上にバッファ層１１を介して位置する。チャネル層１２は、アンドープのＧａＮからなる。バッファ層１１は、たとえば低温成長のＡｌＮやＧａＮである。チャネル層１２の厚さは、たとえば３００～５０００ｎｍである。
【0023】
障壁層１３は、チャネル層１２上に位置する。障壁層１３は、アンドープのＡｌＧａＮからなる。Ａｌ組成は１０～５０％である。チャネル層１２と障壁層１３はヘテロ接合しており、その界面近傍であってチャネル層１２中に、二次元電子ガス（２ＤＥＧ）層１９が発生する。実施形態１における半導体素子は、この２ＤＥＧ層１９をチャネルとして動作する。障壁層１３の厚さは、たとえば２０～１５０ｎｍである。
【0024】
アンドープ層１４は、障壁層１３上の一部領域（ソース電極１７とドレイン電極１８の形成領域を除いた領域）に位置する。アンドープ層１４は、アンドープのＧａＮである。障壁層１３とアンドープ層１４はヘテロ接合しており、その界面近傍であってアンドープ層１４中に、二次元ホールガス（２ＤＨＧ）層２２が発生する。この２ＤＨＧ層２２は、チャネルとして機能するものではなく、電界分布を平坦にし、耐圧を向上させるものである。アンドープ層１４の厚さは、たとえば１０～１０００ｎｍである。
【0025】
ｐ層１５は、アンドープ層１４上の一部領域であってソース電極１７寄りの領域に位置する。ｐ層１５は、ｐ－ＧａＮからなる。Ｍｇ濃度は、たとえば、１×１０１７ｃｍ－３以上３×１０２０ｃｍ－３である。ｐ層１５の厚さは、たとえば２０～１５０ｎｍである。ｐ層１５は、低濃度ｐ型の層と、高濃度ｐ型の層の２層としてもよい。
【0026】
ゲート電極１６は、ｐ層１５上に位置している。ゲート電極１６の材料は、たとえばＮｉ／Ａｕである。
【0027】
リセス２０は、障壁層１３表面のうち、ソース電極１７およびドレイン電極１８を設ける領域に設けられた溝であり、チャネル層１２に達する深さの溝である。リセス２０は、側面が２段の階段状となっており、障壁層１３が露出する側面２０ａ、側面２０ａの下端に連続し、チャネル層１２の表面が露出するテラス２０ｂ、テラス２０ｂの一端に連続し、チャネル層１２が露出する側面２０ｃ、側面２０ｃの下端に連続し、チャネル層１２が露出する面であってチャネル層１２表面よりも深い位置の面である底面２０ｄを有した形状である。
【0028】
側面２０ａは、障壁層１３の主面に垂直な面であり、たとえばＡｌＧａＮのｍ面である。ａ面などのｍ面以外の面であってもよい。なお、垂直な面である必要はなく、基板１０主面に対する傾斜角度が側面２０ｃよりも大きければよい。ただし、なるべく垂直に近いことが好ましく、たとえば、基板１０の主面に対して８０度以上９０度以下の角度を有していることが好ましく、最も好ましいのは垂直である。側面２０ａはウェットエッチングによって露出した面であり、エッチングダメージがない面である。
【0029】
テラス２０ｂは、チャネル層１２の表面であり、ＧａＮのｃ面である。テラス２０ｂはウェットエッチングにより露出した面であり、エッチングダメージがない面である。テラス２０ｂは、側面２０ａと垂直を成して連続している。
【0030】
テラス２０ｂの幅は、１００ｎｍ以上が好ましい。ここでテラス２０ｂの幅は、平面視においてソース電極１７とドレイン電極１８とを結ぶ最短の直線をとったときに、その直線方向に置けるテラス２０ｂの幅を言うものとする。電極パターンが後述の図２である場合には、ストライプに直交する方向の幅である。テラス２０ｂの幅を１００ｎｍ以上としてテラス２０ｂの幅を十分に広く取ることで、ソース電極１７、ドレイン電極１８のリセス２０への被覆性をより向上させることができ、ソース電極１７、ドレイン電極１８がリセス２０の段差で段切れしてしまうことを防止することができる。より好ましくは１４０ｎｍ以上である。
【0031】
また、テラス２０ｂの幅は１０００ｎｍ以下が好ましい。テラス２０ｂの幅の拡大により、２ＤＥＧ層１９エリアが減少してしまうためである。
【0032】
側面２０ｃは、チャネル層１２の主面に対して角度を有している。その角度は、側面２０ａの角度よりも小さく、たとえば基板１０主面に対して４０～８０度である。側面２０ｃが傾斜しているため、ソース電極１７、ドレイン電極１８のリセス２０への被覆性をより向上させることができる。側面２０ｃは、ウェットエッチングによって露出した面であり、エッチングダメージがない面である。側面２０ｃは、テラス２０ｂと角度を成して接続している。側面２０ｃは、たとえばｍ面を傾斜させた面である。
【0033】
底面２０ｄは、チャネル層１２の主面に平行な面であり、ＧａＮのｃ面である。底面２０ｄは、チャネル層１２の表面よりも深い位置（基板１０側の位置）の面であり、チャネル層１２のドライエッチングによって露出した面である。底面２０ｄは、側面２０ｃと角度を成して接続している。底面２０ｄからチャネル層１２表面までの高さは、０より大きければ任意であるが、たとえば１０ｎｍ以上である。
【0034】
ソース電極１７およびドレイン電極１８は、障壁層１３上の所定の領域に離間して設けられている。また、ソース電極１７およびドレイン電極１８は、リセス２０を被覆するように設けられている。つまり、リセス２０の側面２０ａ、テラス２０ｂ、側面２０ｃ、底面２０ｄに接するように設けられている。そのため、ソース電極１７およびドレイン電極１８は、リセス２０の側面２０ａとテラス２０ｂが成す角部付近において２ＤＥＧ層１９に接触している。これによりソース電極１７およびドレイン電極１８のコンタクト抵抗の低減を図っている。ソース電極１７およびドレイン電極の材料は、たとえば、Ｔｉ／Ａｌ／Ｔｉ、Ｖ／Ａｌ／Ｔｉである。
【0035】
次に、リセス２０と電極の平面パターンについて説明する。ソース電極１７およびドレイン電極１８は、平面視において所定の間隔を開けて設けられ、ソース電極１７とドレイン電極１８の間にゲート電極１６を挟むような平面パターンである。
【0036】
図２のように、ソース電極１７とドレイン電極１８は櫛歯状の平面パターンである。つまり、細長い線状のパターンが所定間隔で平行に並べられたストライプ状の部分と、線状のパターンそれぞれと接続する部分とを有している。ソース電極１７のストライプ部分とドレイン電極１８のストライプ部分は、交互にかみ合うように配置されている。
【0037】
また、ゲート電極１６は、ソース電極１７の細長い線状のパターンそれぞれに、その線状のパターンを囲うリング状のパターンに設けられている。
【0038】
また図２のように、ソース電極１７、ドレイン電極１８の各線状のパターンの内側に、その線に沿って所定間隔で複数のリセス２０が配置されている。リセス２０の平面形状は、たとえば正六角形である。これは、リセス２０の側面２０ａがｍ面であるためである。もちろん、リセスの平面形状は正六角形に限らない。たとえば、正三角形、正方形、長方形、円などであってもよい。
【0039】
リセス２０の直径は、平面視でソース電極１７およびドレイン電極１８のパターンに内包されるような大きさであればよい。図２の場合、ソース電極１７およびドレイン電極１８の線状のパターンの幅よりも小さければよい。たとえば、線状のパターンの幅が２０μｍ、リセス２０の直径は５μｍである。
【0040】
なお、ゲート電極１６、ソース電極１７、ドレイン電極１８の平面パターンは一例であり、図３に示したパターンに限るものではない。
【0041】
２．半導体素子の動作
実施形態１における半導体素子は、ゲート電極１６に電圧を印加しない状態で、ドレイン電極１８からソース電極１７に２ＤＥＧ層１９を介して電流が流れるノーマリオン型の素子である。ゲート電極１６にしきい値電圧以下の電圧（負の電圧）を印加するとドレイン電極１８からソース電極１７への電流がオフとなる。
実施形態１における半導体素子は、ゲート電極１６に電圧を印加しない状態で、ドレイン電極１８からソース電極１７に２ＤＥＧ層１９を介して電流が流れるノーマリオン型の素子である。ゲート電極１６にしきい値電圧以下の電圧（負の電圧）を印加するとドレイン電極１８からソース電極１７への電流がオフとなる。
【0042】
ゲート電極１６にしきい値電圧以下の電圧（負の電圧）を印加すると、２ＤＨＧ層２２からホールが引き抜かれて消滅し、これに伴ってアンドープ層１４下の２ＤＥＧ層１９から電子が消滅する。そのため、アンドープ層１４の下部領域は全体が空乏化し、電界強度が一定となる。これにより、ドレイン電極１８からゲート電極１６にかかる電界を均等に分散することができ、電界集中する領域はない。その結果、非常に高い耐圧を実現することができる。
【0043】
また、ゲート電極１６にしきい値電圧よりも大きな電圧を印加すると、ドレイン電極１８からソース電極１７へと電流が流れてオン動作となる。このとき、ドレイン電極１８から障壁層１３表面およびリセス２０の側面２０ａを介して２ＤＥＧ層１９へと電流が流れる。そして、２ＤＥＧ層１９から障壁層１３表面およびリセス２０の側面２０ａを介してソース電極１７へと電流が流れる。
【0044】
ここで、リセス２０が図２のような構造であるため、ソース電極１７およびドレイン電極１８は２ＤＥＧ層１９に対して良好にコンタクトを取ることができる。詳細には次の通りである。
【0045】
リセス２０の側面２０ａは基板１０主面に対して垂直であるため、障壁層１３の実質的な厚みの減少がない。側面２０ａが傾斜を有していると歪みが緩和して障壁層１３の実質的な厚みが減少する。障壁層１３の実質的な厚みの減少がないため、リセス２０側面近傍における２ＤＥＧ層１９の２ＤＥＧ濃度の減少を防止することができる。その結果、ソース電極１７およびドレイン電極１８は２ＤＥＧ層１９に対して良好にコンタクトを取ることができる。
【0046】
リセス２０の側面は、基板１０主面に対して垂直な側面２０ａと、チャネル層１２表面であるテラス２０ｂと、基板１０主面に対して傾斜した側面２０ｃを有し、２段の段差を有している。このような段差構造とすることで、ソース電極１７およびドレイン電極１８のリセス２０に対する被覆性を向上させることができ、ソース電極１７およびドレイン電極１８の段切れを防止することができる。この結果、ソース電極１７およびドレイン電極１８は、テラス２０ｂと側面２０ｃの成す角部に対して確実に密着し、その角部近傍の２ＤＥＧ層１９に対して良好にコンタクトを取ることができる。
【0047】
また、リセス２０の側面２０ａ、テラス２０ｂ、側面２０ｃは、詳しくは製造方法の段で説明するが、ドライエッチング後にウェットエッチングすることで露出した面である。そのため、これらの面はエッチングダメージのない面である。ソース電極１７およびドレイン電極１８はこのエッチングダメージのない面に接触しているため、コンタクト抵抗を低減することができる。
【0048】
以上、実施形態１における半導体素子では、リセス２０が図２に示すように側面２０ａ、テラス２０ｂ、側面２０ｃ、底面２０ｄを有した形状であるため、ソース電極１７およびドレイン電極１８の被覆性が高く、ソース電極１７およびドレイン電極１８の段切れを防止することができ、ソース電極１７およびドレイン電極１８のコンタクト抵抗の低減することができる。
【0049】
３．半導体素子の製造方法
次に、実施形態１における半導体素子の製造方法について、図を参照に説明する。
次に、実施形態１における半導体素子の製造方法について、図を参照に説明する。
【0050】
まず、基板１０上にバッファ層１１を介してチャネル層１２、障壁層１３、アンドープ層１４、ｐ層１５をＭＯＣＶＤ法によって順に積層する（図４参照）。原料ガスには、たとえば、Ｇａ原料ガスとしてＴＭＧ（トリメチルガリウム）、Ａｌ原料ガスとしてＴＭＡ（トリメチル）、窒素原料ガスとしてアンモニアを用いる。また、キャリアガスには水素や窒素を用いる。
【0051】
次に、ｐ層１５表面の所定領域をドライエッチングしアンドープ層１４を露出させる。さらに露出したアンドープ層１４のうち、ソース電極１７およびドレイン電極１８を形成する領域をドライエッチングして障壁層１３を露出させる（図５参照）。
【0052】
次に、障壁層１３の所定領域をドライエッチングし、リセス２１を形成する（図６（ａ）参照）。ここで、リセス２１の側面は傾斜するようにエッチング条件を設定する。リセス２１の側面の傾斜角度は、たとえば、基板１０主面に対して３０～７０度である。また、リセス２１はチャネル層１２表面よりも深く形成する。このドライエッチングによって、リセス２１の側面や底面にはエッチングダメージが生じる。
【0053】
次に、リセス２１の側面をＴＭＡＨ水溶液によってウェットエッチングする。ＴＭＡＨ水溶液の濃度はたとえば１５～２５ｗｔ％である。また、ＴＭＡＨ水溶液の温度はたとえば６０～９０℃である。濃度や温度がこの範囲であれば障壁層１３とチャネル層１２のエッチング速度の差が適切となり、リセス２０の形成が容易となる。
【0054】
また、エッチング時間は、たとえば１０～３０分間である。エッチング時間が１０分より短いとテラス２０ｂの幅が十分に拡大せず、ソース電極１７およびドレイン電極１８の被覆性低下や段切れが生じる可能性がある。また、エッチング時間が３０分よりも長いと、チャネル層１２のエッチングが進行してｍ面が露出し、側面２０ｃが垂直となり、ソース電極１７およびドレイン電極１８の被覆性低下や段切れが生じる可能性がある。
【0055】
ＴＭＡＨ水溶液によるＩＩＩ族窒化物半導体のウェットエッチングでは、リセス２０の側面はｃ面以外の面であるためエッチングされるが、障壁層１３の表面やチャネル層１２の表面、リセス２０の底面はｃ面であるためエッチングされない。また、Ａｌ組成が高いほどエッチング速度が速くなる。また、エッチングが進行するにつれてｍ面が露出し、そのｍ面を保ったままエッチングが進行する。
【0056】
そのため、リセス２１のウェットエッチングによって、側面２０ａ、テラス２０ｂ、側面２０ｃ、底面２０ｄを有したリセス２０が形成される（図６（ｂ）参照）。より詳細には次の通りである。
【0057】
リセス２１側面のうち障壁層１３が露出する領域は横方向に速くエッチングされ、リセス２１側面のうち障壁層１３が露出する領域はこれよりもエッチング速度が遅い。障壁層１３はチャネル層１２よりもＡｌ組成が高いためである。このエッチングによりチャネル層１２の表面が露出する。この露出したチャネル層１２の表面はｃ面であるためエッチングされない。これによりリセス２０のテラス２０ｂが形成される。テラス２０ｂはリセス２１の形成時には露出していなかった面であるから、エッチングダメージのない面である。
【0058】
また、この障壁層１３のエッチングの進行によって障壁層１３のｍ面が露出し、障壁層１３の主面に垂直なリセス２０の側面２０ａが形成される。また、障壁層１３のエッチングによって側面２０ａのエッチングダメージは除去される。
【0059】
また、リセス２１側面のうちチャネル層１２が露出する領域は、障壁層１３よりもＡｌ組成の低い（Ａｌ組成が０）ＧａＮであるため、障壁層１３よりもエッチング速度が遅い。その結果、側面が垂直となるまでにはエッチングが進行せず、傾斜を有する。この傾斜を有したチャネル層１２の側面がリセス２０の側面２０ｃとなる。なお、側面２０ｃの傾斜角度は、リセス２１の側面の傾斜角度と等しいか、それよりも大きくなる。このチャネル層１２のエッチングによって側面２０ｃのエッチングダメージは除去される。
【0060】
そして、リセス２１の底面はｃ面であるためエッチングされず、そのままリセス２０の底面２０ｄとなる。このようにして、側面２０ａ、テラス２０ｂ、側面２０ｃ、底面２０ｄを有したリセス２０が形成される。
【0061】
なお、ウェットエッチング溶液にはＴＭＡＨ以外にもＫＯＨ、ＮａＯＨなどのアルカリ溶液を用いることができる。また、溶媒も水に限らない。
【0062】
次に、障壁層１３上の所定領域に、ソース電極１７およびドレイン電極１８を形成する。また、ソース電極１７およびドレイン電極１８は、リセス２０を被覆するように形成する。ソース電極１７とドレイン電極１８の材料を同一とする場合には同時に形成することができる。
【0063】
ここで、リセス２０は、チャネル層１２表面の露出するテラス２０ｂを有し、側面２０ｃは傾斜を有している。そのため、リセス２０の段差に沿って被覆性よくソース電極１７およびドレイン電極１８を形成することができ、段切れを防止することができる。特に、テラス２０ｂと側面２０ｃの成す角部近傍において露出する２ＤＥＧ層１９に対し、ソース電極１７およびドレイン電極１８を確実に密着させることができる。
【0064】
ソース電極１７およびドレイン電極１８の形成には、蒸着やスパッタなどを用いることができる。特にＥＢ蒸着などの蒸着を用いることが好ましい。従来、ソース電極１７およびドレイン電極１８が段切れすることなくリセスを被覆するために、被覆性のよい形成方法であるスパッタを用いていたが、スパッタでは半導体層にダメージが生じる場合があった。これに対し実施形態１におけるリセス２０は、その形状によりソース電極１７およびドレイン電極１８の被覆性がよいため、蒸着によってソース電極１７およびドレイン電極１８を形成しても段切れを防止できる。
【0065】
また、ソース電極１７およびドレイン電極１８は、エッチングダメージのないリセス２０の側面２０ａ、テラス２０ｂ、側面２０ｃに接するため、コンタクト抵抗を低減することができる。
【0066】
次に熱処理を行ってソース電極１７およびドレイン電極１８の低コンタクト抵抗化を図る。熱処理条件は、たとえば、窒素雰囲気、５００～７００℃、６０～６００秒である。
【0067】
次に、ｐ層１５上にゲート電極１６を蒸着などによって形成する。先にゲート電極１６を形成してから、リセス２０、ソース電極１７およびドレイン電極１８を形成してもよい。以上によって、実施形態１における半導体素子が製造される。
【0068】
４．実験結果
試料Ａとして、次のようにしてリセス２０を形成した実施形態１における半導体素子を作製した。まず、ドライエッチングによってチャネル層１２に達する深さのリセス２１を形成し、その後に濃度２．３ｗｔ％のＴＭＡＨ水溶液を用いて５０℃、２０分間のウェットエッチングを行った。これにより、テラス２０ｂの幅が４０ｎｍのリセス２０を形成した。そして、リセス２０の上面、側面、底面にわたって電極を形成した。電極はＴｉ／Ａｌ／Ｔｉとし、アロイ温度は６００℃とした。
試料Ａとして、次のようにしてリセス２０を形成した実施形態１における半導体素子を作製した。まず、ドライエッチングによってチャネル層１２に達する深さのリセス２１を形成し、その後に濃度２．３ｗｔ％のＴＭＡＨ水溶液を用いて５０℃、２０分間のウェットエッチングを行った。これにより、テラス２０ｂの幅が４０ｎｍのリセス２０を形成した。そして、リセス２０の上面、側面、底面にわたって電極を形成した。電極はＴｉ／Ａｌ／Ｔｉとし、アロイ温度は６００℃とした。
【0069】
一方、試料Ｂとして、リセス２１形成後のウェットエッチングを以下のように変更してリセス２０を形成した。それ以外は試料Ａと同様である。ウェットエッチングは濃度２２ｗｔ％のＴＭＡＨ水溶液を用いて８５℃、２０分間行った。これによりテラス２０ｂの幅が１４０ｎｍのリセス２０を形成した。
【0070】
【0071】
また、試料Ａ、Ｂのリセス２０を有した実施形態１に係る半導体素子を複数作製し、各素子のオン抵抗を測定した。図８は、各素子のオン抵抗の分布を示したグラフである。図８のように、試料Ｂは試料Ａに比べてオン抵抗の中央値が１桁低いことが分かった。
【0072】
【0073】
図７～９から、リセス２０におけるテラス２０ｂの幅を十分に広げることで、電極のリセス２０に対する被覆性がよくなり、段切れを防止できることが分かった。また、被覆性向上と段切れ防止により、電極のコンタクト抵抗率を低減することができ、オン抵抗の低減を図ることができることが分かった。
【0074】
４．各種変形形態
本発明は実施形態１に示した半導体素子に限定されず、ＩＩＩ族窒化物半導体からなるチャネル層と、チャネル層よりもＡｌ組成の高いＩＩＩ族窒化物半導体からなる障壁層と、を有し、リセスによって２ＤＥＧ層に接する電極を設けた構造であれば任意の半導体素子に適用することができる。たとえば、ＨＦＥＴなどにも本発明は適用することができる。
本発明は実施形態１に示した半導体素子に限定されず、ＩＩＩ族窒化物半導体からなるチャネル層と、チャネル層よりもＡｌ組成の高いＩＩＩ族窒化物半導体からなる障壁層と、を有し、リセスによって２ＤＥＧ層に接する電極を設けた構造であれば任意の半導体素子に適用することができる。たとえば、ＨＦＥＴなどにも本発明は適用することができる。
【符号の説明】
【0075】
１０：基板
１１：バッファ層
１２：チャネル層
１３：障壁層
１４：アンドープ層
１５：ｐ層
１６：ゲート電極
１７：ソース電極
１８：ドレイン電極
１９：２ＤＥＧ層
２０：リセス
１１：バッファ層
１２：チャネル層
１３：障壁層
１４：アンドープ層
１５：ｐ層
１６：ゲート電極
１７：ソース電極
１８：ドレイン電極
１９：２ＤＥＧ層
２０：リセス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
