特開 2024-141609 アレイ基板及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024141609

(43)【公開日】2024-10-10

(54)【発明の名称】アレイ基板及び表示装置

(51)【国際特許分類】

   G02F 1/1345 20060101AFI20241003BHJP

   G02F 1/1368 20060101ALI20241003BHJP

   G09F 9/30 20060101ALI20241003BHJP

【ＦＩ】

G02F1/1345

G02F1/1368

G09F9/30 338

G09F9/30 348A

G09F9/30 349C

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023053351

(22)【出願日】2023-03-29

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】齋藤 玲彦

(72)【発明者】

【氏名】阿部 裕行

【テーマコード（参考）】

2H092

2H192

5C094

【Ｆターム（参考）】

2H092GA14

2H092GA29

2H092GA35

2H092GA48

2H092GA50

2H092GA59

2H092GA60

2H092JA24

2H192AA24

2H192BB12

2H192BC31

2H192CB08

2H192EA04

2H192EA42

2H192EA43

2H192EA67

2H192FA35

2H192FA39

2H192FA52

2H192FA73

2H192FB05

2H192FB22

2H192FB27

2H192FB32

2H192FB42

2H192FB72

2H192JA33

5C094BA03

5C094BA43

5C094DA11

5C094DA15

5C094DB01

5C094ED15

(57)【要約】

【課題】 アレイ基板の周辺領域に配置される回路の効率的なレイアウトを実現する。
【解決手段】 実施形態に係るアレイ基板は、アクティブ領域に配置された数の信号線と、複数の信号線に接続されたスイッチ回路とを備えている。複数の信号線は、第１，第２信号線を含む。スイッチ回路は、第１，第２トランジスタを含む回路ユニットと、第１，第２トランジスタに接続された第１入力線と、第１トランジスタをオンする第１選択信号を供給する第１選択線と、第２トランジスタをオンする第２選択信号を供給する第２選択線と、第１トランジスタと第１信号線を接続し、第１選択線と交差する第１出力線と、第２トランジスタと第２信号線を接続し、第１選択線と交差する第２出力線とを含む。第１出力線のうち第１選択線と交差する第１交差部分と、第２出力線のうち第１選択線と交差する第２交差部分とが異なる層に形成されている。
【選択図】 図１２

【特許請求の範囲】

【請求項1】

アクティブ領域に配置された複数の信号線と、
前記アクティブ領域の周囲の周辺領域に配置され、前記複数の信号線に接続されたスイッチ回路と、
を備え、
前記複数の信号線は、第１信号線および第２信号線を含み、
前記スイッチ回路は、
第１トランジスタおよび第２トランジスタを含む回路ユニットと、
第１トランジスタおよび第２トランジスタに接続された第１入力線と、
前記回路ユニットと前記アクティブ領域の間に配置され、前記第１トランジスタをオンする第１選択信号を供給する第１選択線と、
前記第２トランジスタをオンする第２選択信号を供給する第２選択線と、
前記第１トランジスタと前記第１信号線を接続し、前記第１選択線と交差する第１出力線と、
前記第２トランジスタと前記第２信号線を接続し、前記第１選択線と交差する第２出力線と、
を含み、
前記第１出力線のうち前記第１選択線と交差する第１交差部分と、前記第２出力線のうち前記第１選択線と交差する第２交差部分とが異なる層に形成されている、
アレイ基板。

【請求項2】

前記第１選択線は、当該アレイ基板の厚さ方向において、前記第１交差部分と前記第２交差部分の間に位置している、
請求項１に記載のアレイ基板。

【請求項3】

前記第１トランジスタは、
第１半導体層と、
前記第１選択線に接続され、前記第１半導体層と交差する第１ゲート電極と、
前記第１入力線および前記第１半導体層を接続する第１ソース電極と、
前記第１半導体層および前記第１出力線を接続する第１ドレイン電極と、
を含み、
前記第１交差部分は、前記第１ゲート電極と同層に形成されている、
請求項１に記載のアレイ基板。

【請求項4】

前記第１選択線は、前記複数の信号線と同層に形成された第１層と、前記第１ドレイン電極と同層に形成された第２層と、を含む、
請求項３に記載のアレイ基板。

【請求項5】

前記第１トランジスタ、前記第２トランジスタおよび前記第１選択線の上方に位置し、有機材料で形成された絶縁層をさらに備え、
前記第２交差部分は、前記絶縁層の上方に形成されている、
請求項１に記載のアレイ基板。

【請求項6】

前記アクティブ領域に配置され、前記複数の信号線と重なる導電性の遮光層をさらに備え、
前記第２交差部分は、前記遮光層と同層に形成されている、
請求項５に記載のアレイ基板。

【請求項7】

前記第２交差部分は、導電性酸化物で形成された保護層により覆われている、
請求項６に記載のアレイ基板。

【請求項8】

前記第１トランジスタおよび前記第２トランジスタは、前記複数の信号線の延出方向に並んでいる、
請求項１に記載のアレイ基板。

【請求項9】

前記複数の信号線は、第３信号線および第４信号線をさらに含み、
前記回路ユニットは、
前記第１選択線から前記第１選択信号が供給される第３トランジスタと、
前記第２選択線から前記第２選択信号が供給される第４トランジスタと、
をさらに含み、
前記スイッチ回路は、
第３トランジスタおよび第４トランジスタに接続された第２入力線と、
前記第３トランジスタと前記第３信号線を接続し、前記第１選択線と交差する第３出力線と、
前記第４トランジスタと前記第４信号線を接続し、前記第１選択線と交差する第４出力線と、
をさらに含み、
前記第３出力線のうち前記第１選択線と交差する第３交差部分と、前記第４出力線のうち前記第１選択線と交差する第４交差部分とが異なる層に形成されている、
請求項１に記載のアレイ基板。

【請求項10】

前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタおよび前記第４トランジスタは、前記複数の信号線の延出方向に並んでいる、
請求項９に記載のアレイ基板。

【請求項11】

請求項１乃至１０のうちいずれか１項に記載のアレイ基板を備え、
前記アクティブ領域は、
前記複数の信号線に接続された複数の画素トランジスタと、
前記複数の画素トランジスタにそれぞれ接続された複数の画素電極と、
を含む、表示装置。

【請求項12】

前記アレイ基板に対向する対向基板と、
前記アレイ基板と前記対向基板の間に配置された液晶層と、
をさらに備える、
請求項１１に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、アレイ基板および表示装置に関する。

【背景技術】

【0002】

一般的に、表示装置は、複数の画素のそれぞれに配置された画素電極と、画素電極に接続された画素トランジスタと、画素回路に映像信号を供給する信号線とを備えている。また、表示領域の周囲の周辺領域には、信号線に対して選択的に映像信号を供給するスイッチ回路が配置されている。

【0003】

近年、画素の高精細化が進んでいる。これにより、周辺領域に配置される回路のレイアウトについても効率化が求められている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２２－１７５３１１号公報

【特許文献2】特開２０２２－１０６４５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本開示は、周辺領域に配置される回路の効率的なレイアウトを実現可能なアレイ基板および表示装置を提供することを目的の一つとする。

【課題を解決するための手段】

【0006】

一実施形態に係るアレイ基板は、アクティブ領域に配置された複数の信号線と、前記アクティブ領域の周囲の周辺領域に配置され、前記複数の信号線に接続されたスイッチ回路と、を備えている。前記複数の信号線は、第１信号線および第２信号線を含む。前記スイッチ回路は、第１トランジスタおよび第２トランジスタを含む回路ユニットと、第１トランジスタおよび第２トランジスタに接続された第１入力線と、前記回路ユニットと前記アクティブ領域の間に配置され、前記第１トランジスタをオンする第１選択信号を供給する第１選択線と、前記第２トランジスタをオンする第２選択信号を供給する第２選択線と、前記第１トランジスタと前記第１信号線を接続し、前記第１選択線と交差する第１出力線と、前記第２トランジスタと前記第２信号線を接続し、前記第１選択線と交差する第２出力線と、を含む。さらに、前記第１出力線のうち前記第１選択線と交差する第１交差部分と、前記第２出力線のうち前記第１選択線と交差する第２交差部分とが異なる層に形成されている。

【0007】

一実施形態に係る表示装置は、前記アレイ基板を備えている。さらに、前記アクティブ領域は、前記複数の信号線に接続された複数の画素トランジスタと、前記複数の画素トランジスタにそれぞれ接続された複数の画素電極と、を含む。

【図面の簡単な説明】

【0008】

【図1】図１は、一実施形態に係る表示装置の構成例を示す図である。

【図2】図２は、副画素に適用し得る等価回路の一例を示す図である。

【図3】図３は、アクティブ領域における表示装置の概略的な断面図である。

【図4】図４は、アクティブ領域におけるアレイ基板の概略的な平面図である。

【図5】図５は、スイッチ回路に含まれる回路ユニットの構成の一例を示す図である。

【図6】図６は、回路ユニットに適用し得る構成の一例を示す概略的な平面図である。

【図7】図７は、図６に示した回路ユニットから第１トランジスタおよび第２トランジスタに関わる要素を抽出した平面図である。

【図8】図８は、図６に示した回路ユニットから第３トランジスタおよび第４トランジスタに関わる要素を抽出した平面図である。

【図9】図９は、第１トランジスタと第１信号線の接続構造を示す概略的な断面図である。

【図10】図１０は、第２トランジスタと第２信号線の接続構造を示す概略的な断面図である。

【図11】図１１は、第３トランジスタと第３信号線の接続構造を示す概略的な断面図である。

【図12】図１２は、図６における第１選択線付近を拡大した概略的な平面図である。

【発明を実施するための形態】

【0009】

一実施形態について図面を参照しながら説明する。
開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

【0010】

なお、図面には、必要に応じて理解を容易にするために、互いに直交するＸ軸、Ｙ軸およびＺ軸を記載する。Ｘ軸に沿った方向を第１方向Ｘと呼び、Ｙ軸に沿った方向を第２方向Ｙと呼び、Ｚ軸に沿った方向を第３方向Ｚと呼ぶ。第３方向Ｚと平行に各種要素を見ることを平面視と呼ぶ。

【0011】

本実施形態においては、表示装置およびアレイ基板の一例として、液晶表示装置と当該液晶表示装置が備えるアレイ基板を開示する。ただし、本実施形態にて開示する構成、特にアクティブ領域の信号線に信号を供給するための回路構成は、他種の表示装置や表示装置以外の電子機器にも適用可能である。表示装置以外の電子機器としては、例えば複数の検出素子がアクティブ領域に配置されたセンサが挙げられる。

【0012】

図１は、本実施形態に係る液晶表示装置ＤＳＰ（以下、表示装置ＤＳＰと呼ぶ。）の構成例を示す図である。表示装置ＤＳＰは、アレイ基板ＡＲを備えている。図１の例においてはアレイ基板ＡＲが矩形状であるが、この例に限られない。

【0013】

アレイ基板ＡＲは、複数の画素ＰＸを含むアクティブ領域ＡＡ（表示領域）と、アクティブ領域ＡＡの周囲の周辺領域ＳＡとを有している。例えば、画素ＰＸは、赤色の副画素ＳＰＲと、緑色の副画素ＳＰＧと、青色の副画素ＳＰＢとを含む。この例に限られず、画素ＰＸは、白色などの他の色の副画素を含んでもよい。

【0014】

アレイ基板ＡＲは、複数の走査線Ｇと、複数の信号線Ｓとをさらに備えている。複数の走査線Ｇは、アクティブ領域ＡＡにおいて第１方向Ｘに延びるとともに、第２方向Ｙに並んでいる。複数の信号線Ｓは、アクティブ領域ＡＡにおいて第２方向Ｙに延びるとともに、第１方向Ｘに並んでいる。

【0015】

周辺領域ＳＡには、端子部Ｔが設けられている。端子部Ｔには、例えば導電性の接着剤を介してフレキシブル回路基板Ｆが接続される。アレイ基板ＡＲの駆動に必要な電圧および信号は、フレキシブル回路基板Ｆおよび端子部Ｔを介して入力される。

【0016】

アレイ基板ＡＲは、駆動素子ＤＤと、走査線駆動回路ＧＤと、信号線駆動回路ＳＤと、スイッチ回路ＡＳＷ（セレクタ）と、共通電圧駆動回路ＣＤとを備えている。これらの要素は、いずれも周辺領域ＳＡに配置されている。ただし、例えば駆動素子ＤＤや共通電圧駆動回路ＣＤがフレキシブル回路基板Ｆに実装されてもよい。

【0017】

駆動素子ＤＤは、例えばＩＣであり、端子部Ｔに入力されるクロック信号およびタイミング信号などの制御信号に基づいて走査線駆動回路ＧＤ、信号線駆動回路ＳＤ、スイッチ回路ＡＳＷおよび共通電圧駆動回路ＣＤを制御する。

【0018】

共通電圧駆動回路ＣＤは、共通電圧線ＣＭＬに共通電圧を供給する。共通電圧線ＣＭＬは、例えば周辺領域ＳＡに配置され、アクティブ領域ＡＡを囲っている。走査線駆動回路ＧＤは、各走査線Ｇに時分割で走査信号を供給する。

【0019】

駆動素子ＤＤとスイッチ回路ＡＳＷは、第１選択線ＳＬＴ１および第２選択線ＳＬＴ２によって接続されている。駆動素子ＤＤは、第１選択線ＳＬＴ１および第２選択線ＳＬＴ２に対し、時分割で選択信号を供給する。

【0020】

スイッチ回路ＡＳＷは、第１方向Ｘに並ぶ複数の回路ユニットＣＵを備えている。本実施形態において、各回路ユニットＣＵは、第１入力線Ｓｉｎ１および第２入力線Ｓｉｎ２を介して信号線駆動回路ＳＤと接続されている。また、各回路ユニットＣＵは、４本の信号線Ｓと接続されている。

【0021】

信号線駆動回路ＳＤは、入力線Ｓｉｎ１，Ｓｉｎ２に対して映像信号を出力する。各回路ユニットＣＵは、これら映像信号の出力先となる信号線Ｓを、選択線ＳＬＴ１，ＳＬＴ２に供給される選択信号に応じて切り替える。

【0022】

図２は、副画素ＳＰ（ＳＰＲ，ＳＰＧ，ＳＰＢ）に適用し得る等価回路の一例を示す図である。副画素ＳＰは、画素トランジスタＰＴＲと、画素電極ＰＥとを備えている。画素トランジスタＰＴＲのソース電極は信号線Ｓに接続され、ゲート電極は走査線Ｇに接続され、ドレイン電極は画素電極ＰＥに接続されている。共通電圧線ＣＭＬの共通電圧は、共通電極ＣＥに供給される。画素電極ＰＥと共通電極ＣＥの間には、保持容量ＣＳが形成される。

【0023】

走査線Ｇに走査信号が供給されると、信号線Ｓの映像信号に応じた電圧が画素電極ＰＥに印加される。これにより、共通電極ＣＥと画素電極ＰＥの間に電位差が生じる。この電位差に応じた電界は、表示装置ＤＳＰが備える液晶層ＬＣに作用する。

【0024】

図３は、アクティブ領域ＡＡにおける表示装置ＤＳＰの概略的な断面図である。表示装置ＤＳＰは、上述のアレイ基板ＡＲおよび液晶層ＬＣに加え、対向基板ＣＴを備えている。対向基板ＣＴは、アレイ基板ＡＲと対向している。液晶層ＬＣは、アレイ基板ＡＲと対向基板ＣＴの間に封入されている。

【0025】

図３の例において、アレイ基板ＡＲは、上述の信号線Ｓ、画素トランジスタＰＴＲ、画素電極ＰＥおよび共通電極ＣＥを備えている。さらに、アレイ基板ＡＲは、絶縁基板１０、絶縁層１１～１８、配向膜１９および遮光層ＬＳを備えている。

【0026】

画素トランジスタＰＴＲは、半導体層ＳＣと、ゲート電極ＧＥａ，ＧＥｂと、ソース電極ＳＥと、ドレイン電極ＤＥとを含む。ゲート電極ＧＥａ，ＧＥｂは、例えば走査線Ｇの一部である。ソース電極ＳＥは、例えば信号線Ｓの一部である。

【0027】

絶縁基板１０としては、例えば透明なガラス基板や樹脂基板を用いることができる。絶縁層１１～１６，１８は、無機絶縁材料で形成されている。絶縁層１７は、有機絶縁材料で形成されている。信号線Ｓ（ソース電極ＳＥ）、走査線Ｇ（ゲート電極ＧＥａ，ＧＥｂ）および遮光層ＬＳは、導電性の金属材料で形成されている。配向膜１９は、ポリイミドなどの配向膜材料で形成されている。画素電極ＰＥ、共通電極ＣＥおよびドレイン電極ＤＥは、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの透明な導電性酸化物で形成されている。

【0028】

絶縁層１１は、絶縁基板１０を覆っている。絶縁層１２は、絶縁層１１を覆っている。ゲート電極ＧＥａは、絶縁層１２の上に配置されている。絶縁層１３は、ゲート電極ＧＥａおよび絶縁層１２を覆っている。半導体層ＳＣは、絶縁層１３の上に配置されている。絶縁層１４は、半導体層ＳＣおよび絶縁層１３を覆っている。ゲート電極ＧＥｂは、絶縁層１４の上に配置されている。ゲート電極ＧＥａ，ＧＥｂは、いずれも半導体層ＳＣと対向している。

【0029】

絶縁層１５は、ゲート電極ＧＥｂおよび絶縁層１４を覆っている。信号線Ｓおよびソース電極ＳＥは、絶縁層１５の上に配置されている。ソース電極ＳＥは、絶縁層１４，１５を貫通するコンタクトホールを通じて半導体層ＳＣに接触している。ドレイン電極ＤＥは、絶縁層１６の上に配置されている。ドレイン電極ＤＥは、絶縁層１４～１６を貫通するコンタクトホールを通じて半導体層ＳＣに接触している。

【0030】

絶縁層１７は、ドレイン電極ＤＥおよび絶縁層１６を覆っている。有機絶縁材料で形成された絶縁層１７は、他の絶縁層１１～１６，１８よりも十分に厚く、画素トランジスタＰＴＲにより生じる凹凸を平坦化する。

【0031】

画素電極ＰＥは、絶縁層１７の上に配置されている。画素電極ＰＥは、絶縁層１７を貫通するコンタクトホールを通じてドレイン電極ＤＥに接触している。絶縁層１８は、画素電極ＰＥおよび絶縁層１７を覆っている。遮光層ＬＳは、絶縁層１８の上に配置されている。共通電極ＣＥは、遮光層ＬＳを覆っている。配向膜１９は、共通電極ＣＥを覆っている。図３の例においては、共通電極ＣＥがスリットＳＴを有している。

【0032】

対向基板ＣＴは、絶縁基板２０、カラーフィルタ層２１、オーバーコート層２２および配向膜２３を備えている。絶縁基板２０としては、例えば透明なガラス基板や樹脂基板を用いることができる。カラーフィルタ層２１は、副画素ＳＰＲに配置された赤色のカラーフィルタと、副画素ＳＰＧに配置された緑色のカラーフィルタと、副画素ＳＰＢに配置された青色のカラーフィルタとを含む。オーバーコート層２２は、例えば透明な樹脂材料で形成され、カラーフィルタ層２１を覆っている。配向膜２３は、ポリイミドなどの配向膜材料で形成され、オーバーコート層２２を覆っている。なお、カラーフィルタ層２１はアレイ基板ＡＲに設けられるＣＯＡ（Ｃｏｌｏｒ Ｆｉｌｔｅｒ Ｏｎ Ａｒｒａｙ）であってもよい。ＣＯＡとする場合、カラーフィルタ層２１は、例えば絶縁層１６と絶縁層１７との間に設けることができる。

【0033】

以下の説明においては、絶縁層１２，１３の間の金属層（ゲート電極ＧＥａの層）を金属層Ｍ１と呼び、絶縁層１４，１５の間の金属層（ゲート電極ＧＥｂの層）を金属層Ｍ２と呼び、絶縁層１５，１６の間の金属層（信号線Ｓの層）を金属層Ｍ３と呼び、絶縁層１８の上の金属層（遮光層ＬＳの層）を金属層Ｍ４と呼ぶ。

【0034】

図４は、アクティブ領域ＡＡにおけるアレイ基板ＡＲの概略的な平面図である。この図においては、副画素ＳＰＲ，ＳＰＧ，ＳＰＢを構成する導電性の要素の一部を示し、画素トランジスタＰＴＲは省略している。

【0035】

上述のとおり、走査線Ｇは第１方向Ｘに延び、信号線Ｓは第２方向Ｙに延びている。図４の例においては走査線Ｇおよび信号線Ｓがいずれも直線状であるが、この例に限られない。例えば、信号線Ｓは、屈曲しながら第２方向Ｙに延びていてもよい。

【0036】

遮光層ＬＳは、走査線Ｇおよび信号線Ｓと重なっている。これにより、図４の例においては、遮光層ＬＳが副画素ＳＰＲ，ＳＰＧ，ＳＰＢで開口した格子状である。信号線Ｓが上述のように屈曲している場合に遮光層ＬＳが同様に屈曲していてもよい。

【0037】

遮光層ＬＳは、走査線Ｇおよび信号線Ｓに比べて低い反射率を有している。これにより、走査線Ｇおよび信号線Ｓによる光の反射が抑制される。また、遮光層ＬＳは、上述の共通電圧線ＣＭＬに接続されている。これにより、遮光層ＬＳは、共通電極ＣＥに共通電圧を供給する配線としての役割も担う。

【0038】

共通電極ＣＥは、副画素ＳＰＲ，ＳＰＧ，ＳＰＢの各々においてスリットＳＴを有している。これらスリットＳＴは、副画素ＳＰＲ，ＳＰＧ，ＳＰＢの画素電極ＰＥとそれぞれ重なっている。画素電極ＰＥと共通電極ＣＥの間に形成される電界は、スリットＳＴを通じて液晶層ＬＣに作用する。

【0039】

図４の例においては、スリットＳＴが第１方向Ｘおよび第２方向Ｙと交差する方向に延びている。スリットＳＴの形状はこれに限られず、第２方向Ｙと平行に延びていてもよい。また、副画素ＳＰＲ，ＳＰＧ，ＳＰＢの各々に対して複数のスリットＳＴが形成されてもよい。

【0040】

続いて、スイッチ回路ＡＳＷの構成について説明する。
図５は、スイッチ回路ＡＳＷに含まれる回路ユニットＣＵの構成の一例を示す図である。なお、この図においては金属層Ｍ１～Ｍ４で構成される部分を矩形枠内に示す凡例のとおり異なる種類の線分で表している。アクティブ領域ＡＡは、図中の上方に位置している。第１方向Ｘおよび第２方向Ｙの座標系は、各要素の大まかな位置関係を示すために付したものである。各配線は、図示の簡略化のために第１方向Ｘまたは第２方向Ｙに延びる線分で示しているが、これらの線分は必ずしも各配線の正確な延出方向を規定するものではない。

【0041】

図１にも示した第１選択線ＳＬＴ１、第２選択線ＳＬＴ２および共通電圧線ＣＭＬは、第１方向Ｘに延びている。共通電圧線ＣＭＬは、第２方向Ｙにおいて第１選択線ＳＬＴ１とアクティブ領域ＡＡの間に位置している。第１選択線ＳＬＴ１は、第２方向Ｙにおいて第２選択線ＳＬＴ２と共通電圧線ＣＭＬの間に位置している。

【0042】

回路ユニットＣＵは、第１トランジスタＴＲ１、第２トランジスタＴＲ２、第３トランジスタＴＲ３および第４トランジスタＴＲ４を含む。これらトランジスタＴＲ１～ＴＲ４は、第１選択線ＳＬＴ１と第２選択線ＳＬＴ２の間で第２方向Ｙ（信号線Ｓの延出方向）に並んでいる。より具体的には、第１トランジスタＴＲ１、第３トランジスタＴＲ３、第２トランジスタＴＲ２および第４トランジスタＴＲ４の順で第１選択線ＳＬＴ１側から第２選択線ＳＬＴ２側に向けて並んでいる。

【0043】

第１選択線ＳＬＴ１は、第１トランジスタＴＲ１のゲート電極ＧＥ１および第３トランジスタＴＲ３のゲート電極ＧＥ３に接続されている。第２選択線ＳＬＴ２は、第２トランジスタＴＲ２のゲート電極ＧＥ２および第４トランジスタＴＲ４のゲート電極ＧＥ４に接続されている。

【0044】

図中下方に示す第１入力線Ｓｉｎ１および第２入力線Ｓｉｎ２は、図１にも示したように、信号線駆動回路ＳＤに接続されている。第１入力線Ｓｉｎ１は、第１トランジスタＴＲ１のソース電極ＳＥ１および第２トランジスタＴＲ２のソース電極ＳＥ２に接続されている。第２入力線Ｓｉｎ２は、第３トランジスタＴＲ３のソース電極ＳＥ３および第４トランジスタＴＲ４のソース電極ＳＥ４に接続されている。

【0045】

第１トランジスタＴＲ１のドレイン電極ＤＥ１は、第１出力線Ｓｏｕｔ１に接続されている。第２トランジスタＴＲ２のドレイン電極ＤＥ２は、第２出力線Ｓｏｕｔ２に接続されている。第３トランジスタＴＲ３のドレイン電極ＤＥ３は、第３出力線Ｓｏｕｔ３に接続されている。第４トランジスタＴＲ４のドレイン電極ＤＥ４は、第４出力線Ｓｏｕｔ４に接続されている。これら出力線Ｓｏｕｔ１～Ｓｏｕｔ４は、第１選択線ＳＬＴ１および共通電圧線ＣＭＬと交差している。

【0046】

図１に示した複数の信号線Ｓは、第１信号線Ｓ１と、第２信号線Ｓ２と、第３信号線Ｓ３と、第４信号線Ｓ４とを含む。第１出力線Ｓｏｕｔ１は、第１信号線Ｓ１に接続されている。第２出力線Ｓｏｕｔ２は、第２信号線Ｓ２に接続されている。第３出力線Ｓｏｕｔ３は、第３信号線Ｓ３に接続されている。第４出力線Ｓｏｕｔ４は、第４信号線Ｓ４に接続されている。

【0047】

選択線ＳＬＴ１，ＳＬＴ２には、選択信号が交互に供給される。第１選択線ＳＬＴ１に第１選択信号が供給されると、トランジスタＴＲ１，ＴＲ３がオンされる。このとき、第１入力線Ｓｉｎ１の映像信号が第１出力線Ｓｏｕｔ１を介して第１信号線Ｓ１に出力される。また、第２入力線Ｓｉｎ２の映像信号が第３出力線Ｓｏｕｔ３を介して第３信号線Ｓ３に出力される。

【0048】

一方、第２選択線ＳＬＴ２に第２選択信号が供給されると、トランジスタＴＲ２，ＴＲ４がオンされる。このとき、第１入力線Ｓｉｎ１の映像信号が第２出力線Ｓｏｕｔ２を介して第２信号線Ｓ２に出力される。また、第２入力線Ｓｉｎ２の映像信号が第４出力線Ｓｏｕｔ４を介して第４信号線Ｓ４に出力される。

【0049】

図６は、回路ユニットＣＵに適用し得る構成の一例を示す概略的な平面図である。ここでは、第１方向Ｘに隣接する３つの回路ユニットＣＵを示している。また、この図においては金属層Ｍ１～Ｍ４で構成される部分を矩形枠内に示す凡例のとおり異なる種類の斜線パターンで表している。

【0050】

各回路ユニットＣＵは、同様の構成を備えている。すなわち、スイッチ回路ＡＳＷにおいては、複数の第１トランジスタＴＲ１が第１方向Ｘに並び、複数の第２トランジスタＴＲ２が第１方向Ｘに並び、複数の第３トランジスタＴＲ３が第１方向Ｘに並び、複数の第４トランジスタＴＲ４が第１方向Ｘに並ぶ。

【0051】

図７は、図６に示した回路ユニットＣＵから第１トランジスタＴＲ１および第２トランジスタＴＲ２に関わる要素を抽出した平面図である。選択線ＳＬＴ１，ＳＬＴ２は、例えば金属層Ｍ２，Ｍ３の積層構造を有している（図９参照）。第１入力線Ｓｉｎ１は、例えば金属層Ｍ３により形成され、コンタクト部Ｃ１において中継線ＲＬ１に接続されている。なお、第１入力線Ｓｉｎ１は、金属層Ｍ２により形成されてもよい。

【0052】

中継線ＲＬ１は、コンタクト部Ｃ２においてソース線ＳＬ１に接続されている。中継線ＲＬ１は金属層Ｍ１により形成され、ソース線ＳＬ１は金属層Ｍ２により形成されている。中継線ＲＬ１は、コンタクト部Ｃ１，Ｃ２の間で第２選択線ＳＬＴ２と交差している。

【0053】

第１トランジスタＴＲ１は、半導体層ＳＣ１を備えている。第２トランジスタＴＲ２は、半導体層ＳＣ２を備えている。半導体層ＳＣ１，ＳＣ２は、選択線ＳＬＴ１，ＳＬＴ２の間で第２方向Ｙに並んでいる。

【0054】

ソース線ＳＬ１は、半導体層ＳＣ１，ＳＣ２と重なっている。ソース線ＳＬ１のうち半導体層ＳＣ１と重なる部分がソース電極ＳＥ１に相当する。ソース線ＳＬ１のうち半導体層ＳＣ２と重なる部分がソース電極ＳＥ２に相当する。ソース電極ＳＥ１，ＳＥ２は、それぞれ半導体層ＳＣ１，ＳＣ２に接触している。

【0055】

選択線ＳＬＴ１，ＳＬＴ２の間には、金属層Ｍ１で形成されたゲート線ＧＬ１，ＧＬ２が配置されている。ゲート線ＧＬ１は、コンタクト部Ｃ３において第１選択線ＳＬＴ１に接続され、半導体層ＳＣ１と交差している。ゲート線ＧＬ１のうち半導体層ＳＣ１と重なる部分がゲート電極ＧＥ１に相当する。ゲート線ＧＬ２は、コンタクト部Ｃ４において第２選択線ＳＬＴ２に接続され、半導体層ＳＣ２と交差している。ゲート線ＧＬ２のうち半導体層ＳＣ２と重なる部分がゲート電極ＧＥ２に相当する。

【0056】

ドレイン電極ＤＥ１は、金属層Ｍ２で形成され、半導体層ＳＣ１に接触している。第１出力線Ｓｏｕｔ１は、金属層Ｍ１で形成され、第１選択線ＳＬＴ１と交差している。ドレイン電極ＤＥ１と第１出力線Ｓｏｕｔ１は、コンタクト部Ｃ５において接続されている。

【0057】

ドレイン電極ＤＥ２は、金属層Ｍ２で形成され、半導体層ＳＣ２に接触している。第２出力線Ｓｏｕｔ２は、金属層Ｍ４で形成された第１部分Ｐ２１と、金属層Ｍ１で形成された第２部分Ｐ２２とを有している。ドレイン電極ＤＥ２と第１部分Ｐ２１は、コンタクト部Ｃ６において接続されている。第１部分Ｐ２１と第２部分Ｐ２２は、コンタクト部Ｃ７において接続されている。第１部分Ｐ２１は、第１選択線ＳＬＴ１と交差している。

【0058】

図８は、図６に示した回路ユニットＣＵから第３トランジスタＴＲ３および第４トランジスタＴＲ４に関わる要素を抽出した平面図である。第２入力線Ｓｉｎ２は、例えば金属層Ｍ３により形成され、コンタクト部Ｃ８において中継線ＲＬ２に接続されている。なお、第２入力線Ｓｉｎ２は、金属層Ｍ２により形成されてもよい。

【0059】

中継線ＲＬ２は、コンタクト部Ｃ９においてソース線ＳＬ２に接続されている。中継線ＲＬ２は金属層Ｍ１により形成され、ソース線ＳＬ２は金属層Ｍ２により形成されている。中継線ＲＬ２は、コンタクト部Ｃ８，Ｃ９の間で第２選択線ＳＬＴ２と交差している。

【0060】

第３トランジスタＴＲ３は、半導体層ＳＣ３を備えている。第４トランジスタＴＲ４は、半導体層ＳＣ４を備えている。半導体層ＳＣ３，ＳＣ４は、選択線ＳＬＴ１，ＳＬＴ２の間で第２方向Ｙに並んでいる。

【0061】

ソース線ＳＬ２は、半導体層ＳＣ３，ＳＣ４と重なっている。ソース線ＳＬ２のうち半導体層ＳＣ３と重なる部分がソース電極ＳＥ３に相当する。ソース線ＳＬ２のうち半導体層ＳＣ４と重なる部分がソース電極ＳＥ４に相当する。ソース電極ＳＥ３，ＳＥ４は、それぞれ半導体層ＳＣ３，ＳＣ４に接触している。

【0062】

ゲート線ＧＬ１は、半導体層ＳＣ３と交差している。ゲート線ＧＬ１のうち半導体層ＳＣ３と重なる部分がゲート電極ＧＥ３に相当する。ゲート線ＧＬ２は、半導体層ＳＣ４と交差している。ゲート線ＧＬ２のうち半導体層ＳＣ４と重なる部分がゲート電極ＧＥ４に相当する。

【0063】

ドレイン電極ＤＥ３は、金属層Ｍ２で形成され、半導体層ＳＣ３に接触している。第３出力線Ｓｏｕｔ３は、金属層Ｍ３で形成された第１部分Ｐ３１と、金属層Ｍ１で形成された第２部分Ｐ３２とを有している。ドレイン電極ＤＥ３と第１部分Ｐ３１は、コンタクト部Ｃ１０において接続されている。第１部分Ｐ３１と第２部分Ｐ３２は、コンタクト部Ｃ１１において接続されている。第２部分Ｐ３２は、第１選択線ＳＬＴ１と交差している。

【0064】

ドレイン電極ＤＥ４は、金属層Ｍ２で形成され、半導体層ＳＣ４に接触している。第４出力線Ｓｏｕｔ４は、金属層Ｍ４で形成された第１部分Ｐ４１と、金属層Ｍ２で形成された第２部分Ｐ４２と、金属層Ｍ１で形成された第３部分Ｐ４３とを有している。ドレイン電極ＤＥ４と第１部分Ｐ４１は、コンタクト部Ｃ１２において接続されている。第１部分Ｐ４１と第２部分Ｐ４２は、コンタクト部Ｃ１３において接続されている。第２部分Ｐ４２と第３部分Ｐ４３は、コンタクト部Ｃ１４において接続されている。第１部分Ｐ４１は、第１選択線ＳＬＴ１と交差している。

【0065】

図９は、第１トランジスタＴＲ１と第１信号線Ｓ１の接続構造を示す概略的な断面図である。なお、図９においては第４トランジスタＴＲ４を省略しているが、第４トランジスタＴＲ４の構造はトランジスタＴＲ１～ＴＲ３と同様である。

【0066】

図９の例において、第１選択線ＳＬＴ１は、第３方向Ｚに重なる第１層Ｌ１１および第２層Ｌ１２を有している。第１層Ｌ１１は、絶縁層１４の上に配置され、絶縁層１５により覆われている。第２層Ｌ１２は、絶縁層１５の上に配置され、絶縁層１６により覆われている。第２層Ｌ１２は、絶縁層１５を貫通するコンタクトホールを通じて第１層Ｌ１１に接続されている。

【0067】

また、共通電圧線ＣＭＬは、第３方向Ｚに重なる第１層Ｌ２１および第２層Ｌ２２を有している。第１層Ｌ２１は、絶縁層１４の上に配置され、絶縁層１５により覆われている。第２層Ｌ２２は、絶縁層１５の上に配置され、絶縁層１６により覆われている。第２層Ｌ２２は、絶縁層１５を貫通するコンタクトホールを通じて第１層Ｌ２１に接続されている。

【0068】

遮光層ＬＳは、周辺領域ＳＡにおいて共通電圧線ＣＭＬと重なっている。共通電圧線ＣＭＬと遮光層ＬＳは、コンタクト部Ｃ２０において接続されている。図９の例において、コンタクト部Ｃ２０は、中継部Ｒ１，Ｒ２を含む。中継部Ｒ１は、絶縁層１６の上に配置され、絶縁層１７により覆われている。中継部Ｒ２は、絶縁層１７の上に配置され、絶縁層１８により覆われている。中継部Ｒ１は、ドレイン電極ＤＥと同じ導電性酸化物で形成されている。中継部Ｒ２は、画素電極ＰＥと同じ導電性酸化物で形成されている。

【0069】

半導体層ＳＣ１～ＳＣ４は、絶縁層１１の上に配置され、絶縁層１２により覆われている。例えば、半導体層ＳＣ１～ＳＣ４は、画素トランジスタＴＲの半導体層ＳＣと異なる材料で形成されている。一例では、半導体層ＳＣ１～ＳＣ４が低温ポリシリコン（ＬＴＰＳ）で形成され、半導体層ＳＣが酸化物半導体で形成されている。

【0070】

ゲート電極ＧＥ１～ＧＥ４は、絶縁層１２の上に配置され、絶縁層１３により覆われている。ソース電極ＳＥ１～ＳＥ４およびドレイン電極ＤＥ１～ＤＥ４は、絶縁層１４の上に配置され、絶縁層１５により覆われている。ソース電極ＳＥ１～ＳＥ４は、絶縁層１３，１４を貫通するコンタクトホールを通じてそれぞれ半導体層ＳＣ１～ＳＣ４に接触している。また、ドレイン電極ＤＥ１～ＤＥ４も絶縁層１３，１４を貫通するコンタクトホールを通じてそれぞれ半導体層ＳＣ１～ＳＣ４に接触している。

【0071】

コンタクト部Ｃ５においてドレイン電極ＤＥ１に接続された第１出力線Ｓｏｕｔ１は、第１選択線ＳＬＴ１および共通電圧線ＣＭＬの下方を通り、コンタクト部Ｃ２１において第１信号線Ｓ１と接続されている。図９の例において、コンタクト部Ｃ２１は、中継部Ｒ１０を含む。中継部Ｒ１０は、絶縁層１４の上に配置され、絶縁層１５により覆われている。すなわち、中継部Ｒ１０は、金属層Ｍ２で形成されている。

【0072】

図１０は、第２トランジスタＴＲ２と第２信号線Ｓ２の接続構造を示す概略的な断面図である。第２出力線Ｓｏｕｔ２は、図７にも示した第１部分Ｐ２１および第２部分Ｐ２２を含む。

【0073】

コンタクト部Ｃ６においてドレイン電極ＤＥ２に接続された第１部分Ｐ２１は、第１選択線ＳＬＴ１の上方を通り、コンタクト部Ｃ７において第２部分Ｐ２２に接続されている。第１部分Ｐ２１は、共通電極ＣＥと同じ導電性酸化物で形成された保護層ＰＲにより覆われている。

【0074】

図１０の例において、コンタクト部Ｃ６は、中継部Ｒ２１，Ｒ２２，Ｒ２３を含む。中継部Ｒ２１は、絶縁層１５の上に配置され、絶縁層１６により覆われている。すなわち、中継部Ｒ２１は、金属層Ｍ３で形成されている。中継部Ｒ２２は、絶縁層１６の上に配置され、絶縁層１７により覆われている。中継部Ｒ２２は、ドレイン電極ＤＥと同じ導電性酸化物で形成されている。中継部Ｒ２３は、絶縁層１７の上に配置され、絶縁層１８により覆われている。中継部Ｒ２３は、画素電極ＰＥと同じ導電性酸化物で形成されている。

【0075】

また、図１０の例において、コンタクト部Ｃ７は、中継部Ｒ２４，Ｒ２５，Ｒ２６を含む。中継部Ｒ２４は、絶縁層１５の上に配置され、絶縁層１６により覆われている。すなわち、中継部Ｒ２４は、金属層Ｍ３で形成されている。中継部Ｒ２５は、絶縁層１６の上に配置され、絶縁層１７により覆われている。中継部Ｒ２５は、ドレイン電極ＤＥと同じ導電性酸化物で形成されている。中継部Ｒ２６は、絶縁層１７の上に配置され、絶縁層１８により覆われている。中継部Ｒ２６は、画素電極ＰＥと同じ導電性酸化物で形成されている。

【0076】

第２部分Ｐ２２は、共通電圧線ＣＭＬの下方を通り、コンタクト部Ｃ２２において第２信号線Ｓ２に接続されている。図１０の例において、コンタクト部Ｃ２２は、中継部Ｒ２７を含む。中継部Ｒ２７は、絶縁層１４の上に配置され、絶縁層１５により覆われている。すなわち、中継部Ｒ２７は、金属層Ｍ２で形成されている。

【0077】

図１１は、第３トランジスタＴＲ３と第３信号線Ｓ３の接続構造を示す概略的な断面図である。第３出力線Ｓｏｕｔ３は、図８にも示した第１部分Ｐ３１および第２部分Ｐ３２を含む。

【0078】

コンタクト部Ｃ１０においてドレイン電極ＤＥ３に接続された第１部分Ｐ３１は、第１トランジスタＴＲ１の上方を通り、コンタクト部Ｃ１１において第２部分Ｐ３２に接続されている。図１１の例において、コンタクト部Ｃ１１は、中継部Ｒ３１を含む。中継部Ｒ３１は、絶縁層１４の上に配置され、絶縁層１５により覆われている。すなわち、中継部Ｒ３１は、金属層Ｍ２で形成されている。

【0079】

第２部分Ｐ３２は、第１選択線ＳＬＴ１および共通電圧線ＣＭＬの下方を通り、コンタクト部Ｃ３１において第３信号線Ｓ３に接続されている。図１１の例において、コンタクト部Ｃ３１は、中継部Ｒ３２を含む。中継部Ｒ３２は、絶縁層１４の上に配置され、絶縁層１５により覆われている。すなわち、中継部Ｒ３２は、金属層Ｍ２で形成されている。

【0080】

なお、第４トランジスタＴＲ４と第４信号線Ｓ４の接続構造は、図１０に示した第２トランジスタＴＲ２と第２信号線Ｓ２の接続構造と概ね同様である。すなわち、第４出力線Ｓｏｕｔ４の第１部分Ｐ４１が第１選択線ＳＬＴ１の上方を通り、第２部分Ｐ４２を介して第１部分Ｐ４１に接続された第３部分４３が共通電圧線ＣＭＬの下方を通る。金属層Ｍ４で形成された第１部分Ｐ４１は、導電性酸化物の保護層ＰＲにより覆われている。

【0081】

以上説明した本実施形態に係る表示装置ＤＳＰの構成によれば、スイッチ回路ＡＳＷの効率的なレイアウトを実現することが可能である。この効果の一例につき、図１２を用いて説明する。

【0082】

図１２は、図６における第１選択線ＳＬＴ１付近を拡大した概略的な平面図である。以下の説明においては、第１出力線Ｓｏｕｔ１のうち第１選択線ＳＬＴ１と交差する部分を第１交差部分ＣＲ１、第２出力線Ｓｏｕｔ２のうち第１選択線ＳＬＴ１と交差する部分を第２交差部分ＣＲ２、第３出力線Ｓｏｕｔ３のうち第１選択線ＳＬＴ１と交差する部分を第３交差部分ＣＲ３、第４出力線Ｓｏｕｔ４のうち第１選択線ＳＬＴ１と交差する部分を第４交差部分ＣＲ４と呼ぶ。

【0083】

第１交差部分ＣＲ１は、金属層Ｍ１で形成された第１信号線Ｓｏｕｔ１の一部である。第２交差部分ＣＲ２は、金属層Ｍ４で形成された第１部分Ｐ２１の一部である。第３交差部分ＣＲ３は、金属層Ｍ１で形成された第２部分Ｐ３２の一部である。第４交差部分ＣＲ４は、金属層Ｍ４で形成された第１部分Ｐ４１の一部である。すなわち、本実施形態においては、交差部分ＣＲ１～ＣＲ４のうちの２つが金属層Ｍ１で形成され、残りの２つが金属層Ｍ４で形成されている。

【0084】

他の観点から言えば、第１選択線ＳＬＴ１は、第３方向Ｚ（アレイ基板ＡＲの厚さ方向）において、交差部分ＣＲ１，ＣＲ３と交差部分ＣＲ２，ＣＲ４の間に位置している。交差部分ＣＲ１，ＣＲ３は有機絶縁材料で形成された絶縁層１７の下方に位置し、交差部分ＣＲ２，ＣＲ４は絶縁層１７の上方に位置している。

【0085】

交差部分ＣＲ１～ＣＲ４の近傍には、ゲート線ＧＬ１と第１選択線ＳＬＴ１のコンタクト部Ｃ３が設けられている。図１２の例においては、第１交差部分ＣＲ３、第４交差部分ＣＲ４、コンタクト部Ｃ３、第１交差部分ＣＲ１および第２交差部分ＣＲ２がこの順で第１方向Ｘに並んでいる。なお、図１２の例においては、第２部分４２が第１信号線Ｓｏｕｔ１と交差している。これにより、第３出力線Ｓｏｕｔ３、第１出力線Ｓｏｕｔ１、第４出力線Ｓｏｕｔ４および第２出力線Ｓｏｕｔ２がこの順で第１方向Ｘに並んでいる。

【0086】

高精細な表示装置ＤＳＰにおいては、副画素ＳＰＲ，ＳＰＧ，ＳＰＢの狭ピッチ化が求められる。狭ピッチ化の実現のためには、スイッチ回路ＡＳＷの幅も低減する必要がある。しかしながら、仮に交差部分ＣＲ１～ＣＲ４が全て同じ金属層で形成される場合、交差部分ＣＲ１～ＣＲ４同士の絶縁性を確保する必要性や製造装置の加工能力の制限などにより、交差部分ＣＲ１～ＣＲ４およびゲート線ＧＬ１で構成される配線群の幅Ｗを十分に小さくすることができない。これにより、回路ユニットＣＵの幅が制約を受け得る。

【0087】

これに対し、本実施形態においては、交差部分ＣＲ１～ＣＲ４のうちの２つが金属層Ｍ１で形成され、残りの２つが金属層Ｍ４で形成されている。この場合、異なる層で形成された交差部分を近接させたり重ねたりすることが可能である。したがって、交差部分ＣＲ１～ＣＲ４が全て同じ金属層で形成される場合に比べ、幅Ｗを低減することができる。ひいては、スイッチ回路ＡＳＷの幅を低減し、高精細な表示装置ＤＳＰを実現することが可能となる。

【0088】

なお、金属層Ｍ１はトランジスタＰＴＲ，ＴＲ１～ＴＲ４のゲート電極ＧＥａ，ＧＥ１～ＧＥ４を形成する層であり、金属層Ｍ４は遮光層ＬＳを形成する層である。このような金属層Ｍ１，Ｍ４を用いて交差部分ＣＲ１～ＣＲ４を形成すれば、交差部分ＣＲ１～ＣＲ４のための金属層を追加する必要がなく、表示装置ＤＳＰの製造コストの増加を抑制するとともに、表示装置ＤＳＰの薄型化にも寄与する。

【0089】

図１２の例においては、金属層Ｍ４で形成された第１部分Ｐ２１，Ｐ４１がいずれも保護層ＰＲによって覆われている。これにより、共通電極ＣＥの加工時のエッチングなどから第１部分Ｐ２１，Ｐ４１を保護することが可能である。

【0090】

なお、本実施形態において開示した表示装置ＤＳＰの構成は、種々の態様に変形することが可能である。例えば、必ずしも交差部分ＣＲ１～ＣＲ４のうちの２つが金属層Ｍ１で形成され、残りの２つが金属層Ｍ４で形成されている必要はない。他の例として、交差部分ＣＲ１～ＣＲ４のうちの３つが金属層Ｍ１，Ｍ４の一方で形成され、残りの１つが金属層Ｍ１，Ｍ４の他方で形成されてもよい。また、交差部分ＣＲ１～ＣＲ４の少なくとも１つが金属層Ｍ１，Ｍ４以外の金属層で形成されてもよい。

【0091】

本実施形態においては、トランジスタＴＲ１～ＴＲ４としてＮＭＯＳトランジスタを用いる構成を例示した。しかしながら、トランジスタＴＲ１～ＴＲ４としてＣＭＯＳトランジスタを用いてもよい。この場合には、トランジスタＴＲ１～ＴＲ４がＮ型とＰ型の２つのトランジスタを含む。

【0092】

以上、本発明の実施形態として説明した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り本発明の範囲に属する。

【0093】

本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

【0094】

また、上述の各実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、または当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

【符号の説明】

【0095】

ＤＳＰ…表示装置、ＡＡ…アクティブ領域、ＳＡ…周辺領域、Ｇ…走査線、Ｓ…信号線、ＡＳＷ…スイッチ回路、ＣＵ…回路ユニット、ＳＬＴ１，ＳＬＴ２…選択線、ＣＭＬ…共通電圧線、ＴＲ１～ＴＲ４…トランジスタ、Ｓｉｎ１，Ｓｉｎ２…入力線、Ｓｏｕｔ１～Ｓｏｕｔ４…出力線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】