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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024141657
(43)【公開日】2024-10-10
(54)【発明の名称】スイッチ回路
(51)【国際特許分類】
H03K 17/687 20060101AFI20241003BHJP
H03K 17/693 20060101ALI20241003BHJP
G01R 19/00 20060101ALI20241003BHJP
【ＦＩ】
H03K17/687 G
H03K17/693 C
G01R19/00 U
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023053435
(22)【出願日】2023-03-29
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110000567
【氏名又は名称】弁理士法人サトー
(72)【発明者】
【氏名】渡辺 光
【テーマコード（参考）】
2G035
5J055
【Ｆターム（参考）】
2G035AA01
2G035AB03
2G035AC01
2G035AD17
2G035AD20
2G035AD46
2G035AD47
2G035AD48
2G035AD65
5J055AX21
5J055AX52
5J055AX67
5J055BX06
5J055BX09
5J055BX17
5J055CX00
5J055DX13
5J055DX14
5J055DX22
5J055DX42
5J055DX43
5J055DX48
5J055DX61
5J055DX72
5J055EX07
5J055EY01
5J055EY10
5J055EY12
5J055EY21
5J055EZ08
5J055EZ24
5J055EZ67
5J055GX01
5J055GX02
5J055GX04
(57)【要約】
【課題】回路規模の増大を招くことなく、誤動作の発生を防止する。
【解決手段】電圧検出回路２において用いられるスイッチ回路１は、入力ノードＮｉｐ、Ｎｉｎとサンプリング容量Ｃｓｐ、Ｃｓｎとの間を開閉するスイッチＳＷ１～ＳＷ４を備えたスイッチ部３と、スイッチ部３の動作を制御するものであり且つスイッチ部３とは異なる電位で動作する制御部４と、を備える。スイッチＳＷ１～ＳＷ４は、Ｐチャネル型のＭＯＳトランジスタ１２、１３、１６、１７およびＮチャネル型のＭＯＳトランジスタ１１、１４、１５、１８が直列接続された構成の直列回路ＳＣ１～ＳＣ４を含む。ＭＯＳトランジスタ１１～１８のバックゲートは、そのソースに接続されている。制御部４は、駆動容量Ｃｄ１～Ｃｄ８を介してＭＯＳトランジスタ１１～１８のゲートを駆動することによりスイッチＳＷ１～ＳＷ４のオンオフを制御する構成である。
【選択図】図１
【解決手段】電圧検出回路２において用いられるスイッチ回路１は、入力ノードＮｉｐ、Ｎｉｎとサンプリング容量Ｃｓｐ、Ｃｓｎとの間を開閉するスイッチＳＷ１～ＳＷ４を備えたスイッチ部３と、スイッチ部３の動作を制御するものであり且つスイッチ部３とは異なる電位で動作する制御部４と、を備える。スイッチＳＷ１～ＳＷ４は、Ｐチャネル型のＭＯＳトランジスタ１２、１３、１６、１７およびＮチャネル型のＭＯＳトランジスタ１１、１４、１５、１８が直列接続された構成の直列回路ＳＣ１～ＳＣ４を含む。ＭＯＳトランジスタ１１～１８のバックゲートは、そのソースに接続されている。制御部４は、駆動容量Ｃｄ１～Ｃｄ８を介してＭＯＳトランジスタ１１～１８のゲートを駆動することによりスイッチＳＷ１～ＳＷ４のオンオフを制御する構成である。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力ノード（Ｎｉｐ、Ｎｉｎ）の電圧をサンプリングして検出する構成の電圧検出回路（２）において用いられるスイッチ回路であって、
前記入力ノードと前記電圧検出回路に設けられるサンプリング容量（Ｃｓｐ、Ｃｓｎ）との間を開閉するスイッチ（ＳＷ１～ＳＷ４）を備えたスイッチ部（３）と、
前記スイッチ部の動作を制御するものであり且つ前記スイッチ部とは異なる電位で動作する制御部（４）と、
を備え、
前記スイッチは、Ｐチャネル型のＭＯＳトランジスタ（１２、１３、１６、１７）およびＮチャネル型のＭＯＳトランジスタ（１１、１４、１５、１８）が直列接続された構成の直列回路（ＳＣ１～ＳＣ４）を含み、
前記ＭＯＳトランジスタのバックゲートは、そのソースまたはドレインに接続されているか、もしくは、そのソースまたはドレインと同電位の箇所に接続されており、
前記制御部は、駆動容量（Ｃｄ１～Ｃｄ８）を介して前記ＭＯＳトランジスタのゲートを駆動することにより前記スイッチのオンオフを制御する構成であるスイッチ回路。
前記入力ノードと前記電圧検出回路に設けられるサンプリング容量（Ｃｓｐ、Ｃｓｎ）との間を開閉するスイッチ（ＳＷ１～ＳＷ４）を備えたスイッチ部（３）と、
前記スイッチ部の動作を制御するものであり且つ前記スイッチ部とは異なる電位で動作する制御部（４）と、
を備え、
前記スイッチは、Ｐチャネル型のＭＯＳトランジスタ（１２、１３、１６、１７）およびＮチャネル型のＭＯＳトランジスタ（１１、１４、１５、１８）が直列接続された構成の直列回路（ＳＣ１～ＳＣ４）を含み、
前記ＭＯＳトランジスタのバックゲートは、そのソースまたはドレインに接続されているか、もしくは、そのソースまたはドレインと同電位の箇所に接続されており、
前記制御部は、駆動容量（Ｃｄ１～Ｃｄ８）を介して前記ＭＯＳトランジスタのゲートを駆動することにより前記スイッチのオンオフを制御する構成であるスイッチ回路。
【請求項2】
前記制御部は、
前記スイッチを構成する複数の前記ＭＯＳトランジスタのそれぞれに対応して設けられた複数の前記駆動容量を備え、
複数の前記駆動容量を介して複数の前記ＭＯＳトランジスタのそれぞれのゲートを独立して駆動する構成である請求項１に記載のスイッチ回路。
前記スイッチを構成する複数の前記ＭＯＳトランジスタのそれぞれに対応して設けられた複数の前記駆動容量を備え、
複数の前記駆動容量を介して複数の前記ＭＯＳトランジスタのそれぞれのゲートを独立して駆動する構成である請求項１に記載のスイッチ回路。
【請求項3】
前記制御部は、前記スイッチを構成する前記ＭＯＳトランジスタのゲートに対して、前記ＭＯＳトランジスタをオフするオフレベルおよび前記ＭＯＳトランジスタをオンするオンレベルのうちいずれかになる駆動信号を供給する駆動回路（２０）を備え、
前記駆動回路は、前記スイッチに対応する前記入力ノードの電位を基準として前記駆動信号を生成する請求項１または２に記載のスイッチ回路。
前記駆動回路は、前記スイッチに対応する前記入力ノードの電位を基準として前記駆動信号を生成する請求項１または２に記載のスイッチ回路。
【請求項4】
前記スイッチ（ＳＷ１、ＳＷ３）に含まれる前記直列回路（ＳＣ１、ＳＣ３）では、前記入力ノード（Ｎｉｐ）から前記Ｎチャネル型のＭＯＳトランジスタ（１１、１５）および前記Ｐチャネル型のＭＯＳトランジスタ（１２、１６）という順の配置となっており、
前記スイッチは、前記入力ノードと前記直列回路を構成する２つの前記ＭＯＳトランジスタの相互接続ノードである中間ノード（Ｎ３、Ｎ５）との間に、前記入力ノード側をアノードとして接続される第１ダイオード（Ｄｃ１、Ｄｃ３）を備える請求項１または２に記載のスイッチ回路。
前記スイッチは、前記入力ノードと前記直列回路を構成する２つの前記ＭＯＳトランジスタの相互接続ノードである中間ノード（Ｎ３、Ｎ５）との間に、前記入力ノード側をアノードとして接続される第１ダイオード（Ｄｃ１、Ｄｃ３）を備える請求項１または２に記載のスイッチ回路。
【請求項5】
前記スイッチ（ＳＷ２、ＳＷ４）に含まれる前記直列回路（ＳＣ２、ＳＣ４）では、前記入力ノード（Ｎｉｎ）から前記Ｐチャネル型のＭＯＳトランジスタ（１３、１７）および前記Ｎチャネル型のＭＯＳトランジスタ（１４、１８）という順の配置となっており、
前記スイッチは、前記入力ノードと前記直列回路を構成する２つの前記ＭＯＳトランジスタの相互接続ノードである中間ノード（Ｎ４、Ｎ６）との間に、前記中間ノード側をアノードとして接続される第２ダイオード（Ｄｃ２、Ｄｃ４）を備える請求項１または２に記載のスイッチ回路。
前記スイッチは、前記入力ノードと前記直列回路を構成する２つの前記ＭＯＳトランジスタの相互接続ノードである中間ノード（Ｎ４、Ｎ６）との間に、前記中間ノード側をアノードとして接続される第２ダイオード（Ｄｃ２、Ｄｃ４）を備える請求項１または２に記載のスイッチ回路。
【請求項6】
前記電圧検出回路は、２つの前記入力ノードの各電圧をサンプリングし、それらの差電圧を検出する差動構成となっており、
前記スイッチ部は、
２つの前記入力ノードと差動構成において対をなす２つの前記サンプリング容量との間を開閉するようになっており、
前記スイッチとして、
２つの前記入力ノードのうち高電位側である第１入力ノード（Ｎｉｐ）と２つの前記サンプリング容量の一方である第１サンプリング容量（Ｃｓｐ）との間を開閉する第１スイッチ（ＳＷ１）と、
２つの前記入力ノードのうち低電位側である第２入力ノード（Ｎｉｎ）と２つの前記サンプリング容量の他方である第２サンプリング容量（Ｃｓｎ）との間を開閉する第２スイッチ（ＳＷ２）と、
前記第１入力ノードと前記第２サンプリング容量との間を開閉する第３スイッチ（ＳＷ３）と、
前記第２入力ノードと前記第１サンプリング容量との間を開閉する第４スイッチ（ＳＷ４）と、
を備える請求項１または２に記載のスイッチ回路。
前記スイッチ部は、
２つの前記入力ノードと差動構成において対をなす２つの前記サンプリング容量との間を開閉するようになっており、
前記スイッチとして、
２つの前記入力ノードのうち高電位側である第１入力ノード（Ｎｉｐ）と２つの前記サンプリング容量の一方である第１サンプリング容量（Ｃｓｐ）との間を開閉する第１スイッチ（ＳＷ１）と、
２つの前記入力ノードのうち低電位側である第２入力ノード（Ｎｉｎ）と２つの前記サンプリング容量の他方である第２サンプリング容量（Ｃｓｎ）との間を開閉する第２スイッチ（ＳＷ２）と、
前記第１入力ノードと前記第２サンプリング容量との間を開閉する第３スイッチ（ＳＷ３）と、
前記第２入力ノードと前記第１サンプリング容量との間を開閉する第４スイッチ（ＳＷ４）と、
を備える請求項１または２に記載のスイッチ回路。
【請求項7】
前記第１スイッチおよび前記第３スイッチに含まれる前記直列回路（ＳＣ１、ＳＣ３）では、前記第１入力ノード側から前記Ｎチャネル型のＭＯＳトランジスタ（１１、１５）および前記Ｐチャネル型のＭＯＳトランジスタ（１２、１６）という順の配置となっており、
前記第２スイッチおよび前記第４スイッチに含まれる前記直列回路（ＳＣ２、ＳＣ４）では、前記第２入力ノード側から前記Ｐチャネル型のＭＯＳトランジスタ（１３、１７）および前記Ｎチャネル型のＭＯＳトランジスタ（１４、１８）という順の配置となっている請求項６に記載のスイッチ回路。
前記第２スイッチおよび前記第４スイッチに含まれる前記直列回路（ＳＣ２、ＳＣ４）では、前記第２入力ノード側から前記Ｐチャネル型のＭＯＳトランジスタ（１３、１７）および前記Ｎチャネル型のＭＯＳトランジスタ（１４、１８）という順の配置となっている請求項６に記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力ノードの電圧をサンプリングして検出する構成の電圧検出回路において用いられるスイッチ回路に関する。
【背景技術】
【0002】
電池セルの電圧を検出する機能を有する電池監視ＩＣでは、例えばグランド基準の低電位系の制御回路から、それとは電位レベルの異なる例えば高電位系のスイッチのオンオフを制御するＣＣＳＷ回路と呼ばれるスイッチ回路がしばしば用いられている。ＣＣＳＷは、Capacitively-Coupled Switchの略称である。上記構成におけるスイッチとしては、単一のＭＯＳトランジスタからなるアナログスイッチが用いられる。そのため、制御回路は、ＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳをゲート閾値電圧よりも十分に高いハイレベルおよびゲート閾値電圧よりも十分に低いロウレベルに駆動することにより、スイッチのオンオフを制御するようになっている。
【0003】
具体的には、上記したスイッチ回路は、２つの入力ノードの各電圧をサンプリングし、それらの差電圧、つまり２つの入力ノード間の電圧を検出するスイッチトキャパシタ回路における高電位側入力のスイッチとして用いられる。このような用途において、スイッチとして単一のＭＯＳトランジスタからなるアナログスイッチを用いた場合、次のような問題が生じるおそれがある。すなわち、ＭＯＳトランジスタのボディ－ソース間またはボディ－ドレイン間には、素子構造上、寄生のＰＮ接合ダイオードが存在する。そのため、２つの入力ノード間の電位差の正負が反転した場合、寄生のＰＮ接合ダイオードが順方向に導通してしまい、スイッチのオフ状態を維持できなくなる可能性がある。
【0004】
このような問題を解決するための従来技術として、特許文献１に開示された技術を挙げることができる。特許文献１には、２つの入力ノードの電圧のうちいずれか高いほうの電圧をＰチャネル型ＭＯＳトランジスタの基板電位として与えるマキシムセレクタと、２つの入力ノードのうちいずれか低いほうの電圧をＮチャネル型ＭＯＳトランジスタの基板電位として与えるミニマムセレクタと、を備えた構成が開示されている。特許文献１記載の従来技術によれば、マキシムセレクタおよびミニマムセレクタを用いて、基板電位と昇圧および降圧基準を切り替えることにより、上記問題の発生を防止することができる。なお、ここで言う「昇圧」とは、ソース電位に対してゲート電位を高くすることを意味し、「降圧」とは、ソース電位に対してゲート電位を低くすることを意味している。
【先行技術文献】
【非特許文献】
【0005】
【特許文献1】特許第６６７３１５０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
従来技術では、マキシムセレクタおよびミニマムセレクタが別途必要となり、その分だけ、回路規模が増大するという懸念がある。また、従来技術では、セレクタ素子としてＰＮ接合ダイオードが用いられる。そのため、従来技術では、ダイオードの順方向電圧ＶＦ分、具体的には例えば０．５Ｖ～０．８Ｖ程度の電圧シフトが残ることから、ボディ電位、つまり基板電位が正確なマキシム電位またはミニマム電位にならず、その分だけ、ＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳが低下してしまう。
【0007】
ＣＣＳＷ回路では、低電位側回路の駆動振幅に対して、高電位側では、駆動容量とゲート端子に付随する寄生容量との分圧比に応じて振幅が低下し、ゲート駆動振幅が小さくなってしまう。このようなことから、ＣＣＳＷ回路では、高圧側での振幅を十分確保するために、駆動容量の容量値が寄生容量に比較して十分大きくなるように設計を行う必要がある。従来技術では、順方向電圧ＶＦによる電圧シフトがあることから、スイッチを確実にオンオフすることができる十分なゲート駆動振幅を確保するためには、上記電圧シフト分を補うことができるような更に容量値が大きい駆動容量が必要となり、それに伴い更なる回路規模の増大を招くおそれがある。
【0008】
また、従来技術では、寄生容量などの充放電電流が大きくなることから、回路の消費電流が増加するという問題も生じる。さらに、入力に高周波雑音が重畳して入力電位が変動すると、マキシムセレクタおよびミニマムセレクタの回路では、ダイオードを通して寄生のＰＮ接合ダイオードを充放電するため、マキシム電位およびミニマム電位の追従性を良好にすることが難しい。
【0009】
そのため、従来技術では、入力変動が大きくマキシムセレクタおよびミニマムセレクタが追従できないと、スイッチを正しくオンオフ駆動することができず、誤動作が生じるおそれがある。なお、特許文献１には、スイッチとして、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを直列接続した構成も開示されているが、それらＭＯＳトランジスタのボディはマキシムセレクタおよびミニマムセレクタに接続されている。そのため、このような構成であっても、やはりダイオードの順方向電圧ＶＦによる電圧降下があり、上記問題を解決することができない。
【0010】
本発明は上記事情に鑑みてなされたものであり、その目的は、回路規模の増大を招くことなく、誤動作の発生を防止することができるスイッチ回路を提供することにある。
【課題を解決するための手段】
【0011】
請求項１に記載のスイッチ回路は、入力ノード（Ｎｉｐ、Ｎｉｎ）の電圧をサンプリングして検出する構成の電圧検出回路（２）において用いられるスイッチ回路であって、前記入力ノードと前記電圧検出回路に設けられるサンプリング容量（Ｃｓｐ、Ｃｓｎ）との間を開閉するスイッチ（ＳＷ１～ＳＷ４）を備えたスイッチ部（３）と、前記スイッチ部の動作を制御するものであり且つ前記スイッチ部とは異なる電位で動作する制御部（４）と、を備える。
【0012】
前記スイッチは、Ｐチャネル型のＭＯＳトランジスタ（１２、１３、１６、１７）およびＮチャネル型のＭＯＳトランジスタ（１１、１４、１５、１８）が直列接続された構成の直列回路（ＳＣ１～ＳＣ４）を含む。前記ＭＯＳトランジスタのバックゲートは、そのソースまたはドレインに接続されているか、もしくは、そのソースまたはドレインと同電位の箇所に接続されている。前記制御部は、駆動容量（Ｃｄ１～Ｃｄ８）を介して前記ＭＯＳトランジスタのゲートを駆動することにより前記スイッチのオンオフを制御する構成である。
【0013】
このように、請求項１に記載のスイッチ回路は、従来技術と同様のＣＣＳＷ回路の構成を前提としたうえで、スイッチをＰチャネル型のＭＯＳトランジスタおよびＮチャネル型のＭＯＳトランジスタが直列接続された構成の直列回路を含むようにするとともに、ＭＯＳトランジスタのバックゲートを、そのソースまたはドレインに接続するか、もしくは、そのソースまたはドレインと同電位の箇所に接続する、という特徴的な構成を有している。
【0014】
このような構成によれば、スイッチがオフされた状態でスイッチの両端子の電圧が正負反転したとしても、Ｐチャネル型のＭＯＳトランジスタおよびＮチャネル型のＭＯＳトランジスタのうちいずれかの寄生のＰＮ接合ダイオードが逆方向になることからスイッチのオフ状態が維持され、その結果、誤動作なくスイッチのオンオフを正常に制御することができる。また、上記構成によれば、従来技術のようなマキシムセレクタおよびミニマムセレクタが不要であることから、従来技術に比べて回路規模を小さく抑えることができるとともに、次のような効果も得られる。
【0015】
すなわち、上記構成によれば、ダイオードの順方向電圧ＶＦによる電圧損失が無いため、ゲート電位追従性が向上する。そのため、上記構成によれば、駆動容量として比較的小さい容量値の容量を用いたとしても、ＭＯＳトランジスタのゲート駆動に十分なゲート・ソース間電圧の振幅が確保され、例えば高周波雑音が重畳してスイッチの電位が揺れている場合であっても、安定してスイッチをオンオフ制御することができる。したがって、上記構成によれば、回路規模の増大を招くことなく、誤動作の発生を防止することができるという優れた効果が得られる。
【図面の簡単な説明】
【0016】
【図1】第１実施形態に係るスイッチ回路の構成を示す図
【図2】第２実施形態に係るスイッチ回路の具体的な適用例であるΔΣ変調器の構成を示す図
【図3】第２実施形態に係るノンオーバラップ２相＋ディレイドクロックの一例を模式的に示す図
【発明を実施するための形態】
【0017】
以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１を参照して説明する。
（第１実施形態）
以下、第１実施形態について図１を参照して説明する。
【0018】
図１に示すように、本実施形態のスイッチ回路１は、入力ノードＮｉｐの電圧Ｖｉｎｐおよび入力ノードＮｉｎｎの電圧Ｖｉｎをサンプリングして検出する構成の電圧検出回路２において用いられる。具体的には、電圧検出回路２は、２つの入力ノードＮｉｐ、Ｎｉｎの各電圧Ｖｉｎｐ、Ｖｉｎｎをサンプリングし、それらの差電圧を検出する差動構成となっている。電圧検出回路２は、スイッチ回路１、差動構成において対をなす２つのサンプリング容量Ｃｓｐ、Ｃｓｎ、サンプリング容量Ｃｓｐ、Ｃｓｎの後段に接続される図示しない各種の回路などを備えている。
【0019】
この場合、２つの入力ノードＮｉｐ、Ｎｉｎのうち高電位側である入力ノードＮｉｐが第１入力ノードに相当するとともに、２つの入力ノードＮｉｐ、Ｎｉｎのうち低電位側である入力ノードＮｉｎが第２入力ノードに相当する。また、この場合、２つのサンプリング容量Ｃｓｐ、Ｃｓｎの一方であるサンプリング容量Ｃｓｐが第１サンプリング容量に相当するとともに、２つのサンプリング容量Ｃｓｐ、Ｃｓｎの他方であるサンプリング容量Ｃｓｎが第２サンプリング容量に相当する。
【0020】
電圧検出回路２は、例えば自動車などの車両に搭載される電池監視ＩＣに用いられる。なお、ＩＣは、Integrated Circuitの略称である。図示は省略するが、電池監視ＩＣは、複数個の電池セルが多段に直列接続された組電池の電圧などの各種状態を監視するための各種の動作を行う回路が集積化された集積回路である。この場合、電圧検出回路２は、電池セルの電圧を検出の対象としており、そのため、入力ノードＮｉｐ、Ｎｉｎには電池セルの電圧が与えられるようになっている。上述した通り、電池セルは、他の電池セルとともに多段に直列接続されていることから、電池セルにはコモンモード電圧が重畳されている。このコモンモード電圧は、組電池の上段側、つまり高電位側に接続される電池セルほど高くなり、その最大値は例えば数百ボルト程度の比較的高い電圧となっている。
【0021】
スイッチ回路１は、スイッチ部３、制御部４、抵抗Ｒｐ１、Ｒｐ２、ダイオードＤｐ１、Ｄｐ２などを備えている。スイッチ部３は、入力ノードＮｉｐ、Ｎｉｎとサンプリング容量Ｃｓｐ、Ｃｓｎとの間を開閉するスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を備えている。スイッチＳＷ１は、入力ノードＮｉｐとサンプリング容量Ｃｓｐとの間を開閉することができるように設けられたものであり、第１スイッチとして機能する。具体的には、スイッチＳＷ１の一方の端子は抵抗Ｒｐ１を介して入力ノードＮｉｐに接続されており、その他方の端子はサンプリング容量Ｃｓｐの一方の端子に接続されている。抵抗Ｒｐ１は、入力ノードＮｉｐの後段に接続される回路を保護するための保護抵抗である。
【0022】
スイッチＳＷ２は、入力ノードＮｉｎとサンプリング容量Ｃｓｎとの間を開閉することができるように設けられたものであり、第２スイッチとして機能する。具体的には、スイッチＳＷ２の一方の端子は抵抗Ｒｐ２を介して入力ノードＮｉｎに接続されており、その他方の端子はサンプリング容量Ｃｓｎの一方の端子に接続されている。抵抗Ｒｐ２は、入力ノードＮｉｎの後段に接続される回路を保護するための保護抵抗である。
【0023】
スイッチＳＷ３は、入力ノードＮｉｐとサンプリング容量Ｃｓｎとの間を開閉することができるように設けられたものであり、第３スイッチとして機能する。具体的には、スイッチＳＷ３の一方の端子は抵抗Ｒｐ１を介して入力ノードＮｉｐに接続されており、その他方の端子はサンプリング容量Ｃｓｎの一方の端子に接続されている。スイッチＳＷ４は、入力ノードＮｉｎとサンプリング容量Ｃｓｐとの間を開閉することができるように設けられたものであり、第４スイッチとして機能する。具体的には、スイッチＳＷ４の一方の端子は抵抗Ｒｐ２を介して入力ノードＮｉｎに接続されており、その他方の端子はサンプリング容量Ｃｓｐの一方の端子に接続されている。
【0024】
抵抗Ｒｐ１のスイッチＳＷ１、ＳＷ３側の端子が接続されるノードＮ１と、抵抗Ｒｐ２のスイッチＳＷ２、ＳＷ４側の端子が接続されるノードＮ２と、の間には、端子間保護のための２つのダイオードＤｐ１、Ｄｐ２が互いに逆向きとなるように接続されている。具体的には、ダイオードＤｐ１、Ｄｐ２の各アノードがノードＮ１、Ｎ２にそれぞれ接続されているとともに、ダイオードＤｐ１、Ｄｐ２の各カソード同士が接続されている。
【0025】
スイッチＳＷ１は、Ｎチャネル型のＭＯＳトランジスタ１１およびＰチャネル型のＭＯＳトランジスタ１２が直列接続された構成の直列回路ＳＣ１を含む。なお、本明細書では、Ｎチャネル型のＭＯＳトランジスタのことをＮＭＯＳと省略するとともに、Ｐチャネル型のＭＯＳトランジスタのことをＰＭＯＳと省略することがある。スイッチＳＷ１に含まれる直列回路ＳＣ１では、入力ノードＮｉｐ側からＮＭＯＳ１１およびＰＭＯＳ１２という順の配置となっている。
【0026】
すなわち、ＮＭＯＳ１１のソースはノードＮ１に接続されており、そのドレインはノードＮ３に接続されている。ＰＭＯＳ１２のソースはノードＮ３に接続されており、そのドレインはサンプリング容量Ｃｓｐの一方の端子に接続されている。ノードＮ３は、直列回路ＳＣ１を構成する２つのＭＯＳトランジスタ１１、１２の相互接続ノードである中間ノードの一例である。ＮＭＯＳ１１のバックゲートは、そのソースに接続されている。ＰＭＯＳ１２のバックゲートは、そのソースに接続されている。
【0027】
なお、ＭＯＳトランジスタにおいて、バックゲートとボディは同義であることから、本明細書では、ＮＭＯＳ１１およびＰＭＯＳ１２を含む各ＭＯＳトランジスタのバックゲートのことをボディと称することがある。ＮＭＯＳ１１のボディ－ドレイン間には、寄生のＰＮ接合ダイオードである寄生ダイオードＤ１１が存在する。ＰＭＯＳ１２のボディ－ドレイン間には寄生のＰＮ接合ダイオードである寄生ダイオードＤ１２が存在する。
【0028】
ＮＭＯＳ１１およびＰＭＯＳ１２の各ゲートは、制御部４に接続されており、それらのオンオフは制御部４により制御される。スイッチＳＷ１は、ダイオードＤｃ１を備えている。ダイオードＤｃ１のアノードはノードＮ１に接続されており、そのカソードはノードＮ３に接続されている。このように、ダイオードＤｃ１は、入力ノードＮｉｐとノードＮ３との間に入力ノードＮｉｐ側をアノードとして接続されるものであり、直列回路ＳＣ１を構成するＭＯＳトランジスタのボディ寄生容量を加速充電するための第１ダイオードとして機能する。
【0029】
スイッチＳＷ２は、ＰＭＯＳ１３およびＮＭＯＳ１４が直列接続された構成の直列回路ＳＣ２を含む。スイッチＳＷ２に含まれる直列回路ＳＣ２では、入力ノードＮｉｎ側からＰＭＯＳ１３およびＮＭＯＳ１４という順の配置となっている。すなわち、ＰＭＯＳ１３のソースはノードＮ２に接続されており、そのドレインはノードＮ４に接続されている。ＮＭＯＳ１４のソースはノードＮ４に接続されており、そのドレインはサンプリング容量Ｃｓｎの一方の端子に接続されている。ノードＮ４は、直列回路ＳＣ２を構成する２つのＭＯＳトランジスタ１３、１４の相互接続ノードである中間ノードの一例である。
【0030】
ＰＭＯＳ１３のバックゲートは、そのソースに接続されている。ＮＭＯＳ１４のバックゲートは、そのソースに接続されている。ＰＭＯＳ１３のボディ－ドレイン間には、寄生のＰＮ接合ダイオードである寄生ダイオードＤ１３が存在する。ＮＭＯＳ１４のボディ－ドレイン間には寄生のＰＮ接合ダイオードである寄生ダイオードＤ１４が存在する。ＰＭＯＳ１３およびＮＭＯＳ１４の各ゲートは、制御部４に接続されており、それらのオンオフは制御部４により制御される。
【0031】
スイッチＳＷ２は、ダイオードＤｃ２を備えている。ダイオードＤｃ２のアノードはノードＮ４に接続されており、そのカソードはノードＮ２に接続されている。このように、ダイオードＤｃ２は、入力ノードＮｉｎとノードＮ４との間にノードＮ４側をアノードとして接続されるものであり、直列回路ＳＣ２を構成するＭＯＳトランジスタのボディ寄生容量を加速充電するための第２ダイオードとして機能する。
【0032】
スイッチＳＷ３は、ＮＭＯＳ１５およびＰＭＯＳ１６が直列接続された構成の直列回路ＳＣ３を含む。スイッチＳＷ３に含まれる直列回路ＳＣ３では、入力ノードＮｉｐ側からＮＭＯＳ１５およびＰＭＯＳ１６という順の配置となっている。すなわち、ＮＭＯＳ１５のソースはノードＮ１に接続されており、そのドレインはノードＮ５に接続されている。ＰＭＯＳ１６のソースはノードＮ５に接続されており、そのドレインはサンプリング容量Ｃｓｎの一方の端子に接続されている。ノードＮ５は、直列回路ＳＣ３を構成する２つのＭＯＳトランジスタ１５、１６の相互接続ノードである中間ノードの一例である。
【0033】
ＮＭＯＳ１５のバックゲートは、そのソースに接続されている。ＰＭＯＳ１６のバックゲートは、そのソースに接続されている。ＮＭＯＳ１５のボディ－ドレイン間には、寄生のＰＮ接合ダイオードである寄生ダイオードＤ１５が存在する。ＰＭＯＳ１６のボディ－ドレイン間には寄生のＰＮ接合ダイオードである寄生ダイオードＤ１６が存在する。ＮＭＯＳ１５およびＰＭＯＳ１６の各ゲートは、制御部４に接続されており、それらのオンオフは制御部４により制御される。
【0034】
スイッチＳＷ３は、ダイオードＤｃ３を備えている。ダイオードＤｃ３のアノードはノードＮ１に接続されており、そのカソードはノードＮ５に接続されている。このように、ダイオードＤｃ３は、入力ノードＮｉｐとノードＮ５との間に入力ノードＮｉｐ側をアノードとして接続されるものであり、直列回路ＳＣ３を構成するＭＯＳトランジスタのボディ寄生容量を加速充電するための第１ダイオードとして機能する。
【0035】
スイッチＳＷ４は、ＰＭＯＳ１７およびＮＭＯＳ１８が直列接続された構成の直列回路ＳＣ４を含む。スイッチＳＷ４に含まれる直列回路ＳＣ４では、入力ノードＮｉｎ側からＰＭＯＳ１７およびＮＭＯＳ１８という順の配置となっている。すなわち、ＰＭＯＳ１７のソースはノードＮ２に接続されており、そのドレインはノードＮ６に接続されている。ＮＭＯＳ１８のソースはノードＮ６に接続されており、そのドレインはサンプリング容量Ｃｓｐの一方の端子に接続されている。ノードＮ６は、直列回路ＳＣ４を構成する２つのＭＯＳトランジスタ１７、１８の相互接続ノードである中間ノードの一例である。
【0036】
ＰＭＯＳ１７のバックゲートは、そのソースに接続されている。ＮＭＯＳ１８のバックゲートは、そのソースに接続されている。ＰＭＯＳ１７のボディ－ドレイン間には、寄生のＰＮ接合ダイオードである寄生ダイオードＤ１７が存在する。ＮＭＯＳ１８のボディ－ドレイン間には寄生のＰＮ接合ダイオードである寄生ダイオードＤ１８が存在する。ＰＭＯＳ１７およびＮＭＯＳ１８の各ゲートは、制御部４に接続されており、それらのオンオフは制御部４により制御される。
【0037】
スイッチＳＷ４は、ダイオードＤｃ４を備えている。ダイオードＤｃ４のアノードはノードＮ６に接続されており、そのカソードはノードＮ２に接続されている。このように、ダイオードＤｃ４は、入力ノードＮｉｎとノードＮ６との間にノードＮ６側をアノードとして接続されるものであり、直列回路ＳＣ４を構成するＭＯＳトランジスタのボディ寄生容量を加速充電するための第２ダイオードとして機能する。
【0038】
電圧検出回路２において、サンプリング容量Ｃｓｐ、Ｃｓｎを挟んで組電池側に配される回路には、電池セルに重畳される高いコモンモード電圧が印加されるため、それに耐え得る高耐圧の素子が用いられ、その他の回路には低耐圧の素子が用いられている。したがって、スイッチ回路１において、スイッチ部３は相対的に高い電位で動作する高圧側の構成であるとともに、制御部４は相対的に低い電位で動作する低圧側の構成である。
【0039】
制御部４は、図示しない制御回路から出力される２値の制御信号ｑ１ｄ、ｑ２ｄ、ｑ１ｄｂ、ｑ２ｄｂに基づいてスイッチ部３の動作を制御するものであり且つ前述したようにスイッチ部３とは異なる電位で動作する。上記制御回路は、例えば＋５Ｖの電源電圧の供給を受けて動作するようになっている。そのため、制御信号ｑ１ｄ～ｑ２ｄｂは、そのハイレベルが＋５Ｖになっているとともに、そのロウレベルが０Ｖになっている。
【0040】
高圧側のスイッチ部３が備えるスイッチＳＷ１～ＳＷ４を構成するＭＯＳトランジスタ１１～１８を、低圧側の制御回路から出力される制御信号ｑ１ｄ～ｑ２ｄｂにより直接駆動することはできない。そのため、制御部４は、駆動容量を介してＭＯＳトランジスタ１１～１８のゲートを駆動することにより、スイッチＳＷ１～ＳＷ４のオンオフを制御する構成となっている。制御部４の具体的な構成は次のようなものとなっている。すなわち、制御部４は、スイッチＳＷ１～ＳＷ４を構成する複数のＭＯＳトランジスタ１１～１８のそれぞれに対応して設けられた複数の駆動容量Ｃｄ１、Ｃｄ２、Ｃｄ３、Ｃｄ４、Ｃｄ５、Ｃｄ６、Ｃｄ７、Ｃｄ８と、駆動回路２０と、を備えている。制御部４は、複数の駆動容量Ｃｄ１～Ｃｄ８を介して複数のＭＯＳトランジスタ１１～１８のそれぞれのゲートを独立して駆動する構成である。
【0041】
駆動容量Ｃｄ１は、制御信号ｑ１ｄｂが与えられるノードＮ７とノードＮ８との間に接続されている。ノードＮ８は、スイッチＳＷ１のＰＭＯＳ１２のゲートに接続されている。駆動容量Ｃｄ２は、ノードＮ７とノードＮ９との間に接続されている。ノードＮ９は、スイッチＳＷ２のＰＭＯＳ１３のゲートに接続されている。駆動容量Ｃｄ３は、制御信号ｑ２ｄｂが与えられるノードＮ１０とノードＮ１１との間に接続されている。ノードＮ１１は、スイッチＳＷ３のＰＭＯＳ１６のゲートに接続されている。駆動容量Ｃｄ４は、ノードＮ１０とノードＮ１２との間に接続されている。ノードＮ１２は、スイッチＳＷ４のＰＭＯＳ１７のゲートに接続されている。
【0042】
駆動容量Ｃｄ５は、制御信号ｑ１ｄが与えられるノードＮ１３とノードＮ１４との間に接続されている。ノードＮ１４は、スイッチＳＷ１のＮＭＯＳ１１のゲートに接続されている。駆動容量Ｃｄ６は、ノードＮ１３とノードＮ１５との間に接続されている。ノードＮ１５は、スイッチＳＷ２のＮＭＯＳ１４のゲートに接続されている。駆動容量Ｃｄ７は、制御信号ｑ２ｄが与えられるノードＮ１６とノードＮ１７との間に接続されている。ノードＮ１７は、スイッチＳＷ３のＮＭＯＳ１５のゲートに接続されている。駆動容量Ｃｄ８は、ノードＮ１６とノードＮ１８との間に接続されている。ノードＮ１８は、スイッチＳＷ４のＮＭＯＳ１８のゲートに接続されている。
【0043】
駆動回路２０は、スイッチＳＷ１～ＳＷ４を構成するＭＯＳトランジスタ１１～１８の各ゲートのそれぞれに対して、駆動信号Ｓｄ１、Ｓｄ２、Ｓｄ３、Ｓｄ４、Ｓｄ５、Ｓｄ６、Ｓｄ７、Ｓｄ８を供給する。駆動信号Ｓｄ１～Ｓｄ８は、ＭＯＳトランジスタ１１～１８をオフするオフレベルおよびＭＯＳトランジスタ１１～１８をオンするオンレベルのうちいずれかになる２値の信号である。オンレベルおよびオフレベルは、具体的には、次のようなレベルである。
【0044】
すなわち、駆動対象がＮＭＯＳである場合のオンレベルは、下記（１）式を満たすようなレベルであり、駆動対象がＰＭＯＳである場合のオンレベルは、下記（２）式を満たすようなレベルであり、オフレベルは、下記（３）式を満たすようなレベルである。ただし、ＭＯＳトランジスタのゲート・ソース間電圧をＶＧＳとし、ＭＯＳトランジスタの閾値電圧をＶｔとする。
ＶＧＳ＞Ｖｔ …（１）
ＶＧＳ＜－Ｖｔ …（２）
ＶＧＳ≒０ …（３）
ＶＧＳ＞Ｖｔ …（１）
ＶＧＳ＜－Ｖｔ …（２）
ＶＧＳ≒０ …（３）
【0045】
駆動回路２０は、Ｐチャネル型のＭＯＳトランジスタ２１、２２、２５、２６と、Ｎチャネル型のＭＯＳトランジスタ２３、２４、２７、２８と、ダイオードＤ２１、Ｄ２２、Ｄ２３、Ｄ２４、Ｄ２５、Ｄ２６、Ｄ２７、Ｄ２８と、を備えている。ＰＭＯＳ２１のドレインはノードＮ８に接続されており、そのソースは信号線２９に接続されている。信号線２９は、抵抗Ｒｐ１を介して入力ノードＮｉｐに接続されている。ＰＭＯＳ２１のバックゲートは、そのソースに接続されている。
【0046】
ＰＭＯＳ２２のドレインはノードＮ１１に接続されており、そのソースは信号線２９に接続されている。ＰＭＯＳ２２のバックゲートは、そのソースに接続されている。ＰＭＯＳ２１のゲートは、ダイオードＤ２１を順方向に介して信号線２９に接続されているとともに、ノードＮ１１に接続されている。ＰＭＯＳ２２のゲートは、ダイオードＤ２２を順方向に介して信号線２９に接続されているとともに、ノードＮ８に接続されている。
【0047】
上記したように接続されるＰＭＯＳ２１、２２およびダイオードＤ２１、Ｄ２２により、クロスＰＭＯＳ回路３１が構成されている。クロスＰＭＯＳ回路３１は、スイッチＳＷ１、ＳＷ３に対応する入力ノードＮｉｐの電位を基準として駆動信号Ｓｄ１、Ｓｄ３を生成するようになっている。駆動信号Ｓｄ１は、制御信号ｑ１ｄｂを高電位側にレベルシフトした信号となっており、ノードＮ８からスイッチＳＷ１のＰＭＯＳ１２のゲートへと供給される。駆動信号Ｓｄ３は、制御信号ｑ２ｄｂを高電位側にレベルシフトした信号であり、ノードＮ１１からスイッチＳＷ３のＰＭＯＳ１６のゲートへと供給される。
【0048】
ＮＭＯＳ２３のドレインはノードＮ１４に接続されており、そのソースは信号線２９に接続されている。ＮＭＯＳ２３のバックゲートは、そのソースに接続されている。ＮＭＯＳ２４のドレインはノードＮ１７に接続されており、そのソースは信号線２９に接続されている。ＮＭＯＳ２４のバックゲートは、そのソースに接続されている。ＮＭＯＳ２３のゲートは、ダイオードＤ２３を逆方向に介して信号線２９に接続されているとともに、ノードＮ１７に接続されている。ＮＭＯＳ２４のゲートは、ダイオードＤ２４を逆方向に介して信号線２９に接続されているとともに、ノードＮ１４に接続されている。
【0049】
上記したように接続されるＮＭＯＳ２３、２４およびダイオードＤ２３、Ｄ２４により、クロスＮＭＯＳ回路３２が構成されている。クロスＮＭＯＳ回路３２は、スイッチＳＷ１、ＳＷ３に対応する入力ノードＮｉｐの電位を基準として駆動信号Ｓｄ５、Ｓｄ７を生成するようになっている。駆動信号Ｓｄ５は、制御信号ｑ１ｄを高電位側にレベルシフトした信号となっており、ノードＮ１４からスイッチＳ１のＮＭＯＳ１１のゲートへと供給される。駆動信号Ｓｄ７は、制御信号ｑ２ｄを高電位側にレベルシフトした信号であり、ノードＮ１７からスイッチＳＷ３のＮＭＯＳ１５のゲートへと供給される。
【0050】
ＰＭＯＳ２５のドレインはノードＮ９に接続されており、そのソースは信号線３０に接続されている。信号線３０は、抵抗Ｒｐ２を介して入力ノードＮｉｎに接続されている。ＰＭＯＳ２５のバックゲートは、そのソースに接続されている。ＰＭＯＳ２６のドレインはノードＮ１２に接続されており、そのソースは信号線３０に接続されている。ＰＭＯＳ２６のバックゲートは、そのソースに接続されている。ＰＭＯＳ２５のゲートは、ダイオードＤ２５を順方向に介して信号線３０に接続されているとともに、ノードＮ１２に接続されている。ＰＭＯＳ２６のゲートは、ダイオードＤ２６を順方向に介して信号線３０に接続されているとともに、ノードＮ９に接続されている。
【0051】
上記したように接続されるＰＭＯＳ２５、２６およびダイオードＤ２５、Ｄ２６により、クロスＰＭＯＳ回路３３が構成されている。クロスＰＭＯＳ回路３３は、スイッチＳＷ２、ＳＷ４に対応する入力ノードＮｉｎの電位を基準として駆動信号Ｓｄ２、Ｓｄ４を生成するようになっている。駆動信号Ｓｄ２は、制御信号ｑ１ｄｂを高電位側にレベルシフトした信号となっており、ノードＮ９からスイッチＳＷ２のＰＭＯＳ１３のゲートへと供給される。駆動信号Ｓｄ４は、制御信号ｑ２ｄｂを高電位側にレベルシフトした信号であり、ノードＮ１２からスイッチＳＷ４のＰＭＯＳ１７のゲートへと供給される。
【0052】
ＮＭＯＳ２７のドレインはノードＮ１５に接続されており、そのソースは信号線３０に接続されている。ＮＭＯＳ２７のバックゲートは、そのソースに接続されている。ＮＭＯＳ２８のドレインはノードＮ１８に接続されており、そのソースは信号線３０に接続されている。ＮＭＯＳ２８のバックゲートは、そのソースに接続されている。ＮＭＯＳ２７のゲートは、ダイオードＤ２７を逆方向に介して信号線３０に接続されているとともに、ノードＮ１８に接続されている。ＮＭＯＳ２８のゲートは、ダイオードＤ２８を逆方向に介して信号線３０に接続されているとともに、ノードＮ１５に接続されている。
【0053】
上記したように接続されるＮＭＯＳ２７、２８およびダイオードＤ２７、Ｄ２８により、クロスＮＭＯＳ回路３４が構成されている。クロスＮＭＯＳ回路３４は、スイッチＳＷ２、ＳＷ４に対応する入力ノードＮｉｎの電位を基準として駆動信号Ｓｄ６、Ｓｄ８を生成するようになっている。駆動信号Ｓｄ６は、制御信号ｑ１ｄを高電位側にレベルシフトした信号となっており、ノードＮ１５からスイッチＳＷ２のＮＭＯＳ１４のゲートへと供給される。駆動信号Ｓｄ８は、制御信号ｑ２ｄを高電位側にレベルシフトした信号であり、ノードＮ１８からスイッチＳＷ４のＮＭＯＳ１８のゲートへと供給される。
【0054】
次に、上記構成のスイッチ回路１による動作について説明する。
制御部４は、スイッチＳＷ１、ＳＷ２と、スイッチＳＷ３、ＳＷ４と、を相補的にオンオフさせるように制御する。なお、本明細書における「相補的にオンオフさせる」とは、双方のスイッチがオフする期間、いわゆるデッドタイムを設けるケースを除外するものではない。以下、スイッチＳＷ１、ＳＷ２がオンされるとともにスイッチＳＷ３、ＳＷ４がオフされる期間のことをサンプル期間と称するとともに、スイッチＳＷ１、ＳＷ２がオフされるとともにスイッチＳＷ３、ＳＷ４がオンされる期間のことをホールド期間と称することがある。
制御部４は、スイッチＳＷ１、ＳＷ２と、スイッチＳＷ３、ＳＷ４と、を相補的にオンオフさせるように制御する。なお、本明細書における「相補的にオンオフさせる」とは、双方のスイッチがオフする期間、いわゆるデッドタイムを設けるケースを除外するものではない。以下、スイッチＳＷ１、ＳＷ２がオンされるとともにスイッチＳＷ３、ＳＷ４がオフされる期間のことをサンプル期間と称するとともに、スイッチＳＷ１、ＳＷ２がオフされるとともにスイッチＳＷ３、ＳＷ４がオンされる期間のことをホールド期間と称することがある。
【0055】
上記構成のスイッチ回路１では、サンプル期間には、入力ノードＮｉｐ、Ｎｉｎの各電圧Ｖｉｎｐ、Ｖｉｎｎによりサンプリング容量Ｃｓｐ、Ｃｓｎが充電される、つまり入力ノードＮｉｐ、Ｎｉｎの各電圧Ｖｉｎｐ、Ｖｉｎｎがサンプリング容量Ｃｓｐ、Ｃｓｎによりサンプリングされる。また、上記構成のスイッチ回路１では、ホールド期間には、サンプリング容量Ｃｓｐ、Ｃｓｎに蓄積された電荷が後段の回路へと転送される。
【0056】
サンプル期間およびホールド期間のそれぞれにおいて、駆動回路２０は、次のように動作する。すなわち、サンプル期間では、駆動回路２０は、ＮＭＯＳ１１、１４およびＰＭＯＳ１２、１３のゲートにオンレベルの駆動信号を与える、つまりＮＭＯＳ１１、１４のゲートを正側に駆動するとともにＰＭＯＳ１２、１３のゲートを負側に駆動する。これにより、駆動回路２０は、直列回路ＳＣ１を構成する２つのＭＯＳトランジスタ１１、１２の両方をオン駆動するとともに直列回路ＳＣ２を構成する２つのＭＯＳトランジスタ１３、１４の両方をオン駆動し、スイッチＳＷ１、ＳＷ２をオン状態とする。
【0057】
このとき、クロスＰＭＯＳ回路３１、３３およびクロスＮＭＯＳ回路３２、３４において該当するＭＯＳトランジスタがオンとなる。そのため、サンプル期間では、駆動回路２０は、ＮＭＯＳ１５、１８およびＰＭＯＳ１６、１７のゲートにオフレベルの駆動信号を与える、つまりＮＭＯＳ１５、１８およびＰＭＯＳ１６、１７のゲート・ソース間電圧ＶＧＳを略０Ｖにし、スイッチＳＷ３、ＳＷ４をオフ状態とする。一方、ホールド期間では、サンプル期間に対して制御信号ｑ１ｄｂ、ｑ２ｄｂ、ｑ１ｄ、ｑ２ｄが反転することから、駆動回路２０は、サンプル期間とは逆の動作を行い、スイッチＳＷ１、ＳＷ２をオフ状態とするとともに、スイッチＳＷ３、ＳＷ４をオン状態とする。
【0058】
以上説明した本実施形態によれば、次のような効果が得られる。
本実施形態のスイッチ回路１は、従来技術と同様のＣＣＳＷ回路の構成を前提としたうえで、スイッチＳＷ１～ＳＷ４をＰＭＯＳおよびＮＭＯＳが直列接続された構成の直列回路ＳＣ１～ＳＣ４を含むようにするとともに、ＭＯＳトランジスタのバックゲートを、そのソースに接続する、という特徴的な構成を有している。
本実施形態のスイッチ回路１は、従来技術と同様のＣＣＳＷ回路の構成を前提としたうえで、スイッチＳＷ１～ＳＷ４をＰＭＯＳおよびＮＭＯＳが直列接続された構成の直列回路ＳＣ１～ＳＣ４を含むようにするとともに、ＭＯＳトランジスタのバックゲートを、そのソースに接続する、という特徴的な構成を有している。
【0059】
このような構成によれば、スイッチＳＷ１～ＳＷ４がオフされた状態でスイッチＳＷ１～ＳＷ４の両端子の電圧が正負反転したとしても、ＰＭＯＳおよびＮＭＯＳのうちいずれかの寄生のＰＮ接合ダイオードが逆方向になることからスイッチＳＷ１～ＳＷ４のオフ状態が維持され、その結果、誤動作なくスイッチＳＷ１～ＳＷ４のオンオフを正常に制御することができる。また、上記構成によれば、従来技術のようなマキシムセレクタおよびミニマムセレクタが不要であることから、従来技術に比べて回路規模を小さく抑えることができるとともに、次のような効果も得られる。
【0060】
すなわち、上記構成によれば、ダイオードの順方向電圧ＶＦによる電圧損失が無いため、ゲート電位追従性が向上する。そのため、上記構成によれば、駆動容量Ｃｄ１～Ｃｄ８として比較的小さい容量値の容量を用いたとしても、ＭＯＳトランジスタのゲート駆動に十分なゲート・ソース間電圧ＶＧＳの振幅が確保され、例えば高周波雑音が重畳してスイッチの電位が揺れている場合であっても、安定してスイッチＳＷ１～ＳＷ４をオンオフ制御することができる。したがって、本実施形態によれば、回路規模の増大を招くことなく、誤動作の発生を防止することができるという優れた効果が得られる。
【0061】
以下では、本実施形態により得られる効果について、従来技術との比較を交えながら、より詳細に説明する。なお、以下では、スイッチＳＷ１～ＳＷ４を構成する２つのＭＯＳトランジスタのうち入力ノードＮｉｐ、Ｎｉｎ側に配置されたＭＯＳトランジスタ１１、１３、１５、１７のことを第１ＭＯＳトランジスタと称することがあるとともに、サンプリング容量Ｃｓｐ、Ｃｓｎ側に配置されたＭＯＳトランジスタ１２、１４、１６、１８のことを第２ＭＯＳトランジスタと称することがある。
【0062】
通常、ＭＯＳトランジスタのボディバイアス効果を抑えるためには、ボディ電位をソース電位と同電位にするのが望ましい。しかし、スイッチＳＷ１～ＳＷ４が単一のＭＯＳトランジスタだけで構成されている場合、単に各ＭＯＳトランジスタのボディとソースをショートすると、入力ノードＮｉｐ、Ｎｉｎ間の電位差の正負が反転した場合、ボディ－ドレイン間に存在する寄生のＰＮ接合ダイオードが順方向に導通してしまい、スイッチＳＷ１～ＳＷ４のオフ状態を維持できなくなる。
【0063】
例えば、スイッチＳＷ１およびＳＷ３が単一のＰＭＯＳで構成されているとともに、スイッチＳＷ２およびＳＷ４が単一のＮＭＯＳで構成されているとすると、入力ノードＮｉｐ、Ｎｉｎ間の電位差の関係が「電圧Ｖｉｎｐ＞電圧Ｖｉｎｎ」である場合、つまり正入力の場合にはスイッチＳＷ１～ＳＷ４を正常にオンオフ動作させることができるものの、「電圧Ｖｉｎｐ＜電圧Ｖｉｎｎ」である場合、つまり負入力の場合にはスイッチＳＷ１～ＳＷ４のオフ状態を維持することができない。
【0064】
一方、特許文献１記載の従来技術では、マキシムセレクタ回路およびミニマムセレクタ回路を用いることにより、ＰＭＯＳのボディ電位をマキシム電位に固定するとともにＮＭＯＳのボディ電位をミニマム電位に固定し、寄生のＰＮ接合ダイオードが誤ってオンすることを防止している。誤オンしないようになっている。これに対し、本実施形態のスイッチ回路１では、入力ノードＮｉｐ、Ｎｉｎ間の電位差の正負が反転しても、スイッチＳＷ１～ＳＷ４を構成するＮＭＯＳおよびＰＭＯＳの２種類のＭＯＳトランジスタのうちいずれかのボディ－ドレイン間のＰＮ接合が逆方向となってスイッチＳＷ１～ＳＷ４のオフ状態を維持することができる。そのため、本実施形態によれば、従来技術のようなマキシムセレクタおよびミニマムセレクタが不要となる。
【0065】
また、従来技術では、マキシムセレクタおよびミニマムセレクタにより選択された電位は、実際のマキシム電位およびミニマム電位に対してダイオードの順方向電圧ＶＦ分だけシフトした電位となる。一方、本実施形態のスイッチ回路１では、第１ＭＯＳトランジスタの各ボディは、それらの各ソース端子に接続されている。また、この場合、第１ＭＯＳトランジスタのゲートの昇圧基準および降圧基準となるクロスＮＭＯＳ回路３２およびクロスＰＭＯＳ回路３３の共通のソースも、上記した各ソース端子に接続されている。
【0066】
具体的には、クロスＮＭＯＳ回路３２のＮＭＯＳ２３、２４の各ソースは、信号線２９、ひいてはＭＯＳトランジスタ１１、１５のソース端子に接続されている。また、クロスＰＭＯＳ回路３３のＰＭＯＳ２５、２６の各ソースは、信号線３０、ひいてはＭＯＳトランジスタ１３、１７のソース端子に接続されている。このような構成において、制御部４の駆動回路２０は、上記したソースの電位を基準として各ＭＯＳトランジスタのゲート電位を、それぞれに対応して設けられた独立の駆動容量Ｃｄ１～Ｃｄ８を介して、低電位側から昇圧駆動、つまりオン駆動および降圧駆動、つまりオフ駆動するため、従来技術のようにダイオードの順方向電圧ＶＦ分の電圧降下がない。
【0067】
そのため、本実施形態によれば、駆動容量Ｃｄ１～Ｃｄ８として比較的小さい容量値の容量を用いたとしても、効率良くゲート駆動に十分な電圧ＶＧＳの振幅を確保することができる。また、本実施形態によれば、入力ノードＮｉｐ、Ｎｉｎ間に電位差がある場合でも、スイッチＳＷ１～ＳＷ４を構成する各ＭＯＳトランジスタ１１～１８の各ゲートを独立した駆動容量Ｃｄ１～Ｃｄ８を介して駆動する構成になっているため、各ＭＯＳトランジスタ１１～１８をオンオフ駆動するために十分な電圧ＶＧＳの振幅を確保することができる。
【0068】
さらに、本実施形態によれば、次のような効果も得られる。すなわち、従来技術におけるマキシムセレクタおよびミニマムセレクタでは、ダイオードを順方向に介してＭＯＳトランジスタのボディの寄生容量を充放電するようになっていた。これに対し、本実施形態では、ＭＯＳトランジスタによりボディの寄生容量を充放電するようになっており、ダイオードを介した充放電ではないことから、従来技術に比べ電位追従性が格段に向上する。
【0069】
本実施形態では、第１ＭＯＳトランジスタのソースに、クロスＰＭＯＳ回路３１、３３およびクロスＮＭＯＳ回路３２、３４の各ＭＯＳトランジスタの共通のソースが接続されている。そのため、本実施形態では、スイッチＳＷ１～ＳＷ４のオフ時には、クロスＰＭＯＳ回路３１、３３およびクロスＮＭＯＳ回路３２、３４内の対応するＭＯＳトランジスタがオンして、スイッチＳＷ１～ＳＷ４を構成するＰＭＯＳおよびＮＭＯＳの両方のゲート電位が第１ＭＯＳトランジスタのソース電位に精度および応答性良く追従する。
【0070】
したがって、本実施形態によれば、入力に高周波雑音が重畳するなど入力電位の急激な変動があっても、スイッチＳＷ１～ＳＷ４を構成するＰＭＯＳおよびＮＭＯＳのうちどちらか一方がオフ状態を維持して誤オンを防止することができる。また、本実施形態のスイッチ回路１によれば、車載環境のような雑音環境でも誤動作の発生を防止することができるとともに、雑音イミュニティ性能を向上することができるという優れた効果が得られる。
【0071】
本実施形態では、スイッチＳＷ１、ＳＷ３に含まれる直列回路ＳＣ１、ＳＣ３では、入力ノードＮｉｐ側から「ＮＭＯＳ１１、１５→ＰＭＯＳ１２、１６」という順の配置となっている。また、本実施形態では、スイッチＳＷ２、ＳＷ４に含まれる直列回路ＳＣ２、ＳＣ４では、入力ノードＮｉｎ側から「ＰＭＯＳ１３、１７→ＮＭＯＳ１４、１８」という順の配置となっている。このような配置を採用した構成によれば、次のような効果が得られる。
【0072】
すなわち、上記構成によれば、中間ノードであるノードＮ３～Ｎ６に接続される第２ＭＯＳトランジスタのボディ電位とソース電位の変動が比較的小さく抑えられるため、スイッチＳＷ１～ＳＷ４がオフからオンに転じるときにおける入力ノードＮｉｐ、Ｎｉｎ側からの寄生容量の充放電量が小さくなる。なお、この充放電量は、その平均を取れば入力リーク電流となる。また、上記構成によれば、駆動容量Ｃｄ１～Ｃｄ８の容量値が比較的小さい場合であっても、十分なゲート駆動振幅が得られ易いというメリットがある。
【0073】
なお、スイッチＳＷ１～ＳＷ４に含まれる直列回路ＳＣ１～ＳＣ４の２つのＭＯＳトランジスタの配置を本実施形態とは逆の配置にした比較例の場合、スイッチＳＷ１～ＳＷ４のオフ時に第２ＭＯＳトランジスタのボディ－ドレイン間のＰＮ接合を通してボディの寄生容量が毎回放電され、ボディ電位の変動が大きくなってしまう。その結果、比較例の構成では、充放電電流、つまり入力リーク電流が大きくなる、スイッチＳＷ１～ＳＷ４がオフからオンに転じるときにおけるゲート振幅が小さくなる、などの欠点がある。これに対し、本実施形態の構成によれば、このような欠点をいずれも解消することができる。
【0074】
また、本実施形態の構成によれば、スイッチＳＷ１～ＳＷ４がオフからオンに転じるとき、第２ＭＯＳトランジスタの過渡的な電圧ＶＧＳ変動が抑えられる、つまり電圧ＶＧＳの変動のピーク値が小さく抑えられる。そのため、本実施形態のスイッチ回路１によれば、スイッチＳＷ１～ＳＷ４を構成するＭＯＳトランジスタのゲート酸化膜ストレスが緩和され、長期信頼性の高いＣＣＳＷ回路を実現することができる。
【0075】
例えば、電圧Ｖｉｎｐ、Ｖｉｎｎが下記（４）式により表される関係であるとともに、スイッチ駆動振幅が５Ｖ／０Ｖであるとして、スイッチＳＷ１、ＳＷ２がオフからオンに転じるとともにスイッチＳＷ３、ＳＷ４がオンからオフに転じる場合を考える。
Ｖｉｎｐ＝Ｖｉｎｎ＋５Ｖ …（４）
Ｖｉｎｐ＝Ｖｉｎｎ＋５Ｖ …（４）
【0076】
このとき、寄生容量が無視できる程度に十分に小さいとすると、ＮＭＯＳ１２のゲート電位が「Ｖｉｎｐ」から「Ｖｉｎｐ＋５Ｖ」になるとともに、ＰＭＯＳ１１のゲート電位は「Ｖｉｎｐ」から「Ｖｉｎｐ－５Ｖ」になることにより、スイッチＳＷ１がオンし、その左側の電位が「Ｖｉｎｎ」から「Ｖｉｎｐ」に上昇する。
【0077】
ここで、仮にスイッチＳＷ１を構成する２つのＭＯＳトランジスタが本実施形態とは逆の配置、つまり入力ノードＮｉｐ側から「ＰＭＯＳ→ＮＭＯＳ」という順の配置であるとすると、次のような問題が生じるおそれがある。すなわち、このような逆の配置では、スイッチＳＷ１のオフ状態で第２トランジスタであるＮＭＯＳ全体がＶｉｎｎ電位に下がっている状態から、スイッチＳＷ１がオフからオンに転じて急激にＮＭＯＳのゲート電位が「Ｖｉｎｐ」から「Ｖｉｎｐ＋５Ｖ」に上昇すると、この過渡状態の初期時において、電圧ＶＧＳが下記（５）式に示すような電圧になることが懸念される。
ＶＧＳ≒（Ｖｉｎｐ＋５Ｖ）－Ｖｉｎｎ＝（Ｖｉｎｐ－Ｖｉｎｎ）＋５Ｖ＞５Ｖ
…（５）
ＶＧＳ≒（Ｖｉｎｐ＋５Ｖ）－Ｖｉｎｎ＝（Ｖｉｎｐ－Ｖｉｎｎ）＋５Ｖ＞５Ｖ
…（５）
【0078】
これに対し、本実施形態の配置によれば、スイッチＳＷ１がオフ状態でも第１トランジスタであるＮＭＯＳ１１のソースはＶｉｎｐの電位であり、そのドレインもＶｉｎｐの電位近傍のままであり、第２トランジスタであるＰＭＯＳ１２がオフ状態を維持する。そのため、本実施形態の配置によれば、スイッチＳＷ１がオフからオンに遷移する過渡状態においても、ＮＭＯＳ１１およびＰＭＯＳ１２のいずれの電圧ＶＧＳも±５Ｖを超えることはない。
【0079】
スイッチＳＷ２～ＳＷ４についても、本実施形態の配置によれば、スイッチＳＷ１と同様、過渡状態において２つのＭＯＳトランジスタのいずれの電圧ＶＧＳも±５Ｖを超えることなく、オフからオンへと遷移させることができる。このように、本実施形態によれば、スイッチＳＷ１～ＳＷ４を構成するＭＯＳトランジスタの電圧ＶＧＳに例えば±５Ｖといったゲート耐圧を超えるような電圧が加わることがなくなることから、長期信頼性を損なうことなく、スイッチＳＷ１～ＳＷ４を構成する各ＭＯＳトランジスタを駆動することができる。
【0080】
また、従来技術では、一方の入力ノードに接続されるＭＯＳトランジスタおよび他方の入力ノードに接続されるＭＯＳトランジスタを１つの駆動容量を兼用する形で用いて駆動する構成、つまり駆動容量を２つの入力ノードで兼用する構成となっている。そのため、従来技術では、２つの入力ノード間の電位差が大きくなると、一方のＭＯＳトランジスタについて電圧ＶＧＳを十分に確保することができず、そのＭＯＳトランジスタをオンできないことがある。これに対し、本実施形態では、複数の駆動容量Ｃｄ１～Ｃｄ８を介して複数のＭＯＳトランジスタＭ１１～Ｍ１８のそれぞれのゲートを独立して駆動する構成であるため、入力ノードＮｉｐ、Ｎｉｎ間の電位差が大きくなってもＭＯＳトランジスタＭ１１～Ｍ１８について電圧ＶＧＳを十分に確保して確実にオンすることができる。
【0081】
本実施形態では、スイッチＳＷ１～ＳＷ４は、直列回路ＳＣ１～ＳＣ４を構成するＭＯＳトランジスタのボディ寄生容量を加速充電するためのダイオードＤｃ１～Ｄｃ４を備えている。このような構成によれば、ＭＯＳトランジスタの電圧ＶＧＳの応答性、つまりＭＯＳトランジスタの駆動に関する応答性を一層向上させることができる。
【0082】
（第２実施形態）
以下、第２実施形態について図２および図３を参照して説明する。
図２に示すように、本実施形態のΔΣ変調器４１は、第１実施形態において説明したスイッチ回路１およびサンプリング容量Ｃｓｐ、Ｃｓｎを用いた構成となっている。ΔΣ変調器４１は、上記構成に加え、マルチビットＤ／Ａ変換器４２、４３、パッシブ積分器４４、オフセットキャンセル回路４５、プリアンプ４６、量子化器４７、ディジタル積分器４８、デジタルマルチビット量子化器４９などを備えた周知の構成であり、その各部の説明については省略する。
以下、第２実施形態について図２および図３を参照して説明する。
図２に示すように、本実施形態のΔΣ変調器４１は、第１実施形態において説明したスイッチ回路１およびサンプリング容量Ｃｓｐ、Ｃｓｎを用いた構成となっている。ΔΣ変調器４１は、上記構成に加え、マルチビットＤ／Ａ変換器４２、４３、パッシブ積分器４４、オフセットキャンセル回路４５、プリアンプ４６、量子化器４７、ディジタル積分器４８、デジタルマルチビット量子化器４９などを備えた周知の構成であり、その各部の説明については省略する。
【0083】
ΔΣ変調器４１は、入力ノードＮｉｐ、Ｎｉｎを介して入力されるアナログ信号である差動の電圧Ｖｉｎｐ、Ｖｉｎｎをデジタル値である出力信号ＤＯＵＴに変換するΔΣ型のＡ／Ｄ変換器として機能する。上記構成における各回路は、フェーズφ１Ｄ、φ２Ｄのノンオーバーラップクロックにより動作する。このようなノンオーバーラップクロックとしては、具体的には図３に示すように「ノンオーバラップ２相＋ディレイドクロック」を採用することができる。
【0084】
図３に示すように、フェーズφ１Ａでは、サンプリング容量Ｃｓｐ、Ｃｓｎの各他方の端子をコモンモードＶｉｃｍに接続するためのスイッチがオンされるとともに、サンプリング容量Ｃｓｐ、Ｃｓｎの各他方の端子をパッシブ積分器４４に接続するためのスイッチがオフされる。フェーズφ２Ａでは、サンプリング容量Ｃｓｐ、Ｃｓｎの各他方の端子をコモンモードＶｉｃｍに接続するためのスイッチがオフされるとともに、サンプリング容量Ｃｓｐ、Ｃｓｎの各他方の端子をパッシブ積分器４４に接続するためのスイッチがオンされる。
【0085】
フェーズφ１Ｄでは、スイッチ回路１のスイッチＳＷ１、ＳＷ２がオンされるとともにスイッチ回路１のスイッチＳＷ３、ＳＷ４がオフされる。フェーズφ２Ｄでは、スイッチ回路１のスイッチＳＷ１、ＳＷ２がオフされるとともにスイッチ回路１のスイッチＳＷ３、ＳＷ４がオンされる。上記構成によれば、コモンモードＶｉｃｍ側のスイッチが先にオフされ、その後に少し遅れて、アナログ入力側のスイッチがオフされることになる。以上説明したように、スイッチ回路１は、様々な用途に適用可能であるが、本実施形態において説明したΔΣ変調器４１への応用が好適なものとなっている。
【0086】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
【0087】
上記各実施形態では、スイッチＳＷ１～ＳＷ４を構成するＭＯＳトランジスタ１１～１８のバックゲートは、そのソースに接続されていたが、これに代えて、そのドレインに接続する構成であってもよい。また、ＭＯＳトランジスタ１１～１８のバックゲートは、例えば抵抗、その他の素子などを介してソースまたはドレインに接続されていてもよい。つまり、ＭＯＳトランジスタ１１～１８のバックゲートは、そのソースまたはドレインと同電位に箇所に接続されていてもよい。さらに、ＭＯＳトランジスタ１１～１８の片側または両側に、電流制限抵抗、その他の保護素子などを追加することもできる。
【0088】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0089】
本開示は、特許請求の範囲に記載の発明に加え、以下のような発明を含む。
［１］
入力ノード（Ｎｉｐ、Ｎｉｎ）の電圧をサンプリングして検出する構成の電圧検出回路（２）において用いられるスイッチ回路であって、
前記入力ノードと前記電圧検出回路に設けられるサンプリング容量（Ｃｓｐ、Ｃｓｎ）との間を開閉するスイッチ（ＳＷ１～ＳＷ４）を備えたスイッチ部（３）と、
前記スイッチ部の動作を制御するものであり且つ前記スイッチ部とは異なる電位で動作する制御部（４）と、
を備え、
前記スイッチは、Ｐチャネル型のＭＯＳトランジスタ（１２、１３、１６、１７）およびＮチャネル型のＭＯＳトランジスタ（１１、１４、１５、１８）が直列接続された構成の直列回路（ＳＣ１～ＳＣ４）を含み、
前記ＭＯＳトランジスタのバックゲートは、そのソースまたはドレインに接続されているか、もしくは、そのソースまたはドレインと同電位の箇所に接続されており、
前記制御部は、駆動容量（Ｃｄ１～Ｃｄ８）を介して前記ＭＯＳトランジスタのゲートを駆動することにより前記スイッチのオンオフを制御する構成であるスイッチ回路。
［２］
前記制御部は、
前記スイッチを構成する複数の前記ＭＯＳトランジスタのそれぞれに対応して設けられた複数の前記駆動容量を備え、
複数の前記駆動容量を介して複数の前記ＭＯＳトランジスタのそれぞれのゲートを独立して駆動する構成である［１］に記載のスイッチ回路。
［３］
前記制御部は、前記スイッチを構成する前記ＭＯＳトランジスタのゲートに対して、前記ＭＯＳトランジスタをオフするオフレベルおよび前記ＭＯＳトランジスタをオンするオンレベルのうちいずれかになる駆動信号を供給する駆動回路（２０）を備え、
前記駆動回路は、前記スイッチに対応する前記入力ノードの電位を基準として前記駆動信号を生成する［１］または［２］に記載のスイッチ回路。
［４］
前記スイッチ（ＳＷ１、ＳＷ３）に含まれる前記直列回路（ＳＣ１、ＳＣ３）では、前記入力ノード（Ｎｉｐ）から前記Ｎチャネル型のＭＯＳトランジスタ（１１、１５）および前記Ｐチャネル型のＭＯＳトランジスタ（１２、１６）という順の配置となっており、
前記スイッチは、前記入力ノードと前記直列回路を構成する２つの前記ＭＯＳトランジスタの相互接続ノードである中間ノード（Ｎ３、Ｎ５）との間に、前記入力ノード側をアノードとして接続される第１ダイオード（Ｄｃ１、Ｄｃ３）を備える［１］から［３］のいずれか一項に記載のスイッチ回路。
［５］
前記スイッチ（ＳＷ２、ＳＷ４）に含まれる前記直列回路（ＳＣ２、ＳＣ４）では、前記入力ノード（Ｎｉｎ）から前記Ｐチャネル型のＭＯＳトランジスタ（１３、１７）および前記Ｎチャネル型のＭＯＳトランジスタ（１４、１８）という順の配置となっており、
前記スイッチは、前記入力ノードと前記直列回路を構成する２つの前記ＭＯＳトランジスタの相互接続ノードである中間ノード（Ｎ４、Ｎ６）との間に、前記中間ノード側をアノードとして接続される第２ダイオード（Ｄｃ２、Ｄｃ４）を備える［１］から［４］のいずれか一項に記載のスイッチ回路。
［６］
前記電圧検出回路は、２つの前記入力ノードの各電圧をサンプリングし、それらの差電圧を検出する差動構成となっており、
前記スイッチ部は、
２つの前記入力ノードと差動構成において対をなす２つの前記サンプリング容量との間を開閉するようになっており、
前記スイッチとして、
２つの前記入力ノードのうち高電位側である第１入力ノード（Ｎｉｐ）と２つの前記サンプリング容量の一方である第１サンプリング容量（Ｃｓｐ）との間を開閉する第１スイッチ（ＳＷ１）と、
２つの前記入力ノードのうち低電位側である第２入力ノード（Ｎｉｎ）と２つの前記サンプリング容量の他方である第２サンプリング容量（Ｃｓｎ）との間を開閉する第２スイッチ（ＳＷ２）と、
前記第１入力ノードと前記第２サンプリング容量との間を開閉する第３スイッチ（ＳＷ３）と、
前記第２入力ノードと前記第１サンプリング容量との間を開閉する第４スイッチ（ＳＷ４）と、
を備える［１］から［３］のいずれか一項に記載のスイッチ回路。
［７］
前記第１スイッチおよび前記第３スイッチに含まれる前記直列回路（ＳＣ１、ＳＣ３）では、前記第１入力ノード側から前記Ｎチャネル型のＭＯＳトランジスタ（１１、１５）および前記Ｐチャネル型のＭＯＳトランジスタ（１２、１６）という順の配置となっており、
前記第２スイッチおよび前記第４スイッチに含まれる前記直列回路（ＳＣ２、ＳＣ４）では、前記第２入力ノード側から前記Ｐチャネル型のＭＯＳトランジスタ（１３、１７）および前記Ｎチャネル型のＭＯＳトランジスタ（１４、１８）という順の配置となっている［６］に記載のスイッチ回路。
［１］
入力ノード（Ｎｉｐ、Ｎｉｎ）の電圧をサンプリングして検出する構成の電圧検出回路（２）において用いられるスイッチ回路であって、
前記入力ノードと前記電圧検出回路に設けられるサンプリング容量（Ｃｓｐ、Ｃｓｎ）との間を開閉するスイッチ（ＳＷ１～ＳＷ４）を備えたスイッチ部（３）と、
前記スイッチ部の動作を制御するものであり且つ前記スイッチ部とは異なる電位で動作する制御部（４）と、
を備え、
前記スイッチは、Ｐチャネル型のＭＯＳトランジスタ（１２、１３、１６、１７）およびＮチャネル型のＭＯＳトランジスタ（１１、１４、１５、１８）が直列接続された構成の直列回路（ＳＣ１～ＳＣ４）を含み、
前記ＭＯＳトランジスタのバックゲートは、そのソースまたはドレインに接続されているか、もしくは、そのソースまたはドレインと同電位の箇所に接続されており、
前記制御部は、駆動容量（Ｃｄ１～Ｃｄ８）を介して前記ＭＯＳトランジスタのゲートを駆動することにより前記スイッチのオンオフを制御する構成であるスイッチ回路。
［２］
前記制御部は、
前記スイッチを構成する複数の前記ＭＯＳトランジスタのそれぞれに対応して設けられた複数の前記駆動容量を備え、
複数の前記駆動容量を介して複数の前記ＭＯＳトランジスタのそれぞれのゲートを独立して駆動する構成である［１］に記載のスイッチ回路。
［３］
前記制御部は、前記スイッチを構成する前記ＭＯＳトランジスタのゲートに対して、前記ＭＯＳトランジスタをオフするオフレベルおよび前記ＭＯＳトランジスタをオンするオンレベルのうちいずれかになる駆動信号を供給する駆動回路（２０）を備え、
前記駆動回路は、前記スイッチに対応する前記入力ノードの電位を基準として前記駆動信号を生成する［１］または［２］に記載のスイッチ回路。
［４］
前記スイッチ（ＳＷ１、ＳＷ３）に含まれる前記直列回路（ＳＣ１、ＳＣ３）では、前記入力ノード（Ｎｉｐ）から前記Ｎチャネル型のＭＯＳトランジスタ（１１、１５）および前記Ｐチャネル型のＭＯＳトランジスタ（１２、１６）という順の配置となっており、
前記スイッチは、前記入力ノードと前記直列回路を構成する２つの前記ＭＯＳトランジスタの相互接続ノードである中間ノード（Ｎ３、Ｎ５）との間に、前記入力ノード側をアノードとして接続される第１ダイオード（Ｄｃ１、Ｄｃ３）を備える［１］から［３］のいずれか一項に記載のスイッチ回路。
［５］
前記スイッチ（ＳＷ２、ＳＷ４）に含まれる前記直列回路（ＳＣ２、ＳＣ４）では、前記入力ノード（Ｎｉｎ）から前記Ｐチャネル型のＭＯＳトランジスタ（１３、１７）および前記Ｎチャネル型のＭＯＳトランジスタ（１４、１８）という順の配置となっており、
前記スイッチは、前記入力ノードと前記直列回路を構成する２つの前記ＭＯＳトランジスタの相互接続ノードである中間ノード（Ｎ４、Ｎ６）との間に、前記中間ノード側をアノードとして接続される第２ダイオード（Ｄｃ２、Ｄｃ４）を備える［１］から［４］のいずれか一項に記載のスイッチ回路。
［６］
前記電圧検出回路は、２つの前記入力ノードの各電圧をサンプリングし、それらの差電圧を検出する差動構成となっており、
前記スイッチ部は、
２つの前記入力ノードと差動構成において対をなす２つの前記サンプリング容量との間を開閉するようになっており、
前記スイッチとして、
２つの前記入力ノードのうち高電位側である第１入力ノード（Ｎｉｐ）と２つの前記サンプリング容量の一方である第１サンプリング容量（Ｃｓｐ）との間を開閉する第１スイッチ（ＳＷ１）と、
２つの前記入力ノードのうち低電位側である第２入力ノード（Ｎｉｎ）と２つの前記サンプリング容量の他方である第２サンプリング容量（Ｃｓｎ）との間を開閉する第２スイッチ（ＳＷ２）と、
前記第１入力ノードと前記第２サンプリング容量との間を開閉する第３スイッチ（ＳＷ３）と、
前記第２入力ノードと前記第１サンプリング容量との間を開閉する第４スイッチ（ＳＷ４）と、
を備える［１］から［３］のいずれか一項に記載のスイッチ回路。
［７］
前記第１スイッチおよび前記第３スイッチに含まれる前記直列回路（ＳＣ１、ＳＣ３）では、前記第１入力ノード側から前記Ｎチャネル型のＭＯＳトランジスタ（１１、１５）および前記Ｐチャネル型のＭＯＳトランジスタ（１２、１６）という順の配置となっており、
前記第２スイッチおよび前記第４スイッチに含まれる前記直列回路（ＳＣ２、ＳＣ４）では、前記第２入力ノード側から前記Ｐチャネル型のＭＯＳトランジスタ（１３、１７）および前記Ｎチャネル型のＭＯＳトランジスタ（１４、１８）という順の配置となっている［６］に記載のスイッチ回路。
【符号の説明】
【0090】
１…スイッチ回路、２…電圧検出回路、３…スイッチ部、４…制御部、５…制御部、１２、１３、１６、１７…Ｐチャネル型のＭＯＳトランジスタ、１１、１４、１５、１８…Ｎチャネル型のＭＯＳトランジスタ、２０…駆動回路、Ｃｄ１～Ｃｄ８…駆動容量、Ｃｓｐ、Ｃｓｎ…サンプリング容量、Ｄｃ１、Ｄｃ３…ダイオード、Ｄｃ２、Ｄｃ４…ダイオード、Ｎ３、Ｎ５…ノード、Ｎ４、Ｎ６…ノード、Ｎｉｐ、Ｎｉｎ…入力ノード、ＳＣ１～ＳＣ４…直列回路、ＳＷ１～ＳＷ４…スイッチ。
【図1】
【図2】
【図3】