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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024001421
(43)【公開日】2024-01-10
(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20231227BHJP
H01L 21/336 20060101ALI20231227BHJP
H10B 41/27 20230101ALI20231227BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
H01L27/11556
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022100043
(22)【出願日】2022-06-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001092
【氏名又は名称】弁理士法人サクラ国際特許事務所
(72)【発明者】
【氏名】藤塚 良太
(72)【発明者】
【氏名】山中 孝紀
(72)【発明者】
【氏名】岸 寛貴
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083GA02
5F083GA10
5F083GA11
5F083GA19
5F083GA27
5F083JA04
5F083JA19
5F083JA39
5F083JA40
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
(57)【要約】
【課題】メモリセルの動作不良を抑制する
【解決手段】半導体記憶装置は、絶縁層と、導電層と、を有し、絶縁層および導電層が第１方向に交互に積層された、積層体と、絶縁層および導電層を貫通する半導体層と、第１方向と交差する第２方向において積層体と半導体層との間に設けられたメモリ層と、第２方向において絶縁層から半導体層に向かって延在する絶縁部と、を具備する。積層体と半導体層とメモリ層と絶縁部とを含み、第１方向に沿う断面において、絶縁部とメモリ層との界面は、絶縁層の第１方向の中央部と重なる第１の部分と、絶縁層の第１方向の端部と重なる第２の部分と、を有する。第２の部分は、第１の部分よりも第２方向において絶縁層に近く、界面は、第１の部分から第２の部分まで半導体層側に凸状に湾曲する。
【選択図】図１９
【解決手段】半導体記憶装置は、絶縁層と、導電層と、を有し、絶縁層および導電層が第１方向に交互に積層された、積層体と、絶縁層および導電層を貫通する半導体層と、第１方向と交差する第２方向において積層体と半導体層との間に設けられたメモリ層と、第２方向において絶縁層から半導体層に向かって延在する絶縁部と、を具備する。積層体と半導体層とメモリ層と絶縁部とを含み、第１方向に沿う断面において、絶縁部とメモリ層との界面は、絶縁層の第１方向の中央部と重なる第１の部分と、絶縁層の第１方向の端部と重なる第２の部分と、を有する。第２の部分は、第１の部分よりも第２方向において絶縁層に近く、界面は、第１の部分から第２の部分まで半導体層側に凸状に湾曲する。
【選択図】図１９
【特許請求の範囲】
【請求項1】
絶縁層と、導電層と、を有し、前記絶縁層および前記導電層が第１方向に交互に積層された、積層体と、
前記絶縁層および前記導電層を貫通する半導体層と、
前記第１方向と交差する第２方向において前記積層体と前記半導体層との間に設けられたメモリ層と、
前記第２方向において前記絶縁層から前記半導体層に向かって延在する絶縁部と、
を具備し、
前記積層体と前記半導体層と前記メモリ層と前記絶縁部とを含み、前記第１方向に沿う断面において、前記絶縁部と前記メモリ層との界面は、前記絶縁層の前記第１方向の中央部と重なる第１の部分と、前記絶縁層の前記第１方向の端部と重なる第２の部分と、を有し、
前記第２の部分は、前記第１の部分よりも前記第２方向において前記絶縁層に近く、
前記界面は、前記第１の部分から前記第２の部分まで前記半導体層側に凸状に湾曲する、半導体記憶装置。
前記絶縁層および前記導電層を貫通する半導体層と、
前記第１方向と交差する第２方向において前記積層体と前記半導体層との間に設けられたメモリ層と、
前記第２方向において前記絶縁層から前記半導体層に向かって延在する絶縁部と、
を具備し、
前記積層体と前記半導体層と前記メモリ層と前記絶縁部とを含み、前記第１方向に沿う断面において、前記絶縁部と前記メモリ層との界面は、前記絶縁層の前記第１方向の中央部と重なる第１の部分と、前記絶縁層の前記第１方向の端部と重なる第２の部分と、を有し、
前記第２の部分は、前記第１の部分よりも前記第２方向において前記絶縁層に近く、
前記界面は、前記第１の部分から前記第２の部分まで前記半導体層側に凸状に湾曲する、半導体記憶装置。
【請求項2】
前記メモリ層は、
前記導電層と前記半導体層との間、および前記絶縁部と前記半導体層との間に設けられたブロック絶縁膜と、
前記ブロック絶縁膜と前記半導体層との間に設けられたトンネル絶縁膜と、
前記ブロック絶縁膜と前記トンネル絶縁膜との間に設けられた電荷蓄積膜と、
を有し、
前記電荷蓄積膜は、
前記第２方向において前記導電層に重なる第１の領域と、
前記第２方向において前記絶縁部に重なる第２の領域と、
を有し、
前記第２の領域は、前記第２方向において前記第１の領域の厚さよりも小さい厚さを有する、請求項１に記載の半導体記憶装置。
前記導電層と前記半導体層との間、および前記絶縁部と前記半導体層との間に設けられたブロック絶縁膜と、
前記ブロック絶縁膜と前記半導体層との間に設けられたトンネル絶縁膜と、
前記ブロック絶縁膜と前記トンネル絶縁膜との間に設けられた電荷蓄積膜と、
を有し、
前記電荷蓄積膜は、
前記第２方向において前記導電層に重なる第１の領域と、
前記第２方向において前記絶縁部に重なる第２の領域と、
を有し、
前記第２の領域は、前記第２方向において前記第１の領域の厚さよりも小さい厚さを有する、請求項１に記載の半導体記憶装置。
【請求項3】
前記絶縁部は、シリコンと、酸素と、炭素と、を含有し、
前記絶縁部中の前記炭素の濃度は、前記絶縁層中の前記炭素の濃度よりも高い、請求項１に記載の半導体記憶装置。
前記絶縁部中の前記炭素の濃度は、前記絶縁層中の前記炭素の濃度よりも高い、請求項１に記載の半導体記憶装置。
【請求項4】
前記絶縁部中の前記炭素の濃度は、１原子％以上２０原子％以下であり、
前記第２方向において前記絶縁部の厚さは、０．５ｎｍ以上５ｎｍ以下である、請求項３に記載の半導体記憶装置。
前記第２方向において前記絶縁部の厚さは、０．５ｎｍ以上５ｎｍ以下である、請求項３に記載の半導体記憶装置。
【請求項5】
前記界面は、前記導電層の前記第１方向の中央部と重なる第３の部分をさらに有し、
前記第２方向において前記第１の部分と前記第３の部分との間隔は、０．５ｎｍ以上５ｎｍ以下である、請求項１に記載の半導体記憶装置。
前記第２方向において前記第１の部分と前記第３の部分との間隔は、０．５ｎｍ以上５ｎｍ以下である、請求項１に記載の半導体記憶装置。
【請求項6】
第１の層と、第２の層と、を第１方向に交互に積層して積層体を形成する工程と、
前記第１方向に沿って前記積層体を部分的に除去することにより、前記積層体を前記第１方向に貫通する開口と、前記第１の層に設けられるとともに前記開口に面する第１の表面と、前記第２の層に設けられるとともに前記開口に面する第２の表面と、を形成する工程と、
前記第１の表面に保護膜を形成する工程と、
前記第１方向と交差する第２方向において前記第２の表面から前記開口に向かって延在する絶縁部を形成する工程と、
前記保護膜を除去する工程と、
前記第１の表面および前記絶縁部の表面にメモリ層を形成する工程と、
前記第２方向において前記メモリ層の前記第１の表面の反対側および前記絶縁部の反対側に半導体層を形成する工程と、
前記第１の層を除去して空間を形成し、前記空間に第３の層を形成する工程と、
を具備する、半導体記憶装置の製造方法。
前記第１方向に沿って前記積層体を部分的に除去することにより、前記積層体を前記第１方向に貫通する開口と、前記第１の層に設けられるとともに前記開口に面する第１の表面と、前記第２の層に設けられるとともに前記開口に面する第２の表面と、を形成する工程と、
前記第１の表面に保護膜を形成する工程と、
前記第１方向と交差する第２方向において前記第２の表面から前記開口に向かって延在する絶縁部を形成する工程と、
前記保護膜を除去する工程と、
前記第１の表面および前記絶縁部の表面にメモリ層を形成する工程と、
前記第２方向において前記メモリ層の前記第１の表面の反対側および前記絶縁部の反対側に半導体層を形成する工程と、
前記第１の層を除去して空間を形成し、前記空間に第３の層を形成する工程と、
を具備する、半導体記憶装置の製造方法。
【請求項7】
前記積層体と前記半導体層と前記メモリ層と前記絶縁部とを含み、前記第１方向に沿う断面において、前記絶縁部と前記メモリ層との界面は、前記第２の層の前記第１方向の中央部と重なる第１の部分と、前記第２の層の前記第１方向の端部と重なる第２の部分と、を有し、
前記第２の部分は、前記第１の部分よりも前記第２方向において前記第２の層に近く、
前記界面は、前記第１の部分から前記第２の部分まで前記半導体層側に凸状に湾曲する、請求項６に記載の方法。
前記第２の部分は、前記第１の部分よりも前記第２方向において前記第２の層に近く、
前記界面は、前記第１の部分から前記第２の部分まで前記半導体層側に凸状に湾曲する、請求項６に記載の方法。
【請求項8】
前記メモリ層は、
前記第１の表面と前記半導体層との間、および、前記絶縁部と前記半導体層との間に設けられたブロック絶縁膜と、
前記ブロック絶縁膜と前記半導体層との間に設けられたトンネル絶縁膜と、
前記ブロック絶縁膜と前記トンネル絶縁膜との間に設けられた電荷蓄積膜と、
を有し、
前記電荷蓄積膜は、
前記第２方向において前記第３の層に重なる第１の領域と、
前記第２方向において前記絶縁部に重なる第２の領域と、
を有し、
前記第２の領域は、前記第２方向において前記第１の領域の厚さよりも小さい厚さを有する、請求項６に記載の方法。
前記第１の表面と前記半導体層との間、および、前記絶縁部と前記半導体層との間に設けられたブロック絶縁膜と、
前記ブロック絶縁膜と前記半導体層との間に設けられたトンネル絶縁膜と、
前記ブロック絶縁膜と前記トンネル絶縁膜との間に設けられた電荷蓄積膜と、
を有し、
前記電荷蓄積膜は、
前記第２方向において前記第３の層に重なる第１の領域と、
前記第２方向において前記絶縁部に重なる第２の領域と、
を有し、
前記第２の領域は、前記第２方向において前記第１の領域の厚さよりも小さい厚さを有する、請求項６に記載の方法。
【請求項9】
前記第１の層は、シリコンと窒素とを含有し、
前記第２の層は、シリコンと酸素とを含有し、
前記絶縁部は、シリコンと酸素と炭素とを含有し、
前記絶縁部中の前記炭素の濃度は、前記第１の層中の前記炭素の濃度よりも高い、請求項６に記載の方法。
前記第２の層は、シリコンと酸素とを含有し、
前記絶縁部は、シリコンと酸素と炭素とを含有し、
前記絶縁部中の前記炭素の濃度は、前記第１の層中の前記炭素の濃度よりも高い、請求項６に記載の方法。
【請求項10】
前記絶縁部中の前記炭素の濃度は、１原子％以上２０原子％以下であり、
前記第２方向において前記絶縁部の厚さは、２ｎｍ以上７ｎｍ以下である、請求項９に記載の方法。
前記第２方向において前記絶縁部の厚さは、２ｎｍ以上７ｎｍ以下である、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
ビット線、ワード線、およびこれらに接続されるメモリセルを有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１５０２２７号公報
【特許文献2】特開２０２１－０３４７３４号公報
【特許文献3】特開２０２２－０５６０００号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
発明が解決しようとする課題の一つは、メモリセルの動作不良を抑制することである。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、絶縁層と、導電層と、を有し、絶縁層および導電層が第１方向に交互に積層された、積層体と、絶縁層および導電層を貫通する半導体層と、第１方向と交差する第２方向において積層体と半導体層との間に設けられたメモリ層と、第２方向において絶縁層から半導体層に向かって延在する絶縁部と、を具備する。積層体と半導体層とメモリ層と絶縁部とを含み、第１方向に沿う断面において、絶縁部とメモリ層との界面は、絶縁層の第１方向の中央部と重なる第１の部分と、絶縁層の第１方向の端部と重なる第２の部分と、を有する。第２の部分は、第１の部分よりも第２方向において絶縁層に近く、界面は、第１の部分から第２の部分まで半導体層側に凸状に湾曲する。
【図面の簡単な説明】
【0006】
【図1】メモリの構成例を示すブロック図である。
【図2】メモリセルアレイ１００の回路構成を示す回路図である。
【図3】ＮＡＮＤストリングＮＳの構造の一例を説明するための断面模式図である。
【図11】ＮＡＮＤストリングＮＳの構造の他の例を説明するための断面模式図である。
【図12】ＮＡＮＤストリングＮＳの構造の他の例を説明するための断面模式図である。
【図17】実施形態のＮＡＮＤストリングＮＳの第１の構造例を説明するための断面模式図である
【図20】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である。
【図21】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である。
【図22】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である。
【図23】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である。
【図24】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である。
【図25】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である。
【図26】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である。
【図27】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である。
【図28】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である
【図29】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である
【図30】実施形態のＮＡＮＤストリングＮＳの第２の構造例を説明するための断面模式図である。
【図33】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である。
【図34】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である。
【図35】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である。
【図36】ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図である。
【発明を実施するための形態】
【0007】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
【0008】
本明細書において「接続する」とは、特に指定する場合を除き、物理的に接続することだけでなく、電気的に接続することも含む。
【0009】
半導体記憶装置の構成例について説明する。図１は、メモリの構成例を示すブロック図である。メモリは、メモリセルアレイ１００と、コマンドレジスタ１０１と、アドレスレジスタ１０２と、シーケンサ１０３と、ドライバ１０４と、ローデコーダ１０５と、センスアンプ１０６と、を含む。
【0010】
メモリセルアレイ１００は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫ（Ｌ－１）（Ｌは２以上の自然数である））を含む。ブロックＢＬＫは、データを記憶する複数のメモリセルの集合である。
【0011】
コマンドレジスタ１０１は、メモリコントローラから受信したコマンド信号ＣＭＤを保持する。コマンド信号ＣＭＤは、例えば、シーケンサ１０３に読み出し動作、書き込み動作、および消去動作を実行させる命令データを含む。
【0012】
アドレスレジスタ１０２は、メモリコントローラから受信したアドレス信号ＡＤＤを保持する。アドレス信号ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線ＷＬ、およびビット線ＢＬの選択に用いられる。
【0013】
シーケンサ１０３は、メモリの動作を制御する。シーケンサ１０３は、例えばコマンドレジスタ１０１に保持されたコマンド信号ＣＭＤに基づいてドライバ１０４、ローデコーダ１０５、およびセンスアンプ１０６等を制御して、読み出し動作、書き込み動作、および消去動作等の動作を実行する。
【0014】
ドライバ１０４は、読み出し動作、書き込み動作、および消去動作等で使用される電圧を生成する。ドライバ１０４は、例えばＤＡコンバータを含む。そして、ドライバ１０４は、例えば、アドレスレジスタ１０２に保持されたページアドレスＰＡに基づいて、選択されたワード線ＷＬに対応する信号線に、生成した電圧を印加する。
【0015】
ローデコーダ１０５は、アドレスレジスタ１０２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１００内の１つのブロックＢＬＫを選択する。そして、ローデコーダ１０５は、例えば、選択されたワード線ＷＬに対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線ＷＬに転送する。
【0016】
センスアンプ１０６は、書き込み動作において、メモリコントローラから受信した書き込みデータＤＡＴに応じて、各ビット線ＢＬに所望の電圧を印加する。また、センスアンプ１０６は、読み出し動作において、ビット線ＢＬの電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラに転送する。
【0017】
メモリとメモリコントローラとの間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、メモリとメモリコントローラとの間の通信は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏを使用する。
【0018】
コマンドラッチイネーブル信号ＣＬＥは、メモリが受信した入出力信号Ｉ／Ｏがコマンド信号ＣＭＤであることを示す。アドレスラッチイネーブル信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス信号ＡＤＤであることを示す。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力をメモリに命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力をメモリに命令する信号である。
【0019】
レディビジー信号ＲＢｎは、メモリがメモリコントローラからの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラに通知する信号である。
【0020】
入出力信号Ｉ／Ｏは、例えば、８ビット幅の信号であり、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、書き込みデータ信号ＤＡＴ等の信号を含むことができる。
【0021】
以上で説明したメモリおよびメモリコントローラは、それらの組み合わせにより１つの半導体記憶装置を構成してもよい。このような半導体記憶装置の例は、例えばＳＤカードのようなメモリカードや、ソリッドステートドライブ（ＳＳＤ）を含む。
【0022】
【0023】
ブロックＢＬＫは、複数のストリングユニットＳＵを含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、図２は、３つのストリングユニットＳＵ（ＳＵ０～ＳＵ２）を図示しているが、ストリングユニットＳＵの数は、特に限定されない。
【0024】
各ＮＡＮＤストリングＮＳは、複数のビット線ＢＬ（ＢＬ０～ＢＬ（Ｎ－１）（Ｎは２以上の自然数である））の一つに接続される。各ＮＡＮＤストリングＮＳは、例えばメモリトランジスタＭＴと、選択トランジスタＳＴ１と、選択トランジスタＳＴ２と、を含む。メモリトランジスタＭＴは、一つのメモリセルＭＣを構成する。各ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルを有する。このようなメモリセルを含むメモリをチェイン型メモリともいう。
【0025】
メモリトランジスタＭＴは、制御ゲートおよび電荷蓄積層を含み、データを不揮発に保持可能である。なお、メモリトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電体層を用いたＦＧ型であってもよい。以下、実施形態では、ＭＯＮＯＳ型を例として説明する。
【0026】
メモリトランジスタＭＴの制御ゲートは、対応するワード線ＷＬに接続される。複数のメモリトランジスタＭＴの一つのソースおよびドレインの一方は、複数のメモリトランジスタＭＴの他の一つのソースおよびドレインの他方に接続される。図２は、複数のメモリトランジスタＭＴ（ＭＴ０～ＭＴ（Ｍ－１）（Ｍは２以上の自然数））を図示するが、メモリトランジスタＭＴの数は、特に限定されない。
【0027】
選択トランジスタＳＴ１は、各種動作時におけるストリングユニットＳＵの選択に使用
される。選択トランジスタＳＴ１の数は、特に限定されない。
される。選択トランジスタＳＴ１の数は、特に限定されない。
【0028】
選択トランジスタＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ２の数は、特に限定されない。
【0029】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリトランジスタＭＴの一端に接続される。直列に接続されたメモリトランジスタＭＴ他端は、選択トランジスタＳＴ２のドレインに接続される。
【0030】
同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。各ストリングユニットＳＵの選択トランジスタＳＴ１のゲートは、それぞれ対応する選択ゲート線ＳＧＤに接続される。メモリトランジスタＭＴのゲートは、それぞれ対応するワード線ＷＬに接続される。選択トランジスタＳＴ２のゲートは、対応する選択ゲート線ＳＧＳに接続される。
【0031】
同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で接続される。
【0032】
次に、ＮＡＮＤストリングＮＳの構造例について説明する。
【0033】
図３は、実施形態のＮＡＮＤストリングＮＳと比較するための、ＮＡＮＤストリングＮＳの構造の一例を説明するための断面模式図であり、Ｘ軸と、Ｘ軸に直交するＹ軸と、Ｘ軸およびＹ軸に直交するＺ軸と、を図示し、Ｘ軸およびＺ軸を含むＸ－Ｚ断面の一部を示す。図４は、図３の線分Ａ－Ｂにおける断面模式図であり、Ｘ軸およびＹ軸を含むＸ－Ｙ断面の一部を示す。
【0034】
【0035】
積層体１は、導電層１１と、絶縁層１２と、を含む。複数の導電層１１のそれぞれおよび複数の絶縁層１２のそれぞれは、Ｚ軸方向に沿って交互に積層される。導電層１１は、ワード線ＷＬおよびメモリトランジスタＭＴのゲート電極を構成し、Ｘ軸方向に沿って延在する。絶縁体２は、例えば導電層１１と絶縁層１２との積層方向（Ｚ軸方向）に沿って設けられる。
【0036】
半導体層３は、Ｚ軸方向に沿って積層体１を貫通する。半導体層３は、メモリトランジスタＭＴのチャネル領域を形成する。半導体層３は、ビット線ＢＬおよびソース線ＳＬに電気的に接続される。
【0037】
メモリ層４は、半導体層３の導電層１１と反対側に設けられる。メモリ層４は、Ｘ軸方向またはＹ軸方向において導電層１１と半導体層３との間に設けられる。
【0038】
メモリ層４は、ブロック絶縁膜４１と、電荷蓄積膜４２と、トンネル絶縁膜４３と、を有する。
【0039】
次に、半導体記憶装置の製造方法における、図３および図４に示すＮＡＮＤストリングＮＳの一例の形成方法例を図５ないし図１０を参照して説明する。図５ないし図１０は、図３および図４に示すＮＡＮＤストリングＮＳの一例の形成方法例を説明するための断面模式図であり、Ｘ－Ｚ断面の一部を示す。
【0040】
まず、図５に示すように、Ｚ軸方向に沿って絶縁層１１０と絶縁層１２とを交互に積層して積層体１ａを形成する。絶縁層１１０は、犠牲層である。犠牲層は、後に空間を形成するための層である。
【0041】
次に、図６に示すように、積層体１ａを加工することにより、Ｚ軸方向に沿って積層体１ａを貫通する開口（メモリホールＭＨ）と、表面１１０ａと、表面１２０ａと、を形成する。
【0042】
次に、図７に示すように、絶縁層１１０をＸ－Ｙ断面に沿って部分的に除去する（リセスする）ことにより、積層体１ａに内溝１３を形成する。
【0043】
次に、図８に示すように、表面１１０ａおよび表面１２０ａにブロック絶縁膜４１を形成し、ブロック絶縁膜４１の表面に電荷蓄積膜４２を形成し、電荷蓄積膜４２の表面にトンネル絶縁膜４３を形成する。
【0044】
次に、図９に示すように、トンネル絶縁膜４３の表面に半導体層３を形成し、半導体層３の表面に絶縁体２を形成する。
【0045】
【0046】
図３および図４に示すＮＡＮＤストリングＮＳは、導電層１１がＸ軸方向またはＹ軸方向において絶縁層１２よりも半導体層３から離れているため、隣接するメモリセルＭＣ間の電気的な干渉を抑制することができる。このような構造は、ウェットエッチングを用いて絶縁層１２間の犠牲層である絶縁層１１０をリセスすることにより形成される。このため、導電層１１の体積を大きくすることが困難である。導電層１１の体積が小さいと、ワード線ＷＬの電気抵抗が大きくなる。また、ウェットエッチングを用いて犠牲層をリセスすると、導電層１１の埋め込み性が悪化するため、導電層１１の成膜ガスにより、ブロック絶縁膜４１がダメージを受ける場合がある。
【0047】
図１１は、ＮＡＮＤストリングＮＳの構造の他の例を説明するための断面模式図であり、Ｘ軸と、Ｘ軸に直交するＹ軸と、Ｘ軸およびＹ軸に直交するＺ軸と、を図示し、Ｘ軸およびＺ軸を含むＸ－Ｚ断面の一部を示す。図１２は、ＮＡＮＤストリングＮＳの構造の他の例を説明するための断面模式図であり、Ｘ軸およびＹ軸を含むＸ－Ｙ断面の一部を示す。
【0048】
図１１および図１２に示すＮＡＮＤストリングＮＳは、積層体１と、絶縁体２と、半導体層３と、メモリ層４と、絶縁層４４と、絶縁層４５と、を有する。積層体１、絶縁体、半導体層３、メモリ層４の説明は、図３および図４に示す積層体１、絶縁体２、半導体層３、メモリ層４の説明を適宜援用できる。
【0049】
絶縁層４４は、導電層１１と電荷蓄積膜４２との間に設けられる。絶縁層４４は、電荷蓄積膜４２に接して設けられる。絶縁層４４は、電荷蓄積膜としての機能を有する。絶縁層４４は、例えば窒化シリコンを含む。
【0050】
絶縁層４５は、導電層１１と絶縁層４４との間に設けられる。絶縁層４５は、例えば酸化シリコンを含む。絶縁層４５は、ブロック絶縁膜としての機能を有する。
【0051】
次に、半導体記憶装置の製造方法における、図１１および図１２に示すＮＡＮＤストリングＮＳの他の例の形成方法例を図１３ないし図１６を参照して説明する。図１３ないし図１６は、図１１および図１２に示すＮＡＮＤストリングＮＳの他の例の形成方法例を説明するための断面模式図であり、Ｘ－Ｚ断面の一部を示す。
【0052】
まず、図１３に示すように、Ｚ軸方向に沿って絶縁層１１０と絶縁層１２とを交互に積層して積層体１ａを形成し、積層体１ａを加工することにより、Ｚ軸方向に沿って積層体１ａを貫通するメモリホールＭＨと、表面１１０ａと、表面１２０ａと、を形成する。
【0053】
次に、図１４に示すように、表面１１０ａおよび表面１２０ａにブロック絶縁膜４１を形成し、ブロック絶縁膜４１の表面に電荷蓄積膜４２を形成し、電荷蓄積膜４２の表面にトンネル絶縁膜４３を形成し、トンネル絶縁膜４３の表面に半導体層３を形成し、半導体層３の表面に絶縁体２を形成する。
【0054】
次に、図１５に示すように、絶縁層１１０を除去することにより空間Ｓを形成し、ブロック絶縁膜４１の絶縁層１１０に面する領域を除去して電荷蓄積膜４２を部分的に露出させる。
【0055】
次に、図１６に示すように、選択成長法を用いて電荷蓄積膜４２の露出部を成長させて絶縁層４４を形成し、絶縁層４４の表面に絶縁層４５を形成する。その後、空間Ｓに導電層１１を形成する。以上の工程により図１１および図１２に示すＮＡＮＤストリングＮＳの他の例を形成できる。
【0056】
図１１および図１２に示すＮＡＮＤストリングＮＳは、導電層１１がＸ軸方向またはＹ軸方向において絶縁層１２よりも半導体層３から離れているため、隣接するメモリセルＭＣ間の電気的な干渉を抑制することができる。このような構造は、犠牲層を除去して空間を形成し、ブロック絶縁膜４１の空間Ｓに面する部分を除去した後、空間Ｓに絶縁層４４および絶縁層４５を形成し、その後、空間Ｓに導電層１１を形成することにより形成される。このため、導電層１１の体積を大きくすることが困難である。導電層１１の体積が小さいと、ワード線ＷＬの電気抵抗が大きくなる。また、メモリホールＭＨを絶縁層４４および絶縁層４５の分だけ小さく形成する必要があり、メモリホールＭＨのアスペクト比が高くなり、加工が困難となる。さらに、選択成長法を用いて絶縁層４４を形成する場合、絶縁層４４の膜質が悪く、電荷蓄積膜としての機能が低く、例えばメモリセルＭＣの閾値電圧のシフト量が小さい（メモリウインドウが狭い）。
【0057】
これに対し、実施形態のＮＡＮＤストリングＮＳは、例えば以下で説明する第１の構造例および第２の構造例のいずれかの構造を有する。それぞれの構造例について以下に説明する。
【0058】
（ＮＡＮＤストリングＮＳの第１の構造例）
図１７は、実施形態のＮＡＮＤストリングＮＳの第１の構造例を説明するための断面模式図であり、Ｘ軸と、Ｘ軸に直交するＹ軸と、Ｘ軸およびＹ軸に直交するＺ軸と、を図示し、Ｘ軸およびＺ軸を含むＸ－Ｚ断面の一部を示す。図１８は、図１７の線分Ａ－Ｂにおける断面模式図であり、Ｘ軸およびＹ軸を含むＸ－Ｙ断面の一部を示す。
図１７は、実施形態のＮＡＮＤストリングＮＳの第１の構造例を説明するための断面模式図であり、Ｘ軸と、Ｘ軸に直交するＹ軸と、Ｘ軸およびＹ軸に直交するＺ軸と、を図示し、Ｘ軸およびＺ軸を含むＸ－Ｚ断面の一部を示す。図１８は、図１７の線分Ａ－Ｂにおける断面模式図であり、Ｘ軸およびＹ軸を含むＸ－Ｙ断面の一部を示す。
【0059】
【0060】
積層体１は、導電層１１と、絶縁層１２と、を含む。複数の導電層１１のそれぞれおよび複数の絶縁層１２のそれぞれは、Ｚ軸方向に沿って交互に積層される。導電層１１は、ワード線ＷＬおよびメモリトランジスタＭＴのゲート電極を構成し、Ｘ軸方向またはＹ軸方向に沿って延在する。導電層１１の例は、タングステン層等の導電層を含む。絶縁層１２の例は、シリコン酸化物層等を含む。Ｚ軸方向において、導電層１１のメモリ層４に面する表面１１ａは、絶縁層１２の絶縁部５に面する表面１２０ａと面一であってもよい。なお、導電層１１は、複数の層の積層構造を有していてもよい。積層構造は、例えばタングステン層と、窒化チタン層と、酸化アルミニウム層と、を有していてもよい。
【0061】
絶縁体２は、例えば導電層１１と絶縁層１２との積層方向（Ｚ軸方向）に沿って設けられる。絶縁体２は、コア絶縁体として機能する。絶縁体２は、例えば円柱形状を有する。絶縁体２の例は、シリコン酸化物層等を含む。なお、ＮＡＮＤストリングＮＳは、必ずしも絶縁体２を有していなくてもよい。
【0062】
半導体層３は、図１８に示すように、Ａ－Ｂ断面において絶縁体２を囲む。半導体層３は、Ｚ軸方向に沿って積層体１を貫通する。半導体層３は、例えばポリシリコンを含む。半導体層３は、メモリトランジスタＭＴのチャネル領域を形成する。半導体層３は、ビット線ＢＬおよびソース線ＳＬに電気的に接続される。半導体層３の外周はメモリ層４で覆われる。
【0063】
メモリ層４は、半導体層３の絶縁体２と反対側に設けられる。メモリ層４は、Ｘ軸方向またはＹ軸方向において導電層１１と半導体層３との間および絶縁層１２と半導体層３との間に設けられる。メモリ層４は、図１８に示すように、Ａ－Ｂ断面において半導体層３を囲む。
【0064】
メモリ層４は、ブロック絶縁膜４１と、電荷蓄積膜４２と、トンネル絶縁膜４３と、を有する。ブロック絶縁膜４１は、Ｘ軸方向またはＹ軸方向において、絶縁部５と半導体層３との間に設けられ、例えば酸素と、シリコンと、を含有する。電荷蓄積膜４２は、Ｘ軸方向またはＹ軸方向において、トンネル絶縁膜４３とブロック絶縁膜４１との間に設けられ、例えば窒素と、シリコンと、を含有する。トンネル絶縁膜４３は、電荷蓄積膜４２と半導体層３との間に設けられ、例えば酸素と、窒素と、シリコンと、を含む。
【0065】
絶縁部５は、Ｘ軸方向またはＹ軸方向において絶縁層１２から半導体層３に向かって延在する。絶縁部５は、表面１２０ａに設けられる。絶縁部５は、絶縁層１２とメモリ層４との間に設けられる。絶縁部５は、半導体層３を囲む。絶縁部５は、例えば、シリコンと、酸素と、を含有する。絶縁部５が絶縁層１２と同じ材料を含む場合、例えば透過型電子顕微鏡（ＴＥＭ）等の装置を用いても絶縁部５と絶縁層１２の界面を明確に視認できない場合がある。この場合、絶縁層１２の上下の導電層１１のブロック絶縁膜４１に面する面同士を結ぶ線分に重なる部分を絶縁部５と絶縁層１２の界面とみなしてもよい。
【0066】
図１９は、図１７の一部を示す拡大図である。導電層１１と、絶縁層１２と、半導体層３と、メモリ層４と、絶縁部５と、を含み、Ｚ軸方向に沿うＮＡＮＤストリングＮＳの断面において、ブロック絶縁膜４１と電荷蓄積膜４２との界面、電荷蓄積膜４２とトンネル絶縁膜４３との界面、トンネル絶縁膜４３と半導体層３との界面のそれぞれは、Ｘ軸方向またはＹ軸方向において、絶縁層１２のＺ軸方向の中央部１２Ｍと重なる第１の部分と、Ｘ軸方向またはＹ軸方向において、絶縁層１２のＺ軸方向の端部１２Ｅと重なる第２の部分と、導電層１１のＺ軸方向の中央部１１Ｍと重なる第３の部分と、を有する。中央部１１Ｍは、例えば導電層１１の上面または下面から導電層１１の厚さ（Ｚ軸方向の長さ）の半分の深さに位置する領域である。中央部１２Ｍは、例えば絶縁層１２の上面または下面から絶縁層１２の厚さ（Ｚ軸方向の長さ）の半分の深さに位置する領域である。端部１２Ｅは、Ｚ軸方向において、導電層１１の端部と接する領域である。第２の部分は、第１の部分の上側および下側にそれぞれ設けられる。図１９は、ブロック絶縁膜４１と電荷蓄積膜４２との界面が絶縁層１２のＺ軸方向の中央部１２Ｍと重なる部分Ｐ１と、端部１２Ｅと重なる部分Ｐ２と、中央部１１Ｍと重なるＰ３と、を有する例を示す。
【0067】
各界面において、第２の部分は、第１の部分よりもＸ軸方向またはＹ軸方向において、絶縁層１２に近い。各界面は、メモリ層４に向かって突出するラウンド形状またはアーチ形状を有する。各界面は、第１の部分から上下の第２の部分まで半導体層３に凸に湾曲する。これにより、例えばゲート電極ＷＬに電圧を印加する場合に、ブロック絶縁膜４１と電荷蓄積膜４２との界面における電界集中を抑制できる。例えば、ブロック絶縁膜４１と電荷蓄積膜４２との界面は、図１９に示すように、部分Ｐ１から上下の部分Ｐ２まで半導体層３側に凸状に湾曲する。
【0068】
各界面において、第２の部分と第３の部分とのＸ軸方向またはＹ軸方向の間隔Ｄ１は、０．５ｎｍ以上５ｎｍ以下であることが好ましい。０．５ｎｍ未満の場合、隣接するメモリセルＭＣ間の電気的な干渉を抑制することが困難となる。５ｎｍを超える場合、例えばゲート電極ＷＬに電圧を印加する場合に、電界が中央部１１Ｍに集中し、書き込み効率が低下する場合がある。
【0069】
絶縁部５の厚さ（Ｘ軸方向またはＹ軸方向の長さ）は、０．５ｎｍ以上５ｎｍ以下であることが好ましい。これは、絶縁部５の厚さが最小となる部分から最大となる部分までの全ての領域の厚さが０．５ｎｍ以上５ｎｍ以下であってもよいことを示す。
【0070】
絶縁部５は、炭素をさらに含有してもよい。絶縁部５の炭素の濃度は、１原子％以上２０原子％以下であることが好ましい。２０％を超える場合、絶縁部５の絶縁性が悪化して、ワード線ＷＬ間のリークや絶縁耐圧の低下を引き起こす場合がある。絶縁部５が
炭素を含有する場合、絶縁層１２と絶縁部５は、例えば炭素濃度の違いにより区別することができる。絶縁部５中の炭素の濃度は、絶縁層１２中の炭素の濃度よりも高いことが好ましい。すなわち、炭素濃度が１原子％未満の領域を絶縁層１２と定義し、炭素濃度が１原子％以上２０原子％以下の領域を絶縁部５と定義することができる。また、絶縁部５中のシリコン濃度は、絶縁層１２中のシリコン濃度よりも低くてもよい。絶縁部５および絶縁層１２を含む複数の層の各元素濃度は、例えば観察断面において透過型電子顕微鏡を用いたエネルギー分散型Ｘ線分光法（ＴＥＭ－ＥＤＸ）等の元素分析を用いて測定可能である。
炭素を含有する場合、絶縁層１２と絶縁部５は、例えば炭素濃度の違いにより区別することができる。絶縁部５中の炭素の濃度は、絶縁層１２中の炭素の濃度よりも高いことが好ましい。すなわち、炭素濃度が１原子％未満の領域を絶縁層１２と定義し、炭素濃度が１原子％以上２０原子％以下の領域を絶縁部５と定義することができる。また、絶縁部５中のシリコン濃度は、絶縁層１２中のシリコン濃度よりも低くてもよい。絶縁部５および絶縁層１２を含む複数の層の各元素濃度は、例えば観察断面において透過型電子顕微鏡を用いたエネルギー分散型Ｘ線分光法（ＴＥＭ－ＥＤＸ）等の元素分析を用いて測定可能である。
【0071】
炭素を含む酸化シリコンは、酸化シリコンよりも比誘電率が低いため、メモリセルのフリンジ容量を低減でき、メモリトランジスタＭＴのカップリング比を上げることができるため、例えばデータ書き込みの際、Ｘ軸方向またはＹ軸方向において、電荷蓄積膜４２の導電層１１と重なる領域の捕獲電子密度を向上させて隣接するメモリセルＭＣ間の電気的な干渉を抑制することができる。
【0072】
次に、半導体記憶装置の製造方法における、ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を図２０ないし図２９を参照して説明する。図２０ないし図２９は、ＮＡＮＤストリングＮＳの第１の構造例の形成方法例を説明するための断面模式図であり、Ｘ－Ｚ断面の一部を示す。
【0073】
まず、図２０に示すように、Ｚ軸方向に沿って絶縁層１１０と絶縁層１２とを交互に積層して積層体１ａを形成する。絶縁層１１０は、犠牲層である。犠牲層は、後に空間を形成するための層である。絶縁層１１０の例は、例えばシリコン窒化物層等を含む。
【0074】
次に、図２１に示すように、積層体１ａを加工することにより、Ｚ軸方向に沿って積層体１ａを貫通する開口（メモリホールＭＨ）と、表面１１０ａと、表面１２０ａと、を形成する。表面１１０ａは、絶縁層１１０に設けられるとともに、メモリホールＭＨに面する。表面１２０ａは、絶縁層１２に設けられるとともに、メモリホールＭＨに面する。積層体１ａは、例えば反応性イオンエッチング（ＲＩＥ）を用いて加工可能である。
【0075】
次に、図２２に示すように、表面１１０ａに保護膜６を形成し、図２３に示すように、絶縁層１２の表面１２０ａに絶縁部５を形成する。絶縁部５は、例えば選択成長法を用いて形成可能である。選択成長法とは、絶縁膜等の保護膜で表面の一部を覆い、表面のその他の部分を膜厚や組成を変化させて選択的に成長させる技術である。選択成長法により、例えば炭素を含む酸化シリコンを含む絶縁部５を形成する場合、例えばシリコン窒化膜である絶縁層１１０の表面１１０ａに存在するＮＨ基にのみ選択的に吸着可能な塩化珪素を用いて、表面１１０ａを改質することにより保護膜６を形成する。次に、保護膜６が表面１１０ａから脱離しない低温下にて、シリコン酸化膜である絶縁層１２の表面１２０ａのＯＨ基にのみ選択的に吸着可能なアミノシランガスと酸化剤を用いて絶縁部５を形成する。酸化剤としては、Ｈ２Ｏが好ましい。なお、絶縁部５の形成方法は、上記方法に限定されない。絶縁部５は、例えば化学気相成長法（ＣＶＤ）または原子層堆積法（ＡＬＤ）を用いて形成可能である。保護膜６は、例えばＣＶＤまたはＡＬＤを用いて形成可能であるが、塗布等の手法を用いて形成してもよい。
【0076】
次に、図２４に示すように、保護膜６を除去する。保護膜６は、例えばドライエッチングやウェットエッチング等のエッチングにより除去可能である。
【0077】
次に、図２５に示すように、表面１１０ａおよび絶縁部５の表面にブロック絶縁膜４１を形成する。ブロック絶縁膜４１は、例えばＣＶＤまたはＡＬＤを用いて形成可能である。
【0078】
次に、図２６に示すように、ブロック絶縁膜４１の表面に電荷蓄積膜４２を形成する。電荷蓄積膜４２は、例えばＣＶＤまたはＡＬＤを用いて形成可能である。
【0079】
次に、図２７に示すように、電荷蓄積膜４２の表面にトンネル絶縁膜４３を形成する。トンネル絶縁膜４３は、例えばＣＶＤまたはＡＬＤを用いて形成可能である。
【0080】
次に、図２８に示すように、トンネル絶縁膜４３の表面に半導体層３を形成し、半導体層３の表面に絶縁体２を形成する。半導体層３とおよび絶縁体２は、例えばＣＶＤまたはＡＬＤを用いて形成可能である。
【0081】
次に、図２９に示すように、絶縁層１１０を除去することにより空間Ｓを形成し、その後、空間Ｓに導電層１１を形成する。絶縁層１１０は、例えばウェットエッチングやドライエッチングを用いて除去可能である。導電層１１は、例えばＣＶＤまたはＡＬＤを用いて形成可能である。以上の工程によりＮＡＮＤストリングＮＳの第１の構造例を形成できる。
【0082】
以上のように、実施形態のＮＡＮＤストリングＮＳの第１の構造例では、絶縁部５を形成することにより、例えばデータ書き込みの際、Ｘ軸方向またはＹ軸方向において、電荷蓄積膜４２の導電層１１と重なる領域の捕獲電子密度を向上させて隣接するメモリセルＭＣ間の電気的な干渉を抑制することができる。さらに、絶縁部５を半導体層３に向かって凸状に湾曲する形状にすることにより、例えば端部１２Ｅ付近での電界集中を抑制できる。よって、メモリセルＭＣの動作不良を抑制できる。
【0083】
（ＮＡＮＤストリングＮＳの第２の構造例）
図３０は、実施形態のＮＡＮＤストリングＮＳの第２の構造例を説明するための断面模式図であり、Ｘ軸と、Ｘ軸に直交するＹ軸と、Ｘ軸およびＹ軸に直交するＺ軸と、を図示し、Ｘ軸およびＺ軸を含むＸ－Ｚ断面の一部を示す。図３１は、図３０の線分Ａ－Ｂにおける断面模式図であり、Ｘ軸およびＹ軸を含むＸ－Ｙ断面の一部を示す。
図３０は、実施形態のＮＡＮＤストリングＮＳの第２の構造例を説明するための断面模式図であり、Ｘ軸と、Ｘ軸に直交するＹ軸と、Ｘ軸およびＹ軸に直交するＺ軸と、を図示し、Ｘ軸およびＺ軸を含むＸ－Ｚ断面の一部を示す。図３１は、図３０の線分Ａ－Ｂにおける断面模式図であり、Ｘ軸およびＹ軸を含むＸ－Ｙ断面の一部を示す。
【0084】
【0085】
【0086】
メモリ層４は、半導体層３の絶縁体２と反対側に設けられる。メモリ層４は、Ｘ軸方向またはＹ軸方向において導電層１１と半導体層３との間に設けられる。
【0087】
メモリ層４は、ブロック絶縁膜４１と、電荷蓄積膜４２と、トンネル絶縁膜４３と、を有する。ブロック絶縁膜４１は、Ｘ軸方向またはＹ軸方向において、絶縁部５と半導体層３との間に設けられる。電荷蓄積膜４２は、Ｘ軸方向またはＹ軸方向において、トンネル絶縁膜４３とブロック絶縁膜４１との間に設けられる。トンネル絶縁膜４３は、電荷蓄積膜４２と半導体層３との間に設けられる。ブロック絶縁膜４１、電荷蓄積膜４２、トンネル絶縁膜４３のその他の説明は、図１７に示すブロック絶縁膜４１、電荷蓄積膜４２、トンネル絶縁膜４３の説明を適宜援用できる。
【0088】
絶縁部５は、Ｘ軸方向またはＹ軸方向において絶縁層１２から半導体層３に向かって延在する。絶縁部５は、表面１２０ａに設けられる。絶縁部５は、絶縁層１２とメモリ層４との間に設けられる。絶縁部５のその他の説明は、図１７に示す絶縁部５の説明を適宜援用できる。
【0089】
図３２は、図３０の一部を示す拡大図である。導電層１１と、絶縁層１２と、半導体層３と、メモリ層４と、絶縁部５と、を含み、Ｚ軸方向に沿うＮＡＮＤストリングＮＳの断面において、ブロック絶縁膜４１と電荷蓄積膜４２との界面、電荷蓄積膜４２とトンネル絶縁膜４３との界面、トンネル絶縁膜４３と半導体層３との界面のそれぞれは、Ｘ軸方向またはＹ軸方向において、絶縁層１２のＺ軸方向の中央部１２Ｍと重なる第１の部分と、Ｘ軸方向またはＹ軸方向において、絶縁層１２のＺ軸方向の端部１２Ｅと重なる第２の部分と、導電層１１のＺ軸方向の中央部１１Ｍと重なる第３の部分と、を有する。中央部１１Ｍは、導電層１１の上面または下面から導電層１１の厚さ（Ｚ軸方向の長さ）の半分の深さに位置する領域である。中央部１２Ｍは、例えば絶縁層１２の上面または下面から絶縁層１２の厚さ（Ｚ軸方向の長さ）の半分の深さに位置する領域である。端部１２Ｅは、Ｚ軸方向において、導電層１１の端部と接する領域である。第２の部分は、第１の部分の上側および下側にそれぞれ設けられる。図３２は、ブロック絶縁膜４１と電荷蓄積膜４２との界面が絶縁層１２のＺ軸方向の中央部１２Ｍと重なる部分Ｐ１と、端部１２Ｅと重なる部分Ｐ２と、中央部１１Ｍと重なるＰ３と、を有する例を示す。
【0090】
各界面において、第２の部分は、第１の部分よりもＸ軸方向またはＹ軸方向において、絶縁層１２に近い。各界面は、メモリ層４に向かって突出するラウンド形状またはアーチ形状を有する。各界面は、第１の部分から上下の第２の部分まで半導体層３に凸に湾曲する。これにより、例えばブロック絶縁膜４１と電荷蓄積膜４２との界面における電界集中を抑制できる。例えば、ブロック絶縁膜４１と電荷蓄積膜４２との界面は、図３２に示すように、部分Ｐ１から上下の部分Ｐ２まで半導体層３側に凸状に湾曲する。
【0091】
各界面において、第２の部分と第３の部分とのＸ軸方向またはＹ軸方向の間隔Ｄ１は、２ｎｍ以上７ｎｍ以下であることが好ましい。２ｎｍ未満の場合、隣接するメモリセルＭＣ間の電気的な干渉を抑制することが困難となる。７ｎｍを超える場合、メモリセルＭＣにデータを書き込む際に印加される電圧に応じて電界が中央部１１Ｍに集中し、書き込み効率が低下する場合がある。
【0092】
絶縁部５の厚さ（Ｘ軸方向またはＹ軸方向の長さ）は、各界面の第１の部分から第２の部分に向かって小さくてもよい。絶縁部５の厚さは、２ｎｍ以上７ｎｍ以下であることが好ましい。これは、絶縁部５の厚さが最小となる部分から最大となる部分までの全ての領域の厚さが２ｎｍ以上７ｎｍ以下であってもよいことを示す。
【0093】
絶縁部５は、炭素をさらに含有してもよい。絶縁部５の炭素の濃度は、１原子％以上２０原子％以下であることが好ましい。２０％を超える場合、絶縁部５の絶縁性が悪化して、ワード線ＷＬ間のリークや絶縁耐圧の低下を引き起こす場合がある。絶縁部５が
炭素を含有する場合、絶縁層１２と絶縁部５は、例えば炭素濃度の違いにより区別することができる。絶縁部５中の炭素の濃度は、絶縁層１２中の炭素の濃度よりも高いことが好ましい。すなわち、炭素濃度が１原子％未満の領域を絶縁層１２と定義し、炭素濃度が１原子％以上２０原子％以下の領域を絶縁部５と定義することができる。また、絶縁部５中のシリコン濃度は、絶縁層１２中のシリコン濃度よりも低くてもよい。絶縁部５および絶縁層１２を含む複数の層の各元素濃度は、例えば観察断面においてＴＥＭ－ＥＤＸ等の元素分析を用いて測定可能である。
炭素を含有する場合、絶縁層１２と絶縁部５は、例えば炭素濃度の違いにより区別することができる。絶縁部５中の炭素の濃度は、絶縁層１２中の炭素の濃度よりも高いことが好ましい。すなわち、炭素濃度が１原子％未満の領域を絶縁層１２と定義し、炭素濃度が１原子％以上２０原子％以下の領域を絶縁部５と定義することができる。また、絶縁部５中のシリコン濃度は、絶縁層１２中のシリコン濃度よりも低くてもよい。絶縁部５および絶縁層１２を含む複数の層の各元素濃度は、例えば観察断面においてＴＥＭ－ＥＤＸ等の元素分析を用いて測定可能である。
【0094】
炭素を含む酸化シリコンは、酸化シリコンよりも比誘電率が低いため、メモリセルのフリンジ容量を低減でき、メモリトランジスタＭＴのカップリング比を上げることができるため、例えばデータ書き込みの際、Ｘ軸方向またはＹ軸方向において、電荷蓄積膜４２の導電層１１と重なる領域の捕獲電子密度を向上させて隣接するメモリセルＭＣ間の電気的な干渉を抑制することができる。
【0095】
電荷蓄積膜４２の厚さ（電荷蓄積膜４２のＸ軸方向またはＹ軸方向の長さ）は、各界面の第１の部分から第２の部分に向かって大きくてもよい。電荷蓄積膜４２の第１の部分に重なる領域の厚さは、絶縁部５の厚さよりも小さいことが好ましい。これにより、電荷蓄積膜４２の電子の捕獲領域を大きくできるため、例えば書き込み特性の低下を抑制できる。電荷蓄積膜４２の厚さは、例えば２ｎｍ以上１０ｎｍ以下であることが好ましい。２ｎｍ未満であると、電荷の捕獲性能が悪化し、例えば書き込み特性が低下する。１０ｎｍを超えると、隣接するメモリセルＭＣ間の電気的な干渉が大きくなる。
【0096】
電荷蓄積膜４２は、Ｘ軸方向またはＹ軸方向において導電層１１に重なる領域４２ａと、Ｘ軸方向またはＹ軸方向において絶縁部５と重なる領域４２ｂと、を有する。図３２は、領域４２ａと領域４２ｂとの境界を二点鎖線で示す。領域４２ｂは、Ｘ軸方向またはＹ軸方向において領域４２ａの厚さよりも小さい厚さを有することが好ましい。これにより、隣接するメモリセルＭＣ間の電気的な干渉を抑制できる。なお、これに限定されず、電荷蓄積膜４２を薄くして、領域４２ｂを形成することなく、複数の領域４２ａが分断されていてもよい。
【0097】
次に、半導体記憶装置の製造方法におけるＮＡＮＤストリングＮＳの第２の構造例の形成方法例を図３３ないし図３６を参照して説明する。図３３ないし図３６は、ＮＡＮＤストリングＮＳの第２の構造例の形成方法例を説明するための断面模式図であり、Ｘ－Ｚ断面の一部を示す。ここでは、第１の構造例の形成方法例と異なる部分について説明し、その他の部分については、第１の構造例の形成方法例の説明を必要に応じて適宜援用できる。
【0098】
まず、第１の構造例と同様に、図２０ないし図２５に示す工程によりブロック絶縁膜４１まで形成した後、図３３に示すように、ブロック絶縁膜４１の表面に電荷蓄積膜４２を形成する。電荷蓄積膜４２は、例えばＣＶＤまたはＡＬＤを用いて形成可能である。電荷蓄積膜４２は、絶縁部５よりも厚いことが好ましい。
【0099】
次に、図３４に示すように、電荷蓄積膜４２を厚さ方向（Ｘ軸方向またはＹ軸方向）に部分的に除去して電荷蓄積膜４２を薄くする。電荷蓄積膜４２は、例えばウェットエッチングやケミカルドライエッチング（ＣＤＥ）を用いて部分的に除去可能である。
【0100】
次に、第１の構造例と同様に、図３５に示すように、ブロック絶縁膜４１の表面にトンネル絶縁膜４３を形成し、トンネル絶縁膜４３の表面に半導体層３を形成し、半導体層３の表面に絶縁体２を形成する。トンネル絶縁膜４３、半導体層３、絶縁体２は、例えばＣＶＤまたはＡＬＤを用いて形成可能である。
【0101】
次に、第１の構造例と同様に、図３６に示すように、絶縁層１１０を除去することにより空間Ｓを形成し、その後、空間Ｓに導電層１１を形成する。以上の工程によりＮＡＮＤストリングＮＳの第２の構造例を形成できる。
【0102】
以上のように、ＮＡＮＤストリングＮＳの第２の構造例では、絶縁部５を形成することにより、例えばデータ書き込みの際、Ｘ軸方向またはＹ軸方向において、電荷蓄積膜４２の導電層１１と重なる領域の捕獲電子密度を向上させて隣接するメモリセルＭＣ間の電気的な干渉を抑制することができる。さらに、絶縁部５を半導体層３に向かって凸状に湾曲する形状にすることにより、例えばブロック絶縁膜４１と電荷蓄積膜４２との界面における電界集中を抑制できる。また、電荷蓄積膜４２の厚さを各界面の第１の部分から第２の部分に向かって大きくすることにより、メモリホールＭＨのアスペクト比を高くすることなく、高い良質な電荷蓄積膜４２を形成できるため、例えば電荷保持特性の劣化を抑制できる。よって、メモリセルＭＣの動作不良を抑制できる。
【0103】
なお、第２の構造例の構成要素は、第１の構造例の構成要素と適宜組み合わせることができる。
【0104】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0105】
１…積層体、１ａ…積層体、２…絶縁体、３…半導体層、４…メモリ層、５…絶縁部、６…保護膜、１１…導電層、１１Ｍ…中央部、１２…絶縁層、１２Ｅ…端部、１２Ｍ…中央部、１３…内溝、４１…ブロック絶縁膜、４２…電荷蓄積膜、４３…トンネル絶縁膜、４４…絶縁層、４５…絶縁層、１００…メモリセルアレイ、１０１…コマンドレジスタ、１０２…アドレスレジスタ、１０３…シーケンサ、１０４…ドライバ、１０５…ローデコーダ、１０６…センスアンプ、１１０…絶縁層、１１０ａ…表面、１２０ａ…表面。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】