特開 2024-142266 逐次比較型Ａ／Ｄコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024142266

(43)【公開日】2024-10-10

(54)【発明の名称】逐次比較型Ａ／Ｄコンバータ

(51)【国際特許分類】

   H03M 1/46 20060101AFI20241003BHJP

   H03M 1/80 20060101ALI20241003BHJP

   H03M 1/08 20060101ALI20241003BHJP

   H03M 1/12 20060101ALI20241003BHJP

【ＦＩ】

H03M1/46

H03M1/80

H03M1/08 A

H03M1/12 A

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023054390

(22)【出願日】2023-03-29

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】橘 正人

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA02

5J022AB04

5J022BA02

5J022CA07

5J022CF01

5J022CF07

(57)【要約】

【課題】サンプリング時におけるキックバックノイズの発生を抑制できる逐次比較型Ａ／Ｄコンバータを提供する。
【解決手段】逐次比較型Ａ／Ｄコンバータ１は、アナログの入力信号に応じたアナログ信号をサンプリングし、サンプリング結果とデジタル入力とに応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータ１２と、アナログの出力信号と比較基準電圧とを比較する比較器１４と、比較器１４の比較結果に応じたデジタル入力を生成する制御回路１６と、を備える。容量性Ｄ／Ａコンバータ１２は、入力ノード１２０と、複数のキャパシタＣ０～Ｃ３と、調整キャパシタＣｓとを有し、入力ノード１２０を介して複数のキャパシタＣ０～Ｃ３にアナログ信号を供給することによってアナログ信号をサンプリングする。調整キャパシタＣｓは、逐次比較のあとの次のサンプリングが行われる前に、調整電圧に応じた電圧を入力ノード１２０に供給する。
【選択図】図４

【特許請求の範囲】

【請求項1】

アナログの入力信号に応じたデジタルの出力信号を生成する逐次比較型Ａ／Ｄコンバータであって、
前記アナログの入力信号に応じたアナログ信号をサンプリングし、サンプリング結果とデジタル入力とに応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、
前記アナログの出力信号と比較基準電圧とを比較する比較器と、
前記比較器の比較結果に応じた前記デジタル入力を生成する制御回路と、を備え、
前記容量性Ｄ／Ａコンバータは、前記アナログ信号が入力されるべき入力ノードと、複数のキャパシタと、調整電圧でチャージされる調整キャパシタとを有し、前記入力ノードを介して前記複数のキャパシタに前記アナログ信号を供給することによって前記アナログ信号をサンプリングし、
前記比較器は、前記デジタルの出力信号の最上位ビットから最下位ビットまでのそれぞれのビットについての前記アナログの出力信号と比較基準電圧とを逐次比較し、
前記制御回路は、前記比較器による逐次比較の結果に基づいて、前記デジタルの出力信号を生成し、
前記調整キャパシタは、前記逐次比較のあとの次のサンプリングが行われる前に、前記調整電圧に応じた電圧を前記入力ノードに供給する、
逐次比較型Ａ／Ｄコンバータ。

【請求項2】

前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれの他端に接続される、前記アナログの出力信号を出力すべき出力ノードをさらに有し、
前記調整キャパシタは、一端が前記入力ノードに接続され、他端に回路基準電圧が供給された前記出力ノードに接続されることによって、前記入力ノードに前記調整電圧に応じた電圧を供給する、
請求項１に記載の逐次比較型Ａ／Ｄコンバータ。

【請求項3】

前記アナログ信号を出力する回路と前記入力ノードとの間に配置されたスイッチとをさらに備え、
前記複数のキャパシタのそれぞれの他端は、前記スイッチがオフであり、前記調整キャパシタの一端が前記入力ノードに接続された状態で、前記入力ノードに接続される、
請求項２に記載の逐次比較型Ａ／Ｄコンバータ。

【請求項4】

前記容量性Ｄ／Ａコンバータは、前記デジタル入力に応じて、前記複数のキャパシタのそれぞれの一端に回路基準電圧またはリファレンス電圧を供給することによって、前記アナログの出力信号を生成し、
前記調整キャパシタは、前記アナログ信号のサンプリング時に、一端に前記リファレンス電圧が供給され、他端に前記比較基準電圧が供給されることによって、前記比較基準電圧および前記リファレンス電圧に応じた前記調整電圧でチャージされる、
請求項１に記載の逐次比較型Ａ／Ｄコンバータ。

【請求項5】

前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれの他端に接続され、前記アナログの出力信号を出力すべき出力ノードをさらに有し、
前記調整キャパシタの他端は、前記アナログ信号のサンプリング時に、前記比較基準電圧が供給された前記出力ノードに接続されることによって、前記調整電圧でチャージされる、
請求項４に記載の逐次比較型Ａ／Ｄコンバータ。

【請求項6】

前記容量性Ｄ／Ａコンバータは、前記デジタル入力に応じて、前記複数のキャパシタのそれぞれの一端に回路基準電圧またはリファレンス電圧を供給することによって、前記アナログの出力信号を生成し、
前記調整電圧は、前記リファレンス電圧の１／２の電圧である、
請求項１に記載の逐次比較型Ａ／Ｄコンバータ。

【請求項7】

前記調整キャパシタの容量は、前記複数のキャパシタの合成容量である、
請求項１に記載の逐次比較型Ａ／Ｄコンバータ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、逐次比較型Ａ／Ｄコンバータに関する。

【背景技術】

【0002】

アナログの入力信号をデジタルの出力信号に変換するＡ／Ｄコンバータの一種として、逐次比較型Ａ／Ｄコンバータ（以下、「逐次比較型ＡＤＣ」とも称する。）が知られている。容量性Ｄ／Ａコンバータ（以下、「容量性ＤＡＣ」とも称する。）を有する逐次比較型ＡＤＣの場合、容量性ＤＡＣでアナログの入力信号に応じたアナログ信号をサンプリングし、サンプリングした信号と基準となる信号とを比較器で逐次比較し、その逐次比較の結果に応じたデジタルの出力信号を生成する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－１９２０９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、サンプリングしたアナログ信号についてデジタルの出力信号を生成したあと、次のアナログ信号をサンプリングするとき、容量性ＤＡＣのキャパシタに蓄えられた電荷の流れとアナログ信号に基づく電荷の流れとがぶつかり、キックバックノイズが生じる。このキックバックノイズによってアナログ信号のサンプリングに時間がかかってしまうと、逐次比較型ＡＤＣにおけるＡ／Ｄ変換の精度が低下する可能性がある。

【0005】

本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、サンプリング時におけるキックバックノイズの発生を抑制できる逐次比較型Ａ／Ｄコンバータを提供することにある。

【課題を解決するための手段】

【0006】

本開示のある態様の逐次比較型Ａ／Ｄコンバータは、アナログの入力信号に応じたデジタルの出力信号を生成する。この逐次比較型Ａ／Ｄコンバータは、アナログの入力信号に応じたアナログ信号をサンプリングし、サンプリング結果とデジタル入力とに応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、アナログの出力信号と比較基準電圧とを比較する比較器と、比較器の比較結果に応じたデジタル入力を生成する制御回路と、を備える。容量性Ｄ／Ａコンバータは、アナログ信号が入力されるべき入力ノードと、複数のキャパシタと、調整電圧でチャージされる調整キャパシタとを有する。容量性Ｄ／Ａコンバータは、入力ノードを介して複数のキャパシタにアナログ信号を供給することによってアナログ信号をサンプリングする。比較器は、デジタルの出力信号の最上位ビットから最下位ビットまでのそれぞれのビットについてのアナログの出力信号と比較基準電圧とを逐次比較する。制御回路は、比較器による逐次比較の結果に基づいて、デジタルの出力信号を生成する。調整キャパシタは、逐次比較のあとの次のサンプリングが行われる前に、調整電圧に応じた電圧を入力ノードに供給する。

【0007】

なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。

【発明の効果】

【0008】

本開示によれば、サンプリング時におけるキックバックノイズの発生を抑制できる逐次比較型Ａ／Ｄコンバータを提供できる。

【図面の簡単な説明】

【0009】

【図1】図１は、従来技術に係る逐次比較型ＡＤＣの模式的なブロック図である。

【図2】図２は、逐次比較のフェーズからサンプリングのフェーズに切り替わる際における、従来技術に係る逐次比較型ＡＤＣの動作を説明するための図である。

【図3】図３は、本開示の一実施形態に係る逐次比較型ＡＤＣを示す回路図である。

【図4】図４は、本開示の一実施形態に係る容量性ＤＡＣの回路図である。

【図5】図５は、サンプリング時における容量性ＤＡＣを示す図である。

【図6】図６は、逐次比較が開始されるときの容量性ＤＡＣを示す図である。

【図7】図７は、逐次比較が終わったときの容量性ＤＡＣを示す図である。

【図8】図８は、入力経路の電圧を調整するときの容量性ＤＡＣを示す図である。

【図9】図９は、複数のキャパシタのそれぞれの一端が入力経路に接続されるときの容量性ＤＡＣを示す図である。

【図10】図１０は、比較技術に係る容量性ＤＡＣの回路図である。

【図11】図１１は、アナログ電圧をサンプリングするときの容量性ＤＡＣを示す図である。

【図12】図１２は、逐次比較を開始するときの容量性ＤＡＣを示す図である。

【図13】図１３は、逐次比較が終わったときの容量性ＤＡＣを示す図である。

【発明を実施するための形態】

【0010】

（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0011】

一実施形態に係る逐次比較型Ａ／Ｄコンバータは、アナログの入力信号に応じたデジタルの出力信号を生成する。この逐次比較型Ａ／Ｄコンバータは、アナログの入力信号に応じたアナログ信号をサンプリングし、サンプリング結果とデジタル入力とに応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、アナログの出力信号と比較基準電圧とを比較する比較器と、比較器の比較結果に応じたデジタル入力を生成する制御回路と、を備える。容量性Ｄ／Ａコンバータは、アナログ信号が入力されるべき入力ノードと、複数のキャパシタと、調整電圧でチャージされる調整キャパシタとを有する。容量性Ｄ／Ａコンバータは、入力ノードを介して複数のキャパシタにアナログ信号を供給することによってアナログ信号をサンプリングする。比較器は、デジタルの出力信号の最上位ビットから最下位ビットまでのそれぞれのビットについてのアナログの出力信号と比較基準電圧とを逐次比較する。制御回路は、比較器による逐次比較の結果に基づいて、デジタルの出力信号を生成する。調整キャパシタは、逐次比較のあとの次のサンプリングが行われる前に、調整電圧に応じた電圧を入力ノードに供給する。

【0012】

この構成によれば、逐次比較が行われたあとで容量性ＤＡＣにおいて次のサンプリングが行われる前に、入力ノードの電圧を調整キャパシタで調整できる。これにより、次のサンプリングの際に、入力ノードに複数のキャパシタが接続されたりアナログ信号が入力されたりする際に、複数のキャパシタの一端における電圧の変化を抑えることができる。この結果、サンプリング時におけるキックバックノイズの発生を抑制できる。

【0013】

一実施形態において、容量性Ｄ／Ａコンバータは、複数のキャパシタのそれぞれの他端に接続される、アナログの出力信号を出力すべき出力ノードをさらに有してよい。調整キャパシタは、一端が入力ノードに接続され、他端に回路基準電圧が供給された出力ノードに接続されることによって、入力ノードに調整電圧に応じた電圧を供給してよい。

【0014】

一実施形態において、逐次比較型Ａ／Ｄコンバータは、アナログ信号を出力する回路と入力ノードとの間に配置されたスイッチとをさらに備えてよい。複数のキャパシタのそれぞれの他端は、スイッチがオフであり、調整キャパシタの一端が入力ノードに接続された状態で、入力ノードに接続されてよい。

【0015】

一実施形態において、容量性Ｄ／Ａコンバータは、デジタル入力に応じて、複数のキャパシタのそれぞれの一端に回路基準電圧またはリファレンス電圧を供給することによって、アナログの出力信号を生成してよい。調整キャパシタは、アナログ信号のサンプリング時に、一端にリファレンス電圧が供給され、他端に比較基準電圧が供給されることによって、比較基準電圧およびリファレンス電圧に応じた調整電圧でチャージされてよい。

【0016】

一実施形態において、容量性Ｄ／Ａコンバータは、複数のキャパシタのそれぞれの他端に接続され、アナログの出力信号を出力すべき出力ノードをさらに有してよい。調整キャパシタの他端は、アナログ信号のサンプリング時に、比較基準電圧が供給された出力ノードに接続されることによって、調整電圧でチャージされてよい。

【0017】

一実施形態において、容量性Ｄ／Ａコンバータは、デジタル入力に応じて、複数のキャパシタのそれぞれの一端に回路基準電圧またはリファレンス電圧を供給することによって、アナログの出力信号を生成してよい。調整電圧は、リファレンス電圧の１／２の電圧であってよい。

【0018】

一実施形態において、調整キャパシタの容量は、複数のキャパシタの合成容量であってよい。

【0019】

以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

【0020】

（従来技術およびその課題）
図１は、従来技術に係る逐次比較型ＡＤＣ９０の模式的なブロック図である。逐次比較型ＡＤＣ９０は、アナログの入力信号Ａｉｎ９に応じたアナログ電圧Ｖｉｎ９のサンプリングおよび容量性ＤＡＣ９２０の出力電圧ＤＡＣｏｕｔ９と比較基準電圧との逐次比較を行い、デジタルの出力信号Ｄｏｕｔ９を生成する。従来技術に係る逐次比較型ＡＤＣ９０は、主として、入力回路９００、バッファ回路９１０、容量性ＤＡＣ９２０、入力スイッチ９３０、サンプリングキャパシタ９４０、比較器９５０およびロジック回路９６０を備える。

【0021】

入力回路９００は、アナログの入力信号Ａｉｎ９に応じたアナログ電圧Ｖｉｎ９を生成する。入力回路９００は、バッファ回路９０２、抵抗素子９０４およびキャパシタ９０６を有する。抵抗素子９０４およびキャパシタ９０６は、１次のＲＣフィルタを構成する。抵抗素子９０４の抵抗値は、Ｒ_ＦＩＬＴであり、キャパシタ９０６の容量値はＣ_ＦＩＬＴである。アナログの入力信号Ａｉｎ９は、バッファ回路９０２に入力され、抵抗素子９０４およびキャパシタ９０６で構成されたＲＣフィルタを通じて、アナログ電圧Ｖｉｎ９が生成される。

【0022】

バッファ回路９１０は、リファレンス電圧Ｖｒｅｆ８が入力され、そのリファレンス電圧Ｖｒｅｆ８に応じた電圧Ｖｒｅｆ９を容量性ＤＡＣ９２０に出力する。

【0023】

容量性ＤＡＣ９２０は、デジタル入力Ｄｉｎ９に応じたアナログの出力電圧ＤＡＣｏｕｔ９を生成する。容量性ＤＡＣ９２０は、スイッチ９２２、電圧Ｖｒｅｆ９が供給されるリファレンス端子９２４、グランド端子９２６およびキャパシタ９２８を有する。スイッチ９２２は、デジタル入力Ｄｉｎに応じてキャパシタ９２８の一端をリファレンス端子９２４またはグランド端子９２６に接続させる。キャパシタ９２８の他端には、スイッチ９２２の接続先に応じた出力電圧ＤＡＣｏｕｔ９が生成される。

【0024】

入力スイッチ９３０は、サンプリングキャパシタ９４０の一端を、入力端子９３２またはＤＡＣ端子９３４に接続させる。入力スイッチ９３０の接続先が入力端子９３２のとき、サンプリングキャパシタ９４０は、アナログ電圧Ｖｉｎ９をサンプリングする。一方、入力スイッチ９３０の接続先がＤＡＣ端子９３４のとき、比較器９５０は、容量性ＤＡＣ９２０の出力電圧ＤＡＣｏｕｔ９およびアナログ電圧Ｖｉｎ９に応じた電圧と比較基準電圧とを逐次比較する。

【0025】

ロジック回路９６０は、比較器９５０の比較結果に応じて、デジタル入力Ｄｉｎ９を生成する。また、ロジック回路９６０は、比較器９５０による逐次比較の結果に応じて、デジタルの出力信号Ｄｏｕｔ９を生成する。

【0026】

図２は、逐次比較のフェーズからサンプリングのフェーズに切り替わる際における、従来技術に係る逐次比較型ＡＤＣ９０の動作を説明するための図である。逐次比較のフェーズからサンプリングのフェーズに切り替わる際、入力スイッチ９３０の接続先は、ＤＡＣ端子９３４から入力端子９３２に切り替わる。このとき、容量性ＤＡＣ９２０から電荷の流れ９３６が生じ、入力端子９３２においてアナログ電圧Ｖｉｎ９が揺らされ、キックバックノイズ９３８が発生する。キックバックノイズ９３８によるアナログ電圧Ｖｉｎ９の振動が所定の時間内で収束しない場合、逐次比較型ＡＤＣ９０の変換精度が低下する。

【0027】

キックバックノイズ９３８による逐次比較型ＡＤＣ９０の変換精度の低下を防ぐために、フィルタおよびバッファ回路を入力側に挿入することが一般的に行われる。フィルタには、抵抗素子９０４およびキャパシタ９０６で構成される１次のＲＣフィルタが用いられる。しかしながら、キックバックノイズ９３８による急峻なアナログ電圧Ｖｉｎ９の振動を抑えるためには、大容量のキャパシタ９０６が必要となり、入力信号Ａｉｎ９の帯域が制限される。またバッファ回路９０２自体でアナログ電圧Ｖｉｎ９の振動を抑えるためには、十分なスルーレートが必要となり、消費電流が大きくなる。このため、入力信号Ａｉｎ９の帯域を制限せず、また消費電流を大きくせずにキックバックノイズ９３８の影響を低減することが課題となる。

【0028】

（実施形態）
図３は、本開示の一実施形態に係る逐次比較型ＡＤＣ１を示す回路図である。本実施形態に係る逐次比較型ＡＤＣ１は、アナログの入力信号Ａｉｎに応じたデジタルの出力信号Ｄｏｕｔを生成する。逐次比較型ＡＤＣ１は、バッファ回路１０、容量性Ｄ／Ａコンバータ１２、比較器１４およびロジック回路１６（制御回路）を備える。

【0029】

バッファ回路１０は、アナログの入力信号Ａｉｎが入力され、アナログの入力信号Ａｉｎに応じたアナログ電圧Ｖｉｎ（アナログ信号）を生成する。アナログ電圧Ｖｉｎは、容量性ＤＡＣ１２に入力される。

【0030】

容量性ＤＡＣ１２は、アナログの入力信号Ａｉｎに応じたアナログ信号ＤＡＣｉｎをサンプリングし、デジタル入力Ｄｉｎに応じたアナログの出力電圧ＤＡＣｏｕｔ（アナログの出力信号）を生成する。具体的には、容量性ＤＡＣ１２は、デジタル入力Ｄｉｎに応じて、デジタルの出力信号Ｄｏｕｔの最上位ビットから最下位ビットまでのそれぞれのビットについての出力電圧ＤＡＣｏｕｔを順次生成する。アナログの出力電圧ＤＡＣｏｕｔは、比較器１４に入力される。

【0031】

比較器１４は、容量性ＤＡＣ１２が生成した出力電圧ＤＡＣｏｕｔと比較基準電圧Ｖｒｅｆ２とを比較し、比較結果に応じた信号Ｓｃｏｍを生成する。以下、比較基準電圧Ｖｒｅｆ２の電圧値をＶｒｅｆ２と称する。また、比較器１４は、デジタルの出力信号Ｄｏｕｔの最上位ビットから最下位ビットまでのそれぞれのビットについての出力電圧ＤＡＣｏｕｔと比較基準電圧Ｖｒｅｆ２とを逐次比較し、それぞれの比較結果に応じた信号Ｓｃｏｍを生成する。

【0032】

ロジック回路１６は、比較器１４の比較結果（具体的には、信号Ｓｃｏｍ）に応じたデジタル入力Ｄｉｎを生成する。ロジック回路１６は、比較器１４による逐次比較の結果に基づいて、デジタルの出力信号Ｄｏｕｔを生成する。具体的には、ロジック回路１６は、比較器１４の比較結果に基づいて、最上位ビットから最下位ビットまでのそれぞれのビットの０，１を判定し、出力信号Ｄｏｕｔを生成する。本実施形態では、ロジック回路１６が４ビットの出力信号Ｄｏｕｔを生成する例を説明するが、出力信号Ｄｏｕｔのビット数は、３ビット以下であってよいし、５ビット以上であってよい。

【0033】

図４は、本開示の一実施形態に係る容量性ＤＡＣ１２の回路図である。本実施形態に係る容量性ＤＡＣ１２は、主として、複数のキャパシタＣ０～Ｃ３、調整キャパシタＣｓ、スイッチＳＷ０～ＳＷ３，ＳＷｓ１～ＳＷｓ３，ＳＷｔ、入力経路１２０（入力ノード）、基準経路１２２および出力経路１２４（出力ノード）を有する。

【0034】

入力経路１２０は、スイッチＳＷｓ３を介してアナログ電圧Ｖｉｎが入力されるべきノードである。スイッチＳＷｓ３は、アナログ電圧Ｖｉｎを出力するバッファ回路１０と入力経路１２０との間に配置される。スイッチＳＷｓ３がオンのとき、入力経路１２０にアナログ電圧Ｖｉｎが入力され、スイッチＳＷｓ３がオフのとき、入力経路１２０にアナログ電圧Ｖｉｎが入力されない。基準経路１２２は、リファレンス電圧Ｖｒｅｆ１が入力される。以下、リファレンス電圧Ｖｒｅｆ１の電圧値をＶｒｅｆ１と称する。

【0035】

複数のキャパシタＣ０～Ｃ３は、デジタルの出力信号Ｄｏｕｔの４ビット分に対応する。具体的には、キャパシタＣ３は、最上位ビットに対応し、キャパシタＣ２は、最上位から２ビット目に対応し、キャパシタＣ１は、最上位から３ビット目に対応し、キャパシタＣ０は、最下位ビットに対応する。キャパシタＣ０、キャパシタＣ１、キャパシタＣ２およびキャパシタＣ３の容量値は、「Ｃ」を基準容量値とすると、それぞれ［１Ｃ］、［２Ｃ］、［４Ｃ］および［８Ｃ］である。すなわち、キャパシタＣ０～Ｃ３は、それぞれ、所定の比率で重み付けされた容量値（＝２^ｘＣ（ただし、ｘ＝０～３の整数））をもつ。以下、キャパシタの一端とは、そのキャパシタの入力経路１２０側の端部を指し、キャパシタの他端とは、そのキャパシタの出力経路１２４側の端部を指すものとする。

【0036】

スイッチＳＷ０～ＳＷ３のそれぞれは、複数のキャパシタＣ０～Ｃ３のそれぞれの一端を入力経路１２０、基準経路１２２またはグランド端子に接続する。スイッチＳＷ０～ＳＷ３の動作は、ロジック回路１６のデジタル入力Ｄｉｎに基づき制御される。

【0037】

出力経路１２４は、アナログの出力電圧ＤＡＣｏｕｔを出力すべきノードである。出力経路１２４は、複数のキャパシタＣ０～Ｃ３のそれぞれの他端に接続される。スイッチＳＷｔは、出力経路１２４を比較基準端子１３０またはグランド端子１３２に接続できる。また、スイッチＳＷｔは、出力経路１２４を比較基準端子１３０およびグランド端子１３２のいずれにも接続しない（オフ）こともできる。比較基準端子１３０には、比較基準電圧Ｖｒｅｆ２が供給される。比較基準電圧Ｖｒｅｆ２は、特に限定されるものではないが、本実施形態に係る比較基準電圧Ｖｒｅｆ２は、リファレンス電圧Ｖｒｅｆ１の１／２の電圧（＝１／２×Ｖｒｅｆ１）であるものとする。グランド端子には、回路基準電圧（以下、「ＧＮＤ」とも称する。）が供給される。

【0038】

調整キャパシタＣｓは、調整電圧でチャージされ、調整電圧に応じた電圧を入力経路１２０に供給する。具体的には、調整キャパシタＣｓは、比較器１４における逐次比較のあとの次のサンプリングが容量性ＤＡＣ１２において行われる前に、調整電圧に応じた電圧を入力経路１２０に供給する。本実施形態では、調整キャパシタＣｓは、スイッチＳＷｓ３がオフの状態で、調整キャパシタＣｓの一端が入力経路１２０に接続されることにより、入力経路１２０に調整電圧を供給する。

【0039】

入力経路１２０には、サンプリング時にアナログ電圧Ｖｉｎが入力される。本実施形態では、入力経路１２０にアナログ信号Ｖｉｎが入力される前に、調整電圧に応じた電圧を入力経路１２０に供給しておく。これにより、サンプリング時におけるスイッチＳＷ０～ＳＷ３，ＳＷｓ３の切り替わりに際して、キャパシタＣ０～Ｃ３の一端における電圧の変化を抑えることができる。この結果、サンプリング時におけるキックバックノイズの発生を抑制できる。

【0040】

調整キャパシタＣｓは、特に限定されるものではないが、たとえば複数のキャパシタＣ０～Ｃ３の合成容量またはその合成容量を超える容量値を有してよい。調整キャパシタＣｓがその合成容量以上の容量値を有することにより、サンプリング時において、より確実に、キャパシタＣ０～Ｃ３の一端における電圧の変化を抑え、キックバックノイズの発生を抑制できる。

【0041】

スイッチＳＷｓ１は、調整キャパシタＣｓの一端を入力経路１２０または基準経路１２２に接続する。スイッチＳＷｓ２は、調整キャパシタＣｓの他端と出力経路１２４との間に配置される。スイッチＳＷｓ２がオンのとき、調整キャパシタＣｓの他端が出力経路１２４に接続され、スイッチＳＷｓ２がオフのとき、調整キャパシタＣｓの他端が出力経路１２４から切断される。

【0042】

以下、図５～図９を参照して、本実施形態に係る容量性ＤＡＣ１２の動作の一例を説明する。図５は、サンプリング時における容量性ＤＡＣ１２を示す図である。図６は、逐次比較が開始されるときの容量性ＤＡＣ１２を示す図である。図７は、逐次比較が終わったときの容量性ＤＡＣ１２を示す図である。図８は、入力経路１２０の電圧を調整するときの容量性ＤＡＣ１２を示す図である。図９は、複数のキャパシタＣ０～Ｃ３のそれぞれの一端が入力経路１２０に接続されるときの容量性ＤＡＣ１２を示す図である。

【0043】

まず、図５を参照しながら、容量性ＤＡＣ１２におけるアナログ電圧Ｖｉｎのサンプリングおよび調整キャパシタＣｓのチャージを説明する。本実施形態に係る容量性ＤＡＣ１２は、入力経路１２０を介して複数のキャパシタＣ０～Ｃ３にアナログ電圧Ｖｉｎを供給することによって、アナログ電圧Ｖｉｎをサンプリングする。

【0044】

具体的には、図５に示すように、スイッチＳＷ０～ＳＷ３は、複数のキャパシタＣ０～Ｃ３のそれぞれの一端を入力経路１２０に接続させる。スイッチＳＷｓ３はオンであり、入力経路１２０にアナログ電圧Ｖｉｎが入力される。スイッチＳＷｔは、出力経路１２４を比較基準端子１３０に接続し、出力経路１２４に比較基準電圧Ｖｒｅｆ２が供給される。これにより、複数のキャパシタＣ０～Ｃ３のそれぞれは、アナログ電圧Ｖｉｎおよび比較基準電圧Ｖｒｅｆ２に応じた電荷を蓄積し、アナログ電圧Ｖｉｎがサンプリングされる。このとき、複数のキャパシタＣ０～Ｃ３のそれぞれには、キャパシタＣ０～Ｃ３のそれぞれの他端を基準としたとき、それぞれの一端にＶｓ（＝Ｖｉｎ－１／２×Ｖｒｅｆ１）の電圧がかかる。複数のキャパシタＣ０～Ｃ３は、この電圧Ｖｓに応じた電荷を蓄積する。

【0045】

本実施形態では、アナログ信号Ｖｉｎのサンプリング時に、調整キャパシタＣｓが調整電圧Ｖｃでチャージされる。具体的には、図５に示すように、スイッチＳＷｓ１が、調整キャパシタＣｓの一端を基準経路１２２に接続させる。これにより、調整キャパシタＣｓの一端には、リファレンス電圧Ｖｒｅｆ１が供給される。スイッチＳＷｓ２はオンであり、調整キャパシタＣｓの他端が出力経路１２４に接続される。これにより、調整キャパシタＣｓの他端が、出力経路１２４を介して、複数のキャパシタＣ０～Ｃ３のそれぞれの他端に接続されるとともに、調整キャパシタＣｓの他端に比較基準電圧Ｖｒｅｆ２が供給される。これにより、調整キャパシタＣｓは、比較基準電圧Ｖｒｅｆ２およびリファレンス電圧Ｖｒｅｆ１に応じた調整電圧Ｖｃでチャージされる。具体的には、調整キャパシタＣｓは、その他端を基準としたとき、Ｖｃ＝１／２×Ｖｒｅｆ１（＝Ｖｒｅｆ１－Ｖｒｅｆ２）の調整電圧Ｖｃでチャージされる。

【0046】

回路構成などによって決まるサンプリング時間が経過すると、スイッチＳＷｓ２およびスイッチＳＷｔがそれぞれオフとなり、複数のキャパシタＣ０～Ｃ３のそれぞれに蓄積された電荷がホールドされる。その後、スイッチＳＷｓ３をオフとすることにより、アナログ電圧Ｖｉｎのサンプリングが完了する。

【0047】

次いで、容量性Ｄ／Ａコンバータ１２は、デジタル入力Ｄｉｎに応じて、複数のキャパシタＣ０～Ｃ３のそれぞれの一端にＧＮＤまたはリファレンス電圧Ｖｒｅｆ１を供給することによって、アナログの出力電圧ＤＡＣｏｕｔを生成する。具体的には、デジタル入力Ｄｉｎに応じて、スイッチＳＷ０～ＳＷ３が動作する。より具体的には、図６に示すように、スイッチＳＷ０～ＳＷ３は、キャパシタＣ０～Ｃ２のそれぞれの一端をグランド端子に接続し、キャパシタＣ３の一端を基準経路１２２に接続する。これにより、デジタル入力Ｄｉｎに応じた出力電圧ＤＡＣｏｕｔが生成される。出力電圧ＤＡＣｏｕｔは、次の式（１）で表される。

【数1】

・・・（１）

【0048】

式（１）において、ｂｉｔ（ｎ）（ｎは、０～３の整数）は、対応するキャパシタの一端に供給される電圧に応じた値（０または１）である。ｂｉｔ０はキャパシタＣ０に対応し、ｂｉｔ１はキャパシタＣ１に対応し、ｂｉｔ２はキャパシタＣ２に対応し、ｂｉｔ３はキャパシタＣ３に対応する。対応するキャパシタの一端にＧＮＤが供給される場合、ｂｉｔ（ｎ）は０となり、対応するキャパシタの一端にリファレンス電圧Ｖｒｅｆ１が供給される場合、ｂｉｔ（ｎ）は１となる。

【0049】

比較器１４は、出力電圧ＤＡＣｏｕｔと比較基準電圧Ｖｒｅｆ２とを比較する。ロジック回路１６は、比較器１４の比較結果に基づきｂｉｔ３（最上位ビット）を判定する。具体的には、ロジック回路１６は、出力電圧ＤＡＣｏｕｔが比較基準電圧Ｖｒｅｆ２よりも小さい場合には、ｂｉｔ３を１と判定し、出力電圧ＤＡＣｏｕｔが比較基準電圧Ｖｒｅｆ２以上である場合には、ｂｉｔ３を０と判定してよい。ロジック回路１６は、比較器１４の比較結果に応じてデジタル入力Ｄｉｎを容量性ＤＡＣ１２に入力する。

【0050】

以降、容量性ＤＡＣ１２におけるデジタル入力Ｄｉｎに応じたスイッチＳＷ０～ＳＷ３と、比較器１４における出力電圧ＤＡＣｏｕｔと比較基準電圧Ｖｒｅｆ２との比較が繰り返される。ロジック回路１６は、比較器１４による逐次比較の結果に基づいて、残りのビット（ｂｉｔ０～ｂｉｔ２）を判定し、デジタルの出力信号Ｄｏｕｔを生成する。

【0051】

図７には、比較器１４による逐次比較が終わり、ロジック回路１６によってデジタルの出力信号Ｄｏｕｔが生成されたあとの容量性ＤＡＣ２０が示される。このとき、本例では、スイッチＳＷ０～ＳＷ３は、キャパシタＣ０，Ｃ２のそれぞれの一端を基準経路１２２に接続し、キャパシタＣ１，Ｃ３のそれぞれの一端をグランド端子に接続させる。したがって、デジタルの出力信号Ｄｏｕｔは、（０１０１）となる。

【0052】

調整キャパシタＣｓは、比較器１４による逐次比較のあとの次のサンプリングが行われる前に、調整電圧Ｖｃに応じた電圧を入力経路１２０に供給する。本実施形態では、図８に示すように、スイッチＳＷｓ２がオフからオンとなり、調整キャパシタＣｓの他端に出力経路１２４が接続される。このとき、スイッチＳＷｔは、出力経路１２４をグランド端子に接続させるため、調整キャパシタＣｓの他端には、出力経路１２４を介して、ＧＮＤが供給される。スイッチＳＷｓ１は、スイッチＳＷｓ３がオフの状態で、調整キャパシタＣｓの一端を入力経路１２０に接続させる。調整キャパシタＣｓには、調整電圧Ｖｃ（＝１／２×Ｖｒｅｆ１）で事前にチャージされているため、入力経路１２０は、１／２×Ｖｒｅｆ１の電圧が供給される。

【0053】

次いで、図９に示すように、スイッチＳＷ０～ＳＷ３のそれぞれは、複数のキャパシタＣ０～Ｃ３のそれぞれの一端を入力経路１２０に接続させる。このとき、複数のキャパシタＣ０～Ｃ３のそれぞれの一端の電圧は、Ｖｒｅｆ１から１／２×Ｖｒｅｆ１またはＧＮＤから１／２×Ｖｒｅｆ１に変化し、その変化量は、±１／２×Ｖｒｅｆ１である。

【0054】

調整キャパシタＣｓを用いて入力経路１２０の電圧を調整せずに、複数のキャパシタＣ０～Ｃ３のそれぞれの一端を入力経路１２０に接続した場合、複数のキャパシタＣ０～Ｃ３のそれぞれの一端の電圧は、Ｖｒｅｆ１からアナログ電圧ＶｉｎまたはＧＮＤからアナログ電圧Ｖｉｎに変化する。アナログ電圧Ｖｉｎは、通常、ＧＮＤからＶｒｅｆ１までの値となる。このため、調整キャパシタＣｓを用いて入力経路１２０の電圧を調整しない場合、複数のキャパシタＣ０～Ｃ３のそれぞれの一端を入力経路１２０に接続したとき、その一端における電圧の変化量は、最大でＶｒｅｆ１となる。したがって、その最大でＶｒｅｆ１の変動量に応じたキックバックノイズが発生する。これに対し、本実施形態では、電圧の変化量を±１／２×Ｖｒｅｆ１に抑えることができるため、電圧の変動に基づくキックバックノイズの発生を抑制できる。

【0055】

容量性ＤＡＣ１２において次のサンプリングが行われる際、スイッチＳＷｓ１は、調整キャパシタＣｓの一端を基準経路１２２に接続させ、スイッチＳＷｓ３は、オフからオンになる。これにより、入力経路１２０にはアナログ電圧Ｖｉｎが供給される。このとき、スイッチＳＷｓ３がオンになる直前では、入力経路１２０の電圧は、１／２×Ｖｒｅｆ１である。このため、スイッチＳＷｓ３の切り替わりによる入力経路１２０における電圧の変動量は、最大で１／２×Ｖｒｅｆ１となる。調整キャパシタＣｓを用いない場合には最大でＶｒｅｆ１の電圧の変化が生じるのに対し、本実施形態では、その変化量を最大で１／２×Ｖｒｅｆ１に抑えることができる。この結果、サンプリング時におけるキックバックノイズの発生を抑制できる。

【0056】

また、本実施形態に係る逐次比較型ＡＤＣ１によれば、上記従来技術のように大容量のキャパシタを含むＲＣフィルタを用いなくともキックバックノイズの発生を抑制できる。また、本実施形態に係る逐次比較型ＡＤＣ１によれば、バッファ回路１０でキックバックノイズの発生を抑制する必要性を抑えられるため、高いスルーレートが求められず、その結果、消費電力の増加を抑制できる。このように、本実施形態に係る逐次比較型ＡＤＣ１によれば、アナログ電圧Ｖｉｎの帯域を制限せずに、また消費電力の増加を抑えつつ、サンプリング時におけるキックバックノイズの発生を抑制できる。

【0057】

なお、本実施形態では、調整キャパシタＣｓの一端に基準経路１２２を接続し、調整キャパシタＣｓの他端に出力経路１２４を接続することによって、調整キャパシタＣｓを調整電圧でチャージする例を説明した。これに限らず、基準経路１２２および出力経路１２４とは別の経路を用いて調整キャパシタＣｓを調整電圧でチャージしてよい。

【0058】

また、本実施形態では、比較器１４による逐次比較が行われたあとに、調整キャパシタＣｓが入力経路１２０に調整電圧に応じた電圧を供給する例を説明した。これに限らず、調整キャパシタＣｓは、逐次比較中に入力経路１２０に調整電圧に応じた電圧を供給してよい。この場合、たとえば、スイッチＳＷｓ３がオフの状態で、調整キャパシタＣｓの一端に入力経路１２０を接続し、調整キャパシタＣｓの他端に、出力経路１２４とは別の経路を用いてＧＮＤを供給することによって、入力経路１２０に調整電圧に応じた電圧を供給してよい。

【0059】

（比較技術）
比較技術に係る逐次比較型ＡＤＣは、バッファ回路、容量性ＤＡＣ、比較器およびロジック回路を備える。比較技術では、容量性ＤＡＣの構成が上記実施形態に係る容量性ＤＡＣ１２と異なる。比較技術に係るバッファ回路、容量性ＤＡＣおよびロジック回路のそれぞれは、上記実施形態に係るバッファ回路１０、比較器１４およびロジック回路１６のそれぞれと実質的に同一の機能を有してよい。

【0060】

図１０は、比較技術に係る容量性ＤＡＣ３０の回路図である。図１０では、図４に示した上記実施形態に係る容量性ＤＡＣ１２と実質的に同一の機能を有する構成には同一の符号を付し、その説明を適宜省略する。比較技術に係る容量性ＤＡＣ３０は、主として、調整キャパシタＣｓおよびスイッチＳＷｓ３を備えない点で、上記実施形態に係る容量性ＤＡＣ１２と異なる。

【0061】

比較技術に係る容量性ＤＡＣ３０は、入力経路１２０、基準経路１２２、出力経路１２４、複数のキャパシタＣ０～Ｃ３、スイッチＳＷ０～ＳＷ３およびスイッチＳＷｔ１を有する。スイッチＳＷｔ１は、上記実施形態に係るスイッチＳＷｔと異なり、出力経路１２４に比較基準電圧Ｖｒｅｆ２を供給できるが、出力経路１２４にＧＮＤを供給しない。

【0062】

以下、図１１～図１３を参照しながら、比較技術に係る容量性ＤＡＣ３０の動作を説明する。図１１は、アナログ電圧Ｖｉｎをサンプリングするときの容量性ＤＡＣ３０を示す図である。図１２は、逐次比較を開始するときの容量性ＤＡＣ３０を示す図である。図１３は、逐次比較が終わったときの容量性ＤＡＣ３０を示す図である。

【0063】

サンプリング時には、図１１に示すように、スイッチＳＷ０～ＳＷ３は、複数のキャパシタＣ０～Ｃ３のそれぞれの一端を入力経路１２０に接続する。これにより、複数のキャパシタＣ０～Ｃ３のそれぞれの一端にアナログ電圧Ｖｉｎが供給される。スイッチＳＷｔ１はオンであり、複数のキャパシタＣ０～Ｃ３のそれぞれの他端に比較基準電圧Ｖｒｅｆ２が供給される。これにより、複数のキャパシタＣ０～Ｃ３のそれぞれがＶｓ（＝Ｖｉｎ－Ｖｒｅｆ２＝Ｖｉｎ－１／２×Ｖｒｅｆ１）の電圧でチャージされ、アナログ電圧Ｖｉｎがサンプリングされる。

【0064】

次いで、図１２に示すように、スイッチＳＷｔ１がオンからオフになる。スイッチＳＷ０～ＳＷ３は、キャパシタＣ０～Ｃ２のそれぞれの他端をグランド端子に接続し、キャパシタＣ３の他端を基準経路１２２に接続する。容量性ＤＡＣ３０の出力電圧ＤＡＣｏｕｔ１と比較基準電圧Ｖｒｅｆ２とが比較器によって比較され、その結果に応じて最上位ビットが判定される。以降、上記実施形態と同様にして比較器による逐次比較が行われ、アナログの入力信号に応じたデジタルの出力信号が生成される。

【0065】

逐次比較が終わったとき、本例では、図１３に示すように、キャパシタＣ０，Ｃ２のそれぞれの一端が基準経路１２２に接続され、キャパシタＣ１，Ｃ３のそれぞれの一端がグランド端子に接続される。次のサンプリングが行われるとき、スイッチＳＷ０～ＳＷ３は、キャパシタＣ０～Ｃ３のそれぞれの他端を入力経路１２０に接続する。このとき、入力経路１２０にはアナログ電圧Ｖｉｎが入力されるため、キャパシタＣ０，Ｃ２のそれぞれの他端の電圧はＶｒｅｆ１からアナログ電圧Ｖｉｎに変化し、キャパシタＣ１，Ｃ３のそれぞれの他端の電圧はＧＮＤからアナログ電圧Ｖｉｎに変化する。したがって、キャパシタＣ０～Ｃ３のそれぞれの他端における電圧の変化量は、最大でＶｒｅｆ１であり、その変化量に応じたキックバックノイズが発生する。

【0066】

これに対し、上記実施形態に係る容量性ＤＡＣ１２によれば、サンプリング時において、スイッチＳＷ０～ＳＷ３の切り替えによるキャパシタＣ０～Ｃ３のそれぞれの他端における電圧の変化量を１／２×Ｖｒｅｆ１に抑えることができる。その結果、サンプリング時におけるキックバックノイズの発生を抑制できる。

【0067】

（補足）
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。

【0068】

（付記）
本明細書に開示される技術は、一側面において以下のように把握できる。

【0069】

（項目１）
アナログの入力信号に応じたデジタルの出力信号を生成する逐次比較型Ａ／Ｄコンバータであって、
前記アナログの入力信号に応じたアナログ信号をサンプリングし、サンプリング結果とデジタル入力とに応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、
前記アナログの出力信号と比較基準電圧とを比較する比較器と、
前記比較器の比較結果に応じた前記デジタル入力を生成する制御回路と、を備え、
前記容量性Ｄ／Ａコンバータは、前記アナログ信号が入力されるべき入力ノードと、複数のキャパシタと、調整電圧でチャージされる調整キャパシタとを有し、前記入力ノードを介して前記複数のキャパシタに前記アナログ信号を供給することによって前記アナログ信号をサンプリングし、
前記比較器は、前記デジタルの出力信号の最上位ビットから最下位ビットまでのそれぞれのビットについての前記アナログの出力信号と比較基準電圧とを逐次比較し、
前記制御回路は、前記比較器による逐次比較の結果に基づいて、前記デジタルの出力信号を生成し、
前記調整キャパシタは、前記逐次比較のあとの次のサンプリングが行われる前に、前記調整電圧に応じた電圧を前記入力ノードに供給する、
逐次比較型Ａ／Ｄコンバータ。

【0070】

（項目２）
前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれの他端に接続される、前記アナログの出力信号を出力すべき出力ノードをさらに有し、
前記調整キャパシタは、一端が前記入力ノードに接続され、他端に回路基準電圧が供給された前記出力ノードに接続されることによって、前記入力ノードに前記調整電圧に応じた電圧を供給する、
項目１に記載の逐次比較型Ａ／Ｄコンバータ。

【0071】

（項目３）
前記アナログ信号を出力する回路と前記入力ノードとの間に配置されたスイッチとをさらに備え、
前記複数のキャパシタのそれぞれの他端は、前記スイッチがオフであり、前記調整キャパシタの一端が前記入力ノードに接続された状態で、前記入力ノードに接続される、
項目２に記載の逐次比較型Ａ／Ｄコンバータ。

【0072】

（項目４）
前記容量性Ｄ／Ａコンバータは、前記デジタル入力に応じて、前記複数のキャパシタのそれぞれの一端に回路基準電圧またはリファレンス電圧を供給することによって、前記アナログの出力信号を生成し、
前記調整キャパシタは、前記アナログ信号のサンプリング時に、一端に前記リファレンス電圧が供給され、他端に前記比較基準電圧が供給されることによって、前記比較基準電圧および前記リファレンス電圧に応じた前記調整電圧でチャージされる、
項目１に記載の逐次比較型Ａ／Ｄコンバータ。

【0073】

（項目５）
前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれの他端に接続され、前記アナログの出力信号を出力すべき出力ノードをさらに有し、
前記調整キャパシタの他端は、前記アナログ信号のサンプリング時に、前記比較基準電圧が供給された前記出力ノードに接続されることによって、前記調整電圧でチャージされる、
項目４に記載の逐次比較型Ａ／Ｄコンバータ。

【0074】

（項目６）
前記容量性Ｄ／Ａコンバータは、前記デジタル入力に応じて、前記複数のキャパシタのそれぞれの一端に回路基準電圧またはリファレンス電圧を供給することによって、前記アナログの出力信号を生成し、
前記調整電圧は、前記リファレンス電圧の１／２の電圧である、
項目１～５のいずれか一項に記載の逐次比較型Ａ／Ｄコンバータ。

【0075】

（項目７）
前記調整キャパシタの容量は、前記複数のキャパシタの合成容量である、
項目１～６のいずれか一項に記載の逐次比較型Ａ／Ｄコンバータ。

【符号の説明】

【0076】

１ 逐次比較型Ａ／Ｄコンバータ、１０ バッファ回路、１２ 容量性Ｄ／Ａコンバータ、１４ 比較器、１６ ロジック回路、１２０ 入力経路、１２２ 基準経路、１２４ 出力経路、ＳＷ０～ＳＷ３，ＳＷｓ１～ＳＷｓ３，ＳＷｔ スイッチ、Ｃ０～Ｃ３ キャパシタ、Ｃｓ 調整キャパシタ、Ａｉｎ アナログの入力信号、Ｖｉｎ アナログ電圧、ＤＡＣｏｕｔ アナログの出力信号、Ｄｏｕｔ デジタルの出力信号、Ｄｉｎ デジタル入力。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】