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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024142362
(43)【公開日】2024-10-11
(54)【発明の名称】容量素子及び半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20241003BHJP
H01L 21/3205 20060101ALI20241003BHJP
【ＦＩ】
H01L27/04 C
H01L27/04 H
H01L21/88 Q
H01L21/88 S
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023054476
(22)【出願日】2023-03-30
(71)【出願人】
【識別番号】715010864
【氏名又は名称】エイブリック株式会社
(72)【発明者】
【氏名】吉村 充弘
【テーマコード（参考）】
5F033
5F038
【Ｆターム（参考）】
5F033HH08
5F033KK04
5F033KK08
5F033MM17
5F033RR15
5F033VV03
5F033VV10
5F033XX24
5F038AC04
5F038AC05
5F038AC07
5F038AC10
5F038AC15
5F038BH10
5F038BH18
(57)【要約】
【課題】電圧印加による容量値変動を抑制することができる容量素子の提供。
【解決手段】容量素子１００は、Ｐ型半導体基板１１０と、Ｐ型半導体基板１１０の上方に形成されているキャパシタ構造体１５０と、Ｐ型半導体基板１１０及びキャパシタ構造体１５０の間に形成され、Ｐ型半導体基板１１０と電気的に接続されている遮蔽層１３０と、を有する。キャパシタ構造体１５０における１対の電極１５０ａ、１５０ｂがそれぞれ第１の電位Ｖ１及び第２の電位Ｖ２であり、Ｐ型半導体基板１１０及び遮蔽層１３０が第３の電位Ｖ３であることが好ましい。
【選択図】図１
【解決手段】容量素子１００は、Ｐ型半導体基板１１０と、Ｐ型半導体基板１１０の上方に形成されているキャパシタ構造体１５０と、Ｐ型半導体基板１１０及びキャパシタ構造体１５０の間に形成され、Ｐ型半導体基板１１０と電気的に接続されている遮蔽層１３０と、を有する。キャパシタ構造体１５０における１対の電極１５０ａ、１５０ｂがそれぞれ第１の電位Ｖ１及び第２の電位Ｖ２であり、Ｐ型半導体基板１１０及び遮蔽層１３０が第３の電位Ｖ３であることが好ましい。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の上方に形成されているキャパシタ構造体と、
前記半導体基板及び前記キャパシタ構造体の間に形成され、前記半導体基板と電気的に接続されている遮蔽層と、
を有することを特徴とする容量素子。
前記半導体基板の上方に形成されているキャパシタ構造体と、
前記半導体基板及び前記キャパシタ構造体の間に形成され、前記半導体基板と電気的に接続されている遮蔽層と、
を有することを特徴とする容量素子。
【請求項2】
前記キャパシタ構造体における１対の電極がそれぞれ第１の電位及び第２の電位であり、
前記半導体基板及び前記遮蔽層が第３の電位である、請求項１に記載の容量素子。
前記半導体基板及び前記遮蔽層が第３の電位である、請求項１に記載の容量素子。
【請求項3】
前記キャパシタ構造体が面内方向の電界で静電結合して主容量を発生させる、請求項１に記載の容量素子。
【請求項4】
前記遮蔽層は、平面視において、前記キャパシタ構造体の周囲を囲むように前記キャパシタ構造体と重なり合って形成されている、請求項１に記載の容量素子。
【請求項5】
前記半導体基板の上に熱酸化膜が形成され、
前記遮蔽層が前記熱酸化膜の上に形成されている導電性ポリシリコン層である、請求項１に記載の容量素子。
前記遮蔽層が前記熱酸化膜の上に形成されている導電性ポリシリコン層である、請求項１に記載の容量素子。
【請求項6】
前記半導体基板の表面において、前記遮蔽層の下方にウェル領域が形成されている、請求項１に記載の容量素子。
【請求項7】
前記ウェル領域は、平面視において、前記遮蔽層の周囲を囲むように前記遮蔽層と重なり合って形成されている、請求項６に記載の容量素子。
【請求項8】
前記半導体基板の導電型がＰ型であり、前記導電性ポリシリコン層及び前記ウェル領域の導電型がいずれもＮ型である、請求項６に記載の容量素子。
【請求項9】
前記キャパシタ構造体における１対の電極がそれぞれ第１の電位及び第２の電位であり、
前記ウェル領域及び前記遮蔽層が第３の電位であって、
前記第３の電位の範囲が前記第１の電位と前記第２の電位との間である、請求項８に記載の容量素子。
前記ウェル領域及び前記遮蔽層が第３の電位であって、
前記第３の電位の範囲が前記第１の電位と前記第２の電位との間である、請求項８に記載の容量素子。
【請求項10】
請求項１から９のいずれかの容量素子を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、容量素子及び半導体装置に関する。
【背景技術】
【0002】
半導体集積回路で用いられる容量素子としては、例えば、平板状の電極対による構造のＭＩＭ（Metal-Insulator-Metal）容量、櫛形構造の電極による配線間容量を利用したＭＯＭ（Metal-Oxide-Metal）容量などが挙げられる。ＭＯＭ容量は、ＭＩＭ容量と比較すると、微小な容量値を実現でき、プロセスの微細化に伴い容量密度を高めることができるなどの利点がある。
【0003】
ＭＯＭ容量は、ＢＥＯＬ（Back End Of Line）工程で複数の配線層に形成される櫛形構造のキャパシタ構造体である場合が多い。このようなキャパシタ構造体においては、不要な寄生容量を発生させないように、シールド電極を周囲に設けてキャパシタ構造体の電極間の電界を遮蔽して意図しない静電結合を抑制する技術が提案されている(例えば、特許文献１参照)。また、面内方向の電界で静電結合する櫛形構造の電極対を、平面視において同心円状に配置した閉ループ形状とすることにより、側面のシールド電極を不要にすることができる技術が提案されている(例えば、特許文献２参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００５－１９７３９６号公報
【特許文献2】特開２０１７－７６８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の一つの側面では、電圧印加による容量値変動を抑制することができる容量素子を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一実施形態における容量素子は、
半導体基板と、
前記半導体基板の上方に形成されているキャパシタ構造体と、
前記半導体基板及び前記キャパシタ構造体の間に形成され、前記半導体基板と電気的に接続されている遮蔽層と、
を有する。
半導体基板と、
前記半導体基板の上方に形成されているキャパシタ構造体と、
前記半導体基板及び前記キャパシタ構造体の間に形成され、前記半導体基板と電気的に接続されている遮蔽層と、
を有する。
【発明の効果】
【0007】
本発明の一つの側面によれば、電圧印加による容量値変動を抑制することができる容量素子を提供することを目的とする。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
本発明は、以下の知見に基づくものである。
ＭＯＭ容量などのキャパシタ構造体は、半導体基板上に積層される堆積膜により形成される。図７Ａに示すように、このようなキャパシタ構造体１５０は、寄生容量の低減のため、Ｐ型半導体基板１１０の上に形成された膜厚が厚い素子分離絶縁層１２０の上に形成される場合がある。この場合、寄生容量を低減できるが、堆積膜の界面の原子同士の結合が完全ではないため欠陥が存在し、Ｐ型半導体基板１１０と素子分離絶縁層１２０の界面付近には欠陥による固定電荷や電気的な準位が発生する。この界面付近の固定電荷は正電荷であることが多く、キャパシタ構造体１５０に電位Ｖ１、Ｖ２が印加され、キャパシタ構造体１５０からの電界が印加されると、その正電荷によってＰ型半導体基板１１０の表面に空乏層１１０ａを発生させる。また、Ｐ型半導体基板１１０内の欠陥による準位には電子の出入りが発生し、Ｐ型半導体基板１１０の表面の空乏化を不安定にさせる。
なお、素子分離絶縁層をＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜とし、熱酸化法を用いて半導体基板上に緻密な酸化膜を形成したとしても、素子分離するために数１００ｎｍ以上の厚さが必要であることから、その界面は多くの酸素誘起欠陥を有する。
ＭＯＭ容量などのキャパシタ構造体は、半導体基板上に積層される堆積膜により形成される。図７Ａに示すように、このようなキャパシタ構造体１５０は、寄生容量の低減のため、Ｐ型半導体基板１１０の上に形成された膜厚が厚い素子分離絶縁層１２０の上に形成される場合がある。この場合、寄生容量を低減できるが、堆積膜の界面の原子同士の結合が完全ではないため欠陥が存在し、Ｐ型半導体基板１１０と素子分離絶縁層１２０の界面付近には欠陥による固定電荷や電気的な準位が発生する。この界面付近の固定電荷は正電荷であることが多く、キャパシタ構造体１５０に電位Ｖ１、Ｖ２が印加され、キャパシタ構造体１５０からの電界が印加されると、その正電荷によってＰ型半導体基板１１０の表面に空乏層１１０ａを発生させる。また、Ｐ型半導体基板１１０内の欠陥による準位には電子の出入りが発生し、Ｐ型半導体基板１１０の表面の空乏化を不安定にさせる。
なお、素子分離絶縁層をＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜とし、熱酸化法を用いて半導体基板上に緻密な酸化膜を形成したとしても、素子分離するために数１００ｎｍ以上の厚さが必要であることから、その界面は多くの酸素誘起欠陥を有する。
【0010】
素子分離絶縁層１２０上に形成されるキャパシタ構造体１５０は、図７Ｂに示すように、素子分離絶縁層１２０及びＰ型半導体基板１１０中の空乏層１１０ａがＭＯＭ容量の主容量Ｃｍに対する寄生容量Ｃｐに作用し、所望の値よりも大きい容量値となる。この寄生容量Ｃｐのうち、素子分離絶縁層１２０に基づく寄生容量Ｃｐ１は電気的あるいは過渡的に変動しないが、Ｐ型半導体基板１１０に形成された空乏層１１０ａに基づく寄生容量Ｃｐ２は前述のとおり外部からの電界で変動する。つまり、次式、ＭＯＭ容量＝Ｃｍ＋Ｃｐ１＋Ｃｐ２、のうち寄生容量Ｃｐ２がキャパシタ構造体１５０を含む外部からの電界により変動する。
【0011】
具体的には、図７Ｃに示すように、ＧＮＤ電位であるＰ型半導体基板１１０に対し、キャパシタ構造体１５０を形成する一方の電極にプラス電位が与えられると、空乏層１１０ａは、Ｐ型半導体基板１１０の下方に拡大し、Ｐ型半導体基板１１０の表面に電子が引き寄せられて捕獲されると収縮する。
【0012】
発明者は、ＭＯＭ容量の容量値の時間変動を観察したところ、図７Ｄに示すように、電圧印加開始から少しずつ小さくなり数秒以内に安定することを見出した。このような挙動は以下のように説明できる。
すなわち、キャパシタ構造体にプラス電位が印加される場合と界面に電子が捕獲される場合の２つの現象のうち、半導体基板側に近い準位の影響が大きいので、準位に電子が捕獲されるに伴い固定電荷のプラス電荷を相殺して空乏層が縮まり、その容量値は小さくなる。電位印加による空乏層の拡大に対し、このような電子捕獲は比較的ゆっくり生じる。そのため、容量値を観測すると時間的にその値が小さくなっていく方向に変化し、電子捕獲が終了するとともに安定化する。
すなわち、キャパシタ構造体にプラス電位が印加される場合と界面に電子が捕獲される場合の２つの現象のうち、半導体基板側に近い準位の影響が大きいので、準位に電子が捕獲されるに伴い固定電荷のプラス電荷を相殺して空乏層が縮まり、その容量値は小さくなる。電位印加による空乏層の拡大に対し、このような電子捕獲は比較的ゆっくり生じる。そのため、容量値を観測すると時間的にその値が小さくなっていく方向に変化し、電子捕獲が終了するとともに安定化する。
【0013】
しかしながら、特許文献１及び２には、電位を印加した際のキャパシタ構造体からの電界で半導体基板の空乏層が伸縮し、これによる寄生容量の変動を抑制することについては記載も示唆もなく、特許文献１及び２に記載の発明ではこの容量値変動を抑制できない。
【0014】
そこで、本発明の一実施形態では、図１に示すように、キャパシタ構造体１５０とＰ型半導体基板１１０の間に、Ｐ型半導体基板１１０と同電位の遮蔽層１３０を配置するようにした。この遮蔽層１３０により、キャパシタ構造体１５０への電圧印加により発生する電界の影響をＰ型半導体基板１１０が受けにくくなり、Ｐ型半導体基板１１０に形成される空乏層の伸縮による寄生容量の変動が低減され、容量値変動を抑制することができる。
【0015】
以下、図面を参照しながら本発明を実施するための一形態について詳細に説明する。
なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
また、図面に示すＸ軸、Ｙ軸及びＺ軸は互いに直交するものとする。Ｘ軸方向を「幅方向」、Ｙ軸方向を「奥行き方向」、Ｚ軸方向を「高さ方向」又は「厚さ方向」と称する場合がある。各膜の＋Ｚ方向側の面を「表面」又は「上面」、－Ｚ方向側の面を「裏面」又は「下面」と称する場合がある。
さらに、図面は模式的なものであり、幅、奥行き及び厚さの比率などは示したとおりではない。複数の膜若しくは層、又はこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。
なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
また、図面に示すＸ軸、Ｙ軸及びＺ軸は互いに直交するものとする。Ｘ軸方向を「幅方向」、Ｙ軸方向を「奥行き方向」、Ｚ軸方向を「高さ方向」又は「厚さ方向」と称する場合がある。各膜の＋Ｚ方向側の面を「表面」又は「上面」、－Ｚ方向側の面を「裏面」又は「下面」と称する場合がある。
さらに、図面は模式的なものであり、幅、奥行き及び厚さの比率などは示したとおりではない。複数の膜若しくは層、又はこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。
【0016】
（第１の実施形態）
［容量素子］
図１は、第１の実施形態における容量素子を示す概略断面図である。
図１に示すように、容量素子１００は、Ｐ型半導体基板１１０と、素子分離絶縁層１２０と、遮蔽層１３０と、層間絶縁膜１４０と、キャパシタ構造体１５０と、導通部１６０とを有する。この容量素子１００は、ＳＴＩ（Shallow Trench Isolation）による素子分離絶縁層１２０の上に形成されている。
［容量素子］
図１は、第１の実施形態における容量素子を示す概略断面図である。
図１に示すように、容量素子１００は、Ｐ型半導体基板１１０と、素子分離絶縁層１２０と、遮蔽層１３０と、層間絶縁膜１４０と、キャパシタ構造体１５０と、導通部１６０とを有する。この容量素子１００は、ＳＴＩ（Shallow Trench Isolation）による素子分離絶縁層１２０の上に形成されている。
【0017】
Ｐ型半導体基板１１０は、ウエハ状のＰ型シリコン半導体基板である。このＰ型半導体基板１１０は、端子Ｔ３から第３の電位Ｖ３を与えられる。
【0018】
素子分離絶縁層１２０は、ＳＴＩによりシリコン酸化膜を堆積させた層である。
【0019】
遮蔽層１３０は、Ｐ型半導体基板１１０とキャパシタ構造体１５０との間に形成されている。すなわち、遮蔽層１３０は、金属配線層Ｍ１に形成されている。この金属配線層Ｍ１及び後述するキャパシタ構造体１５０を形成する金属配線層Ｍ２、Ｍ３は、アルミニウム合金で形成されている。また、遮蔽層１３０の電位は、導通部１６０を通じてＰ型半導体基板１１０と同電位である。
【0020】
層間絶縁膜１４０は、燐及びホウ素を添加したシリコン酸化膜（以下、「ＢＰＳＧ（Boro-Phospho Silicate Glass）膜」と称する）である。層間絶縁膜１４０は、遮蔽層１３０、キャパシタ構造体１５０及び導通部１６０を覆うように、Ｐ型半導体基板１１０の上面全域に複数回にわたり形成されている。
【0021】
キャパシタ構造体１５０は、遮蔽層１３０の上方に形成されており、１対の電極１５０ａ、１５０ｂを備えている。
１対の電極１５０ａ、１５０ｂは、図２に示すように、櫛形電極対（interdigitated electrode pair）となっており、同形状の電極が金属配線層Ｍ２、Ｍ３に重なり合うように形成されている。複数のビアプラグ１５０ｃは、金属配線層Ｍ２、Ｍ３間を電気的にそれぞれ接続されている。したがって、１対の電極１５０ａ、１５０ｂは、図示しない配線層などを介して端子Ｔ１、Ｔ２から第１の電位Ｖ１及び第２の電位Ｖ２をそれぞれ与えられると、その電位差による面内方向（Ｘ軸方向）の電界で静電結合して主容量を発生させる。
１対の電極１５０ａ、１５０ｂは、図２に示すように、櫛形電極対（interdigitated electrode pair）となっており、同形状の電極が金属配線層Ｍ２、Ｍ３に重なり合うように形成されている。複数のビアプラグ１５０ｃは、金属配線層Ｍ２、Ｍ３間を電気的にそれぞれ接続されている。したがって、１対の電極１５０ａ、１５０ｂは、図示しない配線層などを介して端子Ｔ１、Ｔ２から第１の電位Ｖ１及び第２の電位Ｖ２をそれぞれ与えられると、その電位差による面内方向（Ｘ軸方向）の電界で静電結合して主容量を発生させる。
【0022】
１対の電極１５０ａ、１５０ｂとＰ型半導体基板１１０との寄生容量は、遮蔽層１３０が存在しなければ、１対の電極１５０ａ、１５０ｂの第１の電位Ｖ１及び第２の電位Ｖ２と、Ｐ型半導体基板１１０の第３の電位Ｖ３とのそれぞれの電位差による法線方向（Ｚ軸方向）の電界で静電結合して発生する。本実施形態では、キャパシタ構造体１５０とＰ型半導体基板１１０との間にＰ型半導体基板１１０と同電位の遮蔽層１３０が配置されていることにより、Ｐ型半導体基板１１０への電界を遮蔽することができる。これにより、Ｐ型半導体基板１１０に形成される空乏層の伸縮による寄生容量の変動が低減され、容量値変動を抑制することができる。
【0023】
また、遮蔽層１３０は、平面視において、キャパシタ構造体１５０の周囲を囲むようにキャパシタ構造体１５０と重なり合って形成されている。このため、Ｐ型半導体基板１１０にキャパシタ構造体１５０からの電界が回り込みにくくなり、Ｐ型半導体基板１１０に形成される空乏層の伸縮による寄生容量の変動が低減され、容量値変動を抑制することができる。
【0024】
なお、第１の電位Ｖ１～第３の電位Ｖ３としては、例えば、第１の電位Ｖ１が＋５Ｖ、第２の電位Ｖ２が＋８０Ｖ、第３の電位Ｖ３が０Ｖのようにすることが挙げられる。
【0025】
導通部１６０は、配線１６０ａ、ビアプラグ１６０ｂ及びコンタクトプラグ１６０ｃを通じ、Ｐ型半導体基板１１０及び遮蔽層１３０を電気的に接続できるように形成されている。
配線１６０ａは、金属配線層Ｍ２にアルミニウム合金で形成されている。
ビアプラグ１６０ｂは、層間絶縁膜１４０にビアホールを開口して形成されている。
コンタクトプラグ１６０ｃは、素子分離絶縁層１２０及び層間絶縁膜１４０にコンタクトホールを開口して形成されている。
配線１６０ａは、金属配線層Ｍ２にアルミニウム合金で形成されている。
ビアプラグ１６０ｂは、層間絶縁膜１４０にビアホールを開口して形成されている。
コンタクトプラグ１６０ｃは、素子分離絶縁層１２０及び層間絶縁膜１４０にコンタクトホールを開口して形成されている。
【0026】
［半導体装置］
半導体装置１０としては、容量素子１００が含まれていれば目的に応じて適宜選択することができるが、複数配置された容量素子１００の出力の差分や比を利用した回路を有することが好ましい。
具体的な半導体装置１０の好ましい例としては、容量素子１００を複数用いたスイッチドキャパシタ積分回路を有するＡ／Ｄ（Analog/Digital）コンバータなどが挙げられる。半導体装置１０がＡ／Ｄコンバータであり上記のスイッチドキャパシタ積分回路を有する場合には、容量素子１００に電圧を印加した直後の容量値が変化しにくいためゲインが安定し、正確にＡ／Ｄ変換することができる。特に、容量素子１００に印加される電圧が高いほど、この効果が大きくなる。
半導体装置１０としては、容量素子１００が含まれていれば目的に応じて適宜選択することができるが、複数配置された容量素子１００の出力の差分や比を利用した回路を有することが好ましい。
具体的な半導体装置１０の好ましい例としては、容量素子１００を複数用いたスイッチドキャパシタ積分回路を有するＡ／Ｄ（Analog/Digital）コンバータなどが挙げられる。半導体装置１０がＡ／Ｄコンバータであり上記のスイッチドキャパシタ積分回路を有する場合には、容量素子１００に電圧を印加した直後の容量値が変化しにくいためゲインが安定し、正確にＡ／Ｄ変換することができる。特に、容量素子１００に印加される電圧が高いほど、この効果が大きくなる。
【0027】
このように、第１の実施形態では、キャパシタ構造体１５０とＰ型半導体基板１１０の間に、Ｐ型半導体基板１１０と同電位の遮蔽層１３０を配置するようにした。この遮蔽層１３０により、キャパシタ構造体１５０への電圧印加により発生する電界の影響をＰ型半導体基板１１０が受けにくくなり、Ｐ型半導体基板１１０に形成される空乏層の伸縮による寄生容量の変動が低減され、容量値変動を抑制することができる。
【0028】
（第２の実施形態）
図３は、第２の実施形態における容量素子を示す概略断面図である。
図３に示すように、第２の実施形態は、第１の実施形態において、素子分離絶縁層１２０を熱酸化膜１７０とし、遮蔽層１３０を導電性ポリシリコン層１８０とした以外は、第１の実施形態と同様である。
図３は、第２の実施形態における容量素子を示す概略断面図である。
図３に示すように、第２の実施形態は、第１の実施形態において、素子分離絶縁層１２０を熱酸化膜１７０とし、遮蔽層１３０を導電性ポリシリコン層１８０とした以外は、第１の実施形態と同様である。
【0029】
熱酸化膜１７０は、Ｐ型半導体基板１１０の表面を熱酸化処理することにより形成された酸化膜であり、いわゆるゲート絶縁膜である。熱酸化膜１７０は、第１の実施形態においてＰ型半導体基板１１０に堆積させる素子分離絶縁層１２０よりも、Ｐ型半導体基板１１０との界面が安定しており、界面準位が生じにくい。
【0030】
導電性ポリシリコン層１８０は、いわゆるゲート電極であり、熱酸化膜１７０の上に形成されたポリシリコン層にＰ型の不純物又はＮ型の不純物が高濃度になるように注入されている。
【0031】
このように、第２の実施形態は、第１の実施形態の素子分離絶縁層１２０を熱酸化膜１７０としてＰ型半導体基板１１０に界面準位を生じにくくすることにより、空乏層の発生が抑えられるため、寄生容量の変動が低減されて容量値変動を抑制することができる。
【0032】
（第３の実施形態）
図４は、第３の実施形態における容量素子を示す概略断面図である。
図４に示すように、第３の実施形態は、第１の実施形態において、Ｐ型半導体基板１１０の表面にＮ型ウェル領域１９０が形成され、このＮ型ウェル領域１９０に第３の電位Ｖ３が与えられている以外は、第１の実施形態と同様である。
図４は、第３の実施形態における容量素子を示す概略断面図である。
図４に示すように、第３の実施形態は、第１の実施形態において、Ｐ型半導体基板１１０の表面にＮ型ウェル領域１９０が形成され、このＮ型ウェル領域１９０に第３の電位Ｖ３が与えられている以外は、第１の実施形態と同様である。
【0033】
Ｎ型ウェル領域１９０は、Ｐ型半導体基板１１０の表面にＮ型の不純物を注入して形成されている。第３の電位Ｖ３は、Ｐ型半導体基板１１０ではなくＮ型ウェル領域１９０に与えられている。
【0034】
また、第１の電位Ｖ１と第３の電位Ｖ３との電位差、及び、第２の電位Ｖ２と第３の電位Ｖ３との電位差による法線方向の電界をそれぞれ弱めて静電結合させないようにするために、第３の電位Ｖ３の範囲は第１の電位Ｖ１と第２の電位Ｖ２との間にすることが好ましい。また、この範囲において、第３の電位Ｖ３は、第１の電位Ｖ１と第２の電位Ｖ２との中間の電位にすることがより好ましい。
【0035】
さらに、Ｎ型ウェル領域１９０は、平面視において、遮蔽層１３０の周囲を囲むように遮蔽層１３０と重なり合って形成されている。
これにより、Ｐ型半導体基板１１０にキャパシタ構造体１５０からの電界が回り込みにくくなり、Ｐ型半導体基板１１０に形成される空乏層の伸縮による寄生容量の変動が低減され、容量値変動を抑制することができる。
これにより、Ｐ型半導体基板１１０にキャパシタ構造体１５０からの電界が回り込みにくくなり、Ｐ型半導体基板１１０に形成される空乏層の伸縮による寄生容量の変動が低減され、容量値変動を抑制することができる。
【0036】
このように、第３の実施形態は、Ｐ型半導体基板１１０の表面にＮ型ウェル領域１９０が形成されていることにより、空乏層の発生が抑えられるため、寄生容量の変動が低減されて容量値変動を抑制することができる。
【0037】
（第４の実施形態）
図５は、第４の実施形態における容量素子を示す概略断面図である。
図５に示すように、第４の実施形態は、第２の実施形態と第３の実施形態とを合わせた態様である。すなわち、第４の実施形態は、第２の実施形態において、Ｐ型半導体基板１１０の表面にＮ型ウェル領域１９０が形成され、このＮ型ウェル領域１９０に第３の電位Ｖ３が与えられている以外は、第２の実施形態と同様である。
図５は、第４の実施形態における容量素子を示す概略断面図である。
図５に示すように、第４の実施形態は、第２の実施形態と第３の実施形態とを合わせた態様である。すなわち、第４の実施形態は、第２の実施形態において、Ｐ型半導体基板１１０の表面にＮ型ウェル領域１９０が形成され、このＮ型ウェル領域１９０に第３の電位Ｖ３が与えられている以外は、第２の実施形態と同様である。
【0038】
第４の実施形態は、第２の実施形態と第３の実施形態とを合わせた効果を得ることができる。また、第４の実施形態では、導電性ポリシリコン層１８０の導電型がＮ型であることが好ましい。導電性ポリシリコン層１８０の導電型がＮ型であると、導電性ポリシリコン層１８０を形成する際に、ポリシリコン層にＮ型の不純物を高濃度になるように注入しても、その下層に存在する同じ導電型のＮ型ウェル領域１９０に影響を及ぼしにくくなるためである。
【0039】
このように、第４の実施形態は、第２の実施形態と第３の実施形態とを合わせた効果、即ち空乏層の発生が抑えられるため、寄生容量の変動が低減されて容量値変動を抑制することができる。
【0040】
（キャパシタ構造体の変形例）
図６は、各実施形態におけるキャパシタ構造体の変形例を示す概略斜視図である。
図６に示すように、キャパシタ構造体２００は、金属配線層Ｍ２、Ｍ３にかけてラインビアを設けるなどにより平板状の電極２００ａ、２００ｂを形成して並べ、ビアプラグ２００ｃで接続する構造としてもよい。これにより、キャパシタ構造体２００は、キャパシタ構造体１５０よりも主容量を得やすくなる。
図６は、各実施形態におけるキャパシタ構造体の変形例を示す概略斜視図である。
図６に示すように、キャパシタ構造体２００は、金属配線層Ｍ２、Ｍ３にかけてラインビアを設けるなどにより平板状の電極２００ａ、２００ｂを形成して並べ、ビアプラグ２００ｃで接続する構造としてもよい。これにより、キャパシタ構造体２００は、キャパシタ構造体１５０よりも主容量を得やすくなる。
【0041】
以上説明したように、本発明の一実施形態における容量素子は、半導体基板と、半導体基板の上方に形成されているキャパシタ構造体と、半導体基板及びキャパシタ構造体の間に形成され、半導体基板と電気的に接続されている遮蔽層と、を有する。
これにより、この容量素子は、電圧印加による容量値変動を抑制することができる。
これにより、この容量素子は、電圧印加による容量値変動を抑制することができる。
【符号の説明】
【0042】
１０ 半導体装置
１００ 容量素子
１１０ Ｐ型半導体基板
１２０ 素子分離絶縁層
１３０ 遮蔽層
１４０ 層間絶縁膜
１５０、２００ キャパシタ構造体
１５０ａ、１５０ｂ、２００ａ、２００ｂ 電極
１５０ｃ、１６０ｂ、２００ｃ ビアプラグ
１６０ 導通部
１６０ａ 配線
１６０ｃ コンタクトプラグ
１７０ 熱酸化膜
１８０ Ｎ型ポリシリコン層（導電性ポリシリコン層）
１９０ Ｎ型ウェル領域
Ｍ１、Ｍ２、Ｍ３、Ｍ４ 金属配線層
Ｔ１、Ｔ２、Ｔ３ 端子
Ｖ１ 電位（第１の電位）
Ｖ２ 電位（第２の電位）
Ｖ３ 電位（第３の電位）
１００ 容量素子
１１０ Ｐ型半導体基板
１２０ 素子分離絶縁層
１３０ 遮蔽層
１４０ 層間絶縁膜
１５０、２００ キャパシタ構造体
１５０ａ、１５０ｂ、２００ａ、２００ｂ 電極
１５０ｃ、１６０ｂ、２００ｃ ビアプラグ
１６０ 導通部
１６０ａ 配線
１６０ｃ コンタクトプラグ
１７０ 熱酸化膜
１８０ Ｎ型ポリシリコン層（導電性ポリシリコン層）
１９０ Ｎ型ウェル領域
Ｍ１、Ｍ２、Ｍ３、Ｍ４ 金属配線層
Ｔ１、Ｔ２、Ｔ３ 端子
Ｖ１ 電位（第１の電位）
Ｖ２ 電位（第２の電位）
Ｖ３ 電位（第３の電位）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】