特開 2024-142382 充放電制御装置及びこれを備えたバッテリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024142382

(43)【公開日】2024-10-11

(54)【発明の名称】充放電制御装置及びこれを備えたバッテリ装置

(51)【国際特許分類】

   H02J 7/02 20160101AFI20241003BHJP

   H02J 7/00 20060101ALI20241003BHJP

【ＦＩ】

H02J7/02 H

H02J7/00 Q

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023054504

(22)【出願日】2023-03-30

(71)【出願人】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】福地 晋也

(72)【発明者】

【氏名】齋藤 啓

(72)【発明者】

【氏名】村川 惠一

【テーマコード（参考）】

5G503

【Ｆターム（参考）】

5G503BA03

5G503BB01

5G503CA11

5G503EA09

5G503GA01

(57)【要約】

【課題】回路規模が小さいセル数判定装置、充放電制御装置、及びバッテリ装置を提供すること。
【解決手段】直列に接続された複数のセルを搭載したバッテリパックにおける増減可能な複数のセルに対応して設けられた複数の差動増幅器と、複数の差動増幅器に対応して設けられた複数の出力回路を備え、差動増幅器の入力差動対は異極ゲートＮＭＯＳトランジスタとＮＭＯＳトランジスタで構成したことを特徴とする。
【選択図】図１

【特許請求の範囲】

【請求項1】

直列に接続された複数のセルを搭載したバッテリパックのセル数を判定するセル数判定回路であって、
前記バッテリパックにおける増減可能な複数のセルに対応して設けられた複数の差動増幅器と、
前記複数の差動増幅器に対応して設けられた複数の出力回路と、
を備え、
前記差動増幅器の入力差動対は、異極ゲートＮＭＯＳトランジスタとＮＭＯＳトランジスタで構成した
ことを特徴とするセル数判定回路。

【請求項2】

前記差動増幅器の入力差動対は、前記異極ゲートＮＭＯＳトランジスタが前記バッテリパックの最高電位端子と接続され、前記ＮＭＯＳトランジスタが前記増減可能なセルが接続される端子と接続された
ことを特徴とする請求項１に記載のセル数判定回路。

【請求項3】

前記複数の差動増幅器は、前記異極ゲートＮＭＯＳトランジスタ側のＭＯＳトランジスタと定電流源が共通に構成された
ことを特徴とする請求項２に記載のセル数判定回路。

【請求項4】

前記バッテリパックの複数の端子が接続される複数の入力端子と、
前記複数の入力端子のうち増減可能な複数のセルに対応した端子と前記バッテリパックの最高電位端子の電圧に基づいて前記バッテリパックのセル数を判定する請求項１から３のいずれかに記載のセル数判定回路と、
前記複数の入力端子の電圧及び前記セル数判定回路の出力信号に基づいて前記バッテリパックの充放電を制御する
ことを特徴とする充放電制御回路。

【請求項5】

直列に接続された複数のセルを搭載したバッテリパックと、
請求項４に記載の充放電制御回路と、
外部端子の間に前記バッテリパックと直列に接続された充放電制御ＦＥＴと
を備えたことを特徴とするバッテリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、セル数判定回路を備えた充放電制御装置及びバッテリ装置に関する。

【背景技術】

【0002】

１つのバッテリを構成する直列に接続された複数のセルの中からｉ番目のセルを選択して、そのセルが一つ上位にある（ｉ－１）番目のセルと接続されている端子と接地電位の間の電圧値を測定する電圧測定部と、ｉ番目のセルの一つ下位にある（ｉ＋１）番目のセルの電圧値とｉ番目のセルの電圧値とを比較してｉ番目のセルの有無を判定する電圧比較部と、この電圧比較部の比較結果に基づきバッテリにおけるセルの装着数を判定するセル数判定部と、を備えるセル数判定装置が開示されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０-２３３３５９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来のセル数判定装置は、電圧測定部や電圧比較部の回路規模が大きいという課題がある。

【0005】

本発明は上記課題に顧みてなされたもので、回路規模が小さいセル数判定装置、充放電制御装置、及びバッテリ装置を提供すること目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するために、本発明のセル数判定回路は、直列に接続された複数のセルを搭載したバッテリパックのセル数を判定するセル数判定回路であって、前記バッテリパックにおける増減可能な複数のセルに対応して設けられた複数の差動増幅器と、前記複数の差動増幅器に対応して設けられた複数の出力回路と、を備え、前記差動増幅器の入力差動対は、異極ゲートＮＭＯＳトランジスタとＮＭＯＳトランジスタで構成したことを特徴とする。
また、上記セル数判定回路を備えた充放電制御装置、及びバッテリ装置。

【発明の効果】

【0007】

本発明の充放電制御装置によれば、セル検出回路の差動増幅器の入力差動対を異極ゲートＮＭＯＳトランジスタとＮＭＯＳトランジスタで構成したため、回路規模が小さいセル数判定装置、充放電制御装置、及びバッテリ装置を提供することが出来る。

【図面の簡単な説明】

【0008】

【図1】本実施形態のセル数判定回路を備えた充放電制御装置及びバッテリ装置を示すブロック図である。

【図2】本実施形態のバッテリ装置のセル数を削減したバッテリが接続された例を示すブロック図である。

【図3】本実施形態の充放電制御装置の他の例を示すブロック図である。

【発明を実施するための形態】

【0009】

図１は、本実施形態のセル数判定回路を備えた充放電制御装置及びバッテリ装置を示すブロック図である。

【0010】

バッテリ装置１は、充放電制御装置３と、６直セルのバッテリパック２と、放電制御ＦＥＴ４と、充電制御ＦＥＴ５と、外部端子Ｐ＋及び外部端子Ｐ－を備えている。バッテリパック２は、直列に接続されたセル２１～２６を備えている。

【0011】

充放電制御装置３は、充放電制御回路３０と、ＰＭＯＳトランジスタＰＭ１～ＰＭ６と、異極ゲートＮＭＯＳトランジスタＮＭ１及びＮＭ３と、ＮＭＯＳトランジスタＮＭ２及びＮＭ４と、定電流源Ｉ１～Ｉ４と、電源端子ＶＤＤ、接地端子ＶＳＳ、入力端子ＶＣ１～ＶＣ６、出力端子ＣＯ及びＤＯを備えている。ＰＭＯＳトランジスタＰＭ１～ＰＭ６と異極ゲートＮＭＯＳトランジスタＮＭ１及びＮＭ３とＮＭＯＳトランジスタＮＭ２及びＮＭ４と定電流源Ｉ１～Ｉ４は、セル数判定回路を構成している。

【0012】

バッテリパック２と放電制御ＦＥＴ４及び充電制御ＦＥＴ５は、外部端子Ｐ＋と外部端子Ｐ－の間に直列に接続されている。バッテリパック２のセル２１～２６は、充放電制御装置３の電源端子ＶＤＤ、入力端子ＶＣ１～ＶＣ６、接地端子ＶＳＳに夫々接続されている。放電制御ＦＥＴ４のゲートは、充放電制御装置３の出力端子ＤＯに接続されている。充電制御ＦＥＴ５のゲートは、充放電制御装置３の出力端子ＣＯに接続されている。

【0013】

セル数判定回路は、セル２２の有無、即ち４直セルか否かを検出する第一のセル検出回路と、セル２１の有無、即ち５直セルか否かを検出する第二のセル検出回路で構成されている。

【0014】

第一のセル検出回路は、ＰＭＯＳトランジスタＰＭ１、ＰＭ２及びＰＭ３と、異極ゲートＮＭＯＳトランジスタＮＭ１と、ＮＭＯＳトランジスタＮＭ２と、定電流源Ｉ１及びＩ３を備えている。
ＰＭＯＳトランジスタＰＭ１及びＰＭ２と異極ゲートＮＭＯＳトランジスタＮＭ１とＮＭＯＳトランジスタＮＭ２と定電流源Ｉ１は差動増幅器を構成する。ＰＭＯＳトランジスタＰＭ３及び定電流源Ｉ３は出力回路を構成する。

【0015】

異極ゲートＮＭＯＳトランジスタＮＭ１のゲートは、入力端子ＶＣ１が接続され、電圧ＶＤＤが入力されている。ＮＭＯＳトランジスタＮＭ２のゲートは、入力端子ＶＣ５が接続され、入力端子ＶＣ５の電圧ＶＣ５が入力されている。

【0016】

差動増幅器の入力差動対は、異極ゲートＮＭＯＳトランジスタＮＭ１とＮＭＯＳトランジスタＮＭ２で構成する。異極ゲートＮＭＯＳトランジスタＮＭ１の閾値Ｖｔｈは１．７Ｖであり、ＮＭＯＳトランジスタＮＭ２の閾値Ｖｔｈは０．７Ｖである。これらのトランジスタは、ゲートの極性が異なるだけでその他の構成は同じであるため、温度特性やオフセットは等しく、閾値Ｖｔｈのバラツキの傾向も等しい。従って、これらのトランジスタの閾値Ｖｔｈの差は、精度よく１．０Ｖに設定することが出来る。即ち、差動増幅器は、入力差動対にオフセットを設けたりすることなく、入力電圧の１．０Ｖ以内の差を検出することが出来る。

【0017】

第二のセル検出回路は、ＰＭＯＳトランジスタＰＭ４、ＰＭ５及びＰＭ６と、異極ゲートＮＭＯＳトランジスタＮＭ３と、ＮＭＯＳトランジスタＮＭ４と、定電流源Ｉ２及びＩ４を備えている。
ＰＭＯＳトランジスタＰＭ４及びＰＭ５と異極ゲートＮＭＯＳトランジスタＮＭ３とＮＭＯＳトランジスタＮＭ４と定電流源Ｉ２は差動増幅器を構成する。ＰＭＯＳトランジスタＰＭ６及び定電流源Ｉ４は出力回路を構成する。

【0018】

異極ゲートＮＭＯＳトランジスタＮＭ３のゲートは、入力端子ＶＣ１が接続され、電圧ＶＤＤが入力されている。ＮＭＯＳトランジスタＮＭ４のゲートは、入力端子ＶＣ６が接続され、入力端子ＶＣ６の電圧ＶＣ６が入力されている。

【0019】

差動増幅器の入力差動対は、異極ゲートＮＭＯＳトランジスタＮＭ３とＮＭＯＳトランジスタＮＭ４で構成する。異極ゲートＮＭＯＳトランジスタＮＭ３の閾値Ｖｔｈは１．７Ｖであり、ＮＭＯＳトランジスタＮＭ４の閾値Ｖｔｈは０．７Ｖである。これらのトランジスタは、ゲートの極性が異なるだけでその他の構成は同じであるため、温度特性やオフセットは等しく、閾値Ｖｔｈのバラツキの傾向も等しい。従って、これらのトランジスタの閾値Ｖｔｈの差は、精度よく１．０Ｖに設定することが出来る。即ち、差動増幅器は、入力差動対にオフセットを設けたりすることなく、入力電圧の１．０Ｖ以内の差を検出することが出来る。

【0020】

充放電制御回路３０は、第１～６の入力端子に入力端子ＶＣ１～ＶＣ６が接続され、夫々の端子電圧が入力され、各セルの電圧を監視している。また、充放電制御回路３０は、第一のセル数検出端子に第一のセル検出回路の出力端子が接続され、第二のセル数検出端子に第二のセル検出回路の出力端子が接続され、バッテリパックのセル数を検出している。

【0021】

図２は、本実施形態のバッテリ装置のセル数を４に削減したバッテリパック２が接続された例を示すブロック図である。バッテリパック２と充放電制御装置３の接続以外は図１と同様であるため、説明は省略する。

【0022】

バッテリパック２は、セル２１とセル２２が削減されたため、夫々の出力端子はセル２６の正極端子と接続され、従って電圧ＶＤＤが出力される。充放電制御装置３は、入力端子ＶＣ５及びＶＣ６に電圧ＶＤＤが入力され、従ってＮＭＯＳトランジスタＮＭ２及びＮＭ４のゲートは、電圧ＶＤＤが入力される。

【0023】

本実施形態の充放電制御装置３のセル数判定回路の動作について説明する。ここで、各セルの電圧は３Ｖとする。

【0024】

先ず、図１の様に６直セルのバッテリパック２が充放電制御装置３に接続された場合について説明する。

【0025】

第一のセル検出回路の異極ゲートＮＭＯＳトランジスタＮＭ１のゲートは電圧ＶＤＤが入力され、ＮＭＯＳトランジスタＮＭ２のゲートは入力端子ＶＣ５の電圧ＶＣ５が入力される。電圧ＶＤＤは１８Ｖであり、電圧ＶＣ５は６Ｖである。従って、第一のセル検出回路は、出力端子からセルが接続されていることを示すＬレベルの信号を出力する。同様に、第二のセル検出回路も、出力端子からＬレベルの信号を出力する。

【0026】

充放電制御回路３０は、第一のセル数検出端子及び第二のセル数検出端子にＬレベルの信号を入力されるので、接続されているバッテリパック２が６直セルであると判断する。

【0027】

次に、図２の様に４直セルのバッテリパック２が充放電制御装置３に接続された場合について説明する。

【0028】

第一のセル検出回路の異極ゲートＮＭＯＳトランジスタＮＭ１及びＮＭＯＳトランジスタＮＭ２のゲートは電圧ＶＤＤが入力される。この時、異極ゲートＮＭＯＳトランジスタＮＭ１の閾値Ｖｔｈは１．７Ｖであり、ＮＭＯＳトランジスタＮＭ２の閾値Ｖｔｈは０．７Ｖである。入力差動対には同じ電圧ＶＤＤが入力されるが、閾値Ｖｔｈの差によって、ＮＭＯＳトランジスタＮＭ２に流れる電流はＰＭＯＳトランジスタＰＭ２に流れる電流よりも多くなる。

【0029】

従って、第一のセル検出回路は、出力端子からセルが接続されていないことを示すＨレベルの信号を出力する。同様に、第二のセル検出回路も、出力端子からＨレベルの信号を出力する。

【0030】

充放電制御回路３０は、第一のセル数検出端子及び第二のセル数検出端子にＨレベルの信号を入力されるので、接続されているバッテリパック２が４直セルであると判断する。

【0031】

以上説明したように、本実施形態のセル数判定回路は、セル検出回路の差動増幅器の入力差動対を異極ゲートＮＭＯＳトランジスタとＮＭＯＳトランジスタで構成したため、簡便な回路でありながら精度よくセルの有無を検出することが可能である。

【0032】

図３は、本実施形態の充放電制御装置３の他の例を示すブロック図である。
図３の充放電制御装置３は、第二のセル検出回路のＰＭＯＳトランジスタＰＭ４と異極ゲートＮＭＯＳトランジスタＮＭ３及び定電流源Ｉ２を、第一のセル検出回路のＰＭＯＳトランジスタＰＭ１と異極ゲートＮＭＯＳトランジスタＮＭ１及び定電流源Ｉ３と共通にして、即ち、異極ゲートＮＭＯＳトランジスタＮＭ３側のＭＯＳトランジスタと定電流源を共通にして、素子数を削減した構成である。

【0033】

回路の動作は、図１の充放電制御装置３と同様であるため説明を省略する。
このように構成した充放電制御装置３は、セル数検出回路が増加した場合でも最小限の素子の増加で構成することが可能である。

【0034】

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。
例えば、６直セル～４直セルのバッテリパックに対して第一のセル検出回路と第二のセル検出回路を備えた構成として説明したが、バッテリパックのセル数や増減可能なセル数はこれに限定されず、従ってセル数判定回路を構成するセル検出回路の数も限定されない。

【符号の説明】

【0035】

１ バッテリ装置
２ バッテリパック
３ 充放電制御装置
４ 放電制御ＦＥＴ
５ 充電制御ＦＥＴ
３０ 充放電制御回路
ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、ＰＭ５、ＰＭ６ ＰＭＯＳトランジスタ
ＮＭ１、ＮＭ３ 異極ゲートＮＭＯＳトランジスタ
ＮＭ２、ＮＭ４ ＮＭＯＳトランジスタ
Ｉ１、Ｉ２、Ｉ３、Ｉ４ 定電流源

【図1】

【図2】

【図3】