(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024142678
(43)【公開日】2024-10-11
(54)【発明の名称】メモリ装置
(51)【国際特許分類】
G11C 29/34 20060101AFI20241003BHJP
G11C 16/04 20060101ALI20241003BHJP
G11C 16/08 20060101ALI20241003BHJP
G01R 31/28 20060101ALI20241003BHJP
G01R 31/3185 20060101ALI20241003BHJP
【ＦＩ】
G11C29/34
G11C16/04 130
G11C16/08 110
G01R31/28 B
G01R31/3185
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023054923
(22)【出願日】2023-03-30
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】▲浜▼ 敬重
【テーマコード（参考）】
2G132
5B225
5L206
【Ｆターム（参考）】
2G132AA08
2G132AK07
2G132AL09
5B225BA02
5B225CA01
5B225DB02
5B225DB04
5B225DC03
5B225DE07
5B225EA01
5B225EC06
5B225FA05
5L206AA10
5L206DD06
5L206EE02
(57)【要約】
【課題】製品出荷前の工程において、テスト時間を短縮でき、かつ必要なデータの書き込みタイミングの自由度を向上させることができるメモリ装置を提供する。
【解決手段】メモリ装置（５）は、アドレス選択部（３）を備え、前記アドレス選択部は、アドレス一部非選択信号に基づいてワードラインのうち一部を非選択とするためのアドレス選択信号を生成して前記ワードラインに出力可能に構成されるワードライン一部非選択部（３３）を有し、前記アドレス選択信号によって選択された単位ビット記憶部（１１）においては、データセル（ＣＬ）に対して一括消去および一括書き込みが行われ、前記アドレス選択信号によって非選択とされた前記単位ビット記憶部においては、前記一括消去および前記一括書き込みは行われない。
【選択図】図１２
【解決手段】メモリ装置（５）は、アドレス選択部（３）を備え、前記アドレス選択部は、アドレス一部非選択信号に基づいてワードラインのうち一部を非選択とするためのアドレス選択信号を生成して前記ワードラインに出力可能に構成されるワードライン一部非選択部（３３）を有し、前記アドレス選択信号によって選択された単位ビット記憶部（１１）においては、データセル（ＣＬ）に対して一括消去および一括書き込みが行われ、前記アドレス選択信号によって非選択とされた前記単位ビット記憶部においては、前記一括消去および前記一括書き込みは行われない。
【選択図】図１２
【特許請求の範囲】
【請求項1】
１ビットのデータを記憶するための少なくとも１つのデータセルから構成される単位ビット記憶部を有し、当該単位ビット記憶部が複数並んで構成されるデータ記憶部と、
前記単位ビット記憶部のそれぞれに対応するワードラインを選択するように構成されるアドレス選択部と、
を備え、
前記アドレス選択部は、
アドレス制御信号が入力可能であり、前記アドレス制御信号に基づいて１本の前記ワードラインを選択するための第１出力信号を生成可能に構成されるワードライン選択部と、
アドレス全選択信号と前記第１出力信号とが入力可能であり、前記アドレス全選択信号に基づいてすべての前記ワードラインを選択するための第２出力信号を生成可能に構成されるワードライン全選択部と、
アドレス一部非選択信号と前記第２出力信号とが入力可能であり、前記アドレス一部非選択信号に基づいて前記ワードラインのうち一部を非選択とするためのアドレス選択信号を生成して前記ワードラインに出力可能に構成されるワードライン一部非選択部と、
を有し、
前記アドレス選択信号によって選択された前記単位ビット記憶部においては、前記データセルに対して一括消去および一括書き込みが行われ、
前記アドレス選択信号によって非選択とされた前記単位ビット記憶部においては、前記一括消去および前記一括書き込みは行われない、メモリ装置。
前記単位ビット記憶部のそれぞれに対応するワードラインを選択するように構成されるアドレス選択部と、
を備え、
前記アドレス選択部は、
アドレス制御信号が入力可能であり、前記アドレス制御信号に基づいて１本の前記ワードラインを選択するための第１出力信号を生成可能に構成されるワードライン選択部と、
アドレス全選択信号と前記第１出力信号とが入力可能であり、前記アドレス全選択信号に基づいてすべての前記ワードラインを選択するための第２出力信号を生成可能に構成されるワードライン全選択部と、
アドレス一部非選択信号と前記第２出力信号とが入力可能であり、前記アドレス一部非選択信号に基づいて前記ワードラインのうち一部を非選択とするためのアドレス選択信号を生成して前記ワードラインに出力可能に構成されるワードライン一部非選択部と、
を有し、
前記アドレス選択信号によって選択された前記単位ビット記憶部においては、前記データセルに対して一括消去および一括書き込みが行われ、
前記アドレス選択信号によって非選択とされた前記単位ビット記憶部においては、前記一括消去および前記一括書き込みは行われない、メモリ装置。
【請求項2】
前記アドレス一部非選択部は、前記アドレス制御信号、前記アドレス全選択信号、および前記アドレス一部非選択信号の組み合わせに応じて、１本の前記ワードラインの選択、すべての前記ワードラインの選択、一部の前記ワードラインの非選択を切替えて前記アドレス選択信号を出力する、請求項１に記載のメモリ装置。
【請求項3】
前記ワードライン全選択部は、すべての前記ワードラインを選択することを示す前記アドレス全選択信号が入力された場合、前記第１出力信号にかかわらず、すべての前記ワードラインを選択するための前記第２出力信号を生成する、請求項１に記載のメモリ装置。
【請求項4】
前記ワードライン一部非選択部は、一部の前記ワードラインを非選択とすることを示す前記アドレス一部非選択信号が入力された場合、１本の前記ワードラインを選択するための前記第１出力信号を論理反転させて前記アドレス選択信号を生成する、請求項１に記載のメモリ装置。
【請求項5】
前記アドレス一部非選択信号は、第１信号と第２信号とを含み、
前記ワードライン一部非選択部は、一部の前記ワードラインを非選択とすることを示す前記第１信号が入力された場合、すべての前記ワードラインを選択するための前記第２出力信号と、前記第２信号に基づいた論理値との論理積によって前記アドレス選択信号を生成する、請求項１に記載のメモリ装置。
前記ワードライン一部非選択部は、一部の前記ワードラインを非選択とすることを示す前記第１信号が入力された場合、すべての前記ワードラインを選択するための前記第２出力信号と、前記第２信号に基づいた論理値との論理積によって前記アドレス選択信号を生成する、請求項１に記載のメモリ装置。
【請求項6】
前記データ記憶部は、２つ以上の前記データセルを含む前記単位ビット記憶部が前記複数並べられて構成されるメモリアレイである、請求項１に記載のメモリ装置。
【請求項7】
前記データセルは、２つのメモリセルを有する相補型セルである、請求項１に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、メモリ装置に関する。
【背景技術】
【0002】
従来、メモリセルを有するメモリ装置が知られている。メモリセルは、メモリトランジスタを含む。メモリトランジスタには、例えば、コントロールゲートおよびフローティングゲートを有し、上記フローティングゲートに隣接した酸化膜に高電圧を印加することでフローティングゲートに対して電子の注入・引き抜きを行い、消去（イレース）・書き込み（プログラム）を行うものがある（例えば特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１７４４８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリ装置においては、１ビットのデータを記憶するためのデータセルがメモリセルによって構成される。例えば、相補型セルと呼ばれるデータセルは、２つのメモリセルによって構成される。
【0005】
メモリ装置では、すべてのデータセルについて正常にデータをプログラムできるかを確認するテストを製品出荷前に行う必要がある。上記のようなテストのテスト時間を短縮することが要望される。また、必要なデータを書き込むタイミングが、テスト工程よりも後の工程に限定されることは望ましくない。
【0006】
上記状況に鑑み、本開示は、製品出荷前の工程において、テスト時間を短縮でき、かつ必要なデータの書き込みタイミングの自由度を向上させることができるメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
例えば、本開示に係るメモリ装置は、
１ビットのデータを記憶するための少なくとも１つのデータセルから構成される単位ビット記憶部を有し、当該単位ビット記憶部が複数並んで構成されるデータ記憶部と、
前記単位ビット記憶部のそれぞれに対応するワードラインを選択するように構成されるアドレス選択部と、
を備え、
前記アドレス選択部は、
アドレス制御信号が入力可能であり、前記アドレス制御信号に基づいて１本の前記ワードラインを選択するための第１出力信号を生成可能に構成されるワードライン選択部と、
アドレス全選択信号と前記第１出力信号とが入力可能であり、前記アドレス全選択信号に基づいてすべての前記ワードラインを選択するための第２出力信号を生成可能に構成されるワードライン全選択部と、
アドレス一部非選択信号と前記第２出力信号とが入力可能であり、前記アドレス一部非選択信号に基づいて前記ワードラインのうち一部を非選択とするためのアドレス選択信号を生成して前記ワードラインに出力可能に構成されるワードライン一部非選択部と、
を有し、
前記アドレス選択信号によって選択された前記単位ビット記憶部においては、前記データセルに対して一括消去および一括書き込みが行われ、
前記アドレス選択信号によって非選択とされた前記単位ビット記憶部においては、前記一括消去および前記一括書き込みは行われない構成としている。
１ビットのデータを記憶するための少なくとも１つのデータセルから構成される単位ビット記憶部を有し、当該単位ビット記憶部が複数並んで構成されるデータ記憶部と、
前記単位ビット記憶部のそれぞれに対応するワードラインを選択するように構成されるアドレス選択部と、
を備え、
前記アドレス選択部は、
アドレス制御信号が入力可能であり、前記アドレス制御信号に基づいて１本の前記ワードラインを選択するための第１出力信号を生成可能に構成されるワードライン選択部と、
アドレス全選択信号と前記第１出力信号とが入力可能であり、前記アドレス全選択信号に基づいてすべての前記ワードラインを選択するための第２出力信号を生成可能に構成されるワードライン全選択部と、
アドレス一部非選択信号と前記第２出力信号とが入力可能であり、前記アドレス一部非選択信号に基づいて前記ワードラインのうち一部を非選択とするためのアドレス選択信号を生成して前記ワードラインに出力可能に構成されるワードライン一部非選択部と、
を有し、
前記アドレス選択信号によって選択された前記単位ビット記憶部においては、前記データセルに対して一括消去および一括書き込みが行われ、
前記アドレス選択信号によって非選択とされた前記単位ビット記憶部においては、前記一括消去および前記一括書き込みは行われない構成としている。
【発明の効果】
【0008】
本開示に係るメモリ装置によれば、製品出荷前の工程において、テスト時間を短縮でき、かつ必要なデータの書き込みタイミングの自由度を向上させることができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下に、本開示の例示的な実施形態について図面を参照して説明する。
【0011】
＜１．相補型セル＞
図１は、メモリセルＭＣの構成を示す図である。メモリセルＭＣは、メモリトランジスタＭＴと、選択トランジスタＳＴと、を有する。メモリトランジスタＭＴは、ＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor））により構成され、データを記憶するための素子である。メモリトランジスタＭＴは、コントロールゲートＣｇと、フローティングゲートＦｇと、を有する。
図１は、メモリセルＭＣの構成を示す図である。メモリセルＭＣは、メモリトランジスタＭＴと、選択トランジスタＳＴと、を有する。メモリトランジスタＭＴは、ＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor））により構成され、データを記憶するための素子である。メモリトランジスタＭＴは、コントロールゲートＣｇと、フローティングゲートＦｇと、を有する。
【0012】
選択トランジスタＳＴは、ＮＭＯＳトランジスタにより構成され、メモリトランジスタＭＴを選択するための素子である。メモリトランジスタＭＴのソースは、グランド電位の印加端に接続される。メモリトランジスタＭＴのドレインは、選択トランジスタＳＴのソースに接続される。選択トランジスタＳＴのドレインは、ビットラインＢＬに接続される。選択トランジスタＳＴは、リードゲートＲｇを有する。リードゲートＲｇに印加される電圧に応じて選択トランジスタＳＴのオンオフが切り替えられる。
【0013】
図２は、メモリトランジスタＭＴの縦構造を示す図である。図２に示すように、半導体基板においてＰウェル領域ＰＷが形成される。Ｐウェル領域ＰＷの表面には、２つのＮ＋領域が形成される。２つのＮ＋領域に挟まれるチャネル領域の直上に酸化膜Ｏｘが形成される。酸化膜Ｏｘの直上にはフローティングゲートＦｇが形成される。フローティングゲートＦｇの直上に図示しないコントロールゲートＣｇが配置される。
【0014】
【0015】
一方、図３Ｂは、イレース状態（消去状態）としたメモリトランジスタＭＴを含むメモリセルＭＣを示す図である。図３Ｂに示すように、イレース状態では、フローティングゲートＦｇに電子が注入され、フローティングゲートＦｇは電子リッチの状態となる。
【0016】
図４には、リードゲートＲｇに印加するゲート電圧Ｖｒｇにより選択トランジスタＳＴをオン状態とした状態で、プログラム状態ＰＧ、イレース状態ＥＲとしたメモリトランジスタＭＴのコントロールゲートＣｇに印加するゲート電圧Ｖｃｇと、メモリトランジスタＭＴに流れるドレイン電流Ｉｄとの関係を示す図である。図４に示すように、プログラム状態ＰＧでは、閾値電圧Ｖｔが負の値となり、イレース状態ＥＲでは、閾値電圧Ｖｔが正の値となる。
【0017】
このようなプログラム状態とイレース状態の特性により、コントロールゲートＣｇに読み出し用のゲート電圧Ｖｃｇを印加すると、プログラム状態とイレース状態とでドレイン電流Ｉｄの大小が現れることになる。従って、選択トランジスタＳＴをオン状態としたうえでコントロールゲートＣｇに読み出し用のゲート電圧Ｖｃｇを印加することで、ビットラインＢＬにドレインＩｄが流れ、ドレイン電流Ｉｄの大小によりデータを読み出すことが可能となる。
【0018】
本開示の実施形態においては、図５に示すように、メモリセルを２つ並べていわゆる相補型のセルとしてデータセルＣＬを構成する。データセルＣＬには、１ビット分のデータが記憶可能である。
【0019】
データセルＣＬは、第１メモリセルＭＣ１と第２メモリセルＭＣ２を有する。第１メモリセルＭＣ１は、第１選択トランジスタＳＴ１と第１メモリトランジスタＭＴ１を有する。第２メモリセルＭＣ２は、第２選択トランジスタＳＴ２と第２メモリトランジスタＭＴ２を有する。第１選択トランジスタＳＴ１には、第１ビットラインＢＬ１が接続される。第２選択トランジスタＳＴ２には、第２ビットラインＢＬ２が接続される。ビットラインＢＬ１，ＢＬ２は、センスアンプＳＡに接続される。センスアンプＳＡは、リードゲートに印加されるゲート電圧Ｖｒｇにより選択トランジスタＳＴ１，ＳＴ２がオン状態、かつメモリトランジスタＭＴ１，ＭＴ２のコントロールゲートに読み出し用のゲート電圧Ｖｃｇを印加した状態で、第１メモリセルＭＣ１に流れる第１ドレイン電流Ｉｄ１と第２メモリセルＭＣ２に流れる第２ドレイン電流Ｉｄ２の大小関係を検知することで、１ビット分のデータＤＴを読み出す。コントロールゲートに印加するゲート電圧Ｖｃｇを図４に実線矢印で示す範囲に設定することで、イレース状態、プログラム状態の間に図４に破線矢印で示す電流差を発生させ、データ判定を行うことができる。
【0020】
図６は、相補型セルＣＬのデータ状態（記憶状態）と、各データ状態に対応するゲート電圧Ｖｃｇ－ドレイン電流Ｉｄの特性を示す。なお、図６において、実線は、第１メモリトランジスタＭＴ１の特性を示し、破線は、第２メモリトランジスタＭＴ２の特性を示す。
【0021】
図６に示すように、メモリトランジスタＭＴ１，ＭＴ２ともにイレース状態ＥＲとした場合は、センスアンプＳＡで読み出されるデータＤＴは不定となり、データセルＣＬが消去状態となる。
【0022】
第１メモリトランジスタＭＴ１をプログラム状態、第２メモリトランジスタＭＴ２をイレース状態ＥＲとした場合は、第１ドレイン電流Ｉｄ１＞第２ドレイン電流Ｉｄ２となるため、センスアンプＳＡによりデータＤＴ＝“１”が読み出される。すなわち、データセルＣＬにデータ“１”が記憶された状態となる。
【0023】
第２メモリトランジスタＭＴ２をプログラム状態、第１メモリトランジスタＭＴ１をイレース状態ＥＲとした場合は、第１ドレイン電流Ｉｄ１＜第２ドレイン電流Ｉｄ２となるため、センスアンプＳＡによりデータＤＴ＝“０”が読み出される。すなわち、データセルＣＬにデータ“０”が記憶された状態となる。
【0024】
図６に示すように、消去状態からメモリトランジスタＭＴ１，ＭＴ２のどちらをプログラム状態にするかによって、相補型セルＣＬにデータ“１”または“０”が記憶される。データ“１”または“０”の記憶状態において、プログラム状態のメモリトランジスタをイレース状態にすることで、相補型セルＣＬは消去状態とされる。
【0025】
＜２．データ記憶部および周辺回路＞
図７は、第１比較例に係るデータ記憶部およびその周辺回路の構成を示す図である。データ記憶部１は、相補型のデータセルＣＬをアレイ状に並べたメモリアレイとして構成される。データセルＣＬがＸ方向に所定ビット数だけ並べられて単位ビット記憶部１１が構成される。単位ビット記憶部１１は、上記所定ビット数のデータを記憶可能である。例えば上記所定ビット数＝３２の場合は、データセルＣＬが３２個並べられて単位ビット記憶部１１が構成され、単位ビット記憶部１１には３２ビットのデータが記憶可能である。
図７は、第１比較例に係るデータ記憶部およびその周辺回路の構成を示す図である。データ記憶部１は、相補型のデータセルＣＬをアレイ状に並べたメモリアレイとして構成される。データセルＣＬがＸ方向に所定ビット数だけ並べられて単位ビット記憶部１１が構成される。単位ビット記憶部１１は、上記所定ビット数のデータを記憶可能である。例えば上記所定ビット数＝３２の場合は、データセルＣＬが３２個並べられて単位ビット記憶部１１が構成され、単位ビット記憶部１１には３２ビットのデータが記憶可能である。
【0026】
ワードラインＷＬは、単位ビット記憶部１１を選択するための選択信号線である。単位ビット記憶部１１がＸ方向に直交するＹ方向に並べられてメモリアレイが構成される。１本のワードラインＷＬが１つの単位ビット記憶部１１に対応する。図７の構成では、一例として、単位ビット記憶部１１がＹ方向に４つ並べられているため、ワードラインＷＬは４本設けられる。
【0027】
アドレス選択部３は、入力されるアドレス制御信号Ｓａｄに応じてワードラインＷＬを用いていずれかの単位ビット記憶部１１を選択する。１本のワードラインＷＬが１つのアドレスに相当する。１本のワードラインＷＬにより書き込み（プログラム）対象、消去（イレース）対象、あるいは読み出し（リード）対象の単位ビット記憶部１１を選択可能である。
【0028】
ここで、図５に示すように、ワードラインＷＬは、選択トランジスタＳＴ１，ＳＴ２の各ゲートに接続される。なお、１本のワードラインＷＬは、単位ビット記憶部１１における各データセルＣＬにおける選択トランジスタＳＴ１，ＳＴ２の各ゲートに共通接続される。また、図５に示すように、ワードラインＷＬは、スイッチＳＷのゲートに接続される。スイッチＳＷは、単位ビット記憶部１１において共通して１個設けられる。スイッチＳＷの第１端は、メモリトランジスタＭＴ１，ＭＴ２の各ゲートに接続される。なお、スイッチＳＷの第１端は、単位ビット記憶部１１における各データセルＣＬにおけるメモリトランジスタＭＴ１，ＭＴ２の各ゲートに共通接続される。スイッチＳＷの第２端は、図示しない高電圧印加回路に接続される。
【0029】
データセルＣＬの消去（イレース）を行う場合には、ワードラインＷＬに印加するアドレス選択信号Ｓａｄｓｌをハイレベルとすることで、選択トランジスタＳＴ１，ＳＴ２をオン状態とする。この場合、スイッチＳＷがオン状態となり、高電圧印加回路によって高電圧である電圧ＶＰがゲート電圧ＶｃｇとなってメモリトランジスタＭＴ１，ＭＴ２のゲートに印加される。このとき、ビットラインＢＬ１，ＢＬ２には、負電圧が印加される。これにより、メモリトランジスタＭＴ１，ＭＴ２のフローティングゲートＦｇに電子が注入される。
【0030】
事前に消去が行われた後に、データセルＣＬに書き込み（プログラム）が行われる。データセルＣＬの書き込みを行う場合には、ワードラインＷＬに印加するアドレス選択信号Ｓａｄｓｌをハイレベルとすることで、選択トランジスタＳＴ１，ＳＴ２をオン状態とする。この場合、スイッチＳＷがオン状態となり、高電圧印加回路によってグランド電位である電圧ＶＰがゲート電圧ＶｃｇとなってメモリトランジスタＭＴ１，ＭＴ２のゲートに印加される。このとき、ビットラインＢＬ１，ＢＬ２のいずれか一方に、高電圧が印加される。これにより、メモリトランジスタＭＴ１，ＭＴ２のいずれか一方において、フローティングゲートＦｇから電子が引き抜かれる。このように、メモリトランジスタＭＴ１，ＭＴ２のいずれに書き込むかによってデータセルＣＬに０または１のデータが書き込まれる。
【0031】
なお、ワードラインＷＬで選択することにより、選択された単位ビット記憶部１１における各データセルＣＬに対して一度に消去・書き込みを行うことができる。
【0032】
また、データセルＣＬから読み出す場合には、ワードラインＷＬに印加するアドレス選択信号Ｓａｄｓｌをハイレベルとすることで、選択トランジスタＳＴ１，ＳＴ２をオン状態とする。この場合、スイッチＳＷがオン状態となり、高電圧印加回路によってリード用の電圧ＶＰがゲート電圧ＶｃｇとしてメモリトランジスタＭＴ１，ＭＴ２のゲートに印加される。これにより、センスアンプＳＡによってデータＤＴを読み出すことができる。
【0033】
なお、図７に示す読出回路２には、センスアンプＳＡが上記所定ビット数だけ設けられる。例えば、上記所定ビット数＝３２の場合、３２個のセンスアンプＳＡが設けられる。ワードラインＷＬにより選択された単位ビット記憶部１１における各データセルＣＬから各センスアンプＳＡによりデータＤＴが読み出されることにより、読出回路２からは上記所定ビット数の出力データＤｏｕｔが出力される。
【0034】
＜３．テストについて＞
メモリ装置では、製品出荷前にデータ記憶部１（メモリアレイ）におけるすべてのデータＣＬについて正常に書き込みが行えるかを確認するテストを行う必要がある。第１比較例（図７）においては、アドレス制御信号ＳａｄによってワードラインＷＬによって１つの単位ビット記憶部１１を選択し、選択された単位ビット記憶部１１におけるすべてのデータセルＣＬに対して１度に消去および書き込みを行う。ワードラインＷＬによって１つの単位ビット記憶部１１を選択しつつ、消去および書き込みを行うので、ワードラインＷＬの本数に対応する回数だけ消去および書き込みが行われる（図７の例では４回）。消去および書き込みが行われるたびに、読出回路２によりデータの読み出しが行われ、正常にデータが書き込まれているかを確認する。
メモリ装置では、製品出荷前にデータ記憶部１（メモリアレイ）におけるすべてのデータＣＬについて正常に書き込みが行えるかを確認するテストを行う必要がある。第１比較例（図７）においては、アドレス制御信号ＳａｄによってワードラインＷＬによって１つの単位ビット記憶部１１を選択し、選択された単位ビット記憶部１１におけるすべてのデータセルＣＬに対して１度に消去および書き込みを行う。ワードラインＷＬによって１つの単位ビット記憶部１１を選択しつつ、消去および書き込みを行うので、ワードラインＷＬの本数に対応する回数だけ消去および書き込みが行われる（図７の例では４回）。消去および書き込みが行われるたびに、読出回路２によりデータの読み出しが行われ、正常にデータが書き込まれているかを確認する。
【0035】
なお、データセルＣＬに０，１データの両方が書き込めることを確認する必要があるため、データセルＣＬごとに消去→０，１データの一方の書き込み→消去→０，１データの他方の書き込みの順に行う必要がある。
【0036】
例えば書き込みに要する時間（プログラム時間）が１ｍｓ、消去に要する時間（イレース時間）が１ｍｓとして、上記所定ビット数＝３２とした場合、データ記憶部１（メモリアレイ）の容量が例えば２０４８ビットであれば、テスト時間は少なくとも（２０４８／３２）×（１＋１）×２＝２５６ｍｓとなる。また、データ記憶部１の容量が例えば６５５３６ビットであれば、テスト時間は少なくとも（６５５３６／３２）×（１＋１）×２＝８１９２ｍｓとなる。
【0037】
このように、大容量に対応するため、データセルＣＬをアレイ状に並べて面積効率を向上させる場合、テスト時間が長くなる課題が生じる。
【0038】
＜４．第２比較例＞
図８は、第２比較例に係るデータ記憶部およびその周辺回路の構成を示す図である。第２比較例の第１比較例（図７）との相違点は、アドレス選択部３にアドレス制御信号Ｓａｄに加えてアドレス全選択信号Ｓａｌを入力可能であることである。
図８は、第２比較例に係るデータ記憶部およびその周辺回路の構成を示す図である。第２比較例の第１比較例（図７）との相違点は、アドレス選択部３にアドレス制御信号Ｓａｄに加えてアドレス全選択信号Ｓａｌを入力可能であることである。
【0039】
第２比較例では、アドレス選択部３は、アドレス全選択信号Ｓａｌに基づき、すべてのワードラインＷＬによりすべてのビット記憶部１１を１度に選択することができる。これにより、データ記憶部１におけるすべてのデータセルＣＬに対して１度に消去・書き込みを行うことが可能となる。このような一括消去および一括書き込みが行えることにより、第２比較例においては、先述のように例えばプログラム時間＝１ｍｓ、イレース時間＝１ｍｓの場合で上記所定ビット数＝３２とした場合、データ記憶部１の容量が２０４８ビットおよび６５５３６ビットのいずれの場合でも、テスト時間は少なくとも（１＋１）×２＝４ｍｓとなる。従って、テスト時間を大幅に短縮することができる。
【0040】
図９は、メモリ装置の製品出荷前におけるテスト工程の一例を示す図である。図９に示すように、環境温度を温度Ｔａとする第１工程において、データ記憶部１（メモリアレイ）に第１データパターンＰｔ１（チェッカーパターン）でデータが書き込まれる。その後、ベーク工程（Bake）で環境温度が高温である温度Ｔｃとされる。その後、環境温度を温度Ｔｂとする第２工程に進む。なお、Ｔａ≦Ｔｂ≦Ｔｃである。第２工程においては、第１工程において書き込まれた第１データパターンＰｔ１がベーク工程を経ても正常に保持されているかが確認される。その後、第２工程において、データ記憶部１に第２データパターンＰｔ２（チェッカーバーパターン）でデータが書き込まれる。第２データパターンＰｔ２は、第１データパターンＰｔ１を反転させたものである。
【0041】
このように第１データパターンＰｔ１と第２データパターンＰｔ２の両方が正常に書き込まれているかが確認される。このようなテストにおけるデータ書き込みは、先述したように一括消去および一括書き込みにより行われるため、テスト時間は短縮される。しかしながら、必要なデータ（トリミングデータ、Ｌｏｔ情報など）の書き込みは、第２工程の後に行う必要があり、書き込むタイミングが制限される。
【0042】
＜５．本開示の実施形態＞
＜５－１．データ記憶部およびその周辺回路＞
図１０は、本開示の例示的な実施形態に係るデータ記憶部およびその周辺回路の構成を示す図である。本実施形態の第２比較例（図８）との相違点は、アドレス選択部３にアドレス制御信号Ｓａｄ、アドレス全選択信号Ｓａｌに加えて、アドレス一部非選択信号Ｓｐｔが入力可能なことである。
＜５－１．データ記憶部およびその周辺回路＞
図１０は、本開示の例示的な実施形態に係るデータ記憶部およびその周辺回路の構成を示す図である。本実施形態の第２比較例（図８）との相違点は、アドレス選択部３にアドレス制御信号Ｓａｄ、アドレス全選択信号Ｓａｌに加えて、アドレス一部非選択信号Ｓｐｔが入力可能なことである。
【0043】
アドレス選択部３は、アドレス一部非選択信号Ｓｐｔによってデータ記憶部１における一部の単位ビット記憶部１１を一括消去および一括書き込みの対象として非選択とすることが可能である。これにより、一部非選択された単位ビット記憶部１１以外の単位ビット記憶部１１（すなわちアドレス選択部３により選択された単位ビット記憶部１１）において、一括消去および一括書き込みが行われる。
【0044】
なお、図１０において、各ワードラインＷＬごとに印加されるアドレス選択信号ＷＬ[３]，ＷＬ[２] ，ＷＬ[１] ，ＷＬ[０] により、各単位ビット記憶部１１を選択できる。選択する場合は、アドレス選択信号を「１」（ハイレベル）とし、非選択の場合は、アドレス選択信号を「０」（ローレベル）とする。
【0045】
図１１は、メモリ装置の製品出荷前におけるテスト工程の一例を示す図である。図１１は、先述した図９と対比される図であり、本開示の実施形態（図１０）の場合の図である。図１１では、一例としてアドレス選択部３は、アドレス選択信号ＷＬ[０]によって単位ビット記憶部１１Ａを非選択としている。これにより、非選択とされた単位ビット記憶部１１Ａ以外の単位ビット記憶部１１（ＷＬ[３]，ＷＬ[２] ，ＷＬ[１]により選択）において一括消去および一括書き込みが行われる。従って、テスト時間を短縮しつつ、非選択である単位ビット記憶部１１Ａには、第１工程および第２工程において必要なデータを書き込むことが可能である。従って、必要なデータの書き込みタイミングの自由度が向上される。
【0046】
＜５－２．アドレス選択部の構成＞
図１２は、本開示の例示的な実施形態に係るメモリ装置５のブロック図を示す。図１２に示すメモリ装置５は、データ記憶部１と、アドレス選択部３と、制御ロジック部４と、を備える。なお、メモリ装置５は、図示しない読出回路２を備える。
図１２は、本開示の例示的な実施形態に係るメモリ装置５のブロック図を示す。図１２に示すメモリ装置５は、データ記憶部１と、アドレス選択部３と、制御ロジック部４と、を備える。なお、メモリ装置５は、図示しない読出回路２を備える。
【0047】
図１２においては、アドレス選択部３の内部構成を示す。アドレス選択部３は、ＷＬ（ワードライン）選択部３１と、ＷＬ全選択部３２と、ＷＬ一部非選択部３３と、を有する。制御ロジック部４から出力されるアドレス制御信号Ｓａｄは、ＷＬ選択部３１に入力される。制御ロジック部４から出力されるアドレス全選択信号Ｓａｌは、ＷＬ全選択部３２に入力される。制御ロジック部４から出力されるアドレス一部非選択信号Ｓｐｔは、ＷＬ一部非選択部３３に入力される。
【0048】
ＷＬ選択部３１は、アドレス制御信号Ｓａｄに応じて、いずれか１本のワードラインＷＬを選択することを可能とする。例えば、図１０の構成例であれば、４本のワードラインＷＬのうちいずれか１本が選択される。なお、ワードラインＷＬの選択は、対応する単位ビット記憶部１１の選択に相当する。
【0049】
ＷＬ全選択部３２は、アドレス全選択信号Ｓａｌに基づいて、すべてのワードラインＷＬを選択することを可能とする。
【0050】
ＷＬ一部非選択部３３は、アドレス一部非選択信号Ｓｐｔに基づいて、一部のワードラインＷＬを非選択とすることを可能とする。
【0051】
ＷＬ選択部３１、ＷＬ全選択部３２、およびＷＬ一部非選択部３３の順に前段側から後段側へ向かって配置される。アドレス制御信号Ｓａｄ、アドレス全選択信号Ｓａｌ、およびアドレス一部非選択信号Ｓｐｔに応じて、最も後段側のＷＬ一部非選択部３３からアドレス選択信号Ｓａｄｓｌが出力される。アドレス選択信号ＳａｄｓｌによりワードラインＷＬ、ひいてはデータ記憶部１における単位ビット記憶部１１が選択される。
【0052】
図１３は、図１０に示すようにワードラインＷＬが４本である場合のアドレス選択部３の内部構成を示す図である。図１３に示す構成では、ＷＬ選択部３１に入力されるアドレス制御信号Ｓａｄは、Ａ［１］，Ａ[０]を含む。Ａ［１］，Ａ[０]は、それぞれ１ビットの信号（０または１）である。Ａ［１］，Ａ[０]に基づきＷＬ選択部３１から第１出力信号ＷＬＡ[３]，ＷＬＡ[２]，ＷＬＡ[１]，ＷＬＡ[０]が出力され、ＷＬ全選択部３２に入力される。ＷＬ全選択部３２に入力されるアドレス全選択信号Ｓａｌは、ＳＥＬ_ＡＬＬを含む。ＳＥＬ_ＡＬＬは、１ビットの信号である。
【0053】
ＷＬＡ[３]，ＷＬＡ[２]，ＷＬＡ[１]，ＷＬＡ[０]およびＳＥＬ_ＡＬＬに基づきＷＬ全選択部３２から第２出力信号ＷＬＢ[３]，ＷＬＢ[２]，ＷＬＢ[１]，ＷＬＢ[０]が出力され、ＷＬ一部非選択部３３に入力される。ＷＬ一部非選択部３３に入力されるアドレス一部非選択信号Ｓｐｔは、ＮＳＥＬを含む。ＮＳＥＬは、１ビットの信号である。ＷＬＢ[３]，ＷＬＢ[２]，ＷＬＢ[１]，ＷＬＢ[０]およびＮＳＥＬに基づきＷＬ一部非選択部３３からアドレス選択信号ＳａｄｓｌがワードラインＷＬに出力され、データ記憶部１に入力される。アドレス選択信号Ｓａｄｓｌは、ＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]を含む。ＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]は、それぞれ１ビットの信号である。
【0054】
図１４Ａは、図１３におけるＷＬ選択部３１の回路構成例を示す図である。図１４Ａに示すように、ＷＬ選択部３１は、インバータ３１１Ａ，３１１Ｂと、ＡＮＤ回路３１２Ａ～３１２Ｄと、を有する。ＡＮＤ回路３１２Ａ，３１２Ｂの各第１入力端には、Ａ[１]が入力される。ＡＮＤ回路３１２Ｃ，３１２Ｄの各第１入力端には、Ａ[１]をインバータ３１１Ａにより反転した信号が入力される。ＡＮＤ回路３１２Ａ，３１２Ｃの各第２入力端には、Ａ[０]が入力される。ＡＮＤ回路３１２Ｂ，３１２Ｄの各第２入力端には、Ａ[０]をインバータ３１１Ｂにより反転した信号が入力される。ＡＮＤ回路３１２Ａ～３１２ＤからはそれぞれＷＬＡ[３]，ＷＬＡ[２]，ＷＬＡ[１]，ＷＬＡ[０]が出力される。
【0055】
このような回路構成によるＡ[１] ，Ａ[０]とＷＬＡ[３]，ＷＬＡ[２]，ＷＬＡ[１]，ＷＬＡ[０]の真理値表を図１４Ｂに示す。このように、Ａ[１] ，Ａ[０]の値の組み合わせに応じて、ＷＬＡ[３]，ＷＬＡ[２]，ＷＬＡ[１]，ＷＬＡ[０]のうちいずれか１つの値を１とするパターンを作成することができる。これにより、４本のワードラインＷＬのうちいずれか１本を選択することが可能となる。
【0056】
図１５Ａは、図１３におけるＷＬ選択部３１およびＷＬ全選択部３２の回路構成例を示す図である。図１５は、図１４ＡのＷＬ選択部３１に加えてＷＬ全選択部３２を図示したものである。図１５に示すように、ＷＬ全選択部３２は、ＯＲ回路３２１Ａ～３２１Ｄを有する。ＯＲ回路３２１Ａ～３２１Ｄの各第１入力端には、ＷＬ選択部３１から出力されるＷＬＡ[３]，ＷＬＡ[２]，ＷＬＡ[１]，ＷＬＡ[０]のそれぞれが入力される。ＯＲ回路３２１Ａ～３２１Ｄの各第２入力端には、ＳＥＬ_ＡＬＬが入力される。ＯＲ回路３２１Ａ～３２１ＤからそれぞれＷＬＢ[３]，ＷＬＢ[２]，ＷＬＢ[１]，ＷＬＢ[０]が出力される。
【0057】
このような回路構成によるＡ[１] ，Ａ[０]とＳＥＬ_ＡＬＬとＷＬＢ[３]，ＷＬＢ[２]，ＷＬＢ[１]，ＷＬＢ[０]の真理値表を図１５Ｂに示す。図１５Ｂに示すように、ＳＥＬ_ＡＬＬが０の場合は、ＷＬＡ[３]，ＷＬＡ[２]，ＷＬＡ[１]，ＷＬＡ[０]がそのままＷＬＢ[３]，ＷＬＢ[２]，ＷＬＢ[１]，ＷＬＢ[０]として出力される。一方、ＳＥＬ_ＡＬＬが１の場合は、ＷＬＡ[３]，ＷＬＡ[２]，ＷＬＡ[１]，ＷＬＡ[０]の値によらず、ＷＬＢ[３]，ＷＬＢ[２]，ＷＬＢ[１]，ＷＬＢ[０]はすべて１となる。このように、ＳＥＬ_ＡＬＬを１とすることにより、４本のワードラインＷＬすべてを選択することが可能となる。
【0058】
図１６Ａは、図１３におけるＷＬ選択部３１、ＷＬ全選択部３２、およびＷＬ一部非選択部３３の回路構成例を示す図である。図１６Ａは、図１５ＡのＷＬ選択部３１およびＷＬ全選択部３２に加えてＷＬ一部非選択部３３を図示したものである。
【0059】
図１６Ａに示すように、ＷＬ一部非選択部３３は、ＸＯＲ回路３３１Ａ～３３１Ｄを有する。ＸＯＲ回路３３１Ａ～３３１Ｄの各第１入力端には、ＷＬ全選択部３２から出力されるＷＬＢ[３]，ＷＬＢ[２]，ＷＬＢ[１]，ＷＬＢ[０]のそれぞれが入力される。ＸＯＲ回路３３１Ａ～３３１Ｄの各第２入力端には、ＮＳＥＬが入力される。ＸＯＲ回路３３１Ａ～３３１ＤからそれぞれＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]が出力される。
【0060】
このような回路構成によるＡ[１] ，Ａ[０]とＳＥＬ_ＡＬＬとＮＳＥＬとＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]の真理値表を図１６Ｂに示す。図１６Ｂに示すように、ＳＥＬ_ＡＬＬ＝０かつＮＳＥＬ＝０の場合は、ＷＬＡ[３]，ＷＬＡ[２]，ＷＬＡ[１]，ＷＬＡ[０]がそのままＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]として出力される。すなわち、４本のワードラインＷＬのうち１本のワードラインＷＬを選択可能である。なお、ＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]（アドレス選択信号Ｓａｄｓｌ）の値が１の場合にワードラインＷＬの選択を示し、０の場合にワードラインＷＬの非選択を示す。
【0061】
図１６Ｂに示すように、ＳＥＬ_ＡＬＬ＝１かつＮＳＥＬ＝０の場合は、すべて１となるＷＬＢ[３]，ＷＬＢ[２]，ＷＬＢ[１]，ＷＬＢ[０]がそのままＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]として出力される。すなわち、４本すべてのワードラインＷＬが選択される。
【0062】
図１６Ｂに示すように、ＳＥＬ_ＡＬＬ＝０かつＮＳＥＬ＝１の場合は、ＷＬＢ[３]，ＷＬＢ[２]，ＷＬＢ[１]，ＷＬＢ[０]がそれぞれ反転されてＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]として出力される。この場合、ＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]のうちいずれか１つのみが０とされるので、４本のワードラインＷＬのうちいずれか１本のみを非選択とすることができる。
【0063】
図１７Ａは、アドレス一部非選択部３３の変形例を示す図である。図１７Ａにおいては、先述した回路構成のアドレス選択部３１およびアドレス全選択部３２も図示している。図１７Ａにおけるアドレス一部非選択部３３は、ＡＮＤ回路３３２Ａ～３３２Ｄと、インバータ３３３Ａ，３３３Ｂと、ＯＲ回路３３４Ａ，３３４Ｂと、を有する。
【0064】
ＡＮＤ回路３３２Ａ～３３２の各第１入力端には、アドレス全選択部３２から出力されるＷＬＢ[３]，ＷＬＢ[２]，ＷＬＢ[１]，ＷＬＢ[０]がそれぞれ入力される。本変形例においては、アドレス一部非選択信号Ｓｐｔは、ＮＳＥＬに加えてＮＡを含む。ＯＲ回路３３４Ａの第１入力端には、ＮＡをインバータ３３３Ａにより反転した信号が入力される。ＯＲ回路３３４Ａの第２入力端には、ＮＳＥＬをインバータ３３３Ｂにより反転した信号が入力される。ＯＲ回路３３４Ｂの第１入力端には、ＮＡが入力される。ＯＲ回路３３４Ｂの第２入力端には、ＮＳＥＬをインバータ３３３Ｂにより反転した信号が入力される。ＡＮＤ回路３３２Ａ，３３２Ｂの各第２入力端には、ＯＲ回路３３４Ａの出力が入力される。ＡＮＤ回路３３２Ｃ，３３２Ｄの各第２入力端には、ＯＲ回路３３４Ｂの出力が入力される。ＡＮＤ回路３３２Ａ～３３２ＤのそれぞれからＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]が出力される。
【0065】
このような回路構成によるＡ[１] ，Ａ[０]とＳＥＬ_ＡＬＬとＮＡとＮＳＥＬとＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]の真理値表を図１７Ｂに示す。図１７Ｂに示すように、ＳＥＬ_ＡＬＬ＝０かつＮＳＥＬ＝０（ＮＡは任意）の場合は、ＮＡの値にかかわらずＯＲ回路３３４Ａ，３３４Ｂの出力が１となり、ＡＮＤ回路３３２Ａ～３３２Ｄは、ＷＬＡ[３]，ＷＬＡ[２]，ＷＬＡ[１]，ＷＬＡ[０]の値をそのままＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]として出力する。すなわち、４本のワードラインＷＬのうち１本のワードラインＷＬを選択可能である。
【0066】
また、図１７Ｂに示すように、ＳＥＬ_ＡＬＬ＝１かつＮＳＥＬ＝０（ＮＡは任意）の場合は、ＮＡの値にかかわらずＯＲ回路３３４Ａ，３３４Ｂの出力が１となり、ＡＮＤ回路３３２Ａ～３３２Ｄは、すべて１となるＷＬＢ[３]，ＷＬＢ[２]，ＷＬＢ[１]，ＷＬＢ[０]をそのままＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]として出力する。すなわち、４本すべてのワードラインＷＬを選択する。
【0067】
また、図１７Ｂに示すように、ＳＥＬ_ＡＬＬ＝１かつＮＳＥＬ＝１の場合は、ＯＲ回路３３４Ａ，３３４Ｂの出力がＮＡの値に応じた値となり、Ａ[１]，Ａ[０]の値にかかわらずＷＬＢ[３]，ＷＬＢ[２]，ＷＬＢ[１]，ＷＬＢ[０]がすべて１となり、ＡＮＤ回路３３２Ａ～３３２Ｄの出力はＯＲ回路３３４Ａ，３３４Ｂの出力に応じた値となる。これにより、ＷＬ[３]，ＷＬ[２]，ＷＬ[１]，ＷＬ[０]のうち、ＷＬ[３]，ＷＬ[２]＝１、ＷＬ[１]，ＷＬ[０]＝０のパターンまたはＷＬ[３]，ＷＬ[２]＝０、ＷＬ[１]，ＷＬ[０]＝１のパターンが作成される。従って、４本のワードラインＷＬのうち２本のワードラインＷＬを非選択とすることができる。
【0068】
＜５－３．データ記憶部の変形例＞
図１８は、図１３に示す構成の変形例を示す図である。図１８の図１３との相違点は、データ記憶部１がメモリアレイではなく、ビットメモリコア１２から構成されることである。ワードライン１本ごとに１個のビットメモリコア１２が対応し、１個のビットメモリコア１２には１ビット分のデータが記憶可能である。本変形例では、１個のビットメモリコア１２を１個のデータセルと捉えれば、単位ビット記憶部１１が１個のデータセルから構成されることに相当する。なお、ビットメモリコアを選択する選択信号線の名称を、本明細書では「ワードライン」と称することとする。このような実施形態によれば、一部のビットメモリコア１２を非選択とすることができる。
図１８は、図１３に示す構成の変形例を示す図である。図１８の図１３との相違点は、データ記憶部１がメモリアレイではなく、ビットメモリコア１２から構成されることである。ワードライン１本ごとに１個のビットメモリコア１２が対応し、１個のビットメモリコア１２には１ビット分のデータが記憶可能である。本変形例では、１個のビットメモリコア１２を１個のデータセルと捉えれば、単位ビット記憶部１１が１個のデータセルから構成されることに相当する。なお、ビットメモリコアを選択する選択信号線の名称を、本明細書では「ワードライン」と称することとする。このような実施形態によれば、一部のビットメモリコア１２を非選択とすることができる。
【0069】
＜６．その他＞
なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
【0070】
例えば、メモリセルにおけるデータ記憶方式は、先述した酸化膜を通した電子のトンネル現象を利用した方式に限らず、例えばサイドウォールにホットチャージをトラップする方式でもよい。また、データセルは、相補型に限ることはない。なお、データセルにおけるメモリセルを１個とした場合は、データセルの消去・書き込みが０，１データの書き込みに相当する。また、すべてのデータセルを一括で消去した後に、部分的にデータセルを一括で書き込む場合も、一括書き込みに含まれる。
【0071】
＜７．付記＞
以上の通り、例えば、本開示の一態様に係るメモリ装置（５）は、
１ビットのデータを記憶するための少なくとも１つのデータセル（ＣＬ）から構成される単位ビット記憶部（１１）を有し、当該単位ビット記憶部が複数並んで構成されるデータ記憶部（１）と、
前記単位ビット記憶部のそれぞれに対応するワードライン（ＷＬ）を選択するように構成されるアドレス選択部（３）と、
を備え、
前記アドレス選択部は、
アドレス制御信号（Ｓｄ）が入力可能であり、前記アドレス制御信号に基づいて１本の前記ワードラインを選択するための第１出力信号（ＷＬＡ）を生成可能に構成されるワードライン選択部（３１）と、
アドレス全選択信号（Ｓａｌ）と前記第１出力信号とが入力可能であり、前記アドレス全選択信号に基づいてすべての前記ワードラインを選択するための第２出力信号（ＷＬＢ）を生成可能に構成されるワードライン全選択部（３２）と、
アドレス一部非選択信号（Ｓｐｔ）と前記第２出力信号とが入力可能であり、前記アドレス一部非選択信号に基づいて前記ワードラインのうち一部を非選択とするためのアドレス選択信号（Ｓａｄｓｌ）を生成して前記ワードラインに出力可能に構成されるワードライン一部非選択部（３３）と、
を有し、
前記アドレス選択信号によって選択された前記単位ビット記憶部においては、前記データセルに対して一括消去および一括書き込みが行われ、
前記アドレス選択信号によって非選択とされた前記単位ビット記憶部においては、前記一括消去および前記一括書き込みは行われない構成としている（第１の構成）。
以上の通り、例えば、本開示の一態様に係るメモリ装置（５）は、
１ビットのデータを記憶するための少なくとも１つのデータセル（ＣＬ）から構成される単位ビット記憶部（１１）を有し、当該単位ビット記憶部が複数並んで構成されるデータ記憶部（１）と、
前記単位ビット記憶部のそれぞれに対応するワードライン（ＷＬ）を選択するように構成されるアドレス選択部（３）と、
を備え、
前記アドレス選択部は、
アドレス制御信号（Ｓｄ）が入力可能であり、前記アドレス制御信号に基づいて１本の前記ワードラインを選択するための第１出力信号（ＷＬＡ）を生成可能に構成されるワードライン選択部（３１）と、
アドレス全選択信号（Ｓａｌ）と前記第１出力信号とが入力可能であり、前記アドレス全選択信号に基づいてすべての前記ワードラインを選択するための第２出力信号（ＷＬＢ）を生成可能に構成されるワードライン全選択部（３２）と、
アドレス一部非選択信号（Ｓｐｔ）と前記第２出力信号とが入力可能であり、前記アドレス一部非選択信号に基づいて前記ワードラインのうち一部を非選択とするためのアドレス選択信号（Ｓａｄｓｌ）を生成して前記ワードラインに出力可能に構成されるワードライン一部非選択部（３３）と、
を有し、
前記アドレス選択信号によって選択された前記単位ビット記憶部においては、前記データセルに対して一括消去および一括書き込みが行われ、
前記アドレス選択信号によって非選択とされた前記単位ビット記憶部においては、前記一括消去および前記一括書き込みは行われない構成としている（第１の構成）。
【0072】
また、上記第１の構成において、前記アドレス一部非選択部（３３）は、前記アドレス制御信号、前記アドレス全選択信号、および前記アドレス一部非選択信号の組み合わせに応じて、１本の前記ワードラインの選択、すべての前記ワードラインの選択、一部の前記ワードラインの非選択を切替えて前記アドレス選択信号を出力する構成としてもよい（第２の構成）。
【0073】
また、上記第１または第２の構成において、前記ワードライン全選択部（３２）は、すべての前記ワードラインを選択することを示す前記アドレス全選択信号が入力された場合、前記第１出力信号にかかわらず、すべての前記ワードラインを選択するための前記第２出力信号を生成する構成としてもよい（第３の構成）。
【0074】
また、上記第１から第３のいずれかの構成において、前記ワードライン一部非選択部（３３）は、一部の前記ワードラインを非選択とすることを示す前記アドレス一部非選択信号が入力された場合、１本の前記ワードラインを選択するための前記第１出力信号を論理反転させて前記アドレス選択信号を生成する構成としてもよい（第４の構成）。
【0075】
また、上記第１から第３のいずれかの構成において、前記アドレス一部非選択信号は、第１信号（ＮＳＥＬ）と第２信号（ＮＡ）とを含み、
前記ワードライン一部非選択部（３３）は、一部の前記ワードラインを非選択とすることを示す前記第１信号（ＮＳＥＬ）が入力された場合、すべての前記ワードラインを選択するための前記第２出力信号と、前記第２信号に基づいた論理値との論理積によって前記アドレス選択信号を生成する構成としてもよい（第５の構成）。
前記ワードライン一部非選択部（３３）は、一部の前記ワードラインを非選択とすることを示す前記第１信号（ＮＳＥＬ）が入力された場合、すべての前記ワードラインを選択するための前記第２出力信号と、前記第２信号に基づいた論理値との論理積によって前記アドレス選択信号を生成する構成としてもよい（第５の構成）。
【0076】
また、上記第１から第５のいずれかの構成において、前記データ記憶部（１）は、２つ以上の前記データセル（ＣＬ）を含む前記単位ビット記憶部（１１）が前記複数並べられて構成されるメモリアレイである構成としてもよい（第６の構成）。
【0077】
また、上記第１から第６のいずれかの構成において、前記データセル（ＣＬ）は、２つのメモリセルを有する相補型セルである構成としてもよい（第７の構成）。
【産業上の利用可能性】
【0078】
本開示は、各種用途のメモリ装置に利用することが可能である。
【符号の説明】
【0079】
１ データ記憶部
２ 読出回路
３ アドレス選択部
４ 制御ロジック部
５ メモリ装置
１１ 単位ビット記憶部
１１Ａ 単位ビット記憶部
１２ ビットメモリコア
３１ ＷＬ（ワードライン）選択部
３２ ＷＬ全選択部
３３ ＷＬ一部非選択部
３１１Ａ，３１１Ｂ インバータ
３１２Ａ～３１２Ｄ ＡＮＤ回路
３２１Ａ～３２１Ｄ ＯＲ回路
３３１Ａ～３３１Ｄ ＸＯＲ回路
３３２Ａ，３３２Ｂ ＡＮＤ回路
３３２Ａ～３３２Ｄ ＡＮＤ回路
３３３Ａ，３３３Ｂ インバータ
３３４Ａ，３３４Ｂ ＯＲ回路
ＢＬ ビットライン
ＢＬ１ 第１ビットライン
ＢＬ２ 第２ビットライン
ＣＬ データセル
Ｃｇ コントロールゲート
Ｆｇ フローティングゲート
ＭＣ メモリセル
ＭＣ１ 第１メモリセル
ＭＣ２ 第２メモリセル
ＭＴ メモリトランジスタ
ＭＴ１ 第１メモリトランジスタ
ＭＴ２ 第２メモリトランジスタ
Ｏｘ 酸化膜
Ｒｇ リードゲート
ＳＡ センスアンプ
ＳＴ 選択トランジスタ
ＳＴ１ 第１選択トランジスタ
ＳＴ２ 第２選択トランジスタ
ＳＷ スイッチ
ＷＬ ワードライン
２ 読出回路
３ アドレス選択部
４ 制御ロジック部
５ メモリ装置
１１ 単位ビット記憶部
１１Ａ 単位ビット記憶部
１２ ビットメモリコア
３１ ＷＬ（ワードライン）選択部
３２ ＷＬ全選択部
３３ ＷＬ一部非選択部
３１１Ａ，３１１Ｂ インバータ
３１２Ａ～３１２Ｄ ＡＮＤ回路
３２１Ａ～３２１Ｄ ＯＲ回路
３３１Ａ～３３１Ｄ ＸＯＲ回路
３３２Ａ，３３２Ｂ ＡＮＤ回路
３３２Ａ～３３２Ｄ ＡＮＤ回路
３３３Ａ，３３３Ｂ インバータ
３３４Ａ，３３４Ｂ ＯＲ回路
ＢＬ ビットライン
ＢＬ１ 第１ビットライン
ＢＬ２ 第２ビットライン
ＣＬ データセル
Ｃｇ コントロールゲート
Ｆｇ フローティングゲート
ＭＣ メモリセル
ＭＣ１ 第１メモリセル
ＭＣ２ 第２メモリセル
ＭＴ メモリトランジスタ
ＭＴ１ 第１メモリトランジスタ
ＭＴ２ 第２メモリトランジスタ
Ｏｘ 酸化膜
Ｒｇ リードゲート
ＳＡ センスアンプ
ＳＴ 選択トランジスタ
ＳＴ１ 第１選択トランジスタ
ＳＴ２ 第２選択トランジスタ
ＳＷ スイッチ
ＷＬ ワードライン
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18】