特開 2024-142739 高周波増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024142739

(43)【公開日】2024-10-11

(54)【発明の名称】高周波増幅回路

(51)【国際特許分類】

   H03F 3/19 20060101AFI20241003BHJP

【ＦＩ】

H03F3/19

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023055043

(22)【出願日】2023-03-30

(71)【出願人】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】100105887

【弁理士】

【氏名又は名称】来山 幹雄

(74)【代理人】

【識別番号】100145023

【弁理士】

【氏名又は名称】川本 学

(72)【発明者】

【氏名】紅 貴朗

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AC21

5J500AC92

5J500AF16

5J500AH02

5J500AH19

5J500AH25

5J500AH29

5J500AH33

5J500AH35

5J500AK68

5J500AQ02

5J500AQ03

5J500AT01

(57)【要約】

【課題】特性の劣化を抑制し、かつ小型化を図ることが可能な高周波増幅回路を提供する。
【解決手段】基板に、複数のドライブ段トランジスタを含むドライブ段増幅回路が配置されている。さらに、基板に、ドライブ段増幅回路から出力された高周波信号を、差動信号に変換するバランが配置されている。さらに、基板に、複数のパワー段トランジスタを含み、バランによって変換された差動信号を増幅するパワー段差動増幅回路が配置されている。ドライブ段電源端子が、バランを経由して複数のドライブ段トランジスタに電源を供給する。基板を平面視したとき、複数のパワー段トランジスタを包含する最小包含長方形が第１方向に長い。バランは、第１方向に関して最小包含長方形の範囲内に配置されている。ドライブ段電源端子と複数のドライブ段トランジスタとは、バランを第１方向に挟む位置に配置されている。
【選択図】図８

【特許請求の範囲】

【請求項1】

基板と、
前記基板に配置され、複数のドライブ段トランジスタを含むドライブ段増幅回路と、
前記基板に配置され、前記ドライブ段増幅回路から出力された高周波信号を、差動信号に変換するバランと、
前記基板に配置され、複数のパワー段トランジスタを含み、前記バランによって変換された差動信号を増幅するパワー段差動増幅回路と、
前記バランを経由して前記複数のドライブ段トランジスタに電源を供給するドライブ段電源端子と
を備え、
前記基板を平面視したとき、前記複数のパワー段トランジスタを包含する最小包含長方形が第１方向に長く、
前記バランは、前記第１方向に関して前記最小包含長方形の範囲内に配置されており、
前記ドライブ段電源端子と前記複数のドライブ段トランジスタとは、前記バランを前記第１方向に挟む位置に配置されている高周波増幅回路。

【請求項2】

前記複数のパワー段トランジスタは、前記第１方向に並んで配置されている請求項１に記載の高周波増幅回路。

【請求項3】

前記複数のドライブ段トランジスタは、前記基板の面内において前記第１方向と直交する方向に並んで配置されている請求項１または２に記載の高周波増幅回路。

【請求項4】

前記ドライブ段増幅回路への信号が入力される信号入力端子と、
前記複数のドライブ段トランジスタにバイアスを供給するドライブ段バイアス回路と、
前記複数のパワー段トランジスタにバイアスを供給するパワー段バイアス回路と、
前記ドライブ段バイアス回路及び前記パワー段バイアス回路に電源を供給するバイアス電源端子と
をさらに備え、
前記バランから見て前記信号入力端子は前記ドライブ段増幅回路よりも前記第１方向に遠い位置に配置されており、
前記バイアス電源端子は、前記第１方向に関して前記ドライブ段電源端子及び前記バランが分布する範囲内に配置されている請求項１または２に記載の高周波増幅回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、高周波増幅回路に関する。

【背景技術】

【0002】

ヘテロ接合バイポーラトランジスタを用いた高周波増幅回路が公知である（特許文献１）。特許文献１に開示された高周波増幅回路は、ドライブ段増幅回路とパワー段増幅回路との２段構成を有する。パワー段増幅回路として、例えば差動増幅回路が用いられる。ドライブ段増幅回路で増幅されたシングルエンド信号がバランで差動信号に変換され、この差動信号がパワー段増幅回路に入力される。

【0003】

差動回路を構成する２本の差動伝送線路が、１本の仮想直線に関してほぼ線対称に配置されるように、ドライブ段増幅回路、バラン、及びパワー段増幅回路が、この仮想直線に沿って配置される。また、この仮想直線の一方の側に入力整合回路が配置され、他方の側にバイアス回路が配置される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２２－０５１０５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本願の発明者が行った高周波増幅回路の複数の構成要素のレイアウト設計によると、基板上に構成要素が配置されないデッドスペースが発生し、このデッドスペースを削減することが困難であることが判明した。デッドスペースが発生することにより、高周波増幅回路の小型化を図ることが困難である。なお、パワー段増幅回路を差動増幅回路にすると、シングルエンド信号及び差動信号の伝送線路の配置の対称性の崩れを抑制することが好ましい。小型化のみに着目して複数の構成要素を配置すると、この対称性の崩れが大きくなり、その結果特性が劣化してしまう。

【0006】

本発明の目的は、特性の劣化を抑制し、かつ小型化を図ることが可能な高周波増幅回路を提供することである。

【課題を解決するための手段】

【0007】

本発明の一観点によると、
基板と、
前記基板に配置され、複数のドライブ段トランジスタを含むドライブ段増幅回路と、
前記基板に配置され、前記ドライブ段増幅回路から出力された高周波信号を、差動信号に変換するバランと、
前記基板に配置され、複数のパワー段トランジスタを含み、前記バランによって変換された差動信号を増幅するパワー段差動増幅回路と、
前記バランを経由して前記複数のドライブ段トランジスタに電源を供給するドライブ段電源端子と
を備え、
前記基板を平面視したとき、前記複数のパワー段トランジスタを包含する最小包含長方形が第１方向に長く、
前記バランは、前記第１方向に関して前記最小包含長方形の範囲内に配置されており、
前記ドライブ段電源端子と前記複数のドライブ段トランジスタとは、前記バランを前記第１方向に挟む位置に配置されている高周波増幅回路が提供される。

【発明の効果】

【0008】

ドライブ段電源端子、ドライブ段増幅回路、及びパワー段差動増幅回路を、上述のように配置することにより、デッドスペースを削減し、高周波増幅回路の特性の劣化を抑制しつつ小型化を図ることが可能である。

【図面の簡単な説明】

【0009】

【図1】図１は、実施例による高周波増幅回路のブロック図である。

【図2】図２は、信号入力端子からバランまでの複数の構成要素の等価回路図である。

【図3】図３は、バランから非反転信号出力端子及び反転信号出力端子までの複数の構成要素の等価回路図である。

【図4】図４は、ドライブ段バイアス回路及びパワー段バイアス回路の等価回路図である。

【図5】図５Ａは、１つのパワー段トランジスタの概略平面図であり、図５Ｂは、図５Ａの一点鎖線５Ｂ－５Ｂにおける断面図である。

【図6】図６は、パワー段差動増幅回路の複数の構成要素の平面視における位置関係を示す図である。

【図7】図７は、ドライブ段増幅回路の複数の構成要素及びバランの平面視における位置関係を示す図である。

【図8】図８は、高周波増幅回路の複数の構成要素の平面視における配置を示す図である。

【図9】図９は、比較例による高周波増幅回路の複数の構成要素の平面視における配置を示す図である。

【図10】図１０は、図８に示した実施例による高周波増幅回路と、図９に示した比較例による高周波増幅回路とのＡＭＡＭ特性のシミュレーション結果を示すグラフである。

【図11】図１１は、他の比較例による高周波増幅回路のドライブ段増幅回路、バラン、及びドライブ段電源端子の平面視における位置関係を示す図である。

【図12】図１２は、図８に示した実施例による高周波増幅回路と、図１１に示した比較例による高周波増幅回路とのＡＭＡＭ特性のシミュレーション結果を示すグラフである。

【発明を実施するための形態】

【0010】

図１から図１２までの図面を参照して、一実施例による高周波増幅回路について説明する。
図１は、実施例による高周波増幅回路のブロック図である。実施例による高周波増幅回路の複数の構成要素は、１枚の共通の基板上に形成されている。信号入力端子ＲＦｉｎからシングルエンド信号である高周波信号が高周波増幅回路に入力される。信号入力端子ＲＦｉｎから入力された高周波信号は、入力整合回路４４を経由してドライブ段増幅回路２０に入力される。

【0011】

ドライブ段増幅回路２０で増幅された高周波信号が、バラン４０で差動信号に変換され、差動信号がパワー段差動増幅回路５０に入力される。具体的には、ドライブ段増幅回路２０の出力ノードが、バラン４０の１次コイル４０Ａの一方の端部に接続されており、他方の端部はドライブ段電源端子Ｖｃｃに接続されている。バラン４０の２次コイル４０Ｂの２つの端部が、それぞれパワー段差動増幅回路５０の非反転信号増幅回路５０Ａ及び反転信号増幅回路５０Ｂの入力ノードに接続されている。ドライブ段電源端子Ｖｃｃからバラン４０の１次コイル４０Ａを介してドライブ段増幅回路２０に電源が供給される。なお、バラン４０の２次コイル４０Ｂの中間タップは接地されていてもよい。この場合、バラン４０の対称性をより高めることができる。

【0012】

パワー段差動増幅回路５０は、入力された差動信号を増幅する。非反転信号増幅回路５０Ａの出力ノードが非反転信号出力端子ＲＦｏｕｔ＋に接続されており、反転信号増幅回路５０Ｂの出力ノードが反転信号出力端子ＲＦｏｕｔ－に接続されている。

【0013】

信号入力端子ＲＦｉｎとグランドとの間に入力保護回路４３が接続されている。ドライブ段増幅回路２０の出力ノードとグランドとの間にドライブ段保護回路４５が接続されている。非反転信号増幅回路５０Ａ及び反転信号増幅回路５０Ｂの出力ノードとグランドとの間に、それぞれパワー段保護回路４６が接続されている。さらに、非反転信号増幅回路５０Ａ及び反転信号増幅回路５０Ｂの出力ノードとグランドとの間に、それぞれ高調波終端回路４７が接続されている。

【0014】

入力保護回路４３、ドライブ段保護回路４５、及びパワー段保護回路４６は、サージ電圧や過大な高周波信号から素子を保護する。高調波終端回路４７は、パワー段差動増幅回路５０から出力される高調波を終端する。

【0015】

図２は、信号入力端子ＲＦｉｎからバラン４０までの複数の構成要素の等価回路図である。入力側グランド端子ＧＮＤ－ＩＮ及びドライブ段グランド端子ＧＮＤ－Ｄｒｖからグランド導体にグランド電位が与えられる。

【0016】

信号入力端子ＲＦｉｎとグランドとの間に接続された入力保護回路４３は、ダイオードＤ１が２段に接続された２つのクランプ回路を含む。２つのクランプ回路は、相互に逆極性になる向きに並列接続されている。入力整合回路４４は、キャパシタＣ１、Ｃ２及びインダクタＬ１、Ｌ２を含む。

【0017】

次に、ドライブ段増幅回路２０の構成について説明する。
ドライブ段増幅回路２０は、相互に並列接続された複数のセル２０ＣＬを含む。図２では、代表して１つのセル２０ＣＬを示している。セル２０ＣＬの各々は、ドライブ段トランジスタＴ１、入力キャパシタＣ４、及びバラスト抵抗素子Ｒ１を含む。入力整合回路４４を経由した高周波信号が、入力キャパシタＣ４を介してドライブ段トランジスタＴ１のベースに入力される。ドライブ段バイアス回路８１からバラスト抵抗素子Ｒ１を介してドライブ段トランジスタＴ１のベースにバイアスが供給される。

【0018】

ドライブ段増幅回路２０の入力ノードと出力ノードとの間に、キャパシタＣ３と抵抗素子Ｒ２との直列回路が接続されている。ドライブ段増幅回路２０の入力ノードとバラスト抵抗素子Ｒ１のドライブ段バイアス回路８１側の端部との間に、キャパシタＣ５が接続されている。

【0019】

ドライブ段電源端子Ｖｃｃから、バラン４０の１次コイル４０Ａを経由して、ドライブ段トランジスタＴ１のコレクタに、電源が供給される。

【0020】

次に、ドライブ段保護回路４５の構成について説明する。
ドライブ段保護回路４５は、ダイオードＤ２が２段接続されたクランプ回路と、ダイオードＤ３が多段接続されたクランプ回路とを含む。ダイオードＤ２を含むクランプ回路は、ドライブ段増幅回路２０の出力ノードからグランドに向って逆バイアスになる向きに接続されている。ダイオードＤ３を含むクランプ回路は、ドライブ段増幅回路２０の出力ノードからグランドに向って順バイアスになる向きに接続されている。ドライブ段増幅回路２０の出力ノードとグランドとの間にキャパシタＣ１６が接続されている。

【0021】

図３は、バラン４０から非反転信号出力端子ＲＦｏｕｔ＋及び反転信号出力端子ＲＦｏｕｔ－までの複数の構成要素の等価回路図である。図３に丸付き数字で示した結合子は、後述する図４に示した対応する数字の結合子に接続されることを意味する。２つのパワー段グランド端子ＧＮＤ－Ｐｗｒからグランド導体にグランド電位が与えられる。

【0022】

バラン４０の２次コイル４０Ｂの一方の端部が非反転信号増幅回路５０Ａの入力ノードに接続されており、他方の端部が反転信号増幅回路５０Ｂの入力ノードに接続されている。非反転信号増幅回路５０Ａの構成と反転信号増幅回路５０Ｂの構成とは同一であるため、以下、非反転信号増幅回路５０Ａの構成について説明する。

【0023】

非反転信号増幅回路５０Ａは、相互に並列接続された複数のセル５０ＣＬＡ及び複数のセル５０ＣＬＢを含む。セル５０ＣＬＡ、５０ＣＬＢの各々は、パワー段トランジスタＴ２、入力キャパシタＣ６、バラスト抵抗素子Ｒ３、パワー段トランジスタＴ２のベースエミッタ間に接続されたキャパシタＣ７を含む。複数のセル５０ＣＬＡとセルＣＬＢには、相互に独立してバイアスを印加することができる。図３では、セル５０ＣＬＡとセル５０ＣＬＢとを１つずつ示している。

【0024】

非反転信号増幅回路５０Ａの入力ノードに入力された非反転信号が、入力キャパシタＣ６を介してパワー段トランジスタＴ２のベースに入力される。結合子１で示すように、パワー段バイアス回路８２Ａ（図４）から、セル５０ＣＬＡのバラスト抵抗素子Ｒ３を介してパワー段トランジスタＴ２のベースにバイアスが供給される。結合子２で示すように、他のパワー段バイアス回路８２Ｂ（図４）から、セル５０ＣＬＢのバラスト抵抗素子Ｒ３を介してパワー段トランジスタＴ２のベースにバイアスが供給される。

【0025】

反転信号増幅回路５０Ｂにおいても非反転信号増幅回路５０Ａと同様に、結合子３で示すように、セル５０ＣＬＡのバラスト抵抗素子Ｒ３がパワー段バイアス回路８２Ａ（図４）に接続されており、結合子４で示すように、セル５０ＣＬＢのバラスト抵抗素子Ｒ３がパワー段バイアス回路８２Ｂ（図４）に接続されている。

【0026】

次に、パワー段保護回路４６の構成について説明する。
パワー段保護回路４６は、ダイオードＤ４が２段接続されたクランプ回路と、ダイオードＤ５が多段接続された２つのクランプ回路とを含む。非反転信号増幅回路５０Ａ及び反転信号増幅回路５０Ｂのそれぞれの出力ノードからグランドに向って逆バイアスになる向きに、ダイオードＤ４を含むクランプ回路が接続されている。非反転信号増幅回路５０Ａ及び反転信号増幅回路５０Ｂのそれぞれの出力ノードからグランドに向って順バイアスになる向きに、ダイオードＤ５を含む２つのクランプ回路が並列に接続されている。

【0027】

次に、高調波終端回路４７の構成について説明する。高調波終端回路４７は、相互に直列接続されたキャパシタＣ８及びインダクタＬ４を含む。非反転信号増幅回路５０Ａ及び反転信号増幅回路５０Ｂのそれぞれの出力ノードとグランドとの間に、キャパシタＣ８とインダクタＬ４との直列接続回路が接続されている。

【0028】

非反転信号出力端子ＲＦｏｕｔ＋から非反転信号増幅回路５０Ａのパワー段トランジスタＴ２のコレクタに、電源が供給される。反転信号出力端子ＲＦｏｕｔ－から反転信号増幅回路５０Ｂのパワー段トランジスタＴ２のコレクタに、電源が供給される。

【0029】

図４は、ドライブ段バイアス回路８１、パワー段バイアス回路８２Ａ、８２Ｂの等価回路図である。バイアス電源端子Ｖｂａｔｔからドライブ段バイアス回路８１及びパワー段バイアス回路８２Ａ、８２Ｂにバイアス用の電源が供給される。バイアスグランド端子ＧＮＤ－Ｂｉａｓから、ドライブ段バイアス回路８１及びパワー段バイアス回路８２Ａ、８２Ｂのグランド導体にグランド電位が与えられる。

【0030】

バイアス電源端子Ｖｂａｔｔとグランドとの間にキャパシタＣ１０が接続されている。さらに、バイアス電源端子Ｖｂａｔｔからグランドに向って順バイアスになる向きにダイオードＤ１０が接続されている。

【0031】

ドライブ段バイアス回路８１は、トランジスタＴ３、Ｔ４、Ｔ５、キャパシタＣ１１、及び抵抗素子Ｒ４を含む。トランジスタＴ３のエミッタが、バラスト抵抗素子Ｒ１（図２）を介してドライブ段トランジスタＴ１（図２）のベースに接続されている。ドライブ段バイアス回路８１は、ドライブ段バイアス制御端子ＩＢ１から入力される制御信号に基づいて、ドライブ段増幅回路２０にバイアスを供給する。

【0032】

パワー段バイアス回路８２Ａは、トランジスタＴ６、Ｔ７、Ｔ８、Ｔ９、Ｔ１０、キャパシタＣ１２、Ｃ１３、抵抗素子Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１を含む。結合子１で示されているように、トランジスタＴ８、Ｔ１０のエミッタが、非反転信号増幅回路５０Ａのセル５０ＣＬＡのバラスト抵抗素子Ｒ３（図３）を介してパワー段トランジスタＴ２のベースに接続されている。結合子３で示されているように、トランジスタＴ７、Ｔ９のエミッタが、反転信号増幅回路５０Ｂのセル５０ＣＬＡのバラスト抵抗素子Ｒ３（図３）を介してパワー段トランジスタＴ２のベースに接続されている。

【0033】

パワー段バイアス回路８２Ａは、パワー段バイアス制御端子ＩＢ２から入力される制御信号に基づいて、パワー段差動増幅回路５０のセル５０ＣＬＡにバイアスを供給する。

【0034】

他のパワー段バイアス回路８２Ｂは、トランジスタＴ１１、Ｔ１２、Ｔ１３、キャパシタＣ１４、Ｃ１５、抵抗素子Ｒ１２、Ｒ１３、Ｒ１４を含む。結合子２で示されているように、トランジスタＴ１３のエミッタが、非反転信号増幅回路５０Ａのセル５０ＣＬＢのバラスト抵抗素子Ｒ３（図３）を介してパワー段トランジスタＴ２のベースに接続されている。結合子４で示されているように、トランジスタＴ１２のエミッタが、反転信号増幅回路５０Ｂのセル５０ＣＬＢのバラスト抵抗素子Ｒ３（図３）を介してパワー段トランジスタＴ２のベースに接続されている。

【0035】

パワー段バイアス回路８２Ｂは、パワー段バイアス制御端子ＩＢ３から入力される制御信号に基づいて、パワー段差動増幅回路５０のセル５０ＣＬＢにバイアスを供給する。

【0036】

図５Ａは、１つのパワー段トランジスタＴ２の概略平面図であり、図５Ｂは、図５Ａの一点鎖線５Ｂ－５Ｂにおける断面図である。図５Ａにおいて、半導体層に直接接触する電極に右上がりの相対的に濃いハッチングを付し、１層目の配線層に含まれる配線に右下がりの相対的に淡いハッチングを付している。図５Ｂにおいて、層間絶縁膜の記載を省略している。なお、ドライブ段トランジスタＴ１の基本的な構成は、パワー段トランジスタＴ２の基本的な構成と同一である。

【0037】

図５Ｂに示すように、基板７０の一方の面である第１面７０Ａにサブコレクタ層７１が配置されている。以下、高周波増幅回路の各構成要素の、第１面７０Ａと同一方向を向く面を上面ということとする。基板７０は、半絶縁性の化合物半導体からなる基板であり、サブコレクタ層７１は、例えば基板７０の第１面７０Ａの上に、基板７０と同一の化合物半導体からなる層をエピタキシャル成長させることにより形成される。サブコレクタ層７１には、ｎ型導電性が付与されている。一例として、基板７０はＧａＡｓ基板であり、サブコレクタ層７１は、ｎ型ＧａＡｓで形成される。

【0038】

基板７０の第１面７０Ａに平行な面をｘｙ面とするｘｙ直交座標系を定義する。サブコレクタ層７１の上面に、複数のパワー段トランジスタＴ２がｘ方向に並んで配置されている。パワー段トランジスタＴ２は、サブコレクタ層７１側から順番に積層されたコレクタ層５１Ｃ、ベース層５１Ｂ、及びエミッタ層５１Ｅを含む。パワー段トランジスタＴ２として、ヘテロ接合バイポーラトランジスタが用いられる。例えば、コレクタ層５１Ｃはｎ型ＧａＡｓで形成され、ベース層５１Ｂはｐ型ＧａＡｓで形成され、エミッタ層５１Ｅはｎ型ＩｎＧａＰで形成される。

【0039】

エミッタ層５１Ｅは、ベース層５１Ｂの上面に、ｘ方向に間隔を隔てて２個配置されている。本明細書において、コレクタ層５１Ｃ及びベース層５１Ｂからなるメサ構造体を、コレクタメサということとする。

【0040】

２つのエミッタ層５１Ｅの上に、それぞれエミッタ電極５２Ｅが配置されている。ベース層５１Ｂの上面のうち２つのエミッタ層５１Ｅの間の領域にベース電極５２Ｂが配置されている。サブコレクタ層７１の上面のうちコレクタメサをｘ方向に挟むように、２つのコレクタ電極５２Ｃが配置されている。コレクタ電極５２Ｃは、サブコレクタ層７１を介してコレクタ層５１Ｃに電気的に接続されている。なお、コレクタ電極５２Ｃは、ｘ方向に並ぶ２つのパワー段トランジスタＴ２の間に配置されており、２つのパワー段トランジスタＴ２で共用される。

【0041】

２つのエミッタ電極５２Ｅの上に１層目のエミッタ配線５３Ｅが配置されている。エミッタ配線５３Ｅは、ベース電極５２Ｂの上方を通過して２つのエミッタ電極５２Ｅ同士を電気的に接続する。コレクタ電極５２Ｃの上に、１層目のコレクタ配線５３Ｃが配置されている。

【0042】

２層目のエミッタ配線５４Ｅが１層目のエミッタ配線５３Ｅに電気的に接続されている。２層目のエミッタ配線５４Ｅの上に、パワー段グランド端子ＧＮＤ－Ｐｗｒが配置されている。パワー段グランド端子ＧＮＤ－Ｐｗｒは、ピラー部５５Ａと、その上面に配置されたハンダ層５５Ｂとを含む。なお、必要に応じて、ピラー部５５Ａと２層目のエミッタ配線５４Ｅとの間に、アンダーバンプメタル層を配置してもよい。

【0043】

図５Ａに示すように、平面視において、サブコレクタ層７１内にコレクタ層５１Ｃ及びベース層５１Ｂからなるコレクタメサが配置されている。コレクタメサをｘ方向に挟むように、２つのコレクタ電極５２Ｃが配置されている。コレクタ電極５２Ｃのそれぞれに、１層目のコレクタ配線５３Ｃが重なる。１層目のコレクタ配線５３Ｃは、ｙ軸の負の向きにサブコレクタ層７１の外側まで延びている。

【0044】

コレクタメサの内部にｙ方向に長い２つのエミッタ電極５２Ｅが、ｘ方向に間隔を隔てて配置されており、２つのエミッタ電極５２Ｅの間に、ｙ方向に長いベース電極５２Ｂが配置されている。２つのエミッタ電極５２Ｅと重なるように１つの１層目のエミッタ配線５３Ｅが配置されている。１層目のエミッタ配線５３Ｅは、一方のエミッタ電極５２Ｅから、ベース電極５２Ｂと交差して他方のエミッタ電極５２Ｅまで達する。ベース電極５２Ｂの端部に１層目のベース配線５３Ｂが重なるように配置されている。１層目のベース配線５３Ｂは、ｙ軸の正の方向に、サブコレクタ層７１の外側まで延びている。

【0045】

１層目のエミッタ配線５３Ｅと重なるように、２層目のエミッタ配線５４Ｅが配置されている。２層目のエミッタ配線５４Ｅはｘ方向に延びており、パワー段トランジスタＴ２ごとに配置された１層目のエミッタ配線５３Ｅ同士を接続する。

【0046】

図６は、パワー段差動増幅回路５０の複数の構成要素の平面視における位置関係を示す図である。複数のパワー段トランジスタＴ２がｘ方向に並んで配置されている。図６に示した複数のパワー段トランジスタＴ２のそれぞれは、コレクタ層５１Ｃ及びベース層５１Ｂ（図５Ａ、図５Ｂ）からなるコレクタメサの平面視における位置及び形状を表している。ｘ方向に並ぶ複数のパワー段トランジスタＴ２からなるトランジスタ列の中央を境として一方の側に配置された複数のパワー段トランジスタＴ２は、非反転信号増幅回路５０Ａ（図３）を構成し、他方の側に配置された複数のパワー段トランジスタＴ２は、反転信号増幅回路５０Ｂ（図３）を構成する。

【0047】

複数のパワー段トランジスタＴ２のそれぞれに対応して、キャパシタＣ７、入力キャパシタＣ６、及びバラスト抵抗素子Ｒ３が１つずつ配置されている。キャパシタＣ７、入力キャパシタＣ６、及びバラスト抵抗素子Ｒ３は、対応するパワー段トランジスタＴ２からｙ軸の正の方向に延びる直線に沿って、この順番に配置されている。

【0048】

非反転信号増幅回路５０Ａ及び反転信号増幅回路５０Ｂのそれぞれに、櫛歯状のコレクタ配線５３Ｃが接続されている。パワー段トランジスタＴ２は、コレクタ配線５３Ｃの櫛歯部分の間に配置されている。

【0049】

平面視において、複数のパワー段トランジスタＴ２を包含する最小包含長方形６０を定義する。最小包含長方形６０は、複数のパワー段トランジスタＴ２のコレクタメサを包含する凸包である。最小包含長方形６０の長辺はｘ軸に平行であり、短辺はｙ軸に平行である。

【0050】

図７は、ドライブ段増幅回路２０の複数の構成要素及びバラン４０の平面視における位置関係を示す図である。複数のドライブ段トランジスタＴ１がｙ方向に並んで配置されている。すなわち、パワー段トランジスタＴ２の並び方向と、ドライブ段トランジスタＴ１の並び方向とは、相互に直交する。図７において、複数のドライブ段トランジスタＴ１のそれぞれは、ドライブ段トランジスタＴ１のコレクタ層及びベース層からなるコレクタメサの平面視における位置及び形状を表している。

【0051】

平面視において、複数のドライブ段トランジスタＴ１を包含する最小包含長方形３０を定義する。最小包含長方形３０は、複数のパワー段トランジスタＴ２のコレクタメサを包含する凸包である。最小包含長方形３０の長辺はｙ軸に平行であり、短辺はｘ軸に平行である。

【0052】

複数のドライブ段トランジスタＴ１のそれぞれに対応して、入力キャパシタＣ４及びバラスト抵抗素子Ｒ１が１つずつ配置されている。入力キャパシタＣ４及びバラスト抵抗素子Ｒ１は、対応するドライブ段トランジスタＴ１からｘ軸の正の方向に延びる直線に沿って、この順番に配置されている。複数のドライブ段トランジスタＴ１のそれぞれは、櫛歯型のコレクタ配線２３Ｃの複数の櫛歯部分の間に配置されている。

【0053】

バラン４０は、複数の配線層に配置された１次コイル４０Ａと２次コイル４０Ｂとで構成される。図７において、１次コイル４０Ａ及びコレクタ配線５３Ｃに、右上がりの相対的に濃いハッチングを付し、２次コイル４０Ｂに右下がりの相対的に淡いハッチングを付している。１次コイル４０Ａ及び２次コイル４０Ｂのそれぞれのターン数は約２である。１次コイル４０Ａの配線同士の交差箇所、２次コイル４０Ｂの配線同士の交差箇所、及び１次コイル４０Ａと２次コイル４０Ｂとの交差箇所において、配線同士の絶縁性が確保されている。

【0054】

１次コイル４０Ａの一方の端部にコレクタ配線２３Ｃが接続されており、他方の端部にドライブ段電源端子Ｖｃｃが接続されている。２次コイル４０Ｂの一方の端部に非反転信号増幅回路５０Ａの入力ノードが接続されており、他方の端部に反転信号増幅回路５０Ｂの入力ノードが接続されている。

【0055】

図８は、本実施例による高周波増幅回路の複数の構成要素の平面視における配置を示す図である。平面視において基板７０は、正方形または長方形である。基板７０の１つの辺に平行な方向をｘ方向とするｘｙ直交座標系を定義する。パワー段差動増幅回路５０が、基板７０のｘ方向のほぼ全域に亘って配置されている。平面視においてパワー段差動増幅回路５０が配置された領域内に、複数のパワー段トランジスタＴ２を包含する最小包含長方形６０が定義される。最小包含長方形６０と重なるように、パワー段グランド端子ＧＮＤ－Ｐｗｒが配置されている。

【0056】

パワー段差動増幅回路５０が配置された領域に対してｙ軸の正の側に、ドライブ段増幅回路２０、バラン４０、ドライブ段バイアス回路８１、パワー段バイアス回路８２Ａ、８２Ｂ、入力保護回路４３、入力整合回路４４、ドライブ段保護回路４５、信号入力端子ＲＦｉｎ、ドライブ段電源端子Ｖｃｃ、入力側グランド端子ＧＮＤ－ＩＮ、バイアスグランド端子ＧＮＤ－Ｂｉａｓ、バイアス電源端子Ｖｂａｔｔ、ドライブ段バイアス制御端子ＩＢ１、パワー段バイアス制御端子ＩＢ２、ＩＢ３、及びキャパシタＣ１６（図２）が配置されている。パワー段差動増幅回路５０が配置された領域に対してｙ軸の負の側に、パワー段保護回路４６、高調波終端回路４７が配置されている。パワー段保護回路４６が配置されている領域内に、非反転信号出力端子ＲＦｏｕｔ＋及び反転信号出力端子ＲＦｏｕｔ－が配置されている。

【0057】

バラン４０は、ｘ方向に関して複数のパワー段トランジスタＴ２の最小包含長方形６０の範囲内に配置されている。より具体的には、バラン４０は、最小包含長方形６０の中心位置からｙ方向に延びる仮想直線上に配置されている。言い換えると、バラン４０のｘ方向の範囲内に、非反転信号増幅回路５０Ａ（図６）のパワー段トランジスタＴ２が分布する領域と、反転信号増幅回路５０Ｂ（図６）のパワー段トランジスタＴ２が分布する領域との境界が配置されている。

【0058】

ドライブ段電源端子Ｖｃｃと複数のドライブ段トランジスタＴ１（すなわち、最小包含長方形３０（図７））とは、バラン４０をｘ方向に挟む位置に配置されている。言い換えると、バラン４０はドライブ段電源端子Ｖｃｃよりもｘ軸の正の側に配置されており、ドライブ段増幅回路２０はバラン４０よりもｘ軸の正の側に配置されている。ｙ方向に関しては、ドライブ段電源端子Ｖｃｃ、最小包含長方形３０、及びバラン４０のｙ方向に占める範囲が、相互に部分的に重なっている。

【0059】

バラン４０から見て、ドライブ段増幅回路２０よりｘ方向に遠い位置に入力整合回路４４が配置されている。すなわち、入力整合回路４４はドライブ段増幅回路２０よりｘ軸の正の側に配置されている。パワー段差動増幅回路５０から見て入力整合回路４４よりもｙ方向に遠い位置に信号入力端子ＲＦｉｎが配置されている。すなわち、信号入力端子ＲＦｉｎが入力整合回路４４のｙ軸の正の側に配置されている。信号入力端子ＲＦｉｎは、バラン４０から見てドライブ段増幅回路２０よりもｘ方向に遠い位置に配置されていることになる。

【0060】

バイアス電源端子Ｖｂａｔｔは、ｘ方向に関してドライブ段電源端子Ｖｃｃ及びバラン４０が分布する範囲９０内に配置されている。ｘ方向に関して、バイアス電源端子Ｖｂａｔｔと信号入力端子ＲＦｉｎとの間に、入力側グランド端子ＧＮＤ－ＩＮが配置されている。

【0061】

ｙ方向に関してドライブ段バイアス回路８１、及びパワー段バイアス回路８２Ａ、８２Ｂが配置された範囲と、バラン４０が配置された範囲は、相互に部分的に重なりを持つ。

【0062】

次に、本実施例の優れた効果について、図９に示した比較例と比較して説明する。
図９は、比較例による高周波増幅回路の複数の構成要素の平面視における配置を示す図である。図８に示した実施例では、ドライブ段増幅回路２０、バラン４０、及びドライブ段電源端子Ｖｃｃが、ｘ方向に並んで配置されており、パワー段差動増幅回路５０に対してｙ軸の正の側に配置されている。

【0063】

これに対して図９に示した比較例では、差動回路の対称性を考慮して、ドライブ段増幅回路２０、バラン４０、及びパワー段差動増幅回路５０が、ｙ方向に並んで配置されている。特に、ドライブ段増幅回路２０、バラン４０、及びパワー段差動増幅回路５０が、ｙ軸に平行な仮想直線に関してほぼ線対称となるように配置されている。高周波信号は、ドライブ段増幅回路２０からバラン４０を経由してパワー段差動増幅回路５０まで、ｙ方向に伝送される。

【0064】

基板７０の表面内で相対的に大きな面積を占めるドライブ段増幅回路２０、バラン４０、及びパワー段差動増幅回路５０がｙ方向に並んで配置されるため、基板７０のｙ方向の寸法を小さくすることが困難である。例えば、図９に示すように、素子が配置されないデッドスペース９１が発生してしまう。

【0065】

図８に示した実施例では、ドライブ段増幅回路２０とバラン４０とをｘ方向に並べて配置することにより、デッドスペースを縮小し、基板７０のｙ方向の寸法を小さくすることが可能になる。本願の発明者によるレイアウト設計では、図８に示した実施例による高周波増幅回路のチップのｙ方向の寸法を、図９に示した比較例による高周波増幅回路のチップのｙ方向の寸法の約９５％まで小さくできることが確認された。なお、基板７０のｘ方向の寸法は、パワー段差動増幅回路５０のｘ方向の寸法によって律速されるため、図８に示した実施例と図９に示した比較例とで、基板７０のｘ方向の寸法に差はない。

【0066】

また、本実施例（図７）では、バラン４０を介してドライブ段増幅回路２０に電源を供給するためのドライブ段電源端子Ｖｃｃを、バラン４０から見てドライブ段増幅回路２０とは反対側に配置している。ドライブ段増幅回路２０から出力されたシングルエンド信号は、ｘ軸の正の側からバラン４０の１次コイル４０Ａに入力され、１次コイル４０Ａを経由してｘ軸の負の側に出力される。差動信号を構成する非反転信号及び反転信号は、バラン４０の２次コイル４０Ｂからｙ軸の負の側に出力される。このため、ｙ軸に平行な仮想直線に関する差動回路の対称性の崩れが抑制される。

【0067】

次に、図１０を参照して、図８に示した実施例による高周波増幅回路と図９に示した比較例による高周波増幅回路とのＡＭＡＭ特性のシミュレーション結果について説明する。図１０は、ＡＭＡＭ特性のシミュレーション結果を示すグラフである。横軸は出力電力を単位［ｄＢｍ］で表し、縦軸は出力電力が３０ｄＢｍのときの利得を基準とした利得変化量を単位［ｄＢ］で表す。図１０のグラフ中の実線及び破線は、それぞれ図８に示した実施例による高周波増幅回路及び図９に示した比較例による高周波増幅回路のＡＭＡＭ特性を示す。シミュレーションは、周波数１７１０ＭＨｚ、１８５０ＭＨｚ、及び２０２５ＭＨｚの３つの周波数で行った。

【0068】

図８に示した実施例による高周波増幅回路のＡＭＡＭ特性は、図９に示した比較例による高周波増幅回路のＡＭＡＭ特性と比べて遜色がないことがわかる。さらに、図８に示した実施例では、図９に示した比較例と比べて飽和出力の改善がみられる。

【0069】

次に、図１１に示した他の比較例と比較して、本実施例の優れた効果について説明する。図１１は、他の比較例による高周波増幅回路のドライブ段増幅回路２０、バラン４０、及びドライブ段電源端子Ｖｃｃの平面視における位置関係を示す図である。

【0070】

図７に示した実施例では、バラン４０を基準として、ドライブ段増幅回路２０とドライブ段電源端子Ｖｃｃとがｘ方向に関して相互に反対側に配置されている。これに対して図１１に示した比較例では、バラン４０を基準として、ドライブ段増幅回路２０とドライブ段電源端子Ｖｃｃとがｘ方向に関して相互に同じ側に配置されており、両者がｙ方向に並んで配置されている。具体的には、バラン４０から見て、ドライブ段増幅回路２０及びドライブ段電源端子Ｖｃｃが、共にｘ軸の正の側に配置されている。このため、ドライブ段増幅回路２０から出力されたシングルエンド信号は、ｘ軸の正の側からバラン４０の１次コイル４０Ａに入力され、１次コイル４０Ａを経由してｘ軸の正の側に出力される。このため、ｙ軸に平行な仮想直線に関する差動回路の対称性の崩れが大きくなる。

【0071】

図１２は、図８に示した実施例による高周波増幅回路と、図１１に示した比較例による高周波増幅回路とのＡＭＡＭ特性のシミュレーション結果を示すグラフである。横軸は出力電力を単位［ｄＢｍ］で表し、縦軸は出力電力が３０ｄＢｍのときの利得を基準とした利得変化量を単位［ｄＢ］で表す。図１２のグラフ中の実線及び破線は、それぞれ図８に示した実施例による高周波増幅回路及び図１１に示した比較例による高周波増幅回路のＡＭＡＭ特性を示す。シミュレーションは、周波数１７１０ＭＨｚ、１８５０ＭＨｚ、及び２０２５ＭＨｚの３つの周波数で行った。

【0072】

図１１に示した比較例では、図８に示した実施例と比べて利得の低下量が大きく、飽和出力も低下していることがわかる。図１２に結果を示したシミュレーションにより、図８に示した実施例のようにバラン４０をｘ方向に挟むようにドライブ段増幅回路２０及びドライブ段電源端子Ｖｃｃを配置することにより、対称性の崩れを軽減させることの優れた効果が確認された。

【0073】

また、上記実施例（図７）の構成では、比較例（図１１）の構成と比べて、ドライブ段電源端子Ｖｃｃからドライブ段増幅回路２０までの距離が長い。このため、ドライブ段電源端子Ｖｃｃとドライブ段増幅回路２０との間の寄生容量が低減される。これにより、寄生容量に起因する特性の劣化が抑制される。また、比較例（図１１）のようにドライブ段電源端子Ｖｃｃとドライブ段増幅回路２０とをｙ方向に並べて配置することは、チップのｙ方向の寸法を小さくするという観点からも不利である。

【0074】

次に、上記実施例の他の優れた効果について説明する。上記実施例（図８）では、バイアス電源端子Ｖｂａｔｔが、ｘ方向に関してドライブ段電源端子Ｖｃｃ及びバラン４０が分布する範囲９０内に配置されている。さらに、信号入力端子ＲＦｉｎは、入力整合回路４４に対してｙ方向に並んで配置されている。すなわち、ｘ方向に関して信号入力端子ＲＦｉｎが配置された位置と、バイアス電源端子Ｖｂａｔｔが配置された位置との間に、ドライブ段増幅回路２０が配置される。このため、信号入力端子ＲＦｉｎからバイアス電源端子Ｖｂａｔｔまでの距離が、ドライブ段増幅回路２０のｘ方向の寸法より長い。

【0075】

また、ｘ方向に関して信号入力端子ＲＦｉｎが配置された位置と、ドライブ段電源端子Ｖｃｃが配置された位置との間に、バラン４０及びドライブ段増幅回路２０が配置される。このため、信号入力端子ＲＦｉｎからドライブ段電源端子Ｖｃｃまでの距離が、バラン４０とドライブ段増幅回路２０とのｘ方向の合計の寸法より長い。

【0076】

このように、上記実施例では、信号入力端子ＲＦｉｎが、電源端子から離れて配置されている。これにより、信号の回り込みの影響による発振を抑制することができる。

【0077】

上述の実施例は例示であり、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

【0078】

本明細書に記載した上記実施例に基づき、以下の発明を開示する。
＜１＞
基板と、
前記基板に配置され、複数のドライブ段トランジスタを含むドライブ段増幅回路と、
前記基板に配置され、前記ドライブ段増幅回路から出力された高周波信号を、差動信号に変換するバランと、
前記基板に配置され、複数のパワー段トランジスタを含み、前記バランによって変換された差動信号を増幅するパワー段差動増幅回路と、
前記バランを経由して前記複数のドライブ段トランジスタに電源を供給するドライブ段電源端子と
を備え、
前記基板を平面視したとき、前記複数のパワー段トランジスタを包含する最小包含長方形が第１方向に長く、
前記バランは、前記第１方向に関して前記最小包含長方形の範囲内に配置されており、
前記ドライブ段電源端子と前記複数のドライブ段トランジスタとは、前記バランを前記第１方向に挟む位置に配置されている高周波増幅回路。

【0079】

＜２＞
前記複数のパワー段トランジスタは、前記第１方向に並んで配置されている＜１＞に記載の高周波増幅回路。

【0080】

＜３＞
前記複数のドライブ段トランジスタは、前記基板の面内において前記第１方向と直交する方向に並んで配置されている＜１＞または＜２＞に記載の高周波増幅回路。

【0081】

＜４＞
前記ドライブ段増幅回路への信号が入力される信号入力端子と、
前記複数のドライブ段トランジスタにバイアスを供給するドライブ段バイアス回路と、
前記複数のパワー段トランジスタにバイアスを供給するパワー段バイアス回路と、
前記ドライブ段バイアス回路及び前記パワー段バイアス回路に電源を供給するバイアス電源端子と
をさらに備え、
前記バランから見て前記信号入力端子は前記ドライブ段増幅回路よりも前記第１方向に遠い位置に配置されており、
前記バイアス電源端子は、前記第１方向に関して前記ドライブ段電源端子及び前記バランが分布する範囲内に配置されている請求項１乃至３のいずれか１項に記載の高周波増幅回路。

【符号の説明】

【0082】

２０ ドライブ段増幅回路
２０ＣＬ ドライブ段増幅回路のセル
２３Ｃ コレクタ配線
３０ ドライブ段トランジスタの最小包含長方形
４０ バラン
４０Ａ １次コイル
４０Ｂ ２次コイル
４３ 入力保護回路
４４ 入力整合回路
４５ ドライブ段保護回路
４６ パワー段保護回路
４７ 高調波終端回路
５０ パワー段差動増幅回路
５０Ａ 非反転信号増幅回路
５０Ｂ 反転信号増幅回路
５０ＣＬＡ、５０ＣＬＢ パワー段増幅回路のセル
５１Ｂ ベース層
５１Ｃ コレクタ層
５１Ｅ エミッタ層
５２Ｂ ベース電極
５２Ｃ コレクタ電極
５２Ｅ エミッタ電極
５３Ｂ １層目のベース配線
５３Ｃ １層目のコレクタ配線
５３Ｅ １層目のエミッタ配線
５４Ｅ ２層目のエミッタ配線
５５ａ ピラー部
５５ｂ ハンダ層
６０ パワー段トランジスタの最小包含長方形
７０ 基板
７０Ａ 第１面
７１ サブコレクタ層
８１ ドライブ段バイアス回路
８２Ａ、８２Ｂ パワー段バイアス回路
９０ ドライブ段電源端子及びバランが分布するｘ方向の範囲
９１ デッドスペース
ＧＮＤ－Ｂｉａｓ バイアスグランド端子
ＧＮＤ－Ｄｒｖ ドライブ段グランド端子
ＧＮＤ－ＩＮ 入力側グランド端子
ＧＮＤ－Ｐｗｒ パワー段グランド端子
ＩＢ１ ドライブ段バイアス制御端子
ＩＢ２、ＩＢ３ パワー段バイアス制御端子
ＲＦｉｎ 信号入力端子
ＲＦｏｕｔ＋ 非反転信号出力端子
ＲＦｏｕｔ－ 反転信号出力端子
Ｔ１ ドライブ段トランジスタ
Ｔ２ パワー段トランジスタ
Ｖｂａｔｔ バイアス電源端子
Ｖｃｃ ドライブ段電源端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】