特開 2024-14277 回路装置及び振動デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024014277

(43)【公開日】2024-02-01

(54)【発明の名称】回路装置及び振動デバイス

(51)【国際特許分類】

   H03B 5/32 20060101AFI20240125BHJP

   H03B 5/30 20060101ALI20240125BHJP

【ＦＩ】

H03B5/32 J

H03B5/30 A

H03B5/30 B

H03B5/30 Z

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022116980

(22)【出願日】2022-07-22

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100179475

【弁理士】

【氏名又は名称】仲井 智至

(74)【代理人】

【識別番号】100216253

【弁理士】

【氏名又は名称】松岡 宏紀

(74)【代理人】

【識別番号】100225901

【弁理士】

【氏名又は名称】今村 真之

(72)【発明者】

【氏名】伊藤 久浩

(72)【発明者】

【氏名】今村 真之

(72)【発明者】

【氏名】堤 昭夫

【テーマコード（参考）】

5J079

【Ｆターム（参考）】

5J079AA04

5J079BA43

5J079BA44

5J079DB04

5J079FA01

5J079FA05

5J079FA11

5J079FB02

5J079FB03

5J079FB39

5J079FB48

5J079HA25

5J079JA06

(57)【要約】

【課題】端子に印加される電圧に応じて当該端子を電源端子と電圧入力端子のいずれとして機能させるかを選択することが可能な回路装置を提供すること。
【解決手段】電源端子又は電圧入力端子として機能し、第１電圧が印加される第１端子と、第２電圧が印加される第２端子と、振動子を発振させる発振用回路と、前記第１端子と前記発振用回路とを電気的に接続又は遮断する第１スイッチと、前記第２端子と前記発振用回路とを電気的に接続又は遮断する第２スイッチと、前記第１電圧に基づいて前記第１スイッチ及び前記第２スイッチを制御し、前記第１電圧及び前記第２電圧の一方を電源電圧として前記発振用回路に供給する選択回路と、を備える、回路装置。
【選択図】図５

【特許請求の範囲】

【請求項1】

電源端子又は電圧入力端子として機能し、第１電圧が印加される第１端子と、
第２電圧が印加される第２端子と、
振動子を発振させる発振用回路と、
前記第１端子と前記発振用回路とを電気的に接続又は遮断する第１スイッチと、
前記第２端子と前記発振用回路とを電気的に接続又は遮断する第２スイッチと、
前記第１電圧に基づいて前記第１スイッチ及び前記第２スイッチを制御し、前記第１電圧及び前記第２電圧の一方を電源電圧として前記発振用回路に供給する選択回路と、を備える、回路装置。

【請求項2】

請求項１において、
前記第１端子が電源端子として機能するとき、前記第２端子は制御端子として機能し、
前記第１端子が電圧入力端子として機能するとき、前記第２端子は電源端子として機能する、回路装置。

【請求項3】

請求項２において、
前記第２端子と接続され、前記第２電圧に応じて前記発振用回路からクロック信号を出力させるか否かを切り替えるクロック信号出力制御回路を備える、回路装置。

【請求項4】

請求項１において、
前記選択回路は、
前記第１電圧及び前記第２電圧に基づいて、内部電圧を生成する内部電圧生成回路と、
前記内部電圧によって動作し、前記第１スイッチ及び前記第２スイッチを制御するスイッチ制御回路と、を含む、回路装置。

【請求項5】

請求項４において、
前記内部電圧生成回路は、
ソースが前記第１端子と接続され、ゲートが前記第２端子と接続される第１ＰＭＯＳトランジスターと
ソースが前記第２端子と接続され、ゲートが前記第１端子と接続される第２ＰＭＯＳトランジスターと、を含み、
前記内部電圧は、前記第１ＰＭＯＳトランジスターのドレインと前記第２ＰＭＯＳトランジスターのドレインとが接続されたノードの電圧である、回路装置。

【請求項6】

請求項１において、
前記第１端子が電源端子として機能するとき、前記第２端子は電圧入力端子として機能し、
前記第１端子が電圧入力端子として機能するとき、前記第２端子は電源端子として機能する、回路装置。

【請求項7】

振動子と、
前記振動子と電気的に接続される回路装置と、
前記振動子と前記回路装置とを収容し、第１外部端子及び第２外部端子が設けられている容器と、を備え、
前記回路装置は、
前記第１外部端子と電気的に接続されており、電源端子又は電圧入力端子として機能し、第１電圧が印加される第１端子と、
前記第２外部端子と電気的に接続されており、第２電圧が印加される第２端子と、
前記振動子を発振させる発振用回路と、
前記第１端子と前記発振用回路とを電気的に接続又は遮断する第１スイッチと、
前記第２端子と前記発振用回路とを電気的に接続又は遮断する第２スイッチと、
前記第１電圧に基づいて前記第１スイッチ及び前記第２スイッチを制御し、前記第１電圧及び前記第２電圧の一方を電源電圧として前記発振用回路に供給する選択回路と、を備える、振動デバイス。

【請求項8】

請求項７において、
前記第１端子が電源端子として機能するとき、前記第２端子は制御端子として機能し、
前記第１端子が電圧入力端子として機能するとき、前記第２端子は電源端子として機能する、振動デバイス。

【請求項9】

請求項８において、
前記回路装置は、前記第２端子と接続され、前記第２電圧に応じて前記発振用回路からクロック信号を出力させるか否かを切り替えるクロック信号出力制御回路を備える、振動デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、回路装置及び振動デバイスに関する。

【背景技術】

【0002】

特許文献１には、集積回路素子の電源端子とグラウンド端子との機能割り当てを切り替えることで、集積回路素子をベースに搭載する際にワイヤボンディングとＦＣＢ法のどちらを用いる場合でも、新たに配線パターンを増やすなどの対策をとる必要がなく、低背化の妨げを防止できる発振器が記載されている。特許文献１には、端子の割り当ての選択方法の例として、スイッチ部による切り替えが記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００８－０４２２６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に記載の発振器では、スイッチ部を設けてスイッチング動作させて、集積回路素子の一方の端子をグラウンド端子として用い、他方の端子を電源端子として用いる状態と、その逆の状態とのいずれの状態にするかを、例えば、集積回路素子のメモリーに設定する必要がある。

【課題を解決するための手段】

【0005】

本発明に係る回路装置の一態様は、
電源端子又は電圧入力端子として機能し、第１電圧が印加される第１端子と、
第２電圧が印加される第２端子と、
振動子を発振させる発振用回路と、
前記第１端子と前記発振用回路とを電気的に接続又は遮断する第１スイッチと、
前記第２端子と前記発振用回路とを電気的に接続又は遮断する第２スイッチと、
前記第１電圧に基づいて前記第１スイッチ及び前記第２スイッチを制御し、前記第１電圧及び前記第２電圧の一方を電源電圧として前記発振用回路に供給する選択回路と、を備える。

【0006】

本発明に係る振動デバイスの一態様は、
振動子と、
前記振動子と電気的に接続される回路装置と、
前記振動子と前記回路装置とを収容し、第１外部端子及び第２外部端子が設けられている容器と、を備え、
前記回路装置は、
前記第１外部端子と電気的に接続されており、電源端子又は電圧入力端子として機能し、第１電圧が印加される第１端子と、
前記第２外部端子と電気的に接続されており、第２電圧が印加される第２端子と、
前記振動子を発振させる発振用回路と、
前記第１端子と前記発振用回路とを電気的に接続又は遮断する第１スイッチと、
前記第２端子と前記発振用回路とを電気的に接続又は遮断する第２スイッチと、
前記第１電圧に基づいて前記第１スイッチ及び前記第２スイッチを制御し、前記第１電圧及び前記第２電圧の一方を電源電圧として前記発振用回路に供給する選択回路と、を備える。

【図面の簡単な説明】

【0007】

【図1】発振器の斜視図。

【図2】発振器の断面図。

【図3】回路装置の底面図。

【図4】発振器の底面図。

【図5】第１実施形態の発振器の機能ブロック図。

【図6】不揮発性メモリーに対するデータの書き込み及び読み出しのタイミングチャートの一例を示す図。

【図7】比較例の発振器の機能ブロック図。

【図8】比較例における回路装置に対するシミュレーション結果の信号波形を示す図。

【図9】第１実施形態における回路装置に対するシミュレーション結果の信号波形を示す図。

【図10】第２実施形態の発振器の機能ブロック図。

【図11】変形例の発振器の断面図。

【図12】変形例の発振器の断面図。

【図13】変形例の発振器の機能ブロック図。

【発明を実施するための形態】

【0008】

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

【0009】

また、以下では、本発明に係る振動デバイスとして発振器を例に挙げて説明するが、本発明に係る振動デバイスは、振動子を含む他の種類のデバイス、例えばセンサー等であってもよい。

【0010】

１．第１実施形態
図１～図４は、本実施形態の発振器１の構造の一例を示す図である。図１は、発振器１の斜視図であり、図２は、図１のＡ－Ａ断面図の一例である。図３は、発振器１に含まれる回路装置２の底面図であり、図４は、発振器１の底面図である。

【0011】

図１～図４に示すように、発振器１は、回路装置２、振動子３、容器４、リッド５及び複数の外部端子６を含む。

【0012】

本実施形態では、振動子３は、基板材料として水晶を用いた水晶振動子であり、例えば、ＡＴカット水晶振動子や音叉型水晶振動子等である。振動子３は、ＳＡＷ共振子やＭＥＭＳ振動子であってもよい。ＳＡＷはSurface Acoustic Waveの略であり、ＭＥＭＳはMicro Electro Mechanical Systemsの略である。また、振動子３の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子３の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。また、本実施形態では、回路装置２は１チップの集積回路で実現されている。ただし、回路装置２は、少なくとも一部がディスクリート部品で構成されていてもよい。

【0013】

図２に示すように、振動子３は、その表面及び裏面にそれぞれ金属の励振電極３ａ，３ｂを有しており、励振電極３ａ，３ｂを含む振動子３の形状や質量に応じた所望の周波数で発振する。

【0014】

図２に示すように、発振器１は、シングルシール構造の発振器であり、容器４は、回路装置２と振動子３とを同一空間内に収容する。例えば、容器４は、セラミックパッケージであってもよい。具体的には、容器４には、凹部が設けられており、リッド５で凹部を覆うことによって収容室７となる。なお、図２に示す構造は一例であり、例えば、発振器１は、振動子３と回路装置２とが互いに異なる空間に収容された構造等の他の構造であってもよい。

【0015】

図２及び図３に示すように、回路装置２の底面２０には、６個の端子２１、すなわち、端子２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆが設けられている。端子２１ａは、制御信号ＯＥ若しくは制御信号ＳＴが入力される制御端子、又は電源電圧ＶＤＤが供給される電源端子として機能する端子である。端子２１ｂは、グラウンド電圧ＧＮＤが供給されるグラウンド端子である。端子２１ｃは、クロック信号ＯＵＴを出力する出力端子である。端子２１ｄは、電源電圧ＶＤＤが供給される電源端子又はグラウンド電圧ＧＮＤが供給される電圧入力端子として機能する端子である。端子２１ｅは、振動子３からの信号ＸＯが入力される入力端子である。端子２１ｆは、振動子３に信号ＸＩを出力する出力端子である。

【0016】

図４に示すように、発振器１は、底面である容器４の裏面に、４個の外部端子６、すなわち、外部端子６ａ，６ｂ，６ｃ，６ｄが設けられている。外部端子６ａは、制御信号ＯＥ若しくは又は制御信号ＳＴが入力される制御端子、又は電源電圧ＶＤＤが供給される電源端子として機能する端子である。外部端子６ｂは、グラウンド電圧ＧＮＤが供給されるグラウンド端子である。外部端子６ｃは、クロック信号ＯＵＴを出力する出力端子である。外部端子６ｄは、電源電圧ＶＤＤが供給される電源端子又はグラウンド電圧ＧＮＤが供給される電圧入力端子として機能する端子である。

【0017】

容器４の内部又は凹部の表面には、回路装置２の２つの端子２１ｅ，２１ｆと、振動子３の２つの励振電極３ａ，３ｂとをそれぞれ電気的に接続するための不図示の配線が設けられている。これらの配線により、回路装置２は、振動子３と電気的に接続される。また、容器４の内部又は凹部の表面には、回路装置２の４個の２１ａ，２１ｂ，２１ｃ，２１ｄと発振器１の４個の外部端子６ａ，６ｂ，６ｃ，６ｄとをそれぞれ電気的に接続するための不図示の配線が設けられている。

【0018】

図５は、第１実施形態の発振器１の機能ブロック図である。図５に示すように、第１実施形態の発振器１は、回路装置２と振動子３とを含む。前述の通り、発振器１は４個の外部端子６ａ，６ｂ，６ｃ，６ｄを備えており、回路装置２は、６個の端子２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆを備えている。回路装置２の４個の端子２１ａ，２１ｂ，２１ｃ，２１ｄは、発振器１の４個の外部端子６ａ，６ｂ，６ｃ，６ｄとそれぞれ電気的に接続されている。回路装置２の端子２１ｅは振動子３の一端と電気的に接続され、回路装置２の端子２１ｆは振動子３の他端と電気的に接続されている。

【0019】

回路装置２は、選択回路１００、スイッチ１３０、スイッチ１４０、発振用回路１５０、ロジック回路１６０及び不揮発性メモリー１７０を備える。なお、回路装置２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

【0020】

回路装置２の端子２１ｄは、電源端子又は電圧入力端子として機能し、電圧Ｖ１が印加される。端子２１ｄが電源端子である場合、電圧Ｖ１は電源電圧ＶＤＤである。電源電圧ＶＤＤは、例えば３．３Ｖである。また、端子２１ｄが電圧入力端子である場合、電圧Ｖ１はグラウンド電圧ＧＮＤである。グラウンド電圧ＧＮＤは、例えば０Ｖである。

【0021】

回路装置２の端子２１ａは、制御端子又は電源端子として機能し、電圧Ｖ２が印加される。端子２１ａが制御端子である場合、電圧Ｖ２は制御信号ＯＥ又は制御信号ＳＴの電圧である。制御信号ＯＥ，ＳＴの電圧は、電源電圧ＶＤＤ又はグラウンド電圧ＧＮＤである。端子２１ａが制御端子である場合、不揮発性メモリー１７０には、端子２１ａに入力される信号が制御信号ＯＥと制御信号ＳＴのいずれであるかを示す情報が記憶される。端子２１ａが電源端子である場合、電圧Ｖ２は電源電圧ＶＤＤである。

【0022】

端子２１ｄが電源端子である場合、端子２１ａは制御端子である。また、端子２１ｄが電圧入力端子である場合、端子２１ａは電源端子である。

【0023】

選択回路１００は、端子２１ｄに印加される電圧Ｖ１に基づいてスイッチ１３０及びスイッチ１４０を制御し、端子２１ｄに印加される電圧Ｖ１及び端子２１ａに印加される電圧Ｖ２の一方を電源電圧ＶＤＤとして発振用回路１５０に供給する。本実施形態では、選択回路１００は、内部電圧生成回路１１０とスイッチ制御回路１２０とを含む。

【0024】

内部電圧生成回路１１０は、端子２１ｄに印加される電圧Ｖ１及び端子２１ａに印加される電圧Ｖ２に基づいて、内部電圧ＶＤＤ＿ＳＵＢを生成する。本実施形態では、内部電圧生成回路１１０は、２つのＰＭＯＳトランジスター１１１，１１２を含む。

【0025】

ＰＭＯＳトランジスター１１１は、ソースが端子２１ｄと接続され、ゲートが端子２１ａと接続されている。ＰＭＯＳトランジスター１１２は、ソースが端子２１ａと接続され、ゲートが端子２１ｄと接続されている。また、ノードＮ１において、ＰＭＯＳトランジスター１１１のドレインとＰＭＯＳトランジスター１１２のドレインとが接続されている。

【0026】

端子２１ｄが電源端子である場合、端子２１ｄに印加される電圧Ｖ１は電源電圧ＶＤＤであるので、ＰＭＯＳトランジスター１１２はオフ状態となる。この場合、端子２１ａは制御端子であるので、端子２１ａに印加される電圧Ｖ２は電源電圧ＶＤＤ又はグラウンド電圧ＧＮＤである。電圧Ｖ２がグラウンド電圧ＧＮＤのときはＰＭＯＳトランジスター１１１がオン状態となり、ノードＮ１の電圧は電圧Ｖ１である電源電圧ＶＤＤとなる。電圧Ｖ２が電源電圧ＶＤＤのときはＰＭＯＳトランジスター１１１がオフ状態となるが、ＰＭＯＳトランジスター１１１のソース－ドレイン間に形成される寄生ダイオードによってソースからドレインへと電流が流れるため、ノードＮ１の電圧は電圧Ｖ１である電源電圧ＶＤＤとなる。すなわち、端子２１ｄが電源端子である場合、ノードＮ１の電圧は電源電圧ＶＤＤとなる。

【0027】

一方、端子２１ｄが電圧入力端子である場合、端子２１ｄに印加される電圧Ｖ１はグラウンド電圧ＧＮＤであるので、ＰＭＯＳトランジスター１１２はオン状態となる。この場合、端子２１ａは電源端子であるので、端子２１ａに印加される電圧Ｖ２は電源電圧ＶＤＤであり、ＰＭＯＳトランジスター１１１はオフ状態となる。したがって、ノードＮ１の電圧は電圧Ｖ２である電源電圧ＶＤＤとなる。すなわち、端子２１ｄが電圧入力端子である場合も、ノードＮ１の電圧は電源電圧ＶＤＤとなる。

【0028】

内部電圧ＶＤＤ＿ＳＵＢは、ノードＮ１の電圧であり、スイッチ制御回路１２０、スイッチ１３０及びスイッチ１４０に供給される。

【0029】

スイッチ制御回路１２０は、内部電圧ＶＤＤ＿ＳＵＢによって動作し、スイッチ１３０及びスイッチ１４０を制御する。本実施形態では、スイッチ制御回路１２０は、２つの論理反転回路１２１，１２２を含む。

【0030】

論理反転回路１２１の入力端子は、端子２１ｄと接続されている。論理反転回路１２１は、内部電圧ＶＤＤ＿ＳＵＢが供給されて動作し、端子２１ｄに印加される電圧Ｖ１を論理反転した信号を出力する。論理反転回路１２１の出力端子は、論理反転回路１２２の入力端子と接続されている。

【0031】

論理反転回路１２２は、内部電圧ＶＤＤ＿ＳＵＢが供給されて動作し、論理反転回路１２１から出力される信号を論理反転した信号を出力する。

【0032】

スイッチ１３０は、端子２１ｄと発振用回路１５０とを電気的に接続又は遮断する。本実施形態では、スイッチ１３０は、ＰＭＯＳトランジスター１３１を含む。

【0033】

ＰＭＯＳトランジスター１３１は、バックゲートに内部電圧ＶＤＤ＿ＳＵＢが供給され、ソースが端子２１ｄと接続され、ゲートが論理反転回路１２１の出力端子と接続されている。そして、ＰＭＯＳトランジスター１３１のゲートには、論理反転回路１２１の出力信号が制御信号ＶＤＤ＿ＯＮとして入力される。

【0034】

スイッチ１４０は、端子２１ａと発振用回路１５０とを電気的に接続又は遮断する。本実施形態では、スイッチ１４０は、ＰＭＯＳトランジスター１４１を含む。

【0035】

ＰＭＯＳトランジスター１４１は、バックゲートに内部電圧ＶＤＤ＿ＳＵＢが供給され、ソースが端子２１ａと接続され、ゲートが論理反転回路１２２の出力端子と接続されている。そして、ＰＭＯＳトランジスター１４１のゲートには、論理反転回路１２２の出力信号が制御信号ＯＥ＿ＯＮとして入力される。

【0036】

端子２１ｄが電源端子である場合、端子２１ｄに印加される電圧Ｖ１は電源電圧ＶＤＤであるので、制御信号ＶＤＤ＿ＯＮはローレベルとなり、制御信号ＯＥ＿ＯＮはハイレベルとなる。その結果、ＰＭＯＳトランジスター１３１のソースとドレインとが導通状態となって端子２１ｄと発振用回路１５０とが電気的に接続され、ＰＭＯＳトランジスター１４１のソースとドレインとが非導通状態となって端子２１ａと発振用回路１５０とが電気的に遮断される。したがって、端子２１ｄからＰＭＯＳトランジスター１３１を介して発振用回路１５０に電源電圧ＶＤＤが供給され、発振用回路１５０が動作する。

【0037】

一方、端子２１ｄが電圧入力端子である場合、端子２１ｄに印加される電圧Ｖ１はグラウンド電圧ＧＮＤであるので、制御信号ＶＤＤ＿ＯＮはハイレベルとなり、制御信号ＯＥ＿ＯＮはローレベルとなる。その結果、ＰＭＯＳトランジスター１４１のソースとドレインとが導通状態となって端子２１ａと発振用回路１５０とが電気的に接続され、ＰＭＯＳトランジスター１３１のソースとドレインとが非導通状態となって端子２１ａと発振用回路１５０とが電気的に遮断される。このとき、端子２１ａは電源端子であるので、端子２１ａに印加される電圧Ｖ２は電源電圧ＶＤＤである。したがって、端子２１ａからＰＭＯＳトランジスター１４１を介して発振用回路１５０に電源電圧ＶＤＤが供給され、発振用回路１５０が動作する。

【0038】

このように、端子２１ｄが電源端子と電圧入力端子のいずれであっても、発振用回路１５０に電源電圧ＶＤＤが供給され、発振用回路１５０が動作する。なお、この電源電圧ＶＤＤは、ロジック回路１６０及び不揮発性メモリー１７０にも供給される。

【0039】

発振用回路１５０は、振動子３を発振させてクロック信号ＯＵＴを生成する。本実施形態では、発振用回路１５０は、増幅回路１５１及び出力回路１５２を含む。増幅回路１５１及び出力回路１５２は、選択回路１００からスイッチ１３０又はスイッチ１４０を介して電源電圧ＶＤＤが供給されて動作する。

【0040】

増幅回路１５１は、２つの端子２１ｅ，２１ｆを介して振動子３の両端と電気的に接続され、振動子３を所望の周波数で発振させて発振信号Ｖｏｓｃを出力する。具体的には、増幅回路１５１は、振動子３の一端から出力される信号ＸＯが端子２１ｅを介して入力され、信号ＸＯを増幅した信号ＸＩを、端子２１ｆを介して振動子３の他端に供給する。

【0041】

増幅回路１５１は、例えば、論理反転回路等を用いた電圧駆動型の回路であってもよいし、バイポーラトランジスター等を用いた電流駆動型の回路であってもよい。増幅回路１５１が電流駆動型の回路である場合、増幅回路１５１には、端子２１ｄからＰＭＯＳトランジスター１３１を介して電流Ｉ＿ＶＤＤが供給され、あるいは、端子２１ａからＰＭＯＳトランジスター１４１を介して電流Ｉ＿ＯＥが供給される。

【0042】

端子２１ａが、制御信号ＳＴが入力される制御端子である場合、増幅回路１５１には、ロジック回路１６０から制御信号ＳＴＸが入力される。増幅回路１５１は、制御信号ＳＴＸが非アクティブのときに動作して発振信号Ｖｏｓｃを出力し、制御信号ＳＴＸがアクティブのときに動作を停止する。

【0043】

発振信号Ｖｏｓｃは、出力回路１５２に入力される。出力回路１５２は、発振信号Ｖｏｓｃに基づくクロック信号ＯＵＴを出力する。例えば、出力回路１５２は、ロジック回路１６０から入力される不図示の制御信号に基づいて、不揮発性メモリー１７０に設定された分周比で分周したクロック信号ＯＵＴを出力してもよいし、不揮発性メモリー１７０に設定された出力タイプのクロック信号ＯＵＴを出力してもよい。クロック信号ＯＵＴの出力タイプは、例えば、ＣＭＯＳ出力やクリップドサイン出力であってもよい。ＣＭＯＳは、Complementary Metal Oxide Semiconductorの略である。また、出力回路１５２は、ロジック回路１６０から入力される不図示の制御信号に基づいて、不揮発性メモリー１７０に設定された出力能力のクロック信号ＯＵＴを出力してもよい。

【0044】

端子２１ａが、制御信号ＯＥが入力される制御端子である場合、出力回路１５２には、ロジック回路１６０から制御信号ＯＥＸが入力される。出力回路１５２は、制御信号ＯＥＸがアクティブのときにクロック信号ＯＵＴを出力し、制御信号ＯＥＸが非アクティブのときにクロック信号ＯＵＴの出力を停止する。

【0045】

ロジック回路１６０は、各回路の動作を制御する。具体的には、ロジック回路１６０は、回路装置２の２つの端子２１ａ，２１ｃと接続され、端子２１ａ，２１ｃに入力される信号に基づいて、発振器１あるいは回路装置２の動作モードを、外部通信モード及び通常動作モードを含む複数のモードのうちの１つに設定し、設定した動作モードに応じた制御を行う。本実施形態では、ロジック回路１６０は、端子２１ｄへの電源電圧ＶＤＤの供給が開始してから所定期間内に、端子２１ａから所定のパターンの信号が入力された場合に、当該所定期間の経過後に動作モードを外部通信モードに設定する。例えば、ロジック回路１６０は、電源電圧ＶＤＤの供給により振動子３が発振を開始して発振が安定したことを検出するまでの期間を当該所定期間としてもよいし、発振信号Ｖｏｓｃのパルス数をカウントし、カウント値が所定の値に到達したら当該所定期間が経過したと判断してもよい。また、例えば、ロジック回路１６０は、電源電圧ＶＤＤの供給により動作を開始するＲＣ時定数回路の出力信号に基づいて当該所定期間を計測してもよい。

【0046】

外部通信モードでは、ロジック回路１６０は、２つの端子２１ａ，２１ｃを介して発振器１の２つの外部端子６ａ，６ｃと接続される不図示の外部装置とデータ通信を行うことができる。外部装置は、所定の通信規格に従い、外部端子６ｃにシリアルクロック信号を出力し、シリアルクロック信号に同期して、外部端子６ａにシリアルデータ信号を出力し、あるいは、ロジック回路１６０から端子２１ａを介して外部端子６ａに出力される信号を取得する。ロジック回路１６０は、外部通信モードにおいて、例えばＩ２Ｃバスの規格に準じて、シリアルクロック信号のエッジ毎に、各種のコマンドとしてのシリアルデータ信号をサンプリングする。Ｉ２Ｃは、Inter-Integrated Circuitの略である。そして、ロジック回路１６０は、サンプリングしたコマンドに基づいて、動作モードの設定や、不揮発性メモリー１７０に対するデータの書き込みや読み出し等の処理を行う。なお、本実施形態では、ロジック回路１６０は、例えば、Ｉ２Ｃバス等の２線式バスの通信規格で外部装置と通信を行うが、ＳＰＩバス等の３線式バスあるいは４線式バスの通信規格で外部装置と通信を行ってもよい。ＳＰＩは、Serial Peripheral Interfaceの略である。

【0047】

例えば、ロジック回路１６０は、外部通信モードにおいて、不揮発性メモリー１７０に対する書き込みコマンドをサンプリングした場合、当該書き込みコマンドで指定された不揮発性メモリー１７０のアドレスに、当該書き込みコマンドで指定されたデータを書き込む。また、ロジック回路１６０は、外部通信モードにおいて、不揮発性メモリー１７０に対する読み出しコマンドをサンプリングした場合、当該読み出しコマンドで指定された不揮発性メモリー１７０のアドレスからデータを読み出し、シリアルデータに変換して出力する。図６に、端子２１ｄへの電源電圧ＶＤＤの供給が開始してから外部通信モードに移行した後、外部通信モードにおいて、不揮発性メモリー１７０に対するデータの書き込み及び読み出しが行われる場合のタイミングチャートの一例を示す。

【0048】

また、例えば、ロジック回路１６０は、外部通信モードにおいて、通常動作モード設定コマンドをサンプリングした場合、動作モードを外部通信モードから通常動作モードに移行させる。なお、ロジック回路１６０は、端子２１ｄへの電源電圧ＶＤＤの供給が開始してから所定期間内に、端子２１ａから所定のパターンの信号が入力されない場合には、当該所定期間の経過後に動作モードを外部通信モードに設定せずに、直接、通常動作モードに設定する。通常動作モードでは、端子２１ｄは電源端子又は電圧入力端子として機能し、端子２１ａは制御端子又は電源端子として機能する。

【0049】

通常動作モードにおいて、端子２１ｄに電圧Ｖ１として電源電圧ＶＤＤが入力され、かつ、端子２１ａに電圧Ｖ２として制御信号ＯＥが入力される場合、ロジック回路１６０は、制御信号ＯＥに基づいて制御信号ＯＥＸを生成し、発振用回路１５０の出力回路１５２に出力する。この場合、ロジック回路１６０は、常に非アクティブとなる制御信号ＳＴＸを生成し、発振用回路１５０の増幅回路１５１に出力する。したがって、制御信号ＯＥＸがアクティブのときは発振用回路１５０からクロック信号ＯＵＴが出力され、制御信号ＯＥＸが非アクティブのときは発振用回路１５０からのクロック信号ＯＵＴの出力が停止する。

【0050】

また、通常動作モードにおいて、端子２１ｄに電圧Ｖ１として電源電圧ＶＤＤが入力され、かつ、端子２１ａに電圧Ｖ２として制御信号ＳＴが入力される場合、ロジック回路１６０は、制御信号ＳＴに基づいて制御信号ＳＴＸを生成し、発振用回路１５０の増幅回路１５１に出力する。この場合、ロジック回路１６０は、常にアクティブとなる制御信号ＯＥＸを生成し、発振用回路１５０の出力回路１５２に出力する。したがって、制御信号ＳＴＸが非アクティブのときは発振用回路１５０からクロック信号ＯＵＴが出力され、制御信号ＳＴＸがアクティブのときは発振用回路１５０からのクロック信号ＯＵＴの出力が停止する。

【0051】

このように、通常動作モードにおいて、ロジック回路１６０は、電圧Ｖ２に応じて発振用回路１５０からクロック信号を出力させるか否かを切り替えるクロック信号出力制御回路として機能する。なお、不揮発性メモリー１７０には、端子２１ａに印加される電圧Ｖ１が制御信号ＯＥと制御信号ＳＴのいずれであるかを示す情報や、制御信号ＯＥ，ＳＴの極性と制御信号ＳＴＸ，ＯＥＸの極性との関係を示す情報が記憶され、ロジック回路１６０は、これらの情報に応じた制御信号ＯＥＸ，ＳＴＸを出力する。

【0052】

一方、通常動作モードにおいて、端子２１ｄにグラウンド電圧ＧＮＤが入力され、かつ、端子２１ａに電源電圧ＶＤＤが入力される場合、ロジック回路１６０は、常に非アクティブとなる制御信号ＳＴＸを生成し、発振用回路１５０の増幅回路１５１に出力する。また、ロジック回路１６０は、常にアクティブとなる制御信号ＯＥＸを生成し、発振用回路１５０の出力回路１５２に出力する。したがって、常に発振用回路１５０からクロック信号ＯＵＴが出力される。

【0053】

不揮発性メモリー１７０は、各種の情報を記憶するメモリーであり、例えば、ＭＯＮＯＳ型メモリーやＥＥＰＲＯＭ等である。ＭＯＮＯＳはMetal Oxide Nitride Oxide Siliconの略であり、ＥＥＰＲＯＭはElectrically Erasable Programmable Read-Only Memoryの略である。発振器１の製造工程において、不揮発性メモリー１７０に、各回路を制御するための各種の情報が記憶される。そして、発振器１に電源電圧ＶＤＤが供給されると、不揮発性メモリー１７０に記憶されている各種の情報はロジック回路１６０が有する不図示のレジスターに転送され、ロジック回路１６０は、当該レジスターに保存された各種の情報に基づいて各種の制御信号を生成する。

【0054】

前述の通り、本実施形態では、選択回路１００は、端子２１ｄに印加される電圧Ｖ１に基づいてスイッチ１３０及びスイッチ１４０を制御し、端子２１ｄに印加される電圧Ｖ１及び端子２１ａに印加される電圧Ｖ２の一方を電源電圧ＶＤＤとして発振用回路１５０に供給する。これに対して、外部通信モードにおいて、不揮発性メモリー１７０に端子２１ｄ，２１ａのいずれが電源端子であるかを示す情報を記憶させておき、通常動作モードにおいて、ロジック回路１６０が不揮発性メモリー１７０から当該情報を読み出してスイッチ１３０及びスイッチ１４０を制御する方法も考えられる。しかしながら、この方法では、ロジック回路１６０が不揮発性メモリー１７０から当該情報を読み出すまで、端子２１ｄ，２１ａのいずれが電源端子であるか判断することができないのに対して、端子２１ｄ，２１ａのいずれが電源端子であるか決まっていなければ、ロジック回路１６０が不揮発性メモリー１７０から当該情報を読み出すことができない。そのため、この方法では、端子２１ｄ，２１ａのいずれか一方に印加される電源電圧ＶＤＤが、発振用回路１５０に正常に供給されないおそれがある。

【0055】

これに対して、本実施形態では、選択回路１００が、端子２１ｄに印加される電圧Ｖ１に基づいて、端子２１ｄ，２１ａのいずれが電源端子であるかを判断してスイッチ１３０及びスイッチ１４０を制御するので、電源電圧ＶＤＤが発振用回路１５０に正常に供給される。

【0056】

また、前述の通り、本実施形態では、選択回路１００は、内部電圧生成回路１１０が生成する内部電圧ＶＤＤ＿ＳＵＢがスイッチ制御回路１２０に供給され、スイッチ制御回路１２０が生成する制御信号ＶＤＤ＿ＯＮ，ＯＥ＿ＯＮによってスイッチ１３０，１４０が制御される。その結果、電源電圧ＶＤＤが端子２１ｄ，２１ａのいずれに供給された場合でも、スイッチ１３０，１４０の少なくとも一方が導通し、発振用回路１５０に電源電圧ＶＤＤが供給される。

【0057】

ここで、図７に示す発振器１ａが備える比較例の回路装置２ａのように、内部電圧生成回路１１０は、２つのダイオード１１３，１１４によって構成されうる。ダイオード１１３のアノードが端子２１ｄと接続され、ダイオード１１４のアノードが端子２１ａと接続され、ノードＮ２においてダイオード１１３のカソードとダイオード１１４のカソードとが接続されている。そして、内部電圧ＶＤＤ＿ＳＵＢは、ノードＮ２の電圧である。図８に、回路装置２ａに対するシミュレーション結果の信号波形を示す。

【0058】

図８において、期間Ｔ１，Ｔ２は、端子２１ｄが電源端子として機能し、かつ、端子２１ａが制御端子として機能する場合の信号波形である。期間Ｔ１では、端子２１ｄに印加される電圧Ｖ１は３．３Ｖであり、端子２１ａに印加される電圧Ｖ２は３．３Ｖである。期間Ｔ２では、電圧Ｖ１は３．３Ｖであり、電圧Ｖ２は０Ｖである。期間Ｔ３は、端子２１ｄが電圧入力端子として機能し、かつ、端子２１ａが電源端子として機能する場合の信号波形である。期間Ｔ３では、電圧Ｖ１は０Ｖであり、電圧Ｖ２は３．３Ｖである。なお、期間Ｔ４は、端子２１ｄが電圧入力端子として機能し、かつ、端子２１ａがグラウンド端子として機能する場合の信号波形であり、発振器１ａが電源オフとなる場合に相当する。

【0059】

図８において、期間Ｔ１では、電圧Ｖ１，Ｖ２がともに３．３Ｖであるので、ダイオード１１３，１１４に順方向の電流が流れて、内部電圧ＶＤＤ＿ＳＵＢが約３．１Ｖになる。また、電圧Ｖ１が３．３Ｖであるので、制御信号ＶＤＤ＿ＯＮが０ＶとなってＰＭＯＳトランジスター１３１のソースとドレインとが導通状態となり、約２０ｍＡの電流Ｉ＿ＶＤＤが流れ、発振用回路１５０には、３．３Ｖの電源電圧ＶＤＤが供給される。一方、内部電圧ＶＤＤ＿ＳＵＢが約３．１Ｖであるため、制御信号ＯＥ＿ＯＮも約３．１Ｖとなり、ＰＭＯＳトランジスター１４１は、ゲート及びバックゲートが約３．１Ｖであり、ソースが３．３Ｖであり、ドレインが０Ｖであるので、ソースとドレインとが非導通状態となる。そのため、電流Ｉ＿ＯＥは０ｍＡであり、発振用回路１５０には、約２０ｍＡの電流Ｉ＿ＶＤＤと０ｍＡの電流Ｉ＿ＯＥとが加算された約２０ｍＡの電流が供給される。

【0060】

期間Ｔ２では、電圧Ｖ１が３．３Ｖであり、電圧Ｖ２が０Ｖであるので、ダイオード１１３に順方向の電流が流れるが、ダイオード１１４には電流が流れず、内部電圧ＶＤＤ＿ＳＵＢが約２．６Ｖになる。また、電圧Ｖ１が３．３Ｖであるので、制御信号ＶＤＤ＿ＯＮが０ＶとなってＰＭＯＳトランジスター１３１のソースとドレインとが導通状態となり、発振用回路１５０には３．３Ｖの電源電圧ＶＤＤが供給される。一方、内部電圧ＶＤＤ＿ＳＵＢが約２．６Ｖであるため、制御信号ＯＥ＿ＯＮも約２．６Ｖとなり、ＰＭＯＳトランジスター１４１は、ゲート及びバックゲートが約２．６Ｖであり、ソースが３．３Ｖであり、ドレインが０Ｖであるので、ソースとドレインとが非導通状態とならずにわずかに導通状態となり、リーク電流が流れる。そのため、端子２１ｄから端子２１ａに、ＰＭＯＳトランジスター１３１，１４１を介して電流が流れてしまい、電流Ｉ＿ＶＤＤが約２４ｍＡとなり、電流Ｉ＿ＯＥが約－４ｍＡとなっている。発振用回路１５０には、約２４ｍＡの電流Ｉ＿ＶＤＤと約－４ｍＡの電流Ｉ＿ＯＥとが加算された約２０ｍＡの電流が供給される。

【0061】

期間Ｔ３では、電圧Ｖ１が０Ｖであり、電圧Ｖ２が３．３Ｖであるので、ダイオード１１４に順方向の電流が流れるが、ダイオード１１３には電流が流れず、内部電圧ＶＤＤ＿ＳＵＢが約２．６Ｖになる。また、電圧Ｖ１が０Ｖであるので、制御信号ＯＥ＿ＯＮが０ＶとなってＰＭＯＳトランジスター１４１のソースとドレインとが導通状態となり、発振用回路１５０には３．３Ｖの電源電圧ＶＤＤが供給される。一方、内部電圧ＶＤＤ＿ＳＵＢが約２．６Ｖであるため、制御信号ＶＤＤ＿ＯＮも約２．６Ｖとなり、ＰＭＯＳトランジスター１３１は、ゲート及びバックゲートが約２．６Ｖであり、ソースが３．３Ｖであり、ドレインが０Ｖであるので、ソースとドレインとが非導通状態とならずにわずかに導通状態となり、リーク電流が流れる。そのため、端子２１ａから端子２１ｄに、ＰＭＯＳトランジスター１４１，１３１を介して電流が流れてしまい、電流Ｉ＿ＯＥが約２４ｍＡとなり、電流Ｉ＿ＶＤＤが約－４ｍＡとなっている。発振用回路１５０には、約２４ｍＡの電流Ｉ＿ＯＥと約－４ｍＡの電流Ｉ＿ＶＤＤとが加算された約２０ｍＡの電流が供給される。

【0062】

このように、比較例の回路装置２ａでは、期間Ｔ２，Ｔ３において、ＰＭＯＳトランジスター１４１又はＰＭＯＳトランジスター１３１にリーク電流が流れて消費電流が大きくなるという問題がある。

【0063】

この問題を解消するために、本実施形態の回路装置２では、前述の通り、内部電圧生成回路１１０は、２つのＰＭＯＳトランジスター１１１，１１２によって構成されている。図９に、回路装置２に対するシミュレーション結果の信号波形を示す。期間Ｔ１～Ｔ４における電圧Ｖ１，Ｖ２の波形は図８と同じである。

【0064】

図９において、期間Ｔ１では、電圧Ｖ１，Ｖ２がともに３．３Ｖであるので、ＰＭＯＳトランジスター１１１，１１２はともにオフ状態であるが、ＰＭＯＳトランジスター１１１，１１２の各ソース－ドレイン間に形成される寄生ダイオードによって端子２１ｄ，２１ａからノードＮ１へと電流が流れるため、内部電圧ＶＤＤ＿ＳＵＢが約３．１Ｖになる。また、電圧Ｖ１が３．３Ｖであるので、制御信号ＶＤＤ＿ＯＮが０ＶとなってＰＭＯＳトランジスター１３１のソースとドレインとが導通状態となり、約２０ｍＡの電流Ｉ＿ＶＤＤが流れ、発振用回路１５０には、３．３Ｖの電源電圧ＶＤＤが供給される。一方、内部電圧ＶＤＤ＿ＳＵＢが約３．１Ｖであるため、制御信号ＯＥ＿ＯＮも約３．１Ｖとなり、ＰＭＯＳトランジスター１４１は、ゲート及びバックゲートが約３．１Ｖであり、ソースが３．３Ｖであり、ドレインが０Ｖであるので、ソースとドレインとが非導通状態となる。そのため、電流Ｉ＿ＯＥは０ｍＡであり、発振用回路１５０には、約２０ｍＡの電流Ｉ＿ＶＤＤと０ｍＡの電流Ｉ＿ＯＥとが加算された約２０ｍＡの電流が供給される。

【0065】

期間Ｔ２では、電圧Ｖ１が３．３Ｖであり、電圧Ｖ２が０Ｖであるので、ＰＭＯＳトランジスター１１１がオン状態、ＰＭＯＳトランジスター１１２がオフ状態となり、内部電圧ＶＤＤ＿ＳＵＢが３．３Ｖになる。また、電圧Ｖ１が３．３Ｖであるので、制御信号ＶＤＤ＿ＯＮが０ＶとなってＰＭＯＳトランジスター１３１のソースとドレインとが導通状態となり、約２０ｍＡの電流Ｉ＿ＶＤＤが流れ、発振用回路１５０には３．３Ｖの電源電圧ＶＤＤが供給される。一方、内部電圧ＶＤＤ＿ＳＵＢが３．３Ｖであるため、制御信号ＯＥ＿ＯＮも３．３Ｖとなり、ＰＭＯＳトランジスター１４１は、ゲート及びバックゲートが３．３Ｖであり、ソースが３．３Ｖであり、ドレインが０Ｖであるので、ソースとドレインとが非導通状態となる。そのため、電流Ｉ＿ＯＥは０ｍＡであり、発振用回路１５０には、約２０ｍＡの電流Ｉ＿ＶＤＤと０ｍＡの電流Ｉ＿ＯＥとが加算された約２０ｍＡの電流が供給される。

【0066】

期間Ｔ３では、電圧Ｖ１が０Ｖであり、電圧Ｖ２が３．３Ｖであるので、ＰＭＯＳトランジスター１１１がオフ状態、ＰＭＯＳトランジスター１１２がオン状態となり、内部電圧ＶＤＤ＿ＳＵＢが３．３Ｖになる。また、電圧Ｖ１が０Ｖであるので、制御信号ＯＥ＿ＯＮが０ＶとなってＰＭＯＳトランジスター１４１のソースとドレインとが導通状態となり、約２０ｍＡの電流Ｉ＿ＯＥが流れ、発振用回路１５０には３．３Ｖの電源電圧ＶＤＤが供給される。一方、内部電圧ＶＤＤ＿ＳＵＢが３．３Ｖであるため、制御信号ＶＤＤ＿ＯＮも３．３Ｖとなり、ＰＭＯＳトランジスター１３１は、ゲート及びバックゲートが３．３Ｖであり、ソースが３．３Ｖであり、ドレインが０Ｖであるので、ソースとドレインとが非導通状態となる。そのため、電流Ｉ＿ＶＤＤは０ｍＡであり、発振用回路１５０には、約２０ｍＡの電流Ｉ＿ＯＥと０ｍＡの電流Ｉ＿ＶＤＤとが加算された約２０ｍＡの電流が供給される。

【0067】

このように、回路装置２では、期間Ｔ１，Ｔ２，Ｔ３のいずれにおいて、ＰＭＯＳトランジスター１４１及びＰＭＯＳトランジスター１３１にリーク電流が流れず、リーク電流によって消費電流が大きくなるという問題が解消する。

【0068】

なお、第１実施形態において、外部端子６ｄは「第１外部端子」の一例であり、外部端子６ａは「第２外部端子」の一例である。端子２１ｄは「第１端子」の一例であり、端子２１ａは「第２端子」の一例である。また、電圧Ｖ１は「第１電圧」の一例であり、電圧Ｖ２は「第２電圧」の一例である。また、スイッチ１３０は「第１スイッチ」の一例であり、スイッチ１４０は「第２スイッチ」の一例である。また、ＰＭＯＳトランジスター１１１は「第１ＰＭＯＳトランジスター」の一例であり、ＰＭＯＳトランジスター１１２は「第２ＰＭＯＳトランジスター」の一例である。また、ロジック回路１６０は、「クロック信号出力制御回路」の一例である。

【0069】

以上に説明したように、第１実施形態の発振器１では、回路装置２において、端子２１ｄが電源端子である場合は電圧Ｖ１を電源電圧ＶＤＤとして発振用回路１５０を動作させることができるので、端子２１ａを制御端子として機能させることができる。また、回路装置２において、端子２１ｄが電圧入力端子である場合は、端子２１ａを電源端子として機能させ、電圧Ｖ２を電源電圧ＶＤＤとして発振用回路１５０を動作させることができる。したがって、第１実施形態の発振器１によれば、電圧Ｖ１に応じて、端子２１ｄと接続される外部端子６ｄを電源端子と電圧入力端子のいずれとして機能させるかを選択するとともに、端子２１ａと接続される外部端子６ａを制御端子と電源端子のいずれとして機能させるかを選択することができる。

【0070】

このようにすることで、第１実施形態の発振器１は、実装基板における複数種類のランドパターンが想定される場合に対応できる。複数種類のランドパターンの例を表１に記載する。例えば、第１のランドパターンを有する実装基板として、外部端子６ａに対応する実装電極に制御電圧が印加され、外部端子６ｂに対応する実装電極にグラウンド電圧ＧＮＤが印加され、外部端子６ｃに対応する実装電極がクロック信号ＯＵＴ用の電極であり、外部端子６ｄに対応する実装電極に電源電圧ＶＤＤが印加されるプリント基板が想定される。また、第２のランドパターンを有する実装基板として、外部端子６ａに対応する実装電極に電源電圧ＶＤＤが印加され、外部端子６ｃに対応する実装電極がクロック信号ＯＵＴ用の電極であり、外部端子６ｂおよび外部端子６ｄに対応する実装電極にグラウンド電圧ＧＮＤが印加されるプリント基板が想定される。第１実施形態の発振器１は、第１のランドパターンに実装された場合であっても、第２のランドパターンに実装された場合であっても、問題なく動作することができる。

【0071】

【表1】

【0072】

このように、第１実施形態の発振器１は、その内部構造を変えることなく複数の異なる端子配置を実現することができるので、端子配置及び内部の構造の異なる２種類の発振器１を製造する必要がなく、製造コストや在庫管理コストが低減される。さらに、第１実施形態の発振器１によれば、回路装置２において、選択回路１００が端子２１ｄに印加される電圧Ｖ１に基づいてスイッチ１３０，１４０を制御するので、端子２１ｄ，２１ａの機能を選択するための情報をあらかじめ不揮発性メモリー１７０に記憶させる必要がなく、製造コストが低減される。

【0073】

また、第１実施形態の発振器１では、回路装置２において、内部電圧生成回路１１０は、端子２１ｄとノードＮ１との間に接続されたＰＭＯＳトランジスター１１１と、端子２１ａとノードＮ１との間に接続されたＰＭＯＳトランジスター１１２とを含むので、端子２１ｄ又は端子２１ａから印加される電源電圧ＶＤＤに対する電圧降下が小さい内部電圧ＶＤＤ＿ＳＵＢを生成することができる。したがって、第１実施形態の発振器１によれば、回路装置２において、内部電圧ＶＤＤ＿ＳＵＢによって動作するＰＭＯＳトランジスター１３１及びＰＭＯＳトランジスター１４１におけるリーク電流が小さくなるので、リーク電流によって消費電流が大きくなるおそれが低減される。

【0074】

２．第２実施形態
以下、第２実施形態の発振器１について、第１実施形態と同様の構成については同じ符号を付し、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。

【0075】

第２実施形態の発振器１の構造は、図１～図４と同様であるため、その説明を省略する。第２実施形態の発振器１では、回路装置２の一部の機能が第１実施形態と異なる。

【0076】

図１０は、第２実施形態の発振器１の機能ブロック図である。図１０に示すように、第２実施形態の発振器１では、回路装置２において、端子２１ｄは電源端子又は電圧入力端子として機能し、端子２１ａは電圧入力端子又は電源端子として機能する。端子２１ｄが電源端子である場合、端子２１ａは電圧入力端子である。また、端子２１ｄが電圧入力端子である場合、端子２１ａは電源端子である。

【0077】

端子２１ｄが電源端子である場合、端子２１ｄに印加される電圧Ｖ１は電源電圧ＶＤＤであるので、ＰＭＯＳトランジスター１１２はオフ状態となる。この場合、端子２１ａは電圧入力端子であるので、端子２１ａに印加される電圧Ｖ２はグラウンド電圧ＧＮＤである。そのため、ＰＭＯＳトランジスター１１１がオン状態となり、ノードＮ１の電圧は電圧Ｖ１である電源電圧ＶＤＤとなる。

【0078】

一方、端子２１ｄが電圧入力端子である場合、端子２１ｄに印加される電圧Ｖ１はグラウンド電圧ＧＮＤであるので、ＰＭＯＳトランジスター１１１はオン状態となる。この場合、端子２１ａは電源端子であるので、端子２１ａに印加される電圧Ｖ２は電源電圧ＶＤＤであり、ＰＭＯＳトランジスター１１１はオフ状態となる。したがって、ノードＮ１の電圧は電圧Ｖ２である電源電圧ＶＤＤとなる。

【0079】

すなわち、第１実施形態と同様、端子２１ｄが電源端子である場合も電圧入力端子である場合も、ノードＮ１の電圧である内部電圧ＶＤＤ＿ＳＵＢは電源電圧ＶＤＤとなる。そして、選択回路１００の構成は、図５と同じであるので、端子２１ｄが電源端子と電圧入力端子のいずれであっても、発振用回路１５０に電源電圧ＶＤＤが供給され、発振用回路１５０が動作する。

【0080】

また、端子２１ａが電圧入力端子と電源端子のいずれであっても、ロジック回路１６０は、常に非アクティブとなる制御信号ＳＴＸを生成し、発振用回路１５０の増幅回路１５１に出力する。さらに、ロジック回路１６０は、常にアクティブとなる制御信号ＯＥＸを生成し、発振用回路１５０の出力回路１５２に出力する。したがって、発振用回路１５０から常にクロック信号ＯＵＴが出力される。

【0081】

第２実施形態の発振器１のその他の構成は、第１実施形態と同様であるため、その説明を省略する。

【0082】

なお、第２実施形態において、外部端子６ｄは「第１外部端子」の一例であり、外部端子６ａは「第２外部端子」の一例である。端子２１ｄは「第１端子」の一例であり、端子２１ａは「第２端子」の一例である。また、電圧Ｖ１は「第１電圧」の一例であり、電圧Ｖ２は「第２電圧」の一例である。また、スイッチ１３０は「第１スイッチ」の一例であり、スイッチ１４０は「第２スイッチ」の一例である。また、ＰＭＯＳトランジスター１１１は「第１ＰＭＯＳトランジスター」の一例であり、ＰＭＯＳトランジスター１１２は「第２ＰＭＯＳトランジスター」の一例である。また、ロジック回路１６０は、「クロック信号出力制御回路」の一例である。

【0083】

以上に説明したように、第２実施形態の発振器１では、回路装置２において、端子２１ｄが電源端子である場合は電圧Ｖ１を電源電圧ＶＤＤとして発振用回路１５０を動作させることができるので、端子２１ａを電圧入力端子として機能させることができる。また、回路装置２において、端子２１ｄが電圧入力端子である場合は、端子２１ａを電源端子として機能させ、電圧Ｖ２を電源電圧ＶＤＤとして発振用回路１５０を動作させることができる。したがって、第２実施形態の発振器１によれば、電圧Ｖ１に応じて、端子２１ｄと接続される外部端子６ｄを電源端子と電圧入力端子のいずれとして機能させるかを選択するとともに、端子２１ａと接続される外部端子６ａを電圧入力端子と電源端子のいずれとして機能させるかを選択することができる。

【0084】

このように、第２実施形態の発振器１は、その内部構造を変えることなく複数の異なる端子配置を実現することができるので、端子配置及び内部の構造の異なる２種類の発振器を製造する必要がなく、製造コストや在庫管理コストが低減される。さらに、第２実施形態の発振器１によれば、回路装置２において、選択回路１００が端子２１ｄに印加される電圧Ｖ１に基づいてスイッチ１３０，１４０を制御するので、端子２１ｄ，２１ａの機能を選択するための情報をあらかじめ不揮発性メモリー１７０に記憶させる必要がなく、製造コストが低減される。

【0085】

また、第２実施形態の発振器１では、回路装置２において、内部電圧生成回路１１０は、端子２１ｄとノードＮ１との間に接続されたＰＭＯＳトランジスター１１１と、端子２１ａとノードＮ１との間に接続されたＰＭＯＳトランジスター１１２とを含むので、端子２１ｄ又は端子２１ａから印加される電源電圧ＶＤＤに対する電圧降下が小さい内部電圧ＶＤＤ＿ＳＵＢを生成することができる。したがって、第２実施形態の発振器１によれば、回路装置２において、内部電圧ＶＤＤ＿ＳＵＢによって動作するＰＭＯＳトランジスター１３１及びＰＭＯＳトランジスター１４１におけるリーク電流が小さくなるので、リーク電流によって消費電流が大きくなるおそれが低減される。

【0086】

３．変形例
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

【0087】

例えば、上記の各実施形態の発振器１は、図１～図４に示した構造に限定されない。発振器１は、例えば、図１１に示す構造であってもよい。図１１において、図２と同様の構成要素には同じ符号が付されている。図１１に示す発振器１は、Ｈ型構造の発振器であり、容器４には、対向する面に２つの凹部が設けられており、リッド５で一方の凹部を覆うことによって収容室７ａとなり、封止部材８で他方の凹部を覆うことによって収容室７ｂとなる。収容室７ａには振動子３が収容され、収容室７ｂには回路装置２が収容されている。

【0088】

また、上記の各実施形態の発振器１は、例えば、図１２に示す構造であってもよい。図１２において、図２と同様の構成要素には同じ符号が付されている。図１２に示す発振器１では、回路装置２は、底面２０が振動子３と対向するように実装されている。そして、容器４には６個の電極９が形成されており、各電極９は、回路装置２の底面２０に設けられた各端子２１と各ボンディングワイヤー１０によって接続されている。容器４に形成されている４個の電極９は、容器４の底面に設けられている４個の外部端子６と不図示の配線によってそれぞれ電気的に接続されている。また、容器４に形成されている２個の電極９は、振動子３の励振電極３ａ，３ｂと不図示の配線によってそれぞれ電気的に接続されている。

【0089】

また、例えば、上記の各実施形態では、回路装置２において、スイッチ制御回路１２０は、端子２１ｄに印加される電圧Ｖ１が電源電圧ＶＤＤであれば、仮に端子２１ａに印加される電圧Ｖ２がグラウンド電圧ＧＮＤであっても、ＰＭＯＳトランジスター１４１をオン状態にする。例えば、スイッチ制御回路１２０は、端子２１ａに印加される電圧Ｖ２がグラウンド電圧ＧＮＤのときはＰＭＯＳトランジスター１４１をオフ状態にしてもよい。図１３は、この変形例の発振器１の機能ブロック図である。図１３において、図５と同様の構成要素には同じ符号が付されている。図１３に示す発振器１では、回路装置２において、スイッチ制御回路１２０は、論理反転回路１２１，１２２に加えてＮＡＮＤ回路１２３を含む。論理反転回路１２１，１２２及びＮＡＮＤ回路１２３は、内部電圧ＶＤＤ＿ＳＵＢが供給されて動作する。論理反転回路１２１の入力端子は端子２１ｄと接続されており、論理反転回路１２１の出力端子はＮＡＮＤ回路１２３の第１入力端子と接続されている。ＮＡＮＤ回路１２３の第２入力端子は端子２１aと接続されており、ＮＡＮＤ回路１２３の出力端子は論理反転回路１２２の入力端子及びＰＭＯＳトランジスター１４１のゲートと接続されている。論理反転回路１２２の出力端子はＰＭＯＳトランジスター１３１のゲートと接続されている。したがって、端子２１ａに印加される電圧Ｖ２がグラウンド電圧ＧＮＤのときは、ＮＡＮＤ回路１２３の出力信号がハイレベルとなり、ＰＭＯＳトランジスター１３１はオフ状態となる。

【0090】

また、上記の各実施形態では、外部通信モードにおいて、回路装置２に対して、端子２１ｃからシリアルクロック信号が入力され、端子２１ａからシリアルデータ信号が入力又は出力されるが、シリアルクロック信号やシリアルデータ信号が入力又は出力される端子は、これら以外の端子であってもよい。

【0091】

また、上記の各実施形態の発振器１は、ＳＰＸＯ等のシンプルな発振器であるが、ＴＣＸＯ等の温度補償機能を有する発振器であってもよいし、ＶＣＸＯ等の周波数制御機能を有する発振器であってもよい。ＳＰＸＯはSimple Packaged Crystal Oscillatorの略である。ＴＣＸＯはTemperature Compensated Crystal Oscillatorの略である。ＶＣＸＯはVoltage Controlled Crystal Oscillatorの略である。また、発振器１は、ＶＣ－ＴＣＸＯ等の温度補償機能及び周波数制御機能を有する発振器であってもよいし、ＯＣＸＯ等の温度制御機能を有する発振器などであってもよい。ＶＣ－ＴＣＸＯはVoltage Controlled Temperature Compensated Crystal Oscillatorの略である。また、ＯＣＸＯは、Oven Controlled Crystal Oscillatorの略である。

【0092】

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

【0093】

本発明は、実施の形態で説明した構成と実質的に同一の構成、例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

【0094】

上述した実施形態および変形例から以下の内容が導き出される。

【0095】

回路装置の一態様は、
電源端子又は電圧入力端子として機能し、第１電圧が印加される第１端子と、
第２電圧が印加される第２端子と、
振動子を発振させる発振用回路と、
前記第１端子と前記発振用回路とを電気的に接続又は遮断する第１スイッチと、
前記第２端子と前記発振用回路とを電気的に接続又は遮断する第２スイッチと、
前記第１電圧に基づいて前記第１スイッチ及び前記第２スイッチを制御し、前記第１電圧及び前記第２電圧の一方を電源電圧として前記発振用回路に供給する選択回路と、を備える。

【0096】

この回路装置では、第１端子が電源端子である場合は第１電圧を電源電圧として発振用回路を動作させ、第１端子が電圧入力端子である場合は第２電圧を電源電圧として発振用回路を動作させることができる。したがって、この回路装置によれば、第１電圧に応じて第１端子を電源端子と電圧入力端子のいずれとして機能させるかを選択することができる。

【0097】

また、この回路装置によれば、選択回路が第１端子に印加される第１電圧に基づいて第１スイッチ及び第２スイッチを制御するので、第１端子の機能を選択するための情報をあらかじめ不揮発性メモリーに記憶させる必要がなく、製造コストが低減される。

【0098】

前記回路装置の一態様において、
前記第１端子が電源端子として機能するとき、前記第２端子は制御端子として機能し、
前記第１端子が電圧入力端子として機能するとき、前記第２端子は電源端子として機能してもよい。

【0099】

この回路装置では、第１端子が電源端子である場合は、第１電圧を電源電圧として発振用回路を動作させることができるので、第２端子を制御端子として機能させることができる。また、第１端子が電圧入力端子である場合は、第２端子を電源端子として機能させ、第２電圧を電源電圧として発振用回路を動作させることができる。したがって、この回路装置によれば、第１電圧に応じて、第１端子を電源端子と電圧入力端子のいずれとして機能させるかを選択するとともに、第２端子を制御端子と電源端子のいずれとして機能させるかを選択することができる。

【0100】

前記回路装置の一態様は、
前記第２端子と接続され、前記第２電圧に応じて前記発振用回路からクロック信号を出力させるか否かを切り替えるクロック信号出力制御回路を備えてもよい。

【0101】

この回路装置では、第１端子が電源端子である場合は、第１電圧を電源電圧として発振用回路を動作させることができるので、第２端子をクロック信号の出力を制御する端子として機能させることができる。また、第１端子が電圧入力端子である場合は、第２電圧を電源電圧として発振用回路を動作させることができる。したがって、この回路装置によれば、第１電圧に応じて、第１端子を電源端子と電圧入力端子のいずれとして機能させるかを選択するとともに、第２端子を出力制御用の端子と電源端子のいずれとして機能させるかを選択することができる。

【0102】

前記回路装置の一態様において、
前記選択回路は、
前記第１電圧及び前記第２電圧に基づいて、内部電圧を生成する内部電圧生成回路と、
前記内部電圧によって動作し、前記第１スイッチ及び前記第２スイッチを制御するスイッチ制御回路と、を含んでもよい。

【0103】

前記回路装置の一態様において、
前記内部電圧生成回路は、
ソースが前記第１端子と接続され、ゲートが前記第２端子と接続される第１ＰＭＯＳトランジスターと
ソースが前記第２端子と接続され、ゲートが前記第１端子と接続される第２ＰＭＯＳトランジスターと、を含み、
前記内部電圧は、前記第１ＰＭＯＳトランジスターのドレインと前記第２ＰＭＯＳトランジスターのドレインとが接続されたノードの電圧であってもよい。

【0104】

この回路装置によれば、第１ＰＭＯＳトランジスター及び第２ＰＭＯＳトランジスターをそれぞれダイオードに置き換えた場合と比較して、第１端子又は第２端子から印加される電源電圧に対する電圧降下が小さい内部電圧を生成することができる。したがって、内部電圧によって動作する第１スイッチ及び第２スイッチにおけるリーク電流が小さくなるので、リーク電流によって消費電流が大きくなるおそれが低減される。

【0105】

前記回路装置の一態様において、
前記第１端子が電源端子として機能するとき、前記第２端子は電圧入力端子として機能し、
前記第１端子が電圧入力端子として機能するとき、前記第２端子は電源端子として機能してもよい。

【0106】

この回路装置では、第１端子が電源端子である場合は、第１電圧を電源電圧として発振用回路を動作させることができるので、第２端子を電圧入力端子として機能させることができる。また、第１端子が電圧入力端子である場合は、第２端子を電源端子として機能させ、第２電圧を電源電圧として発振用回路を動作させることができる。したがって、この回路装置によれば、第１電圧に応じて、第１端子を電源端子と電圧入力端子のいずれとして機能させるかを選択するとともに、第２端子を電圧入力端子と電源端子のいずれとして機能させるかを選択することができる。

【0107】

振動デバイスの一態様は、
振動子と、
前記振動子と電気的に接続される回路装置と、
前記振動子と前記回路装置とを収容し、第１外部端子及び第２外部端子が設けられている容器と、を備え、
前記回路装置は、
前記第１外部端子と電気的に接続されており、電源端子又は電圧入力端子として機能し、第１電圧が印加される第１端子と、
前記第２外部端子と電気的に接続されており、第２電圧が印加される第２端子と、
前記振動子を発振させる発振用回路と、
前記第１端子と前記発振用回路とを電気的に接続又は遮断する第１スイッチと、
前記第２端子と前記発振用回路とを電気的に接続又は遮断する第２スイッチと、
前記第１電圧に基づいて前記第１スイッチ及び前記第２スイッチを制御し、前記第１電圧及び前記第２電圧の一方を電源電圧として前記発振用回路に供給する選択回路と、を備える。

【0108】

この振動デバイスでは、回路装置において、第１端子が電源端子である場合は第１電圧を電源電圧として発振用回路を動作させ、第１端子が電圧入力端子である場合は第２電圧を電源電圧として発振用回路を動作させることができる。したがって、この振動デバイスによれば、第１電圧に応じて、第１端子と接続される第１外部端子を電源端子と電圧入力端子のいずれとして機能させるかを選択することができる。このように、この振動デバイスは、その内部構造を変えることなく複数の異なる端子配置を実現することができるので、端子配置及び内部の構造の異なる２種類の振動デバイスを製造する必要がなく、製造コストや在庫管理コストが低減される。

【0109】

前記振動デバイスの一態様において、
前記第１端子が電源端子として機能するとき、前記第２端子は制御端子として機能し、
前記第１端子が電圧入力端子として機能するとき、前記第２端子は電源端子として機能してもよい。

【0110】

この振動デバイスでは、回路装置において、第１端子が電源端子である場合は、第１電圧を電源電圧として発振用回路を動作させることができるので、第２端子を制御端子として機能させることができる。また、第１端子が電圧入力端子である場合は、第２端子を電源端子として機能させ、第２電圧を電源電圧として発振用回路を動作させることができる。したがって、この振動デバイスによれば、第１電圧に応じて、第１外部端子を電源端子と電圧入力端子のいずれとして機能させるかを選択するとともに、第２外部端子を制御端子と電源端子のいずれとして機能させるかを選択することができる。

【0111】

前記振動デバイスの一態様において、
前記回路装置は、前記第２端子と接続され、前記第２電圧に応じて前記発振用回路からクロック信号を出力させるか否かを切り替えるクロック信号出力制御回路を備えてもよい。

【0112】

この振動デバイスでは、回路装置において、第１端子が電源端子である場合は、第１電圧を電源電圧として発振用回路を動作させることができるので、第２端子をクロック信号の出力を制御する端子として機能させることができる。また、回路装置において、第１端子が電圧入力端子である場合は、第２電圧を電源電圧として発振用回路を動作させることができる。したがって、この振動デバイスによれば、第１電圧に応じて、第１端子と接続される第１外部端子を電源端子と電圧入力端子のいずれとして機能させるかを選択するとともに、第２端子と接続される第２外部端子を出力制御用の端子と電源端子のいずれとして機能させるかを選択することができる。

【符号の説明】

【0113】

１…発振器、２…回路装置、３…振動子、３ａ…励振電極、３ｂ…励振電極、４…容器、５…リッド、６，６ａ，６ｂ，６ｃ，６ｄ…外部端子、７，７ａ，７ｂ…収容室、８…封止部材、９…容器の電極、１０…ボンディングワイヤー、２０…回路装置の底面、２１，２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ…回路装置の端子、１００…選択回路、１１０…内部電圧生成回路、１１１…ＰＭＯＳトランジスター、１１２…ＰＭＯＳトランジスター、１１３…ダイオード、１１４…ダイオード、１２０…スイッチ制御回路、１２１…論理反転回路、１２２…論理反転回路、１２３…ＮＡＮＤ回路、１３０…スイッチ、１３１…ＰＭＯＳトランジスター、１４０…スイッチ、１４１…ＰＭＯＳトランジスター、１５０…発振用回路、１５１…増幅回路、１５２…出力回路、１６０…ロジック回路、１７０…不揮発性メモリー

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】