特開 2024-142936 情報処理装置及び情報処理方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024142936

(43)【公開日】2024-10-11

(54)【発明の名称】情報処理装置及び情報処理方法

(51)【国際特許分類】

   G06F 21/75 20130101AFI20241003BHJP

【ＦＩ】

G06F21/75

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023055356

(22)【出願日】2023-03-30

(71)【出願人】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】100115381

【弁理士】

【氏名又は名称】小谷 昌崇

(74)【代理人】

【識別番号】100136353

【弁理士】

【氏名又は名称】高尾 建吾

(72)【発明者】

【氏名】中野 正隆

(57)【要約】

【課題】不正アクセスから秘密情報を確実に保護することが可能な情報処理装置を得る。
【解決手段】情報処理装置は、入力された入力データに対して、処理時間が異なる実現方式を用いた処理を実行することによって、同一値の入力データに対して同一値の出力データを異なる出力タイミングで出力する、複数の演算回路と、乱数値を出力する乱数生成回路と、前記複数の演算回路から出力された複数の出力データを前記乱数値に基づいて配列又は選択する出力回路と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力された入力データに対して、処理時間が異なる実現方式を用いた処理を実行することによって、同一値の入力データに対して同一値の出力データを異なる出力タイミングで出力する、複数の演算回路と、
乱数値を出力する乱数生成回路と、
前記複数の演算回路から出力された複数の出力データを前記乱数値に基づいて配列又は選択する出力回路と、
を備える、情報処理装置。

【請求項2】

前記実現方式はアルゴリズムを含む、
請求項１に記載の情報処理装置。

【請求項3】

前記実現方式は実装方式を含む、
請求項１に記載の情報処理装置。

【請求項4】

前記複数の演算回路の各々へ入力される入力データは、複数バイトのデータのバイト単位のデータであり、
前記複数の演算回路の各々から出力される出力データは、複数バイトのデータのバイト単位のデータであり、
前記出力回路は、前記複数の演算回路から出力された複数の出力データを前記乱数値に基づくシフト量だけ第１方向に巡回シフトすることによって配列する第１巡回シフト回路を有する、
請求項１に記載の情報処理装置。

【請求項5】

前記複数の演算回路へ入力すべき複数の入力データを前記乱数値に基づくシフト量だけ前記第１方向とは逆の第２方向に巡回シフトする第２巡回シフト回路をさらに備える、
請求項４に記載の情報処理装置。

【請求項6】

前記複数の演算回路の各々へ入力される入力データは、複数バイトのデータのバイト単位のデータであり、
前記複数の演算回路の各々から出力される出力データは、複数バイトのデータのバイト単位のデータであり、
前記出力回路は、前記複数の演算回路のうち少なくとも二つの演算回路から出力された少なくとも二つの出力データの中から一の出力データを前記乱数値に基づいて選択する第１選択回路を有する、
請求項１に記載の情報処理装置。

【請求項7】

前記少なくとも二つの演算回路へ入力すべき少なくとも二つの入力データを前記乱数値に基づいて選択する第２選択回路をさらに備える、
請求項６に記載の情報処理装置。

【請求項8】

前記出力回路は、前記複数の演算回路から出力された複数の出力データの中から一の出力データを前記乱数値に基づいて選択する選択回路を有する、
請求項１に記載の情報処理装置。

【請求項9】

前記複数の演算回路には同一の前記入力データが入力される、
請求項８に記載の情報処理装置。

【請求項10】

前記複数の演算回路のうち少なくとも二つの演算回路から出力された少なくとも二つの出力データの比較結果に基づいて、故障攻撃を検出する検出回路と、
前記検出回路が故障攻撃を検出した場合に、前記乱数生成回路を起動する制御回路と、
をさらに備える、
請求項９に記載の情報処理装置。

【請求項11】

前記制御回路はさらに、前記検出回路が故障攻撃を検出した場合に、前記複数の演算回路のうち前記二つの演算回路以外の演算回路の動作を有効化する、
請求項９に記載の情報処理装置。

【請求項12】

複数の演算回路が、入力された入力データに対して、処理時間が異なる実現方式を用いた処理を実行することによって、同一値の入力データに対して同一値の出力データを異なる出力タイミングで出力し、
乱数生成回路が、乱数値を出力し、
出力回路が、前記複数の演算回路から出力された複数の出力データを前記乱数値に基づいて配列又は選択する、
情報処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、情報処理装置及び情報処理方法に関する。

【背景技術】

【0002】

特許文献１には、コマンド実行部、検出部、及び保護処理部を備える情報処理装置が開示されている。コマンド実行部は、取得したコマンドに対応する処理を実行する。検出部は、不正アクセスを検出する。保護処理部は、検出部が不正アクセスを検出した場合に、コマンド実行部によるコマンドの実行開始タイミングを、乱数に基づいてランダムに変化させる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９－２８９０１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に開示された情報処理装置によると、検出部による不正アクセスの検出機能が攻撃者によって回避又は無効化された場合には、保護処理部が動作しないために不正アクセスを許してしまうという問題がある。

【0005】

本発明はかかる問題を解決するために成されたものであり、不正アクセスから秘密情報を確実に保護することが可能な情報処理装置及び情報処理方法を得ることを目的とする。

【課題を解決するための手段】

【0006】

本発明の第１態様に係る情報処理装置は、入力された入力データに対して、処理時間が異なる実現方式を用いた処理を実行することによって、同一値の入力データに対して同一値の出力データを異なる出力タイミングで出力する、複数の演算回路と、乱数値を出力する乱数生成回路と、前記複数の演算回路から出力された複数の出力データを前記乱数値に基づいて配列又は選択する出力回路と、を備える。

【0007】

第１態様によれば、複数の演算回路に同一値の入力データが入力された時の出力データの出力タイミングは演算回路毎に異なるため、それに応じて出力回路からのデータ出力タイミングも乱数値によって変動する。従って、クロックラインへグリッチを挿入すること等によってフォールトを発生させ、入力データの入力値とフォールトの発生に成功したグリッチ挿入タイミングとの関係性を解析することによって秘密情報を窃取する故障感度攻撃を受けた場合であっても、上記関係性は乱数値に応じて変動するため、故障感度攻撃は成立しない。その結果、故障感度攻撃による不正アクセスから秘密情報を確実に保護することが可能となる。また、演算回路の演算処理に伴う遅延時間を、採用する実現方式によってロジック設計段階で設定できるため、遅延素子によって遅延時間を設定する場合と比較すると、後工程での厳密な調整が不要となるため実装を容易化でき、また、温度等の環境要因に対する耐性を向上することが可能となる。

【0008】

本発明の第２態様に係る情報処理装置は、第１態様において、前記実現方式はアルゴリズムを含む。

【0009】

第２態様によれば、複数の演算回路のアルゴリズムを異ならせることによって、複数の演算回路の処理時間を異ならせることができる。

【0010】

本発明の第３態様に係る情報処理装置は、第１態様において、前記実現方式は実装方式を含むと良い。

【0011】

第３態様によれば、複数の演算回路の実装方式を異ならせることによって、複数の演算回路の処理時間を異ならせることができる。

【0012】

本発明の第４態様に係る情報処理装置は、第１態様において、前記複数の演算回路の各々へ入力される入力データは、複数バイトのデータのバイト単位のデータであり、前記複数の演算回路の各々から出力される出力データは、複数バイトのデータのバイト単位のデータであり、前記出力回路は、前記複数の演算回路から出力された複数の出力データを前記乱数値に基づくシフト量だけ第１方向に巡回シフトすることによって配列する第１巡回シフト回路を有する。

【0013】

第４態様によれば、乱数値に応じて第１巡回シフト回路のシフト量を異ならせることによって、入力値とグリッチ挿入タイミングとの関係性の変動を実現する。従って、非選択の場合に演算結果に寄与しない無駄な演算回路が不要となるため、回路規模を削減することが可能となる。

【0014】

本発明の第５態様に係る情報処理装置は、第４態様において、前記複数の演算回路へ入力すべき複数の入力データを前記乱数値に基づくシフト量だけ前記第１方向とは逆の第２方向に巡回シフトする第２巡回シフト回路をさらに備える。

【0015】

第５態様によれば、第１巡回シフト回路の巡回シフト動作に対応する巡回シフト動作を第２巡回シフト回路が実行することにより、入力データと出力データとを適切に対応付けることが可能となる。

【0016】

本発明の第６態様に係る情報処理装置は、第１態様において、前記複数の演算回路の各々へ入力される入力データは、複数バイトのデータのバイト単位のデータであり、前記複数の演算回路の各々から出力される出力データは、複数バイトのデータのバイト単位のデータであり、前記出力回路は、前記複数の演算回路のうち少なくとも二つの演算回路から出力された少なくとも二つの出力データの中から一の出力データを前記乱数値に基づいて選択する第１選択回路を有する。

【0017】

第６態様によれば、巡回シフト回路ではなく選択回路によって、入力値とグリッチ挿入タイミングとの関係性の変動を実現する。従って、巡回シフト回路を使用する場合と比較すると、回路規模を削減できるとともに、乱数値の必要ビット幅を削減できるため乱数生成処理の負荷を低減することが可能となる。

【0018】

本発明の第７態様に係る情報処理装置は、第６態様において、前記少なくとも二つの演算回路へ入力すべき少なくとも二つの入力データを前記乱数値に基づいて選択する第２選択回路をさらに備える。

【0019】

第７態様によれば、第１選択回路の選択動作に対応する選択動作を第２選択回路が実行することにより、入力データと出力データとを適切に対応付けることが可能となる。

【0020】

本発明の第８態様に係る情報処理装置は、第１態様において、前記出力回路は、前記複数の演算回路から出力された複数の出力データの中から一の出力データを前記乱数値に基づいて選択する選択回路を有する。

【0021】

第８態様によれば、複数の演算回路から出力された複数の出力データの中から一の出力データを乱数値に基づいて選択することによって、入力値とグリッチ挿入タイミングとの関係性の変動を実現する。従って、複数の演算回路の前段への巡回シフト回路又は他の選択回路等の実装が不要となり、これらの回路の処理に伴う遅延時間の発生を回避できるため、高速動作が可能となる。また、各演算回路の処理は独立しているため、故障感度攻撃の対策処理を無効化したい場合には、複数の演算回路のうち演算処理に伴う遅延時間が最も短い演算回路を選択することによって、他の演算回路の影響を受けることなく遅延時間を最小化できるため、高速動作が可能となる。さらに、複数の演算回路の個数を削減することによって乱数値の必要ビット幅を削減できるため、乱数生成処理の負荷を低減することが可能となる。

【0022】

本発明の第９態様に係る情報処理装置は、第８態様において、前記複数の演算回路には同一の前記入力データが入力される。

【0023】

第９態様によれば、複数の演算回路には同一の入力データが入力されるため、複数の演算回路は、同一値の入力データに対して同一値の出力データを異なる出力タイミングで出力することが可能となる。

【0024】

本発明の第１０態様に係る情報処理装置は、第９態様において、前記複数の演算回路のうち少なくとも二つの演算回路から出力された少なくとも二つの出力データの比較結果に基づいて、故障攻撃を検出する検出回路と、前記検出回路が故障攻撃を検出した場合に、前記乱数生成回路を起動する制御回路と、をさらに備える。

【0025】

第１０態様によれば、検出回路は、演算回路の出力データの比較結果に基づいて故障攻撃を検出するため、電圧センサ等のアナログセンサを用いる場合と比較して、故障攻撃の検出精度を向上することが可能となる。また、制御回路は、検出回路が故障攻撃を検出した場合に乱数生成回路を起動し、故障攻撃の検出前には乱数生成回路は動作しないため、消費電力を削減することが可能となる。

【0026】

本発明の第１１態様に係る情報処理装置は、第１０態様において、前記制御回路はさらに、前記検出回路が故障攻撃を検出した場合に、前記複数の演算回路のうち前記二つの演算回路以外の演算回路の動作を有効化する。

【0027】

第１１態様によれば、制御回路はさらに、検出回路が故障攻撃を検出した場合に、複数の演算回路のうち二つの演算回路以外の演算回路の動作を有効化し、故障攻撃の検出前には二つの演算回路以外の演算回路の動作は有効化しないため、消費電力をさらに削減することが可能となる。

【0028】

本発明の第１２態様に係る情報処理方法は、複数の演算回路が、入力された入力データに対して、処理時間が異なる実現方式を用いた処理を実行することによって、同一値の入力データに対して同一値の出力データを異なる出力タイミングで出力し、乱数生成回路が、乱数値を出力し、出力回路が、前記複数の演算回路から出力された複数の出力データを前記乱数値に基づいて配列又は選択する。

【0029】

第１２態様によれば、複数の演算回路に同一値の入力データが入力された時の出力データの出力タイミングは演算回路毎に異なるため、それに応じて出力回路からのデータ出力タイミングも乱数値によって変動する。従って、クロックラインへグリッチを挿入すること等によってフォールトを発生させ、入力データの入力値とフォールトの発生に成功したグリッチ挿入タイミングとの関係性を解析することによって秘密情報を窃取する故障感度攻撃を受けた場合であっても、上記関係性は乱数値に応じて変動するため、故障感度攻撃は成立しない。その結果、故障感度攻撃による不正アクセスから秘密情報を確実に保護することが可能となる。また、演算回路の演算処理に伴う遅延時間を、採用する実現方式によってロジック設計段階で設定できるため、遅延素子によって遅延時間を設定する場合と比較すると、後工程での厳密な調整が不要となるため実装を容易化でき、また、温度等の環境要因に対する耐性を向上することが可能となる。

【発明の効果】

【0030】

本発明によれば、不正アクセスから秘密情報を確実に保護することが可能となる。

【図面の簡単な説明】

【0031】

【図1】第１実施形態に係る情報処理装置の構成を簡略化して示す図である。

【図2】SubBytes処理回路における処理の流れを模式的に示す図である。

【図3】情報処理装置が故障感度攻撃を受けている状況を模式的に示す図である。

【図4】第１実施形態の変形例に係る情報処理装置のうち、SubBytes処理回路の構成の一部を抜き出して示す図である。

【図5】第２実施形態に係る情報処理装置のうち、SubBytes処理回路の構成を示す図である。

【図6】第２実施形態の第１変形例に係る情報処理装置のうち、SubBytes処理回路の構成を示す図である。

【図7】第２実施形態の第２変形例に係る情報処理装置のうち、SubBytes処理回路の構成を示す図である。

【発明を実施するための形態】

【0032】

以下、本発明の実施形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。また、以下に述べる複数の実施形態は任意に組み合わせて適用することが可能である。

【0033】

＜第１実施形態＞
図１は、本発明の第１実施形態に係る情報処理装置１００Ａの構成を簡略化して示す図である。本実施形態の例において、情報処理装置１００Ａは、共通鍵暗号方式の一つであるＡＥＳ（Advanced Encryption Standard）の暗号化回路として構成されている。

【0034】

例えばＡＥＳの暗号化回路は、SubBytes処理回路１Ａ、ShiftRows処理回路２、MixColumns処理回路３、レジスタ回路４、及びAddRoundKey処理回路５を備えている。SubBytes処理回路１Ａは、例えば第１バイト～第１６バイトのバイトＢ１～Ｂ１６を含む１６バイトの入力データＤ１に対して、１バイト単位でＳ－ＢＯＸを用いたデータ変換処理を行う。ShiftRows処理回路２は、SubBytes処理回路１Ａから入力されたデータに対して、行単位でデータシフトによる順序の入れ替え処理を行う。MixColumns処理回路３は、ShiftRows処理回路２から入力されたデータに対して、列単位で行列演算処理を行う。AddRoundKey処理回路５は、MixColumns処理回路３からレジスタ回路４を介して入力されたデータに対して、１バイト単位でラウンド鍵を用いたデータ変換処理を行う。レジスタ回路４には、クロックＣが入力される。これら一連の処理を１ラウンドとし、AddRoundKey処理回路５からの出力データを入力データＤ１としてSubBytes処理回路１Ａに入力しつつ、例えば１０ラウンドの処理が繰り返し実行される。なお、入力データＤ１のバイト数及び繰り返しのラウンド数は、本実施形態の例に限られない。また、本発明は、ＡＥＳに限らず、Blowfish，Twofish，Camellia，又はCLEFIA等の、Ｓ－ＢＯＸを用いた任意の共通鍵暗号方式に適用可能である。

【0035】

SubBytes処理回路１Ａは、巡回シフト回路１１と、その後段に接続された演算回路１２と、その後段に接続された巡回シフト回路１３と、巡回シフト回路１１，１３に接続された乱数生成回路１４とを有している。

【0036】

演算回路１２は、複数（この例では１６個）の演算回路１２－１～１２－１６を含む。巡回シフト回路１１から各演算回路１２－１～１２－１６へ入力される入力データは、１６バイトの入力データＤ１の１バイト単位のデータである。演算回路１２－１～１２－１６は、入力された入力データに対して、異なる実現方式を用いたデータ変換処理を実行することによって、互いに異なる出力タイミングで出力データを出力する。実現方式は、アルゴリズム又は実装方式を含む。複数の演算回路１２のアルゴリズム又は実装方式を異ならせることによって処理の所要時間を異ならせることができ、その結果、出力データの出力タイミングを異ならせることができる。また、演算回路１２－１～１２－１６は、入力データが同一値である場合には、同一値の出力データを出力する。各演算回路１２－１～１２－１６から出力される出力データは、１バイト単位のデータである。Ｓ－ＢＯＸを用いた演算回路１２－１～１２－１６のアルゴリズムとしては、合成体方式、拡大体方式、又は伊藤・辻井のアルゴリズム等、処理時間が異なる既知のアルゴリズムを任意に使用することができる。また、Ｓ－ＢＯＸを用いた演算回路１２－１～１２－１６の実装方式としては、ＳＯＰ（sum of product）を用いた実装方式、ＢＤＤ（binary decision diagram）を用いた実装方式、又はテーブル方式等、処理時間が異なる既知の実装方式を任意に使用することができる。

【0037】

なお、図１に示した例では、１６バイトの入力データＤ１に対して１バイト単位の１６個の演算回路１２－１～１２－１６を実装することによって１ラウンドが１サイクルで実行される。この例に限らず、例えば、８個の演算回路１２－１～１２－８を実装することによって１ラウンドが２サイクルで実行されても良いし、４個の演算回路１２－１～１２－４を実装することによって１ラウンドが４サイクルで実行されても良い。また、各演算回路１２の処理単位は、１バイトに限らず、１バイト未満であっても良いし、複数バイトであっても良い。

【0038】

乱数生成回路１４は、疑似乱数生成回路又は真正乱数生成回路等の既知の回路を任意に使用することができる。乱数生成回路１４は、乱数値Ｒを生成する。乱数値Ｒは、巡回シフト回路１１，１３に入力される。巡回シフト回路１３は第１巡回シフト回路であり、巡回シフト回路１３の巡回シフト方向は第１方向であり、巡回シフト回路１１は第２巡回シフト回路であり、巡回シフト回路１１の巡回シフト方向は第２方向である。

【0039】

巡回シフト回路１１は、乱数値Ｒに基づいて設定されるシフト量だけ、AddRoundKey処理回路５から入力された入力データＤ１を第２方向（例えば左方向）にシフトする。

【0040】

巡回シフト回路１３は、入力された乱数値Ｒに基づいて設定される、巡回シフト回路１１のシフト量と同一のシフト量だけ、演算回路１２－１～１２－１６から入力された入力データを、第２方向とは逆の第１方向（例えば右方向）にシフトする。巡回シフト回路１３は、複数の演算回路１２－１～１２－１６から出力された複数の出力データを乱数値Ｒに基づいて配列する出力回路の一例に相当する。

【0041】

図２は、SubBytes処理回路１Ａにおける処理の流れを模式的に示す図である。（Ａ）に示すように、巡回シフト回路１１には、バイトＢ１～Ｂ１６を含む１６バイトの入力データＤ１が入力される。（Ｂ）に示すように、巡回シフト回路１１は、乱数値Ｒに基づいてランダムに設定されるシフト量だけ、入力されたデータを左方向にシフトする。シフト量は、各演算回路１２の処理単位の整数倍である。この例では各演算回路１２の処理単位が１バイトであるため、シフト量は例えば３バイト分となっている。（Ｃ）に示すように、演算回路１２－１～１２－１６は、Ｓ－ＢＯＸを用いたデータ変換処理によって、バイトＢ１～Ｂ１６をバイトＢ１’～Ｂ１６’に変換する。（Ｄ）に示すように、巡回シフト回路１３は、乱数値Ｒに基づいてランダムに設定されるシフト量（この例では３バイト分）だけ、入力されたデータを右方向にシフトする。これにより、ランダムにシフトされたバイト配列を入力データＤ１のバイト配列に戻す。

【0042】

図３は、情報処理装置１００Ａが故障感度攻撃（Fault Sensitivity Analysis：ＦＳＡ）を受けている状況を模式的に示す図である。故障感度攻撃では、攻撃者は、情報処理装置１００Ａのクロックラインへグリッチを挿入すること等によってフォールトを発生させ、入力データの特定バイトの入力値とフォールトの発生に成功したグリッチ挿入タイミングとの関係性を解析することによって、情報処理装置１００Ａから秘密情報を窃取しようと試みる。その際、攻撃者は、フォールトを発生させるグリッチ挿入タイミングの限界値を特定するために、同一の入力値に対してグリッチ挿入タイミングを変更しながら、複数回のグリッチ挿入を試行する。

【0043】

攻撃者は、入力データＤ１の特定バイト（以下の例ではバイトＢ１とする）を攻撃対象として、故障感度攻撃を行う。攻撃場所は例えばレジスタ回路４の入出力であり、レジスタ回路４からのデータ出力タイミングからレジスタ回路４へのデータ入力タイミングまでの期間内にグリッチ挿入が行われる。

【0044】

図３を参照して、時刻Ｔ０は、レジスタ回路４からのデータ出力タイミングである。バイトＢ１は、乱数値Ｒに応じて複数の演算回路１２－１～１２－１６のいずれかで処理される。攻撃１回目では、バイトＢ１を処理した演算回路１２からのデータ出力は時刻Ｔ１において完了する。攻撃者が時刻Ｔ１より前の時刻Ｔ２においてグリッチを挿入したことにより、攻撃１回目ではバイトＢ１のフォールトに成功する。

【0045】

攻撃１回目でフォールトに成功したことにより、攻撃者は、攻撃２回目では時刻Ｔ２より前の時刻Ｔ４においてグリッチを挿入する。バイトＢ１は、乱数値Ｒに応じて複数の演算回路１２－１～１２－１６のいずれかで処理される。攻撃２回目では、バイトＢ１を処理した演算回路１２からのデータ出力は時刻Ｔ４より前の時刻Ｔ３において完了する。従って、攻撃者が時刻Ｔ３より後の時刻Ｔ４においてグリッチを挿入したことにより、攻撃２回目ではバイトＢ１のフォールトに失敗する。

【0046】

攻撃２回目でフォールトに失敗したことにより、攻撃者は、攻撃３回目では時刻Ｔ２より前かつ時刻Ｔ４より後の時刻Ｔ６においてグリッチを挿入する。バイトＢ１は、乱数値Ｒに応じて複数の演算回路１２－１～１２－１６のいずれかで処理される。攻撃３回目では、バイトＢ１を処理した演算回路１２からのデータ出力は時刻Ｔ６より後の時刻Ｔ５において完了する。従って、攻撃者が時刻Ｔ５より前の時刻Ｔ６においてグリッチを挿入したことにより、攻撃３回目ではバイトＢ１のフォールトに成功する。その結果、攻撃者は、入力データＤ１のバイトＢ１にフォールトを発生させるグリッチ挿入タイミングの限界値は、時刻Ｔ６であると特定する。

【0047】

ところが、本実施形態において入力データＤ１のバイトＢ１は、演算回路１２－１に限らず、乱数値Ｒに基づいてランダムにシフトされた複数の演算回路１２－１～１２－１６のいずれかで処理される。バイトＢ１に対する演算処理に要する時間は、演算回路１２－１～１２－１６によって異なる。従って、グリッチの挿入タイミングを異ならせて攻撃者がグリッチの挿入を繰り返し行ったとしても、バイトＢ１を攻撃対象とする攻撃にはなっておらず、故障感度攻撃は成立しない。つまり、攻撃者は、バイトＢ１に関するグリッチ挿入タイミングの限界値は時刻Ｔ６であると誤認していることになる。

【0048】

このように本実施形態に係る情報処理装置１００Ａによれば、複数の演算回路１２に同一値の入力データが入力された時の出力データの出力タイミングは演算回路１２毎に異なるため、それに応じて巡回シフト回路１３（出力回路）からのデータ出力タイミングも乱数値Ｒによって変動する。従って、クロックラインへグリッチを挿入すること等によってフォールトを発生させ、入力データの入力値とフォールトの発生に成功したグリッチ挿入タイミングとの関係性を解析することによって秘密情報を窃取する故障感度攻撃を受けた場合であっても、上記関係性は乱数値Ｒに応じて変動するため、故障感度攻撃は成立しない。その結果、故障感度攻撃による不正アクセスから秘密情報を確実に保護することが可能となる。また、演算回路１２の演算処理に伴う遅延時間を、採用する実現方式によってロジック設計段階で設定できるため、遅延素子によって遅延時間を設定する場合と比較すると、後工程での厳密な調整が不要となるため実装を容易化でき、また、温度等の環境要因に対する耐性を向上することが可能となる。

【0049】

また、本実施形態に係る情報処理装置１００Ａによれば、乱数値Ｒに応じて巡回シフト回路１１，１３のシフト量を異ならせることによって、入力値とグリッチ挿入タイミングとの関係性の変動を実現する。従って、非選択の場合に演算結果に寄与しない無駄な演算回路が不要となるため、回路規模を削減することが可能となる。

【0050】

なお、本実施形態に係る情報処理装置１００Ａでは、複数の演算回路１２－１～１２－１６が、処理時間が異なる実現方式（アルゴリズム又は実装方式）を用いたデータ変換処理を実行することによって、互いに異なる出力タイミングで出力データを出力するように構成したが、出力タイミングを異ならせる手法はこの例に限られない。実現方式を異ならせる手法とは異なる手法ではあるが、例えば、巡回シフト回路１１の出力と各演算回路１２－１～１２－１６の入力との間に少なくとも一つ遅延素子を挿入し、挿入する遅延素子の個数を演算回路１２－１～１２－１６毎に異ならせることによって、出力データの出力タイミングを異ならせても良い。後述する他の実施形態及び他の変形例についても同様である。

【0051】

図４は、第１実施形態の変形例に係る情報処理装置１００Ｂのうち、SubBytes処理回路１Ｂの構成の一部を抜き出して示す図である。巡回シフト回路１１に代えて選択回路１５（１５ａ，１５ｂ，・・・）が実装されており、巡回シフト回路１３に代えて選択回路１６（１６ａ，１６ｂ，・・・）が実装されている。

【0052】

選択回路１５ａは、乱数生成回路１４から入力される乱数値Ｒに基づく選択によって、バイトＢ１，Ｂ２の一方を演算回路１２－１に入力し、他方を演算回路１２－２に入力する。同様に、選択回路１５ｂは、乱数生成回路１４から入力される乱数値Ｒに基づく選択によって、バイトＢ３，Ｂ４の一方を演算回路１２－３に入力し、他方を演算回路１２－４に入力する。選択回路１６は第１選択回路であり、選択回路１５は第２選択回路である。

【0053】

Ｓ－ＢＯＸを用いたデータ変換処理によって、演算回路１２－１はバイトＢ１，Ｂ２の一方をバイトＢ１’，Ｂ２’の一方に変換し、演算回路１２－２はバイトＢ１，Ｂ２の他方をバイトＢ１’，Ｂ２’の他方に変換する。同様に、Ｓ－ＢＯＸを用いたデータ変換処理によって、演算回路１２－３はバイトＢ３，Ｂ４の一方をバイトＢ３’，Ｂ４’の一方に変換し、演算回路１２－４はバイトＢ３，Ｂ４の他方をバイトＢ３’，Ｂ４’の他方に変換する。

【0054】

選択回路１６ａは、乱数生成回路１４から入力される乱数値Ｒに基づく選択によって、バイトＢ１’を第１バイトのデータとして出力し、バイトＢ２’を第２バイトのデータとして出力する。同様に、選択回路１６ｂは、乱数生成回路１４から入力される乱数値Ｒに基づく選択によって、バイトＢ３’を第３バイトのデータとして出力し、バイトＢ４’を第４バイトのデータとして出力する。選択回路１６ａ，１６ｂ，・・・は、複数の演算回路１２－１～１２－１６から出力された複数の出力データを乱数値Ｒに基づいて選択する出力回路の一例に相当する。

【0055】

図４では省略したが、第５バイト～第１６バイトのバイトＢ５～Ｂ１６についても同様の構成及び動作が適用される。

【0056】

なお、図４に示した例では、選択回路１５，１６は互いに隣接する二つの演算回路１２に関して入力データ及び出力データの選択を行ったが、この例に限られない。選択回路１５，１６は、互いに隣接する又は隣接しない二つ以上の演算回路１２に関して入力データ及び出力データの選択を行えば良い。

【0057】

本変形例に係る情報処理装置１００Ｂによれば、巡回シフト回路１１，１３ではなく選択回路１５，１６によって、入力値とグリッチ挿入タイミングとの関係性の変動を実現する。従って、巡回シフト回路１１，１３を使用する場合と比較すると、回路規模を削減できるとともに、乱数値Ｒの必要ビット幅を削減できるため乱数生成処理の負荷を低減することが可能となる。

【0058】

＜第２実施形態＞
図５は、本発明の第２実施形態に係る情報処理装置１００Ｃのうち、入力データＤ１のバイトＢ１に関するSubBytes処理回路１Ｃの構成を示す図である。SubBytes処理回路１Ｃは、演算回路１２と、その後段に接続された選択回路１６と、選択回路１６に接続された乱数生成回路１４とを有している。入力データＤ１の他のバイトＢ２～Ｂ１６についても、図５と同様のSubBytes処理回路１Ｃが構成される。ここで、入力データＤ１のバイト毎に乱数生成回路１４が個別に設けられても良いし、一の乱数生成回路１４が全バイトで共有されても良い。乱数生成回路１４を入力データＤ１の全バイトで共有する場合は、乱数生成回路１４が生成した例えば２ビットの乱数値Ｒを全バイトで共通に使用しても良いし、乱数生成回路１４が生成した例えば３２ビットの乱数値Ｒのうちの各２ビットを各バイトで個別に使用しても良い。

【0059】

演算回路１２は、複数（この例では３個）の演算回路１２－１～１２－３を含む。但し、演算回路１２の個数は３個に限らず２個以上であれば良い。各演算回路１２－１～１２－３へ入力される入力データは、１バイト長のバイトＢ１である。演算回路１２－１～１２－３は、入力されたバイトＢ１に対して、異なる実現方式を用いたデータ変換処理を実行することによって、互いに異なる出力タイミングでバイトＢ１ａ～Ｂ１ｃを出力する。また、演算回路１２－１～１２－３は、入力されたバイトＢ１が同一値である場合には、同一値のバイトＢ１ａ～Ｂ１ｃを出力する。各演算回路１２－１～１２－３から出力される出力データは、１バイト長のバイトＢ１ａ～Ｂ１ｃである。

【0060】

乱数生成回路１４は、疑似乱数生成回路又は真正乱数生成回路等の既知の回路を任意に使用することができる。乱数生成回路１４は、乱数値Ｒを生成する。乱数値Ｒは、選択回路１６に入力される。

【0061】

選択回路１６は、複数の演算回路１２－１～１２－３から出力された複数のバイトＢ１ａ～Ｂ１ｃの中から一のバイトＢ１を乱数値Ｒに基づいて選択し、選択した一のバイトＢ１を出力する。選択回路１６は、複数の演算回路１２－１～１２－３から出力された複数のバイトＢ１ａ～Ｂ１ｃを乱数値Ｒに基づいて選択する出力回路の一例に相当する。

【0062】

本実施形態に係る情報処理装置１００Ｃによれば、複数の演算回路１２－１～１２－３から出力された複数のバイトＢ１ａ～Ｂ１ｃの中から一のバイトＢ１を乱数値Ｒに基づいて選択することによって、入力値とグリッチ挿入タイミングとの関係性の変動を実現する。従って、複数の演算回路１２－１～１２－３の前段への巡回シフト回路１１又は他の選択回路１５等の実装が不要となり、これらの回路の処理に伴う遅延時間の発生を回避できるため、高速動作が可能となる。また、各演算回路１２－１～１２－３の処理は独立しているため、故障感度攻撃の対策処理を無効化したい場合には、複数の演算回路１２－１～１２－３のうち演算処理に伴う遅延時間が最も短い演算回路を選択することによって、他の演算回路の影響を受けることなく遅延時間を最小化できるため、高速動作が可能となる。さらに、複数の演算回路１２－１～１２－３の個数を削減することによって乱数値Ｒの必要ビット幅を削減できるため、乱数生成処理の負荷を低減することが可能となる。

【0063】

図６は、第２実施形態の第１変形例に係る情報処理装置１００Ｄのうち、入力データＤ１のバイトＢ１に関するSubBytes 処理回路１Ｄの構成を示す図である。図５に示した構成に対して、制御回路１７及び検出回路１８が追加されている。情報処理装置１００Ｄが故障感度攻撃を受けていない通常時において、乱数生成回路１４の動作は停止されている。

【0064】

検出回路１８には、演算回路１２－１～１２－３から出力されたバイトＢ１ａ～Ｂ１ｃが入力される。検出回路１８は、バイトＢ１ａ～Ｂ１ｃを比較器によって比較し、全てのバイトＢ１ａ～Ｂ１ｃが一致していることによって故障攻撃（以下の例では故障感度攻撃とする）を受けていないことを検出し、少なくとも一つのバイトＢ１ａ～Ｂ１ｃが一致していないことによって故障感度攻撃を受けていることを検出する。検出回路１８は、その検出結果を制御回路１７に入力する。

【0065】

検出回路１８が故障感度攻撃を受けていないことを検出している場合には、制御回路１７は、制御信号Ｓ１によって乱数生成回路１４の動作を停止する。また、制御回路１７は、バイトＢ１ａ～Ｂ１ｃの多数決をとることにより、制御信号Ｓ２によって、多数派である正常なバイトＢ１ａ～Ｂ１ｃのいずれかを選択回路１６に選択させる。選択回路１６は、制御信号Ｓ２に基づいて、多数派である正常なバイトＢ１ａ～Ｂ１ｃのいずれかを選択して出力する。グリッチの挿入等によってバイトＢ１ａ～Ｂ１ｃの過半数にフォールトが発生するまでは、多数決によって正常な出力データバイトＢ１ａ～Ｂ１ｃが出力されることが保証される。

【0066】

検出回路１８が故障感度攻撃を受けていることを検出している場合には、制御回路１７は、制御信号Ｓ１によって乱数生成回路１４を起動し、また、制御信号Ｓ２によって選択回路１６に乱数値Ｒに基づく選択動作を実行させる。選択回路１６は、乱数値Ｒに基づいて、演算回路１２－１～１２－３から選択回路１６に入力されたバイトＢ１ａ～Ｂ１ｃのいずれかを選択して出力する。選択回路１６は、複数の演算回路１２－１～１２－３から出力された複数のバイトＢ１ａ～Ｂ１ｃを乱数値Ｒに基づいて選択する出力回路の一例に相当する。

【0067】

なお、検出回路１８は、演算回路１２－１～１２－３から出力されたバイトＢ１ａ～Ｂ１ｃの全てを比較する必要はなく、演算回路１２－１～１２－３のうち少なくとも二つの演算回路から出力された少なくとも二つのバイトＢ１ａ～Ｂ１ｃの比較結果に基づいて故障感度攻撃を検出すれば良い。

【0068】

本変形例に係る情報処理装置１００Ｄによれば、検出回路１８は、演算回路１２－１～１２－３から出力されたバイトＢ１ａ～Ｂ１ｃの比較結果に基づいて故障感度攻撃を検出するため、電圧センサ等のアナログセンサを用いる場合と比較して、故障感度攻撃の検出精度を向上することが可能となる。また、制御回路１７は、検出回路１８が故障感度攻撃を検出した場合に乱数生成回路１４を起動し、故障感度攻撃の検出前には乱数生成回路１４は動作しないため、消費電力を削減することが可能となる。

【0069】

図７は、第２実施形態の第２変形例に係る情報処理装置１００Ｅのうち、SubBytes処理回路１Ｅの構成を示す図である。図５に示した構成に対して、制御回路１７、検出回路１８、及び選択回路１９，２０が追加されている。情報処理装置１００Ｅが故障感度攻撃を受けていない通常時において、乱数生成回路１４の動作は停止されており、選択回路１９，２０は０を出力している。選択回路１９から０が入力されることにより、演算回路１２－３は有効な動作を停止する。選択回路２０から０が入力されることにより、選択回路１６はバイトＢ１ａを選択して出力する。

【0070】

検出回路１８には、演算回路１２－１，１２－２から出力されたバイトＢ１ａ，Ｂ１ｂが入力される。検出回路１８は、バイトＢ１ａ，Ｂ１ｂを比較器によって比較し、バイトＢ１ａ，Ｂ１ｂが一致していることによって故障感度攻撃を受けていないことを検出し、バイトＢ１ａ，Ｂ１ｂが一致していないことによって故障感度攻撃を受けていることを検出する。検出回路１８は、その検出結果を制御回路１７に入力する。

【0071】

検出回路１８が故障感度攻撃を受けていないことを検出している場合には、制御回路１７は、制御信号Ｓ１によって乱数生成回路１４の動作を停止し、また、制御信号Ｓ３によって選択回路１９に０を出力させ、また、制御信号Ｓ４によって選択回路２０に０を出力させる。

【0072】

検出回路１８が故障感度攻撃を受けていることを検出している場合には、制御回路１７は、制御信号Ｓ１によって乱数生成回路１４を起動し、また、制御信号Ｓ３によって選択回路１９にバイトＢ１を出力させ、また、制御信号Ｓ４によって選択回路２０に乱数値Ｒを出力させる。選択回路１９からバイトＢ１が入力されることにより、演算回路１２－３は有効な動作を開始し、バイトＢ１ｃを出力する。選択回路２０から乱数値Ｒが入力されることにより、選択回路１６は、乱数値Ｒに基づいて、演算回路１２－１～１２－３から選択回路１６に入力されたバイトＢ１ａ～Ｂ１ｃのいずれかを選択して出力する。選択回路１６は、複数の演算回路１２－１～１２－３から出力された複数のバイトＢ１ａ～Ｂ１ｃを乱数値Ｒに基づいて選択する出力回路の一例に相当する。

【0073】

本変形例に係る情報処理装置１００Ｅによれば、制御回路１７は、検出回路１８が故障感度攻撃を検出した場合に、複数の演算回路１２－１～１２－３のうち演算回路１２－１，１２－２以外の演算回路１２－３の動作を有効化し、故障感度攻撃の検出前には演算回路１２－３の動作は有効化しないため、消費電力をさらに削減することが可能となる。

【0074】

ここに開示される要素の機能は、当該開示される要素を実行するように構成された、あるいは当該開示される機能を実行するようにプログラミングされた汎用プロセッサ、専用プロセッサ、集積回路、ＡＳＩＣ（「特定用途向け集積回路」）、従来の回路構成及び／又はそれらの組み合わせを含む回路構成あるいは処理回路構成が用いられて実装されてもよい。プロセッサは、それが、その中にトランジスタ及び他の回路構成を含むとき、処理回路構成あるいは回路構成として見なされる。本開示において、回路構成、ユニットあるいは手段は、挙げられた機能を実行するハードウェア、あるいは当該機能を実行するようにプログラミングされたハードウェアである。ハードウェアは、挙げられた機能を実行するようにプログラミングされた、あるいは当該機能を実行するように構成された、ここで開示されるいかなるハードウェアあるいは既知の他のものであってもよい。ハードウェアが、あるタイプの回路構成として見なされるかもしれないプロセッサであるとき、回路構成、手段あるいはユニットは、ハードウェアとソフトウェアの組み合わせ、ハードウェアを構成するために用いられるソフトウェア及び／またはプロセッサである。

【符号の説明】

【0075】

１１，１３ 巡回シフト回路
１２（１２－１～１２－１６） 演算回路
１４ 乱数生成回路
１５（１５ａ，１５ｂ），１６（１６ａ，１６ｂ），１９，２０ 選択回路
１７ 制御回路
１８ 検出回路
１００Ａ～１００Ｅ 情報処理装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】