特開 2024-143045 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024143045

(43)【公開日】2024-10-11

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H04L 9/10 20060101AFI20241003BHJP

   G06F 21/55 20130101ALI20241003BHJP

【ＦＩ】

H04L9/10 A

G06F21/55 360

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023055522

(22)【出願日】2023-03-30

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】熊木 大輔

(57)【要約】

【課題】１ビットの信号を相補的な２つの信号として２本の信号線から出力する半導体装置において、駆動周波数を高くした場合でも、相補的な２つの信号の位相ずれに起因する誤動作の発生を抑えた半導体装置を提供する。
【解決手段】データの暗号化処理を行う半導体装置であって、１ビットの信号を相補的な２つの信号として２本の信号線により出力する出力バスを備えた信号処理部と、出力バスから出力された２つの信号の位相が一致するように、２つの信号の位相を補正する位相補正部と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

データの暗号化処理を行う半導体装置であって、
１ビットの信号を相補的な２つの信号として２本の信号線により出力する出力バスを備えた信号処理部と、
前記出力バスから出力された２つの信号の位相が一致するように、２つの信号の位相を補正する位相補正部と、
を備える半導体装置。

【請求項2】

ＡＥＳによる暗号化処理を行う半導体装置であって、
サブバイツ処理を行うサブバイツ処理部と、
前記サブバイツ処理部から出力されたデータに対して、シフトロウズ処理を行うシフトロウズ処理部と、
前記シフトロウズ処理部から出力されたデータに対して、ミックスカラムス処理を行うミックスカラムス処理部と、を備え、
前記位相補正部が、前記信号処理部としての前記サブバイツ処理部の前記出力バスから出力された２つの信号の位相を補正する
請求項１に記載の半導体装置。

【請求項3】

ＡＥＳによる暗号化処理を行う半導体装置であって、
サブバイツ処理を行うサブバイツ処理部と、
前記サブバイツ処理部から出力されたデータに対して、シフトロウズ処理を行うシフトロウズ処理部と、
前記シフトロウズ処理部から出力されたデータに対して、ミックスカラムス処理を行うミックスカラムス処理部と、を備え、
前記位相補正部が、前記信号処理部としての前記シフトロウズ処理部の前記出力バスから出力された２つの信号の位相を補正する
請求項１に記載の半導体装置。

【請求項4】

ＡＥＳによる暗号化処理を行う半導体装置であって、
サブバイツ処理を行うサブバイツ処理部と、
前記サブバイツ処理部から出力されたデータに対して、シフトロウズ処理を行うシフトロウズ処理部と、
前記シフトロウズ処理部から出力されたデータに対して、ミックスカラムス処理を行うミックスカラムス処理部と、を備え、
前記位相補正部が、前記信号処理部としての前記ミックスカラムス処理部の前記出力バスから出力された２つの信号の位相を補正する
請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の半導体装置が動作する際の処理時間、消費電力、及び、電磁波などの物理的な情報を利用して暗号鍵を解析するサイドチャネル攻撃が各種考案されている。

【0003】

サイドチャネル攻撃の中でも、消費電力情報を用いた解析手法として、単純電力解析（Ｓｉｍｐｌｅ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ、ＳＰＡ）が知られている。また、ＳＰＡよりも高度な電力解析手法として、差分電力解析（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ、ＤＰＡ）等が知られている。

【0004】

ＳＰＡ及びＤＰＡ等の電力解析に対抗する手法として、引用文献１には、メモリセルアレイ内の各メモリセルからのデータの出力について、１ビットの信号を相補的な２つの信号として２本の信号線により出力することが記載されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】国際公開第２０１２／０１４２９１号

【発明の概要】

【発明が解決しようとする課題】

【0006】

半導体装置において、ＳＰＡ及びＤＰＡ等の電力解析に対抗するために、１ビットの信号を相補的な２つの信号として２本の信号線から出力する場合、相補的な２つの信号の位相が揃っていないと、正確にデータを送信することができず、誤動作を引き起こすおそれがある。

【0007】

しかしながら、半導体装置を高速動作させるために駆動周波数を高くすると、相補的な２つの信号の位相を揃えることが困難となる。

【0008】

本発明は、１ビットの信号を相補的な２つの信号として２本の信号線から出力する半導体装置において、駆動周波数を高くした場合でも、相補的な２つの信号の位相ずれに起因する誤動作の発生を抑えた半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明の半導体装置は、データの暗号化処理を行う半導体装置であって、１ビットの信号を相補的な２つの信号として２本の信号線により出力する出力バスを備えた信号処理部と、前記出力バスから出力された２つの信号の位相が一致するように、２つの信号の位相を補正する位相補正部と、を備える。

【発明の効果】

【0010】

本発明の半導体装置によれば、１ビットの信号を相補的な２つの信号として２本の信号線から出力する半導体装置において、半導体装置、駆動周波数を高くした場合でも、相補的な２つの信号の位相ずれに起因する誤動作の発生を抑えることが可能となる。

【図面の簡単な説明】

【0011】

【図1】第１の実施形態の暗号化装置の概略構成を示すブロック図である。

【図2】第１の実施形態の暗号化装置の位相補正部の周辺の回路の概略構成を示すブロック図である。

【図3】１ビットの信号を相補的な２つの信号として２本の信号線から出力する方法について説明するための図である。

【図4】１ビットの信号を相補的な２つの信号として２本の信号線から出力する方法について説明するための図である。

【図5】第１の実施形態の暗号化装置の位相補正部の周辺の回路の出力バスの信号波形を示す図である。

【図6】第２の実施形態の暗号化装置の概略構成を示すブロック図である。

【図7】第２の実施形態の暗号化装置の位相補正部の周辺の回路の概略構成を示すブロック図である。

【図8】第２の実施形態の暗号化装置の位相補正部の周辺の回路の出力バスの信号波形を示す図である。

【図9】第３の実施形態の暗号化装置の概略構成を示すブロック図である。

【図10】第３の実施形態の暗号化装置の位相補正部の周辺の回路の概略構成を示すブロック図である。

【図11】第３の実施形態の暗号化装置の位相補正部の周辺の回路の出力バスの信号波形を示す図である。

【発明を実施するための形態】

【0012】

［第１の実施形態］
以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の第１の実施形態の暗号化装置１の概略構成を示すブロック図である。図２は、第１の実施形態の暗号化装置１の位相補正部１５の周辺の回路の概略構成を示すブロック図である。

【0013】

暗号化装置１は、鍵長を１２８ビット、１９２ビット、又は、２５６ビットとして、ＡＥＳ（Advanced Encryption Standard）により、平文（Plain Text）を暗号文（Cipher Text）に変換する暗号化処理を行う装置である。

【0014】

暗号化装置１は、ＩＣ（Integrated Circuit）又はＬＳＩ（Large Scale Integration）等の半導体集積回路により構成されており、本開示の技術における半導体装置の一例である。

【0015】

図１に示すように、暗号化装置１は、ラウンドキー設定部１０と、複数のアドラウンドキー処理部１１ａ～１１ｎと、複数のサブバイツ処理部１２ａ～１２ｎ－１と、複数のシフトロウズ処理部１３ａ～１３ｎ－１と、複数のミックスカラムス処理部１４ａ～１４ｎ－１と、複数の位相補正部１５ａ～１５ｎ－１と、を備える。

【0016】

ラウンドキー設定部１０と、複数のアドラウンドキー処理部１１ａ～１１ｎと、複数のサブバイツ処理部１２ａ～１２ｎ－１と、複数のシフトロウズ処理部１３ａ～１３ｎ－１と、複数のミックスカラムス処理部１４ａ～１４ｎ－１と、複数の位相補正部１５ａ～１５ｎ－１とは、各々独立した回路ブロックにより形成されており、図１に示す信号の流れに沿って、関係する回路ブロックが相互に信号バスにより接続されている。

【0017】

なお、以下の説明では、複数のアドラウンドキー処理部１１ａ～１１ｎの個体を区別せずに共通の説明を行う場合には、アドラウンドキー処理部１１と記載する場合がある。また、複数のサブバイツ処理部１２ａ～１２ｎ－１の個体を区別せずに共通の説明を行う場合には、サブバイツ処理部１２と記載する場合がある。また、複数のシフトロウズ処理部１３ａ～１３ｎ－１の個体を区別せずに共通の説明を行う場合には、シフトロウズ処理部１３と記載する場合がある。また、複数のミックスカラムス処理部１４ａ～１４ｎ－１の個体を区別せずに共通の説明を行う場合には、ミックスカラムス処理部１４と記載する場合がある。また、複数の位相補正部１５ａ～１５ｎ－１の個体を区別せずに共通の説明を行う場合には、位相補正部１５と記載する場合がある。

【0018】

ラウンドキー設定部１０は、１２８ビット、１９２ビット、又は、２５６ビットの秘密鍵に基づいて、ラウンドキーを生成し、アドラウンドキー処理部１１ａ～１１ｎの各々に送信する。

【0019】

アドラウンドキー処理部１１は、入力されたデータに対してＡＥＳで定められているアドラウンドキー（AddroundKey）変換処理を行い、処理後のデータを出力する。アドラウンドキー変換処理は、具体的には、入力データを４×４ブロックに細分化し、列毎にラウンドキーとの排他的論理和（ＸＯＲ）演算を行う処理である。

【0020】

初段のアドラウンドキー処理部１１ａには、暗号化の対象データである平文が入力される。また、最後段のアドラウンドキー処理部１１ｎから、平文を暗号化したデータである暗号文が出力される。

【0021】

サブバイツ処理部１２は、入力されたデータに対してＡＥＳで定められているサブバイツ（SubBytes）変換処理を行い、処理後のデータを出力する。サブバイツ変換処理は、具体的には、入力データに対して、１バイト毎に置換表を用いて別のデータに変換する処理である。

【0022】

サブバイツ処理部１２ａ～１２ｎ－１の各々は、入力されたデータに対して８ビット（１バイト）のサブブロック毎に置換表を用いた変換処理を行う複数のサブブロック処理部２０ａ～２０ｎ－１を備える。なお、以下の説明では、複数のサブブロック処理部２０ａ～２０ｎ－１の個体を区別せずに共通の説明を行う場合には、サブブロック処理部２０と記載する場合がある。

【0023】

図２に示すように、初段のサブバイツ処理部１２ａに含まれるサブブロック処理部２０ａは、８ビットの信号の入力に対し、８ビットの信号を出力する。ここで、サブブロック処理部２０の出力バスは、１ビットの信号を相補的な２つの信号として２本の信号線により出力する。

【0024】

１ビットの信号を相補的な２つの信号として２本の信号線により出力する態様としては、例えば、図３に示すように、ビット値が「０」の信号を送信する場合に、信号線１の信号値を「０」とし、信号線１の信号値を「１」として送信し、ビット値が「１」の信号を送信する場合に、信号線１の信号値を「１」とし、信号線１の信号値を「０」として送信するようにしてもよい。

【0025】

また、図４に示すように、ビット値が「０」の信号を送信する場合に、信号線１の信号値を「１」とし、信号線１の信号値を「０」として送信し、ビット値が「１」の信号を送信する場合に、信号線１の信号値を「０」とし、信号線１の信号値を「１」として送信するようにしてもよい。

【0026】

複数のサブブロック処理部２０の各々の出力バスには、出力バスから出力された２つの信号の位相が一致するように、２つの信号の位相を補正する位相補正部１５が接続されている。

【0027】

位相補正部１５は、信号処理部と、２本の信号線に各々接続されたバッファとを備える。信号処理部は、設定された周期で２つの信号の排他的論理和（ＸＯＲ）演算を行う。２つの信号は上記の通り相補的な関係であるため、位相ずれが無い場合には、排他的論理和演算の結果は常に「１」になる。しかしながら、２つの信号に位相差がある場合には、排他的論理和演算の結果が「０」になるタイミングが生じるため、「０」を検知することにより、位相ずれが生じていることを検知することができる。また、「０」が連続して続く回数により、２つの信号の位相ずれの量を検知することができる。

【0028】

また、信号処理部は、２つの信号の位相ずれを検知した場合、位相が早い方の信号線に接続されたバッファを有効化し、位相が早い方の信号を位相ずれの量に応じて遅延させて、２つの信号の位相を揃える。なお、位相が早い方の信号は、２つの信号の各々の立ち上がり（０→１）又は立ち下がり（１→０）同士を比較して、立ち上がり又は立ち下がりのタイミングが早い方を、位相が早い方の信号とする。

【0029】

初段のサブバイツ処理部１２ａに含まれるサブブロック処理部２０ａから、１ビットの信号を相補的な２つの信号として２本の信号線により出力されて以降は、全ての処理部において、１ビットの信号を相補的な２つの信号として２本の信号線により出入力される。なお、図１、２、及び、それ以降の図面において、ビット数の後ろに「×２」と表記しているものは、各処理部の出力バスの信号線が上記の通り二重化されていることを示している。

【0030】

図１に戻り、シフトロウズ処理部１３は、入力されたデータに対してＡＥＳで定められているシフトロウズ（ShiftRows）変換処理を行い、処理後のデータを出力する。シフトロウズ変換処理は、具体的には、４×４ブロックに細分化された入力データに対して、行毎に一定に規則に従いシフトさせる処理である。

【0031】

ミックスカラムス処理部１４は、入力されたデータに対してＡＥＳで定められているミックスカラムス（MixColumns）変換処理を行い、処理後のデータを出力する。ミックスカラムス変換処理は、具体的には、４×４ブロックに細分化された入力データに対して、一定に規則に従い列ベクトルを変換する処理である。

【0032】

次に、暗号化装置１の作用について説明する。暗号化装置１においては、アドラウンドキー処理部１１の処理と、サブバイツ処理部１２の処理と、シフトロウズ処理部１３の処理と、ミックスカラムス処理部１４の処理と、の組み合わせが、１ラウンドとして構成される。そして、前ラウンドの出力を、次のラウンドの入力として、鍵長に応じたラウンド数の処理を実行することにより、平文が暗号文に変換される。

【0033】

ここで、攻撃者が、暗号化装置１の電力解析を行い、ラウンドキーＫ［１］を推定することを考える。

【0034】

先ず、最初のラウンドのサブブロック処理部２０ａの出力部分に注目する。電圧はサブブロック処理部２０ａの「１」の出力数に比例するものとする。

【0035】

ラウンドキーＫ［１］は、１２８ビット、１９２ビット、又は、２５６ビットであるが、サブブロック処理部２０ａに入力される時は８ビット長に分割され、同じく８ビット長に分割された平文データと加算されて、サブブロック処理部２０ａに入力される。

【0036】

平文は、攻撃者にとっては既知の値であるから、ラウンドキーＫ［１］を仮定すれば、サブブロック処理部２０の入力値を計算できる。入力値が分かれば、出力値も計算できる。

【0037】

仮にサブブロック処理部２０ａの出力値８ビットの最下位ビットに注目して、このビットが「１」であるとする。入力データ（すなわち、平文データ）を変えると、それに応じて最下位のビットが「１」であるか「０」であるかが変わってくる。なお、注目するビットは、最下位ビットに限らず、何番目のビットでも構わない。この選んだビットを選択関数と呼ぶ。

【0038】

１つのサブブロック処理部２０ａに入力されるラウンドキーＫ［１］の内の８ビット分のラウンドキーを予想する。ラウンドキーを仮定して決めれば、サブブロック処理部２０の選択関数の値が「０」であるか「１」であるかが決まる。多数のランダムな平文データを入力して、出力された値の選択関数が「０」であるか「１」であるかで、消費電力波形を２つのグループに分ける。

【0039】

予想したラウンドキーが正しかったとする。この時、最下位ビットの値は常に正しいのであるから、最下位ビットが「０」の波形と「１」の波形に正しく分類されているはずである。最下位ビットが「１」に分類されている消費電力波形の電圧は、「０」に分類されている消費電力波形よりも常に１ビット分だけ大きい。従って、多数の平文データに対して平均を取れば、ノイズは除去され１ビット分の電圧の差が明確に現れることになる。

【0040】

一方、予想したラウンドキーが間違っていたとする。この時、予想した選択関数が「１」であるのに、「０」が出力されたり、「１」が出力されたりする。逆に、予想した選択関数が「０」であっても、「０」又は「１」の両方が出力される。どちらにしても「０」又は「１」が出力される確率は１／２であるため、消費電力波形の電圧を平均化すると「０」と「１」の中間に収束してしまうことになる。

【0041】

以上のような選択関数に対する消費電力波形の処理を８ビット分行うことにより、１つのサブブロック処理部２０ａに入力されるラウンドキーＫ［１］の内の８ビット分のラウンドキーを特定することができる。さらに、サブバイツ処理部１２ａに含まれる全てのサブブロック処理部２０ａに対して同様の処理を行うことにより、１２８ビット、１９２ビット、又は、２５６ビットのラウンドキーＫ［１］の全ビットの値を特定することができる。

【0042】

また、ラウンドキーＫ［１］の全ビットを特定した後は、ラウンドキーＫ［２］以降のラウンドキーＫについても、順次ラウンドキーＫ［１］と同様の処理を行なうことにより、全てのラウンドキーＫの全ビットの値を特定することができる。

【0043】

上記のような、暗号化装置１の消費電力の解析によるラウンドキーＫの特定を防止するために、本実施形態の暗号化装置１においては、図２に示すように、初段のサブバイツ処理部１２ａに含まれるサブブロック処理部２０ａ以降の出力バスを、１ビットの信号を相補的な２つの信号として２本の信号線により出力するようにしている。

【0044】

これにより、サブブロック処理部２０から出力される信号のビット値が「０」又は「１」のいずれの場合であっても消費電力は同じとなるため、上記のような消費電力の解析によるラウンドキーＫの特定が不可能になる。

【0045】

ただし、１ビットの信号を相補的な２つの信号として２本の信号線により出力する場合、暗号化装置１を高速動作させるために駆動周波数を高くすると、相補的な２つの信号の位相を揃えることが困難となる。

【0046】

相補的な２つの信号の位相が僅かにずれていたとしても、信号のサンプリング周期未満のずれであれば正確にデータを送信することができるが、本実施形態の暗号化装置１のように多段的な処理を行なう場合、ずれが蓄積されて、サンプリング周期以上のずれが生じるおそれがある。そして、相補的な２つの信号の位相のずれがサンプリング周期以上のずれとなると、正確にデータを送信することができず、誤動作を引き起こすおそれがある。

【0047】

そのため、本実施形態の暗号化装置１においては、図２に示すように、複数のサブブロック処理部２０の各々の出力バスに、出力バスから出力された２つの信号の位相が一致するように、２つの信号の位相を補正する位相補正部１５を接続している。

【0048】

これにより、図５に示すように、サブブロック処理部２０から位相がずれて出力された２つの信号が、位相補正部１５において位相が一致するように補正され、位相補正部１５から位相が一致した２つの信号が出力される。

【0049】

従って、処理のラウンド毎に、２つの信号の位相のずれが補正され、ずれが蓄積されることがなくなるため、データの送信に支障をきたすことがなくなり、相補的な２つの信号の位相ずれに起因する誤動作の発生を抑えることができる。

【0050】

［第２の実施形態］
次に、第２の実施形態の暗号化装置２について説明する。本実施形態の暗号化装置２は、第１の実施形態の暗号化装置１と比較して、位相補正部１５の接続位置が異なる。本実施形態の暗号化装置２において、第１の実施形態の暗号化装置１と同じ構成要素には同じ参照番号を付し、特に必要が無い限り説明は省略する。

【0051】

図６は、本発明の第２の実施形態の暗号化装置２の概略構成を示すブロック図である。図７は、第２の実施形態の暗号化装置２の位相補正部１５の周辺の回路の概略構成を示すブロック図である。

【0052】

図６に示すように、暗号化装置２は、ラウンドキー設定部１０と、複数のアドラウンドキー処理部１１ａ～１１ｎと、複数のサブバイツ処理部１２ａ～１２ｎ－１と、複数のシフトロウズ処理部１３ａ～１３ｎ－１と、複数のミックスカラムス処理部１４ａ～１４ｎ－１と、複数の位相補正部１５ａ～１５ｎ－１と、を備える。

【0053】

図７に示すように、サブブロック処理部２０ａは、８ビットの信号の入力に対し、８ビットの信号を出力する。ここで、サブブロック処理部２０ａの出力バスは、１ビットの信号を相補的な２つの信号として２本の信号線により出力する。

【0054】

また、初段のサブバイツ処理部１２ａに含まれるサブブロック処理部２０ａから、１ビットの信号を相補的な２つの信号として２本の信号線により出力されて以降は、全ての処理部において、１ビットの信号を相補的な２つの信号として２本の信号線により出入力される。

【0055】

本実施形態の暗号化装置２においては、シフトロウズ処理部１３の出力バスに、出力バスから出力された２つの信号の位相が一致するように、２つの信号の位相を補正する位相補正部１５を接続している。

【0056】

これにより、図８に示すように、サブブロック処理部２０及びシフトロウズ処理部１３から位相がずれて出力された２つの信号が、位相補正部１５において位相が一致するように補正され、位相補正部１５から位相が一致した２つの信号が出力される。

【0057】

従って、処理のラウンド毎に、２つの信号の位相のずれが補正され、ずれが蓄積されることがなくなるため、データの送信に支障をきたすことがなくなり、相補的な２つの信号の位相ずれに起因する誤動作の発生を抑えることができる。

【0058】

［第３の実施形態］
次に、第３の実施形態の暗号化装置３について説明する。本実施形態の暗号化装置３は、第１の実施形態の暗号化装置１と比較して、位相補正部１５の接続位置が異なる。本実施形態の暗号化装置３において、第１の実施形態の暗号化装置１と同じ構成要素には同じ参照番号を付し、特に必要が無い限り説明は省略する。

【0059】

図９は、本発明の第３の実施形態の暗号化装置３の概略構成を示すブロック図である。図１０は、第３の実施形態の暗号化装置３の位相補正部１５の周辺の回路の概略構成を示すブロック図である。

【0060】

図９に示すように、暗号化装置２は、ラウンドキー設定部１０と、複数のアドラウンドキー処理部１１ａ～１１ｎと、複数のサブバイツ処理部１２ａ～１２ｎ－１と、複数のシフトロウズ処理部１３ａ～１３ｎ－１と、複数のミックスカラムス処理部１４ａ～１４ｎ－１と、複数の位相補正部１５ａ～１５ｎ－１と、を備える。

【0061】

図１０に示すように、サブブロック処理部２０ａは、８ビットの信号の入力に対し、８ビットの信号を出力する。ここで、サブブロック処理部２０ａの出力バスは、１ビットの信号を相補的な２つの信号として２本の信号線により出力する。

【0062】

また、初段のサブバイツ処理部１２ａに含まれるサブブロック処理部２０ａから、１ビットの信号を相補的な２つの信号として２本の信号線により出力されて以降は、全ての処理部において、１ビットの信号を相補的な２つの信号として２本の信号線により出入力される。

【0063】

本実施形態の暗号化装置３においては、ミックスカラムス処理部１４の出力バスに、出力バスから出力された２つの信号の位相が一致するように、２つの信号の位相を補正する位相補正部１５を接続している。

【0064】

これにより、図１１に示すように、サブブロック処理部２０、シフトロウズ処理部１３、及び、ミックスカラムス処理部１４から位相がずれて出力された２つの信号が、位相補正部１５において位相が一致するように補正され、位相補正部１５から位相が一致した２つの信号が出力される。

【0065】

従って、処理のラウンド毎に、２つの信号の位相のずれが補正され、ずれが蓄積されることがなくなるため、データの送信に支障をきたすことがなくなり、相補的な２つの信号の位相ずれに起因する誤動作の発生を抑えることができる。

【0066】

以上、本発明の実施形態に係る暗号化装置１～３について説明してきたが、本発明は上記実施形態に限定されるものではない。

【0067】

例えば、暗号化装置１～３における暗号処理回路は、ＡＥＳによる暗号処理回路に限らず、ＲＳＡ（Rivest-Shamir-Adleman cryptosystem）による暗号処理回路、又は、楕円曲線による暗号処理回路とする等、どのような暗号処理回路としてもよい。

【0068】

また、上記以外にも、本開示の技術の主旨を逸脱しない範囲内において、以上に示した記載内容および図示内容に対して、不要な部分を削除したり、新たな要素を追加したり、置き換えたりしてもよいことは言うまでもない。

【符号の説明】

【0069】

１～３ 暗号化装置
１０ ラウンドキー設定部
１１ アドラウンドキー処理部
１２ サブバイツ処理部
１３ シフトロウズ処理部
１４ ミックスカラムス処理部
１５ 位相補正部
２０ サブブロック処理部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】