特開 2024-143278 半導体素子搭載用基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024143278

(43)【公開日】2024-10-11

(54)【発明の名称】半導体素子搭載用基板

(51)【国際特許分類】

   H01L 23/12 20060101AFI20241003BHJP

   H01L 23/36 20060101ALI20241003BHJP

   H05K 1/02 20060101ALI20241003BHJP

【ＦＩ】

H01L23/12 Q

H01L23/36 C

H05K1/02 J

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023055865

(22)【出願日】2023-03-30

(71)【出願人】

【識別番号】000004547

【氏名又は名称】日本特殊陶業株式会社

(74)【代理人】

【識別番号】100160691

【弁理士】

【氏名又は名称】田邊 淳也

(74)【代理人】

【識別番号】100227732

【弁理士】

【氏名又は名称】小澤 祥二

(72)【発明者】

【氏名】佐野 五十鈴

(72)【発明者】

【氏名】宇佐美 憲三

(72)【発明者】

【氏名】近藤 洋右

(72)【発明者】

【氏名】西村 充

(72)【発明者】

【氏名】村瀬 達宣

(72)【発明者】

【氏名】渡邊 幸裕

【テーマコード（参考）】

5E338

5F136

【Ｆターム（参考）】

5E338AA15

5E338AA18

5E338BB12

5E338BB75

5E338CC10

5E338CD03

5E338CD33

5E338EE27

5F136AA10

5F136BA30

5F136BB05

5F136DA33

5F136FA01

5F136FA02

5F136FA03

5F136FA14

(57)【要約】

【課題】 半導体素子搭載用基板において、バンプとの接続信頼性を向上させる技術を提供する。
【解決手段】 半導体素子搭載用基板は、半導体素子に接続される導通パターンを備え、導通パターンの表面には、凹み部を有する。
【選択図】 図１

【特許請求の範囲】

【請求項1】

半導体素子搭載用基板であって、
半導体素子に接続される導通パターンを備え、
前記導通パターンの表面には、凹み部を有する、
ことを特徴とする半導体素子搭載用基板。

【請求項2】

請求項１に記載の半導体素子搭載用基板は、さらに、
金属からなる基材と、
前記基材と前記導通パターンとの間に配置される絶縁層と、を備え、
前記基材と前記絶縁層とは、前記基材と前記絶縁層と前記導通パターンとの積層方向において、前記凹み部に重なる部分が凹んでいる、
ことを特徴とする半導体素子搭載用基板。

【請求項3】

請求項１または請求項２に記載の半導体素子搭載用基板であって、
前記導通パターンの表面には、平面部を有し、
前記凹み部の深さは、前記平面部の算術平均粗さＲａ（μｍ）よりも大きく、かつ、２μｍ以下である、
ことを特徴とする半導体素子搭載用基板。

【請求項4】

請求項１に記載の半導体素子搭載用基板は、さらに、
銅またはアルミニウムを主成分とする材料によって形成されている基材を備える、
ことを特徴とする半導体素子搭載用基板。

【請求項5】

請求項１または請求項２に記載の半導体素子搭載用基板は、さらに、
前記凹み部に配置され、前記導通パターンと半導体素子とに接続する導電部材を備える、
ことを特徴とする半導体素子搭載用基板。

【請求項6】

請求項５に記載の半導体素子搭載用基板であって、
前記凹み部の表面部分と前記導電部材とは、同じ材料によって形成されている、
ことを特徴とする半導体素子搭載用基板。

【請求項7】

請求項５に記載の半導体素子搭載用基板であって、
前記凹み部の表面部分と前記導電部材とのそれぞれは、金を主成分とする材料、銀を主成分とする材料、銅を主成分とする材料、または、アルミニウムを主成分とする材料によって形成されている、
ことを特徴とする半導体素子搭載用基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子搭載用基板に関する。

【背景技術】

【0002】

従来から、半導体素子と接続する導通パターンを備える半導体素子搭載用基板が知られている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平６－１２０２９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、バンプを介して導通パターンと半導体素子とを接続するとき、半導体素子と半導体素子搭載用基板とを確実に接続するために半導体素子を導通パターン上のバンプに押し付け過ぎると、バンプを支持する基材が変形し、半導体素子搭載用基板が破損するおそれがあった。このため、バンプを介した半導体素子と半導体素子搭載用基板との接続信頼性を向上させる技術が求められていた。

【0005】

本発明は、半導体素子搭載用基板において、半導体素子との接続信頼性を向上させる技術を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。

【0007】

（１）本発明の一形態によれば、半導体素子搭載用基板が提供される。この半導体素子搭載用基板は、半導体素子に接続される導通パターンを備え、前記導通パターンの表面には、凹み部を有する。

【0008】

この構成によれば、半導体素子に接続される導通パターンは、表面に凹み部を有する。凹み部に半導体素子と導通パターンとを接続する導電部材を設置すると、導通パターンの平面部分に導電部材を設置する場合よりも、導電部材と導通パターンとが接する面積が大きくなる。これにより、導電部材を介した半導体素子と導通パターンとの接続信頼性を向上させることができる。

【0009】

（２）上記形態の半導体素子搭載用基板は、さらに、金属からなる基材と、前記基材と前記導通パターンとの間に配置される絶縁層と、を備え、前記基材と前記絶縁層とは、前記基材と前記絶縁層と前記導通パターンとの積層方向において、前記凹み部に重なる部分が凹んでいてもよい。この構成によれば、基材と絶縁層とは、基材と絶縁層と導通パターンとの積層方向において、凹み部に重なる部分が凹んでいる。これは、導通パターンの表面に凹み部を形成することで、導通パターンの表面とは反対側にある基材と絶縁層とが凹むためである。すなわち、半導体素子搭載用基板の製造プロセスにおいて、凹み部を形成しやすくなる。

【0010】

（３）上記形態の半導体素子搭載用基板において、前記導通パターンの表面には、平面部を有し、前記凹み部の深さは、前記平面部の算術平均粗さＲａ（μｍ）よりも大きく、かつ、２μｍ以下であってもよい。この構成によれば、凹み部の深さを、平面部の算術平均粗さＲａ（μｍ）よりも大きく、かつ、２μｍ以下とすることによって、平面部よりも凹み部の方がアンカー効果による導電部材との密着性を確保することができる。また、複数の凹み部のそれぞれに設置される導電部材の高さについてのばらつきが抑制されるとともに、導通パターンに成膜不良が発生することを抑制できる。

【0011】

（４）上記形態の半導体素子搭載用基板は、さらに、銅またはアルミニウムを主成分とする材料によって形成されている基材を備えてもよい。この構成によれば、基材は、放熱性が高い銅またはアルミニウムを主成分とする材料によって形成されている。これにより、半導体素子搭載用基板の放熱性を向上させることができる。

【0012】

（５）上記形態の半導体素子搭載用基板は、さらに、前記凹み部に配置され、前記導通パターンと半導体素子とに接続する導電部材を備えていてもよい。この構成によれば、導電部材と導通パターン部とが接する面積が大きくなるため、導電部材を介した半導体素子と導通パターンとの接続信頼性を向上させることができる。

【0013】

（６）上記形態の半導体素子搭載用基板において、前記凹み部の表面部分と前記導電部材とは、同じ材料によって形成されていてもよい。この構成によれば、凹み部の表面部分と導電部材とは、同じ材料によって形成されているため、導通パターンと導電部材との密着性が向上するとともに、導通パターンと導電部材との接合時に発生する応力を緩和しやすくなる。

【0014】

（７）上記形態の半導体素子搭載用基板において、前記凹み部の表面部分と前記導電部材とのそれぞれは、金を主成分とする材料、銀を主成分とする材料、銅を主成分とする材料、または、アルミニウムを主成分とする材料によって形成されていてもよい。この構成によれば、凹み部の表面部分と導電部材とは、比較的電気伝導性が高い金を主成分とする材料、銀を主成分とする材料、銅を主成分とする材料、または、アルミニウムを主成分とする材料によって形成されている。これにより、電気伝導性を向上させることができる。

【0015】

なお、本発明は、種々の態様で実現することが可能であり、例えば、半導体素子搭載用基板を含む製品、半導体素子搭載用基板を含む半導体パッケージ、半導体素子搭載用基板および半導体パッケージの製造方法等の形態で実現することができる。

【図面の簡単な説明】

【0016】

【図1】第１実施形態の半導体素子搭載用基板の断面模式図である。

【図2】半導体素子搭載用基板の断面ＳＥＭ写真の模式図である。

【図3】半導体素子搭載用基板の第１の製造方法を説明する第１の図である。

【図4】半導体素子搭載用基板の第１の製造方法を説明する第２の図である。

【図5】半導体素子搭載用基板の第２の製造方法を説明する第１の図である。

【図6】半導体素子搭載用基板の第２の製造方法を説明する第２の図である。

【図7】第２実施形態の半導体素子搭載用基板の断面模式図である。

【図8】半導体素子搭載用基板の製造方法を説明する第１の図である。

【図9】半導体素子搭載用基板の製造方法を説明する第２の図である。

【図10】第１実施形態の半導体素子搭載用基板の変形例の断面模式図である。

【発明を実施するための形態】

【0017】

＜第１実施形態＞
図１は、第１実施形態の半導体素子搭載用基板１の断面模式図である。本実施形態の半導体素子搭載用基板１は、半導体素子５として、発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）や半導体レーザー（ＬＤ：Ｌａｓｅｒ Ｄｉｏｄｅ）などの光半導体を、導電部材７０を介して支持し、発光時に発生する熱を外部に放出する放熱基板として機能する。半導体素子搭載用基板１は、基材１０と、密着層２０と、絶縁層３０と、密着層４０と、接合層５０と、導通パターン６０と、を備える。なお、図１における、基材１０と、密着層２０と、絶縁層３０と、密着層４０と、接合層５０と、導通パターン６０とのそれぞれの厚みの関係は、説明の便宜上、実際の厚みの関係とは異なるように図示されている。

【0018】

基材１０は、平板形状を有する部材であって、半導体素子搭載用基板１の土台となる。本実施形態では、基材１０の厚みは、１ｍｍである。基材１０は、金属からなる。本実施形態では、基材１０は、銅（Ｃｕ）からなる。基材１０は、銅を主成分とする材料、アルミニウム（Ａｌ）、または、アルミニウムを主成分とする材料によって形成されていてもよい。ここで、「主成分」とは、対象の材料において、質量％で５０％より大きい成分を指す。基材１０は、銅とアルミニウムの合金からなってもよい。基材１０がこれらの金属によって形成されることで、半導体素子５において発生する熱を、基材１０を介して効率的に外部に放出することができる。

【0019】

密着層２０は、基材１０と絶縁層３０との間に配置されている。本実施形態では、密着層２０は、チタンからなっており、厚みが、例えば、０．５μｍである。密着層２０は、基材１０と絶縁層３０とを密着させるとともに、熱膨張係数差によって絶縁層３０にクラックが発生することを抑制する。

【0020】

絶縁層３０は、基材１０と導通パターン６０との間、より詳細には、密着層２０と密着層４０との間に配置されている。絶縁層３０は、アルミナ（Ａｌ₂Ｏ₃）からなっており、厚みが、例えば、５μｍである。絶縁層３０は、金属からなる基材１０と導通パターン６０とを絶縁する。

【0021】

密着層４０は、絶縁層３０と接合層５０との間に配置されている。本実施形態では、密着層４０は、チタンからなっており、厚みが、例えば、０．２μｍである。密着層４０は、絶縁層３０と接合層５０とを密着させるとともに、熱膨張係数差によって絶縁層３０にクラックが発生することを抑制する。

【0022】

接合層５０は、密着層４０と導通パターン６０との間に配置されている。接合層５０は、パラジウム（Ｐｄ）からなり、厚みが、例えば、０．０７μｍである。接合層５０は、密着層４０と導通パターン６０との接合強度を向上させる。

【0023】

導通パターン６０は、導電部材７０を介して、半導体素子５に接続される。導通パターン６０は、金（Ａｕ）からなっており、厚みが、例えば、３．０μｍである。導通パターン６０は、搭載される半導体素子５の所定の箇所と接続するように、所定のパターン形状を有する。導通パターン６０は、銅からなっていてもよい。本実施例では、導電部材７０は、バンプとして記載している。

【0024】

次に、本実施形態の半導体素子搭載用基板１の特徴について説明する。半導体素子搭載用基板１において、基材１０と密着層２０と絶縁層３０と密着層４０と接合層５０と導通パターン６０とが積層されている方向を、半導体素子搭載用基板１の積層方向ＤＬとする。図１に示すように、導通パターン６０は、接合層５０に接する側とは反対側の表面に、平面部６１と凹み部６２とを有する。平面部６１は、表面が積層方向ＤＬに対して略垂直な平面となっている。凹み部６２は、表面が積層方向ＤＬにおいて平面部６１の表面よりも基材１０側に凹んでいる。本実施形態では、凹み部６２の深さＤｐ６２は、平面部６１の算術平均粗さＲａ（μｍ）より大きく、かつ、２μｍ以下となっている。ここで、「凹み部６２の深さ」とは、図１に示すように、平面部６１の表面から、凹み部６２の表面のうち平面部６１の表面から最も離れている部分までの積層方向ＤＬに沿った距離を指す。凹み部６２の深さＤｐ６２は、レーザ顕微鏡を用いて、導通パターン６０の基材１０とは反対側の表面を観察することで測定される。平面部６１の算術平均粗さＲａ（μｍ）は、ＪＩＳＢ０６０１に基づいて測定する。

【0025】

本実施形態では、基材１０と絶縁層３０とは、基材１０と絶縁層３０と導通パターン６０との積層方向ＤＬにおいて、凹み部６２に重なる部分が凹んでいる。具体的には、図１に示すように、導通パターン６０の表面において凹み部６２が占める範囲を、積層方向ＤＬに平行な２本の２点鎖線Ｄｖ１で挟まれた範囲Ａｒ１として示すと、基材１０は、範囲Ａｒ１の導通パターン６０側に、凹み部６２と同様に凹んでいる凹み部１２を有する。絶縁層３０は、範囲Ａｒ１の導通パターン６０側に、凹み部６２と同様に凹んでいる凹み部３２を有する。本実施形態の半導体素子搭載用基板１では、２つの密着層２０，４０、および、接合層５０のそれぞれについても、範囲Ａｒ１の導通パターン６０側に、凹み部６２と同様に凹んでいる凹み部２２，４２，５２を有する。

【0026】

図２は、半導体素子搭載用基板１の断面ＳＥＭ写真の模式図であって、導電部材７０が設けられている状態の半導体素子搭載用基板１の断面のＳＥＭ写真を模式的に示した図である。図２には、半導体素子搭載用基板１のうちの基材１０と絶縁層３０と導通パターン６０とのそれぞれの断面が示されている。図２には、導通パターン６０の凹み部６２の凹み具合を分かりやすくするため、導通パターン６０の平面部６１の表面を示す外形線に重なる鎖線Ｌｖを示している。導通パターン６０の凹み部６２は、図２に示すように、平面部６１より基材１０側に凹んでいることがわかる。半導体素子搭載用基板１は、導通パターン６０の凹み部６２に設けられる導電部材７０を介して、半導体素子５と接続する。したがって、半導体素子搭載用基板１は、半導体素子５との接続に必要な導電部材７０の数と同じ数以上の凹み部６２を導通パターン６０に有している。なお、凹み部６２の数はこれに限定されず、複数のバンプがあっても１つだけであってもよい。また、凹み部６２の外径と導電部材７０の外径との大小関係は図２に示す関係に限定されない。導電部材７０は、バンプ、ワイヤ、リボンなど、半導体素子５と導通パターン６０とを電気的かつ物理的に接続するものであればよい。

【0027】

次に、本実施形態の半導体素子搭載用基板１の製造方法について説明する。本実施形態の半導体素子搭載用基板１は、例えば、２つの製造方法によって製造することができる。

【0028】

図３は、半導体素子搭載用基板１の第１の製造方法を説明する第１の図である。第１の製造方法では、最初に、半導体素子搭載用基板１となる積層体１ａを作成する。具体的には、基材１０となる銅製の平板部材１０ａに、密着層２０となるチタン層２０ａと、絶縁層３０となるアルミナ層３０ａと、密着層４０となるチタン層４０ａと、接合層５０となるパラジウム層５０ａと、導通パターン６０となる金層６０ａと、を順に積層する。積層体１ａでは、金層６０ａの平板部材１０ａとは反対側の表面には、平面を有する平面部６１ａのみを有しており、凹んだ部分を有していない。

【0029】

図４は、半導体素子搭載用基板１の第１の製造方法を説明する第２の図である。第１の製造方法では、凸形状の先端部９０ａを有するツール９０を用いて、積層体１ａの金層６０ａが有する平面部６１ａに凹みを形成する。具体的には、図４に示すように、金層６０ａの平面部６１ａに、ツール９０の先端部９０ａを押し当て、ツール９０を介して金層６０ａに荷重Ｆ１をかけることで凹み部６２が形成される。このとき、凹み部６２の形成に伴う金層６０ａの変形によって、パラジウム層５０ａ、チタン層４０ａ、アルミナ層３０ａ、チタン層２０ａ、および、銅製の平板部材１０ａのそれぞれも変形し、凹み部６２に重なる凹み部５２，４２，３２，２２，１２のそれぞれが形成される。これにより、導通パターン６０の表面に凹み部６２を有する半導体素子搭載用基板１が製造される。

【0030】

図５は、半導体素子搭載用基板１の第２の製造方法を説明する第１の図である。第２の製造方法では、最初に、半導体素子搭載用基板１の基材１０となる銅製の平板部材１０ｂを準備する。平板部材１０ｂの表面は、平面形状を有している。第２の製造方法では、平板部材１０ｂの表面に、ツール９０の先端部９０ａを押し当て、ツール９０を介して平板部材１０ｂに荷重Ｆ２をかけることで凹み部１２ｂを形成する。凹み部１２ｂの深さＤｐ１２は、平板部材１０ｂの平面部１１ｂの算術平均粗さＲａ（μｍ）より大きく、かつ、２μｍ以下であることが望ましい。深さＤｐ１２が平面部１１ｂの算術平均粗さＲａ（μｍ）以下になると、凹み部６２における導電部材７０との密着性を確保することが困難になり、深さＤｐ１２が２μｍより大きくなると、後述する複数の金属層の成膜工程において、金属層に欠陥が発生するおそれがあるためである。

【0031】

図６は、半導体素子搭載用基板１の第２の製造方法を説明する第２の図である。第２の製造方法では、凹み部１２ｂを有する平板部材１０ｂに、密着層２０となるチタン層２０ｂと、絶縁層３０となるアルミナ層３０ｂと、密着層４０となるチタン層４０ｂと、接合層５０となるパラジウム層５０ｂと、導通パターン６０となる金層６０ｂと、を順に積層する。これにより、チタン層２０ｂ、アルミナ層３０ｂ、チタン層４０ｂ、パラジウム層５０ｂ、および、金層６０ｂのそれぞれにおいて、平板部材１０ｂの凹み部１２ｂの形状に沿って凹む凹み部２２，３２，４２，５２，６２のそれぞれが形成される。これにより、導通パターン６０の表面に凹み部６２を有する半導体素子搭載用基板１が製造される。なお、半導体素子搭載用基板１の製造方法は、上記の第１の製造方法および第２の製造方法に限定されない。

【0032】

次に、本実施形態の半導体素子搭載用基板１の特徴について、導通パターンの表面が平面状である比較例の半導体素子搭載用基板の課題に触れつつ、説明する。半導体素子搭載用基板では、導通パターンと半導体素子とは、バンプ（導電部材）を介して接続されている。半導体素子と半導体素子搭載用基板との接続信頼性を向上させるために、半導体素子を導通パターン上のバンプに押し付け過ぎると、バンプ下の基板が変形し、半導体素子搭載用基板が破損するおそれがある。

【0033】

本実施形態の半導体素子搭載用基板１が備える導通パターン６０は、表面に、凹み部６２を有する。凹み部６２に導電部材７０を配置すると、導電部材７０と導通パターン６０との接触面積が、比較例の半導体素子搭載用基板よりも増大する。これにより、半導体素子５を導通パターン６０上の導電部材７０に押し付けることなく、導電部材７０を介した半導体素子５と半導体素子搭載用基板１との接続信頼性を向上させることができる。

【0034】

また、半導体素子搭載用基板１では、導通パターン６０が有する凹み部６２の深さＤｐ６２は、平面部６１の算術平均粗さＲａ（μｍ）より大きく、かつ、２μｍ以下となっている。これにより、凹み部６２のアンカー効果によって導電部材７０との密着性を確保しつつ、複数の凹み部６２のそれぞれに配置される導電部材７０の高さがばらつくことを抑制することができる。また、凹み部６２の深さＤｐ６２を、平面部６１の算術平均粗さＲａ（μｍ）より大きく、かつ、２μｍ以下とすることによって、第１の製造方法で製造される半導体素子搭載用基板１では、絶縁層３０などの破損を抑制することができる。また、第２の製造方法で製造される半導体素子搭載用基板１では、絶縁層３０や導通パターン６０などの成膜不良を抑制することができる。

【0035】

以上説明した、本実施形態の半導体素子搭載用基板１によれば、導電部材７０を介して半導体素子５に接続される導通パターン６０は、表面に凹み部６２を有する。凹み部６２に半導体素子５と導通パターン６０とを接続する導電部材７０を設置すると、導通パターン６０の平面部６１に導電部材７０を設置する場合よりも、導電部材７０と導通パターン６０とが接する面積が大きくなる。これにより、導電部材７０を介した半導体素子５と導通パターン６０との接続信頼性を向上させることができる。

【0036】

また、本実施形態の半導体素子搭載用基板１によれば、基材１０と絶縁層３０とは、基材１０と絶縁層３０と導通パターン６０との積層方向ＤＬにおいて、凹み部６２に重なる部分が凹んでいる。これは、導通パターン６０の表面に凹み部６２を形成することで、導通パターン６０の表面とは反対側にある基材１０と絶縁層３０とが凹むためである。すなわち、半導体素子搭載用基板１の製造プロセスにおいて、凹み部６２を形成しやすくなる。

【0037】

また、本実施形態の半導体素子搭載用基板１によれば、凹み部６２の深さは、平面部６１の算術平均粗さＲａ（μｍ）より大きく、かつ、２μｍ以下である。これにより、凹み部６２のアンカー効果によって導電部材７０との密着性を確保しつつ、複数の凹み部６２のそれぞれに設置される導電部材７０の高さについてのばらつきを抑制することができる。また、絶縁層３０や導通パターン６０に成膜不良が発生することを抑制できる。

【0038】

また、本実施形態の半導体素子搭載用基板１によれば、基材１０は、放熱性が高い銅を主成分とする材料によって形成されている。これにより、半導体素子搭載用基板１の放熱性を向上させることができる。

【0039】

＜第２実施形態＞
図７は、第２実施形態の半導体素子搭載用基板２の断面図である。第２実施形態の半導体素子搭載用基板２は、第１実施形態の半導体素子搭載用基板１（図１）と比較すると、バンプを備える点が異なる。

【0040】

第２実施形態の半導体素子搭載用基板２は、基材１０と、密着層２０と、絶縁層３０と、密着層４０と、接合層５０と、導通パターン６０と、バンプ（導電部材）７０と、を備える。なお、図７における、基材１０と、密着層２０と、絶縁層３０と、密着層４０と、接合層５０と、導通パターン６０と、バンプ７０とのそれぞれの厚みの関係は、説明の便宜上、実際の厚みの関係とは異なるように図示されている。

【0041】

バンプ７０は、導通パターン６０の凹み部６２に配置され、導通パターン６０と半導体素子５とに接続する。凹み部６２の表面部分とバンプ７０とは、同じ材料によって形成されている。本実施形態では、凹み部６２の表面部分とバンプ７０とのそれぞれは、金によって形成されている。凹み部６２の表面部分とバンプ７０とのそれぞれは、金、銀、銅、または、アルミニウムによって形成されていてもよいし、金を主成分とする材料、銀を主成分とする材料、銅を主成分とする材料、または、アルミニウムを主成分とする材料によって形成されていてもよい。また、凹み部６２の表面部分とバンプ７０とは、異なる材料によって形成されていてもよい。

【0042】

図８は、半導体素子搭載用基板２の製造方法を説明する第１の図である。ここで、本実施形態の半導体素子搭載用基板２の製造方法について説明する。最初に、半導体素子搭載用基板２となる積層体２ａを作成する。具体的には、基材１０となる銅製の平板部材１０ａに、密着層２０となるチタン層２０ａと、絶縁層３０となるアルミナ層３０ａと、密着層４０となるチタン層４０ａと、接合層５０となるパラジウム層５０ａと、導通パターン６０となる金層６０ａと、を順に積層する。積層体２ａでは、金層６０ａの平板部材１０ａとは反対側の表面には、平面を有する平面部６１ａのみを有しており、凹んだ部分を有していない。

【0043】

図９は、半導体素子搭載用基板２の製造方法を説明する第２の図である。半導体素子搭載用基板２の製造方法では、バンプ形成用ノズル９１を用いて金層６０ａの平面部６１ａ上にバンプ７０を形成する。このとき、バンプ形成用ノズル９１から供給されるバンプ７０の原料の供給圧Ｆ２を制御することで、金層６０ａの表面を凹ませる。このとき、金層６０ａの表面が凹むことに伴って、パラジウム層５０ａ、チタン層４０ａ、アルミナ層３０ａ、チタン層２０ａ、および、銅製の平板部材１０ａのそれぞれも、金層６０ａの表面が凹んだ部分に重なる部分が凹む。これにより、凹み部６２を有する導通パターン６０が形成され、凹み部６２に重なる凹み部５２，４２，３２，２２，１２のそれぞれが形成され、半導体素子搭載用基板２が製造される。半導体素子搭載用基板２の製造方法では、バンプ７０を形成するときに、凹み部６２の深さを制御することが可能である。凹み部６２の深さは、平面部６１ａの算術平均粗さＲａ（μｍ）より大きく、かつ、２μｍ以下であることが望ましい。凹み部６２の深さが平面部６１ａの算術平均粗さＲａ（μｍ）以下であると、凹み部６２におけるバンプ７０との密着性を確保することが困難になり、金層６０ａの表面を２μｍより大きく凹ませると、バンプ７０の高さにばらつきが生じるため、接続信頼性が低下するおそれがある。

【0044】

以上説明した、本実施形態の半導体素子搭載用基板２によれば、半導体素子５に接続される導通パターン６０は、表面に凹み部６２を有する。凹み部６２に設置されるバンプ７０は、導通パターン６０の平面部６１に設置されるバンプ７０よりも、導通パターン６０と接する面積が大きくなる。これにより、バンプ７０を介した半導体素子５と導通パターン６０との接続信頼性を向上させることができる。

【0045】

また、本実施形態の半導体素子搭載用基板２によれば、凹み部６２の表面部分とバンプ７０とは、同じ材料によって形成されている。これにより、導通パターン６０とバンプ７０との密着性が向上するとともに、導通パターン６０とバンプ７０とを接合するときに発生する応力を緩和しやすくなる。

【0046】

また、本実施形態の半導体素子搭載用基板２によれば、凹み部６２の表面部分とバンプ７０とは、比較的電気伝導性が高い金によって形成されている。これにより、導通パターン６０とバンプ７０との間の電気伝導性を向上させることができる。

【0047】

＜本実施形態の変形例＞
本発明は上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。

【0048】

［変形例１］
上述の実施形態では、半導体素子搭載用基板は、光半導体を支持し、発光時に光半導体に発生する熱を外部に放出する放熱基板として機能するとした。しかしながら、半導体素子搭載用基板に搭載される半導体は、光半導体に限定されない。

【0049】

［変形例２］
上述の実施形態では、基材１０と絶縁層３０とは、基材１０と絶縁層３０と導通パターン６０との積層方向ＤＬにおいて、凹み部６２に重なる部分が凹んでいるとした。しかしながら、導通パターン６０の凹み部６２に重なる部分は、凹んでいなくてもよい。導通パターン６０の表面に、凹み部６２があればよい。

【0050】

図１０は、第１実施形態の半導体素子搭載用基板１の変形例の断面模式図である。図１０に示す半導体素子搭載用基板１では、導通パターン６０の凹み部６２に重なる部分、すなわち、２本の２点鎖線Ｄｖ１で挟まれた範囲Ａｒ１において、基材１０や絶縁層３０は、凹んでいない。すなわち、図１０に示す半導体素子搭載用基板１の変形例では、導通パターン６０の表面のみが凹んでいる。このような半導体素子搭載用基板１であっても、導電部材７０と導通パターン６０とが接する面積が大きくなるため、導電部材７０を介した半導体素子５と導通パターン６０との接続信頼性を向上させることができる。

【0051】

［変形例３］
上述の実施形態では、凹み部６２の深さＤｐ６２は、平面部６１の算術平均粗さＲａ（μｍ）よりも大きく、かつ、２μｍ以下であるとした。しかしながら、凹み部６２の深さは、これに限定されず、平面部６１の算術平均粗さＲａ（μｍ）より小さくてもよいし、２μｍより大きくてもよい。凹み部６２の深さが平面部６１の線粗さＲａ（μｍ）より大きくなることで、平面部６１よりも凹み部６２の方がアンカー効果による導電部材７０との密着性を確保することができる。また、凹み部６２の深さが２μｍ以下になることによって、半導体素子搭載用基板１が有する複数の凹み部６２のそれぞれに設置される導電部材（バンプ）７０の高さについてのばらつきが抑制されるとともに、絶縁層３０や導通パターン６０に成膜不良が発生することを抑制できる。

【0052】

［変形例４］
上述の実施形態では、導通パターン６０は銅からなり、導電部材（バンプ）７０も銅からなるとした。しかしながら、導通パターン６０と導電部材（バンプ）７０とのそれぞれは、同じ材料である銅から形成されていなくてもよい。別々の材料から形成されていてもよい。

【0053】

以上、実施形態、変形例に基づき本態様について説明してきたが、上記した態様の実施の形態は、本態様の理解を容易にするためのものであり、本態様を限定するものではない。本態様は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得るとともに、本態様にはその等価物が含まれる。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することができる。

【0054】

（適用例１）
半導体素子搭載用基板であって、
半導体素子に接続される導通パターンを備え、
前記導通パターンの表面には、凹み部を有する、
ことを特徴とする半導体素子搭載用基板。
（適用例２）
適用例１に記載の半導体素子搭載用基板は、さらに、
金属からなる基材と、
前記基材と前記導通パターンとの間に配置される絶縁層と、を備え、
前記基材と前記絶縁層とは、前記基材と前記絶縁層と前記導通パターンとの積層方向において、前記凹み部に重なる部分が凹んでいる、
ことを特徴とする半導体素子搭載用基板。
（適用例３）
適用例１または適用例２に記載の半導体素子搭載用基板であって、
前記導通パターンの表面には、平面部を有し、
前記凹み部の深さは、前記平面部の算術平均粗さＲａ（μｍ）よりも大きく、かつ、２μｍ以下である、
ことを特徴とする半導体素子搭載用基板。
（適用例４）
適用例１から適用例３のいずれか一例に記載の半導体素子搭載用基板であって、
前記基材は、銅またはアルミニウムを主成分とする材料によって形成されている、
ことを特徴とする半導体素子搭載用基板。
（適用例５）
適用例１から適用例４のいずれか一例に記載の半導体素子搭載用基板は、さらに、
前記凹み部に配置され、前記導通パターンと半導体素子とに接続する導電部材を備える、
ことを特徴とする半導体素子搭載用基板。
（適用例６）
適用例１から適用例５のいずれか一例に記載の半導体素子搭載用基板であって、
前記凹み部の表面部分と前記導電部材とは、同じ材料によって形成されている、
ことを特徴とする半導体素子搭載用基板。
（適用例７）
適用例１から適用例６のいずれか一例に記載の半導体素子搭載用基板であって、
前記凹み部の表面部分と前記導電部材とのそれぞれは、金を主成分とする材料、銀を主成分とする材料、銅を主成分とする材料、または、アルミニウムを主成分とする材料によって形成されている、
ことを特徴とする半導体素子搭載用基板。

【符号の説明】

【0055】

１，２…半導体素子搭載用基板
５…半導体素子
１０…基材
１２，３２，６２…凹み部
３０…絶縁層
６０…導通パターン
６１…平面部
７０…導電部材（バンプ）
ＤＬ…積層方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】