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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024143375
(43)【公開日】2024-10-11
(54)【発明の名称】半導体装置、半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20241003BHJP
H01L 29/06 20060101ALI20241003BHJP
【ＦＩ】
H01L29/78 301X
H01L29/06 301M
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023056020
(22)【出願日】2023-03-30
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】郡 充秀
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA25
5F140BA01
5F140BA16
5F140BB04
5F140BC15
5F140BF04
5F140BF43
5F140BH04
5F140BH14
5F140BH49
5F140CB04
5F140CB06
5F140CB08
(57)【要約】
【課題】ゲート耐圧の向上を図ること。
【解決手段】半導体装置１０は、第１導電型の半導体基板４０上に形成された第２導電型の第１半導体層５１および第２半導体層５２と、第２半導体層５２および第１半導体層５１を貫通して形成された第１トレンチ３１と、第１トレンチ３１の第１側面３１Ａに形成され、第２半導体層５２と接続された第２導電型の第１拡散層３４Ａと、第１トレンチ３１よりも狭い幅を有する第２トレンチ６１と、第２トレンチ６１の側面に形成された第２絶縁膜６２を介して第２トレンチ６１に埋め込まれたゲート電極６５と、第２絶縁膜６２を挟んでゲート電極６５と対向する第１導電型のウエル領域６６および第２導電型の第２拡散層６３と、ウエル領域６６に形成された第２導電型のソースコンタクト領域７１と、第１拡散層３４Ａと電気的に接続された第２導電型のドレインコンタクト領域７２と、を含む。
【選択図】図３
【解決手段】半導体装置１０は、第１導電型の半導体基板４０上に形成された第２導電型の第１半導体層５１および第２半導体層５２と、第２半導体層５２および第１半導体層５１を貫通して形成された第１トレンチ３１と、第１トレンチ３１の第１側面３１Ａに形成され、第２半導体層５２と接続された第２導電型の第１拡散層３４Ａと、第１トレンチ３１よりも狭い幅を有する第２トレンチ６１と、第２トレンチ６１の側面に形成された第２絶縁膜６２を介して第２トレンチ６１に埋め込まれたゲート電極６５と、第２絶縁膜６２を挟んでゲート電極６５と対向する第１導電型のウエル領域６６および第２導電型の第２拡散層６３と、ウエル領域６６に形成された第２導電型のソースコンタクト領域７１と、第１拡散層３４Ａと電気的に接続された第２導電型のドレインコンタクト領域７２と、を含む。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型の第１半導体層と、
前記第１半導体層上に形成された第２導電型の第２半導体層と、
前記半導体基板に至るように前記第２半導体層および前記第１半導体層を貫通して形成され、第１幅を有するとともに底面および側面を有する第１トレンチと、
前記第１トレンチの前記側面を覆い、かつ前記第１トレンチの前記底面を露出するように形成された第１絶縁膜と、
前記第１絶縁膜を介して前記第１トレンチに埋め込まれ、前記半導体基板と接する埋め込み電極と、
前記第１トレンチの前記側面に形成され、前記第２半導体層と接続された第２導電型の第１拡散層と、
前記第１幅よりも狭い第２幅を有するとともに底面および側面を有する第２トレンチと、
前記第２トレンチの前記側面および前記底面を覆う第２絶縁膜と、
前記第２絶縁膜を介して前記第２トレンチに埋め込まれたゲート電極と、
前記第２トレンチの前記側面に形成された第２導電型の第２拡散層と、
前記第２半導体層の上面において前記第２絶縁膜と接するように形成され、前記第２絶縁膜を挟んで前記ゲート電極と対向する第１導電型のウエル領域と、
前記ウエル領域に形成された第２導電型のソースコンタクト領域と、
前記第２半導体層の上面に設けられ、前記第１拡散層と電気的に接続された第２導電型のドレインコンタクト領域と、
を含む、半導体装置。
前記半導体基板上に形成された第２導電型の第１半導体層と、
前記第１半導体層上に形成された第２導電型の第２半導体層と、
前記半導体基板に至るように前記第２半導体層および前記第１半導体層を貫通して形成され、第１幅を有するとともに底面および側面を有する第１トレンチと、
前記第１トレンチの前記側面を覆い、かつ前記第１トレンチの前記底面を露出するように形成された第１絶縁膜と、
前記第１絶縁膜を介して前記第１トレンチに埋め込まれ、前記半導体基板と接する埋め込み電極と、
前記第１トレンチの前記側面に形成され、前記第２半導体層と接続された第２導電型の第１拡散層と、
前記第１幅よりも狭い第２幅を有するとともに底面および側面を有する第２トレンチと、
前記第２トレンチの前記側面および前記底面を覆う第２絶縁膜と、
前記第２絶縁膜を介して前記第２トレンチに埋め込まれたゲート電極と、
前記第２トレンチの前記側面に形成された第２導電型の第２拡散層と、
前記第２半導体層の上面において前記第２絶縁膜と接するように形成され、前記第２絶縁膜を挟んで前記ゲート電極と対向する第１導電型のウエル領域と、
前記ウエル領域に形成された第２導電型のソースコンタクト領域と、
前記第２半導体層の上面に設けられ、前記第１拡散層と電気的に接続された第２導電型のドレインコンタクト領域と、
を含む、半導体装置。
【請求項2】
前記第２拡散層が前記第１半導体層に接続するように前記第２トレンチが前記第２半導体層を貫通している、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記第１トレンチの周縁部に設けられ、前記ドレインコンタクト領域と前記第２拡散層との双方に接続されている第２導電型のドレイン拡散領域を含む、
請求項１または請求項２に一項に記載の半導体装置。
請求項１または請求項２に一項に記載の半導体装置。
【請求項4】
前記ウエル領域と前記ドレイン拡散領域との間の距離が前記第２半導体層の厚さよりも長い、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記ウエル領域と前記ドレイン拡散領域との間の距離が前記第２半導体層の厚さよりも短い、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項6】
前記半導体基板と前記第１半導体層との間に形成された第１導電型の第３半導体層を含む、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項7】
前記第２トレンチは、前記第２半導体層および前記第１半導体層の双方を貫通している、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項8】
前記第１トレンチは前記第２半導体層の上面から視て閉じた環状であり、前記第２トレンチは、前記第１トレンチにより囲まれた領域内に形成されている、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項9】
前記第２トレンチの前記第２幅は、０．５μｍ以上３．０μｍ以下である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項10】
前記第１トレンチの前記第１幅は、１．０μｍ以上５．０μｍ以下である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項11】
前記第２トレンチの深さは、３μｍ以上３０μｍ以下である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項12】
前記第１トレンチの深さは、５μｍ以上５０μｍ以下である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項13】
前記第２絶縁膜の厚さは、１００Å以上３０００Å以下である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項14】
前記第２絶縁膜の底面絶縁膜の厚さは、前記第２絶縁膜の側面絶縁膜の厚さよりも厚い、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項15】
前記ゲート電極の厚さ方向の長さは、前記ゲート電極の幅よりも長い、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項16】
第１導電型の半導体基板上に第２導電型の第１半導体層を形成する工程と、
前記第１半導体層上に第２導電型の第２半導体層を形成する工程と、
第１トレンチ、及び、前記第１トレンチよりも幅が狭い第２トレンチを形成する工程と、
前記第１トレンチの側面に第２導電型の第１拡散層を形成するとともに、前記第２トレンチの側面に第２導電型の第２拡散層を形成する工程と、
前記第１トレンチ内に第１絶縁膜を形成するとともに、前記第２トレンチ内に第２絶縁膜を形成する工程と、
前記第１トレンチ内に埋め込み電極を形成するとともに、前記第２トレンチ内にゲート電極を形成する工程と、
前記第２半導体層の上面において前記第２絶縁膜と接する位置であって前記第２絶縁膜を挟んで前記ゲート電極と対向する位置に第１導電型のウエル領域を形成する工程と、
前記ウエル領域に第２導電型のソースコンタクト領域を形成するとともに、前記第１拡散層と電気的に接続する第２導電型のドレインコンタクト領域を形成する工程と、
を含む、半導体装置の製造方法。
前記第１半導体層上に第２導電型の第２半導体層を形成する工程と、
第１トレンチ、及び、前記第１トレンチよりも幅が狭い第２トレンチを形成する工程と、
前記第１トレンチの側面に第２導電型の第１拡散層を形成するとともに、前記第２トレンチの側面に第２導電型の第２拡散層を形成する工程と、
前記第１トレンチ内に第１絶縁膜を形成するとともに、前記第２トレンチ内に第２絶縁膜を形成する工程と、
前記第１トレンチ内に埋め込み電極を形成するとともに、前記第２トレンチ内にゲート電極を形成する工程と、
前記第２半導体層の上面において前記第２絶縁膜と接する位置であって前記第２絶縁膜を挟んで前記ゲート電極と対向する位置に第１導電型のウエル領域を形成する工程と、
前記ウエル領域に第２導電型のソースコンタクト領域を形成するとともに、前記第１拡散層と電気的に接続する第２導電型のドレインコンタクト領域を形成する工程と、
を含む、半導体装置の製造方法。
【請求項17】
前記半導体基板上に第１導電型の第３半導体層を形成する工程を含み、
前記第１半導体層は、前記第３半導体層上に形成される、
請求項１６に記載の半導体装置の製造方法。
前記第１半導体層は、前記第３半導体層上に形成される、
請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置、半導体装置の製造方法に関するものである。
【背景技術】
【0002】
素子形成領域に形成されたトランジスタを含む半導体装置は知られている（例えば、特許文献１参照）。半導体装置は、半導体層と、半導体層の表面に選択的に形成されたソース領域およびドレイン領域と、ゲート酸化膜を介して半導体層上に形成されたゲート電極とを含む。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－０５０５５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、トランジスタにおいて、ゲート耐圧の向上が望まれる。
【課題を解決するための手段】
【0005】
本開示の一態様である半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型の第１半導体層と、前記第１半導体層上に形成された第２導電型の第２半導体層と、前記半導体基板に至るように前記第２半導体層および前記第１半導体層を貫通して形成され、第１幅を有するとともに底面および側面を有する第１トレンチと、前記第１トレンチの前記側面を覆い、かつ前記第１トレンチの前記底面を露出するように形成された第１絶縁膜と、前記第１絶縁膜を介して前記第１トレンチに埋め込まれ、前記半導体基板と接する埋め込み電極と、前記第１トレンチの前記側面に形成され、前記第２半導体層と接続された第２導電型の第１拡散層と、前記第１幅よりも狭い第２幅を有するとともに底面および側面を有する第２トレンチと、前記第２トレンチの前記側面および前記底面を覆う第２絶縁膜と、前記第２絶縁膜を介して前記第２トレンチに埋め込まれたゲート電極と、前記第２トレンチの前記側面に形成された第２導電型の第２拡散層と、前記第２半導体層の上面において前記第２絶縁膜と接するように形成され、前記第２絶縁膜を挟んで前記ゲート電極と対向する第１導電型のウエル領域と、前記ウエル領域に形成された第２導電型のソースコンタクト領域と、前記第２半導体層の上面に設けられ、前記第１拡散層と電気的に接続された第２導電型のドレインコンタクト領域と、を含む。
【0006】
本開示の一態様である半導体装置の製造方法は、第１導電型の半導体基板上に第２導電型の第１半導体層を形成する工程と、前記第１半導体層上に第２導電型の第２半導体層を形成する工程と、第１トレンチ、及び、前記第１トレンチよりも幅が狭い第２トレンチを形成する工程と、前記第１トレンチの側面に第２導電型の第１拡散層を形成するとともに、前記第２トレンチの側面に第２導電型の第２拡散層を形成する工程と、前記第１トレンチ内に第１絶縁膜を形成するとともに、前記第２トレンチ内に第２絶縁膜を形成する工程と、前記第１トレンチ内に埋め込み電極を形成するとともに、前記第２トレンチ内にゲート電極を形成する工程と、前記第２半導体層の上面において前記第２絶縁膜と接する位置であって前記第２絶縁膜を挟んで前記ゲート電極と対向する位置に第１導電型のウエル領域を形成する工程と、前記ウエル領域に第２導電型のソースコンタクト領域を形成するとともに、前記第１拡散層と電気的に接続する第２導電型のドレインコンタクト領域を形成する工程と、を含む。
【発明の効果】
【0007】
本開示の一態様である半導体装置、半導体装置の製造方法によれば、トランジスタのゲート耐圧の向上を図ることができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。
【0010】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0011】
（半導体モジュールの概略構成）
図１を参照して、一実施形態の半導体装置１０を備える半導体モジュール１００の構成について説明する。図１は、半導体モジュール１００の構成の一例の模式的な斜視構造を示している。なお、図１では、図面を容易に理解するために半導体モジュール１００のうち後述する封止樹脂１４０を二点鎖線で示し、半導体モジュール１００の内部構成を示している。
図１を参照して、一実施形態の半導体装置１０を備える半導体モジュール１００の構成について説明する。図１は、半導体モジュール１００の構成の一例の模式的な斜視構造を示している。なお、図１では、図面を容易に理解するために半導体モジュール１００のうち後述する封止樹脂１４０を二点鎖線で示し、半導体モジュール１００の内部構成を示している。
【0012】
図１に示される互いに直交するＸＹＺ軸のＺ方向は、半導体モジュール１００の厚さ方向に対応している。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ方向に沿って半導体モジュール１００を視ることをいう。
【0013】
図１に示すように、半導体モジュール１００は、パッケージ形態としてＳＯＰ（Small Outline Package）である。半導体モジュール１００は、半導体装置１０が実装されるダイパッド１１０と、半導体装置１０と電気的に接続される複数のリード端子１２０と、半導体装置１０と複数のリード端子１２０とを個別に接続する複数のワイヤ１３０と、これらを封止する封止樹脂１４０と、を備える。
【0014】
封止樹脂１４０は、例えばエポキシ樹脂を含む材料によって形成されている。封止樹脂１４０は、直方体形状に形成されている。封止樹脂１４０は、Ｚ方向において互いに反対側を向く第１主面１４１および第２主面１４２と、第１主面１４１と第２主面１４２とを接続する４つの側面である第１～第４側面１４３～１４６と、を含む。第１側面１４３および第２側面１４４は封止樹脂１４０のＸ方向の両端面を構成し、第３側面１４５および第４側面１４６は封止樹脂１４０のＹ方向の両端面を構成している。なお、便宜上、第１主面１４１を「上面」と称し、第２主面１４２を「下面」を称してもよい。
【0015】
封止樹脂１４０内に配置されたダイパッド１１０は、Ｚ方向を厚さ方向とする矩形平板状に形成されている。一例では、平面視におけるダイパッド１１０の形状は、Ｘ方向が長手方向となり、Ｙ方向が短手方向となる長方形状である。ダイパッド１１０は、金属材料によって形成されている。一例では、ダイパッド１１０は、鉄（Ｆｅ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、およびＡｌ（アルミニウム）の少なくとも１つを含んでよい。また一例では、ダイパッド１１０は、ニッケル（Ｎｉ）めっき層、Ａｕめっき層、Ａｇめっき層、およびＣｕめっき層のうち少なくとも１つが形成された外面を有してよい。
【0016】
複数のリード端子１２０は、封止樹脂１４０内に設けられたインナーリード部と、封止樹脂１４０から突出することによって外部端子を構成するアウターリード部と、を含む。複数のリード端子１２０は、第１～第８リード端子１２１～１２８を含む。なお、リード端子１２０の数は、図１の８つに限られず、半導体装置１０の機能に応じて任意に変更可能である。
【0017】
第１～第４リード端子１２１～１２４は、ダイパッド１１０に対して封止樹脂１４０の第１側面１４３寄りに離隔して配置されている。第１～第４リード端子１２１～１２４は、Ｙ方向において互いに離隔して配列されている。第１～第４リード端子１２１～１２４のアウターリード部の各々は、第３側面１４５から突出している。
【0018】
第５～第８リード端子１２５～１２８は、ダイパッド１１０に対して封止樹脂１４０の第２側面１４４寄りに離隔して配置されている。つまり、第１～第４リード端子１２１～１２４と、第５～第８リード端子１２５～１２８とは、ダイパッド１１０のＸ方向の両側に分散して配置されている。第５～第８リード端子１２５～１２８は、Ｙ方向において互いに離隔して配列されている。第５～第８リード端子１２５～１２８のアウターリード部の各々は、第４側面１４６から突出している。
【0019】
一例では、複数のリード端子１２０は、Ｆｅ、Ａｕ、Ａｇ、Ｃｕ、およびＡｌの少なくとも１つを含んでいてよい。また一例では、複数のリード端子１２０は、Ｎｉめっき層、Ａｕめっき層、Ａｇめっき層、およびＣｕめっき層のうち少なくとも１つが形成された外面を有してよい。
【0020】
半導体装置１０は、例えばＺ方向を厚さ方向とする矩形平板状の半導体チップ２０によって構成されている。半導体チップ２０は、例えばＬＳＩ（Large Scale Integration）チップを含む。平面視における半導体チップ２０の形状は、例えば正方形状である。なお、平面視における半導体チップ２０の形状は任意に変更可能である。半導体チップ２０は、Ｚ方向において互いに反対側を向く第１主面２１および第２主面２２（図３参照）を有する。第１主面２１は封止樹脂１４０の第１主面１４１と同じ側を向き、第２主面２２は封止樹脂１４０の第２主面１４２と同じ側を向いている。このため、便宜上、第１主面２１を「上面」と称し、第２主面２２を「下面」と称してもよい。
【0021】
半導体チップ２０の第１主面２１には、複数のパッド２７が形成されている。複数のパッド２７は、半導体チップ２０の第１主面２１のＹ方向の両端部において、Ｘ方向において互いに離隔して配列されている。
【0022】
半導体チップ２０は、導電性接合材ＳＤを用いてダイパッド１１０に実装されている。より詳細には、半導体チップ２０は、ダイパッド１１０にダイボンディングされている。導電性接合材ＳＤは、はんだまたは導電ペーストを含む。はんだは、ＳｎＡｇＣｕ、ＳｎＺｎＢｉ、ＳｎＣｕ、ＳｎＣｕＮｉ、およびＳｎＳｂＮｉのうち少なくとも１つを含んでいてよい。導電性接合材ＳＤは、例えばＡｇペーストを含んでいてよい。Ａｇペーストは、焼結銀ペーストを含んでいてよい。焼結銀ペーストは、ナノサイズまたはマイクロサイズのＡｇ粒子を有機溶剤に分散させたペーストを含んでいてよい。
【0023】
複数のワイヤ１３０は、半導体チップ２０の複数のパッド２７と、第１～第８リード端子１２１～１２８とを個別に電気的に接続している。複数のワイヤ１３０は、ボンディングワイヤの一例としてのＡｌワイヤを含む。なお、複数のワイヤ１３０は、Ａｌワイヤに限られず、ＡｕワイヤまたはＣｕワイヤであってもよい。
【0024】
なお、複数のワイヤ１３０の数は、図１に示す８本に限られず、半導体チップ２０の機能に応じて変更可能である。また、複数のワイヤ１３０に代えて、リボン等の平板状の金属板が用いられてもよい。このように、半導体モジュール１００は、半導体チップ２０と複数のリード端子１２０とを個別に電気的に接続する導線を含むといえる。
【0025】
また、半導体モジュール１００のパッケージ形態は、ＳＯＰに限られず、任意に変更可能である。例えば、半導体モジュール１００は、パッケージ形態としてＴＯ（Transistor Outline）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、もしくはＳＯＪ（Small Outline J-leaded Package）、またはこれらに類する種々のパッケージ形態を有してもよい。
【0026】
（半導体チップ）
半導体チップ２０は、第１主面２１に形成された複数の素子領域２３を含む。複数の素子領域２３は、半導体装置１０の種々の機能素子がそれぞれ形成された領域である。
半導体チップ２０は、第１主面２１に形成された複数の素子領域２３を含む。複数の素子領域２３は、半導体装置１０の種々の機能素子がそれぞれ形成された領域である。
【0027】
複数の機能素子は、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つをそれぞれ含んでいてもよい。半導体スイッチングデバイスは、ＪＦＥＴ（Junction Field Effect Transistor：接合型トランジスタ）、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：絶縁ゲート型の電界効果トランジスタ）、ＢＪＴ（Bipolar Junction Transistor：バイポーラトランジスタ）、および、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor：絶縁ゲート型バイポーラトランジスタ）のうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。
【0028】
一例では、素子領域２３は、トランジスタ領域２５を含む。素子領域２３には複数のトランジスタ領域２５が含まれていてよい。トランジスタ領域２５は、複数の素子領域２３に含まれていてよい。
【0029】
【0030】
図２に示すように、半導体チップ２０は、素子分離構造３０を含む。素子分離構造３０は、第１主面２１においてトランジスタ領域２５を区画する。素子分離構造３０は、平面視において所定形状のトランジスタ領域２５を区画している。図２の例では、素子分離構造３０は、平面視において矩形環状に形成されている。一例では、素子分離構造３０は、Ｘ方向の長さに対してＹ方向の長さが大きい矩形環状に形成されている。したがって、素子分離構造３０により区画されたトランジスタ領域２５は、Ｘ方向の長さに対してＹ方向の長さが大きい矩形状に形成されている。
【0031】
素子分離構造３０は、平面視においてトランジスタ領域２５の外形に沿って延びる帯状に形成されている。素子分離構造３０の四隅となるコーナ部分は、平面視においてトランジスタ領域２５から遠ざかる方向に湾曲する湾曲凸部となる。このため、トランジスタ領域２５の四隅となるコーナ部分は、素子分離構造３０のコーナ部分に対応する湾曲凸部となる。
【0032】
なお、素子分離構造３０の平面視における形状、すなわちトランジスタ領域２５の平面視における形状は任意に変更可能である。素子分離構造３０は、平面視において多角環状、円環状、または楕円環状に形成されることによって、平面視において多角形状、円形形状、または楕円形状のトランジスタ領域２５を区画してもよい。トランジスタ領域２５には、少なくとも１つのトランジスタが形成されている。一例では、トランジスタは、ＭＩＳＦＥＴ６０を含む。
【0033】
次に、図２、図３を参照して、半導体チップ２０（半導体装置１０）、半導体チップ２０に含まれるおよびＭＩＳＦＥＴ６０の構成について説明する。図３は、図２の３－３線でトランジスタ領域２５を切断した断面構造を示している。
【0034】
図３に示すように、半導体装置１０は、半導体チップ２０内に形成された第１導電型の半導体基板４０を含む。なお、半導体基板４０の導電型である第１導電型は任意であり、半導体装置１０の仕様に応じてｎ型またはｐ型を選択することができる。以下では、一例として、第１導電型がｐ型である場合について説明する。
【0035】
半導体基板４０は、半導体チップ２０内において第２主面２２の側の領域に形成されている。半導体基板４０は、半導体チップ２０の側面の厚さ方向の一部を構成している。このため、半導体基板４０は、平面視において半導体チップ２０の全体にわたり形成されている。半導体基板４０は、Ｚ方向において互いに反対側を向く第１基板主面４１および第２基板主面４２を含む。第１基板主面４１は半導体チップ２０の第１主面２１と同じ側を向く。第２基板主面４２は半導体チップ２０の第２主面２２と同じ側を向く。このため、第１基板主面４１は上面と称することができ、第２基板主面４２は下面と称することができる。半導体基板４０は、シリコン（Ｓｉ）を含む材料によって形成されている。一例では、半導体基板４０として、Ｓｉ基板が用いられる。半導体基板４０のｐ型不純物濃度は、例えば１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下であってよい。
【0036】
半導体装置１０は、半導体基板４０上の半導体層５０を含む。半導体層５０は、半導体チップ２０内において第１主面２１の側の領域に形成されている。半導体層５０は、半導体チップ２０の側面の厚さ方向の一部を構成している。このため、半導体層５０は、平面視において半導体チップ２０の全体にわたり形成されている。
【0037】
半導体層５０は、半導体基板４０上の第１半導体層５１と、第１半導体層５１上の第２半導体層５２と、半導体基板４０と第１半導体層５１との間に介在する第３半導体層５３と、を含む。第１半導体層５１の導電型は、半導体基板４０の導電型（第１導電型）と異なる第２導電型である。一例では、第１導電型はｐ型であり、第２導電型はｎ型である。第２半導体層５２は、第１半導体層５１と同じ導電型（第２導電型）である。第３半導体層５３は、半導体基板４０と同じ導電型（第１導電型）である。
【0038】
第３半導体層５３は、半導体基板４０の第１基板主面４１に接している。第３半導体層５３は、例えば第１導電型（ｐ型）のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。第３半導体層５３は、半導体基板４０よりも低いｐ型不純物濃度を有する。一例では、第３半導体層５３のｐ型不純物濃度は、例えば１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下であってよい。
【0039】
第１半導体層５１は、第３半導体層５３上に形成されている。第１半導体層５１は、Ｚ方向において互いに反対側を向く第１主面５１Ａおよび第２主面５１Ｂを含む。第１主面５１Ａは半導体チップ２０の第１主面２１と同じ側を向き、第２主面５１Ｂは半導体チップ２０の第２主面２２と同じ側を向いている。このため、第１主面５１Ａは上面と称することができ、第２主面５１Ｂは下面と称することができる。第１半導体層５１は、第３半導体層５３との境界部においてｐｎ接合部５４を形成している。つまり、半導体層５０内には、その厚さ方向（Ｚ方向）の途中部において、第２主面５１Ｂに沿う水平方向（厚さ方向の直交方向）に延びるｐｎ接合部５４が形成されている。第１半導体層５１は、例えばｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
【0040】
第１半導体層５１は、第１主面５１Ａの側の第１領域のｎ型不純物濃度が第２主面５１Ｂの側の第２領域のｎ型不純物濃度よりも高い濃度勾配を有してよい。第１領域のｎ型不純物濃度は、例えば１×１０１６ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。第２領域のｎ型不純物濃度は、例えば１×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。ｎ型不純物としては、例えばリン（Ｐ）が用いられてよい。
【0041】
第２半導体層５２は、第１半導体層５１の第１主面５１Ａ（上面）に接している。第２半導体層５２は、半導体チップ２０内において第１主面２１の側の領域に形成されているといえる。第２半導体層５２は、Ｚ方向において互いに反対側を向く第１主面５２Ａおよび第２主面５２Ｂを含む。第１主面５２Ａは第１半導体層５１の第１主面５１Ａと同じ側を向き、第２主面５２Ｂは第１半導体層５１の第２主面５１Ｂと同じ側を向いている。このため、第１主面５２Ａは上面と称することができ、第２主面５２Ｂは下面と称することができる。第１主面５２Ａは、例えば半導体チップ２０の第１主面２１を構成している。第２主面５２Ｂは、第１半導体層５１の第１主面５１Ａと接している。
【0042】
第２半導体層５２は、Ｚ方向に関して一様なｎ型不純物濃度を有してよいし、第１主面２１に向かって上昇するｎ型不純物濃度の勾配を有してもよい。第２半導体層５２のｎ型不純物濃度は、例えば１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下であってよい。第２半導体層５２は、例えばｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
【0043】
素子分離構造３０は、半導体層５０をＺ方向に貫通して半導体基板４０に達するように第１主面２１からＺ方向に延びている。素子分離構造３０は、第１トレンチ３１、第１絶縁膜３２Ａ，３２Ｂ、埋め込み電極３３、および第１拡散層３４Ａ，３４Ｂを含む。
【0044】
第１トレンチ３１は、平面視において閉じた環状に形成されている。ここで、平面視は、「第２半導体層５２の第１主面５２Ａ（上面）に垂直な厚さ方向から視て」と言い換えることもできる。
【0045】
第１トレンチ３１は、半導体基板４０に達するように第２半導体層５２および第１半導体層５１を貫通して形成されている。より詳細には、第１トレンチ３１は、第１主面２１から第２半導体層５２、第１半導体層５１、および第３半導体層５３を貫通して半導体基板４０に達している。第１トレンチ３１は、半導体基板４０の第１基板主面４１からＺ方向に凹む部分を含む。第１トレンチ３１は、Ｘ方向に幅を有するとともに、Ｘ方向に対向する第１側面３１Ａ，３１Ｂと、第１側面３１Ａ，３１Ｂ同士を接続する第１底面３１Ｃと、を含む。一例では、第１側面３１Ａは、平面視において、環状の第１トレンチ３１の内周側の側面を構成している。第１側面３１Ｂは、平面視において、環状の第１トレンチ３１の外周側の側面を構成している。ここで、第１トレンチ３１に関して、Ｚ方向は「第１トレンチ３１の深さ方向」となり、Ｘ方向は「第１トレンチ３１の幅方向」となり、Ｙ方向は「第１トレンチ３１の長さ方向」となる。
【0046】
図３に示される断面図において、第１トレンチ３１は、第１主面２１から半導体基板４０に向けて幅寸法が徐々に小さくなるテーパ状に形成されている。第１トレンチ３１は、第１側面３１Ａ，３１Ｂが第１底面３１Ｃに向かうにつれて互いに近づくようなテーパ状に形成されているともいえる。第１トレンチ３１の第１側面３１Ａ，３１Ｂと第１底面３１Ｃとを接続するコーナ部分は、角面状であってもよいし、丸面状であってもよい。
【0047】
一例では、第１トレンチ３１の第１幅Ｗ１は、０．５μｍ以上１０μｍ以下であってよい。一例では、第１トレンチ３１の第１幅Ｗ１は、例えば１．０μｍ以上５．０μｍ以下であってよい。一例では、第１トレンチ３１の深さＨ１は、例えば５μｍ以上５０μｍであってよい。ここで、第１トレンチ３１の第１幅Ｗ１は、第１トレンチ３１の幅方向の最大寸法である。第１トレンチ３１の第１幅Ｗ１は、第２半導体層５２の第１主面５２Ａにおける第１トレンチ３１の幅方向の寸法であるといえる。
【0048】
第１絶縁膜３２Ａは、第１トレンチ３１の第１側面３１Ａを覆っている。第１絶縁膜３２Ｂは、第１トレンチ３１の第１側面３１Ｂを覆っている。一方、図３に示す例では、第１絶縁膜３２Ａ，３２Ｂは、第１トレンチ３１の第１底面３１Ｃを覆っていない。このため、第１トレンチ３１の第１底面３１Ｃを構成する半導体基板４０は、第１絶縁膜３２Ａ，３２Ｂから露出している。第１絶縁膜３２Ａ，３２Ｂは、酸化シリコン膜（ＳｉＯ２膜）を含んでよい。一例では、第１絶縁膜３２Ａ，３２Ｂは、半導体基板４０の酸化物によって形成されたＳｉＯ２膜を含んでよい。
【0049】
埋め込み電極３３は、第１トレンチ３１に埋め込まれている。埋め込み電極３３は、第１絶縁膜３２Ａ，３２Ｂと接している。第１トレンチ３１は、第１絶縁膜３２Ａ，３２Ｂから半導体基板４０が露出している。このため、埋め込み電極３３は、第１トレンチ３１の第１底面３１Ｃにおいて半導体基板４０と接している。一例では、図３に示される断面図において、埋め込み電極３３は、第１主面５２Ａから半導体基板４０に向かうにつれて徐々に先細るテーパ状に形成されている。埋め込み電極３３は、例えば導電性のポリシリコンを含んでよい。埋め込み電極３３は、例えば半導体基板４０と同じ導電型、すなわちｐ型の導電性のポリシリコンを含んでよい。埋め込み電極３３のｐ型不純物として、例えばホウ素（Ｂ）が用いられてよい。埋め込み電極３３には、図示しない配線が電気的に接続されてよい。これにより、この配線を介して、埋め込み電極３３の電位を制御することができる。
【0050】
第１拡散層３４Ａ，３４Ｂは、半導体層５０に形成されている。第１拡散層３４Ａは、第１トレンチ３１の第１側面３１Ａに対して第１絶縁膜３２Ａとは反対側に形成されている。このため、第１拡散層３４Ａは、トランジスタ領域２５に形成されている。第１拡散層３４Ｂは、第１トレンチ３１の第１側面３１Ｂに対して第１絶縁膜３２Ｂとは反対側に形成されている。このため、第１拡散層３４Ｂは、トランジスタ領域２５よりも外側に形成されている。第１拡散層３４Ａ，３４Ｂは、平面視において第１トレンチ３１の第１側面３１Ａ，３１Ｂに沿って環状に形成されている。
【0051】
また、第１拡散層３４Ａは第１側面３１Ａの深さ方向（Ｚ方向）の全体にわたり形成されており、第１拡散層３４Ｂは第１側面３１Ｂの深さ方向（Ｚ方向）の全体にわたり形成されている。このため、第１拡散層３４Ａ，３４Ｂは、第２半導体層５２の第１主面５２Ａから半導体基板４０に達するように第２半導体層５２、第１半導体層５１、および第３半導体層５３を貫通して形成されている。第１拡散層３４Ａ，３４Ｂは、その厚さＴ１が第１主面２１から半導体基板４０に向かうにつれて徐々に小さくなるように形成されている。
【0052】
第１トレンチ３１は、第２半導体層５２および第１半導体層５１を貫通して形成されている。第１拡散層３４Ａは、第１半導体層５１と同じ第２導電型を有する。したがって、第１トレンチ３１の第１側面３１Ａに形成された第１拡散層３４Ａは、第１半導体層５１と電気的に接続されている。
【0053】
【0054】
ＭＩＳＦＥＴセル６０Ａは、第２トレンチ６１、第２絶縁膜６２、第２拡散層６３、ゲート電極６５、ウエル領域６６、およびドレイン拡散領域６７を含む。
図２に示すように、平面視において、第２トレンチ６１は、Ｙ方向に沿って延びる帯状に形成されている。第２トレンチ６１は、Ｘ方向において、トランジスタ領域２５の中央に配置されている。
図２に示すように、平面視において、第２トレンチ６１は、Ｙ方向に沿って延びる帯状に形成されている。第２トレンチ６１は、Ｘ方向において、トランジスタ領域２５の中央に配置されている。
【0055】
図３に示すように、第２トレンチ６１は、第２半導体層５２を貫通している。さらに、第２トレンチ６１は、第１半導体層５１を貫通している。つまり、第２トレンチ６１は、第２半導体層５２および第１半導体層５１を貫通している。そして、第２トレンチ６１は、半導体基板４０に達している。したがって、第２トレンチ６１は、半導体基板４０に達するように、第２半導体層５２、第１半導体層５１、および第３半導体層５３を貫通している。ここで、第２トレンチ６１の第２幅Ｗ２とは、平面視において第２トレンチ６１が延びる方向と直交する方向の寸法である。図３に示す例では、第２トレンチ６１の第２幅Ｗ２は、Ｘ方向における第２トレンチ６１の寸法である。
【0056】
第２トレンチ６１は、Ｘ方向に対向する一対の第２側面６１Ａと、一対の第２側面６１Ａ同士を接続する第２底面６１Ｃと、を含む。ここで、第２トレンチ６１に関して、Ｚ方向は「第２トレンチ６１の深さ方向」となり、Ｘ方向は「第２トレンチ６１の幅方向」となり、Ｙ方向は「第２トレンチ６１の長さ方向」となる。
【0057】
図３に示される断面図において、第２トレンチ６１は、第１主面２１から第１半導体層５１に向けて幅寸法が徐々に小さくなるテーパ状に形成されている。第２トレンチ６１は、一対の第２側面６１Ａが第２底面６１Ｃに向かうにつれて互いに近づくようなテーパ状に形成されているともいえる。第２トレンチ６１の第２側面６１Ａと第２底面６１Ｃとを接続するコーナ部分は、角面状であってもよいし、丸面状であってもよい。一例では、第２底面６１Ｃは、第１半導体層５１に向けて凸となるように湾曲している。換言すると、第２底面６１Ｃは、下に向けて凸となるように湾曲している。
【0058】
図３に示すように、第２トレンチ６１は、第１トレンチ３１よりも小さな第２幅Ｗ２を有する。第２トレンチ６１の第２幅Ｗ２は、０．５μｍ以上３．０μｍ以下であってよい。一例では、第２トレンチ６１の第２幅Ｗ２は、１．８μｍである。ここで、第２トレンチ６１の第２幅Ｗ２は、第２トレンチ６１の幅方向の最大寸法とすることができる。第２トレンチ６１の第２幅Ｗ２は、第２半導体層５２の第１主面５２Ａにおける第２トレンチ６１の幅方向の寸法であるといえる。
【0059】
第２トレンチ６１は、第１トレンチ３１よりも浅い深さＨ２を有する。一例では、第２トレンチ６１の深さＨ２は、第２トレンチ６１の第２幅Ｗ２よりも大きい。一例では、第２トレンチ６１の深さＨ２は、例えば３μｍ以上３０μｍ以下であってよい。
【0060】
第２トレンチ６１内には第２絶縁膜６２が形成されている。第２絶縁膜６２は、第２トレンチ６１の第２側面６１Ａおよび第２底面６１Ｃを覆っている。第２絶縁膜６２は、第２側面６１Ａを覆う側面絶縁膜６２Ａと、第２底面６１Ｃを覆う底面絶縁膜６２Ｃとを含む。第２絶縁膜６２は、絶縁性を有する酸化物によって形成されていてよい。第２絶縁膜６２は、半導体チップ２０の酸化物に形成されてよい。一例では、第２絶縁膜６２は、ＳｉＯ２膜を含んでいてよい。一例では、側面絶縁膜６２Ａの厚さＴ３は、１００Å以上２０００Å以下であってよい。一例では、底面絶縁膜６２Ｃの厚さＴ４は、１００Å以上３０００Å以下であってよい。底面絶縁膜６２Ｃの厚さＴ４は、側面絶縁膜６２Ａの厚さＴ３よりも大きくてよい。
【0061】
第２トレンチ６１の周囲には、第２拡散層６３が形成されている。第２拡散層６３は、例えば第１半導体層５１と同じ導電型（この実施形態ではｎ型）を有する。第２拡散層６３は、第２トレンチ６１の一対の第２側面６１Ａをそれぞれ覆うように形成されている。図３に示す断面図において、第２拡散層６３は、その厚さが第１主面２１から第２トレンチ６１の第２底面６１Ｃに向かうにつれて徐々に小さくなるように形成されている。第２拡散層６３は、平面視において、第２トレンチ６１を囲むように形成されている。したがって、第２拡散層６３は、平面視において、第２トレンチ６１を囲む環状に形成されている。
【0062】
第２トレンチ６１内には、ゲート電極６５が形成されている。ゲート電極６５は、ゲート電極Ｇと電気的に接続される。ゲート電極６５は、第２絶縁膜６２を介して第２トレンチ６１に埋め込まれている。ゲート電極６５は、側面絶縁膜６２Ａおよび底面絶縁膜６２Ｃと接している。一例では、図３に示される断面図において、ゲート電極６５は、第２半導体層５２の第１主面５２Ａから第２トレンチ６１の第２底面６１Ｃに向かうにつれて徐々に先細るテーパ状に形成されている。Ｚ方向のゲート電極６５の長さＨ３は、ゲート電極６５の幅Ｗ３よりも長くてよい。
【0063】
ゲート電極６５は、例えば導電性のポリシリコンを含んでよい。ゲート電極６５は、例えば半導体基板４０と同じ導電型、すなわちｐ型の導電性のポリシリコンを含んでよい。ゲート電極６５のｐ型不純物として、例えばホウ素（Ｂ）が用いられてよい。なお、ゲート電極６５は、ｎ型不純物を含んでいてもよい。
【0064】
第２トレンチ６１は、第２半導体層５２および第１半導体層５１を貫通して形成されている。第２拡散層６３は、第１半導体層５１と同じ第２導電型を有する。したがって、第２トレンチ６１の第２側面６１Ａに形成された第２拡散層６３は、第１半導体層５１と電気的に接続されている。
【0065】
ＭＩＳＦＥＴセル６０Ａは、第１導電型（この実施形態ではｐ型）のウエル領域６６、第２導電型のドレイン拡散領域６７、第２導電型（この実施形態ではｎ型）のソースコンタクト領域７１、および第２導電型のドレインコンタクト領域７２を含む。
【0066】
ウエル領域６６は、第２半導体層５２の第１主面５２Ａにおいて、第２絶縁膜６２と接するように形成されている。ウエル領域６６は、第２絶縁膜６２を挟んでゲート電極６５と対向している。ウエル領域６６は、第２拡散層６３と電気的に接続されている。図２に示すように、ウエル領域６６は、第２トレンチ６１を囲むように形成されている。ウエル領域６６は、第２半導体層５２よりも高いｐ型不純物濃度を有する。ウエル領域６６のｐ型不純物濃度は、例えば１×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。なお、ウエル領域６６は、「ボディ領域」と称してもよい。
【0067】
ソースコンタクト領域７１は、ソース電極Ｓに電気的に接続される領域であり、ウエル領域６６に形成されている。ソースコンタクト領域７１は、第２半導体層５２の第１主面５２Ａに形成されている。図２に示すように、ソースコンタクト領域７１は、ウエル領域６６のＸ方向の両端に対してＸ方向に離隔して形成されている。ソースコンタクト領域７１は、平面視において、第２トレンチ６１が延びる方向と同じＹ方向に延びる帯状に形成されている。一例では、ソースコンタクト領域７１は、Ｘ方向において、ウエル領域６６の中央よりもゲート電極６５寄りに形成されている。ソースコンタクト領域７１は、ｎ型の不純物を含む。一例では、ソースコンタクト領域７１のｎ型不純物濃度は、第２半導体層５２よりも高いｎ型不純物濃度を有する。ソースコンタクト領域７１のｎ型不純物濃度は、例えば１×１０１６ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。
【0068】
図３に示すように、ドレイン拡散領域６７は、第２半導体層５２の第１主面５２Ａにおいて、第１絶縁膜３２Ａと接するように形成されている。ドレイン拡散領域６７は、第１トレンチ３１と第２トレンチ６１との間の第１拡散層３４Ａと電気的に接続されている。図２に示すように、ドレイン拡散領域６７は、第１トレンチ３１に沿って、第２トレンチ６１を囲むように形成されている。ドレイン拡散領域６７のｎ型不純物濃度は、例えば１×１０１６ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。
【0069】
図３に示すように、ドレインコンタクト領域７２は、ドレイン電極Ｄと電気的に接続される領域であり、ドレイン拡散領域６７に形成されている。ドレインコンタクト領域７２は、Ｚ方向から視て、第１絶縁膜３２Ａと重なる位置に形成されている。ドレインコンタクト領域７２は、ドレイン拡散領域６７と電気的に接続されている。したがって、ドレインコンタクト領域７２は、第１拡散層３４Ａと電気的に接続されている。
【0070】
ドレイン拡散領域６７は、第２半導体層５２の第１主面５２Ａに沿ってウエル領域６６から離隔している。Ｘ方向におけるウエル領域６６からドレイン拡散領域６７までの距離Ｌ１は、ウエル領域６６に形成されるソースコンタクト領域７１とドレイン拡散領域６７との間の距離、つまりＭＩＳＦＥＴセル６０Ａの耐圧となる。一例では、Ｘ方向におけるウエル領域６６からドレイン拡散領域６７までの距離Ｌ１は、Ｚ方向における第２半導体層５２の厚さＴ５よりも長い。
【0071】
図２に示すように、ドレインコンタクト領域７２は、平面視においてＹ方向に沿って延びる帯状に形成されている。一例では、ドレインコンタクト領域７２の長さ寸法（ドレインコンタクト領域７２のＹ方向の寸法）は、第２トレンチ６１の長さ寸法よりも大きい。一例では、各ドレインコンタクト領域７２の長さ寸法は、ソースコンタクト領域７１の長さ寸法（ソースコンタクト領域７１のＹ方向の寸法）と等しい。なお、各ドレインコンタクト領域７２およびソースコンタクト領域７１のそれぞれの長さ寸法は任意に変更可能である。
【0072】
ＭＩＳＦＥＴセル６０Ａは、第２トレンチ６１を覆う第３絶縁膜８０を含む。第３絶縁膜８０は、第２半導体層５２の第１主面５２Ａに形成されたトレンチ８５に埋め込まれている。第３絶縁膜８０は、トランジスタ領域２５のＸ方向の略全体にわたり形成されている。第３絶縁膜８０は、ゲート電極６５の一部を露出する第１開口部８１と、ソースコンタクト領域７１を露出する一対の第２開口部８２と、ドレインコンタクト領域７２を露出する一対の第３開口部８３と、を含む。また、第３絶縁膜８０は、素子分離構造３０の一部を露出する第４開口部８４を含んでいてよい。第３絶縁膜８０の厚さＨ４は、ドレインコンタクト領域７２の厚さ（ドレインコンタクト領域７２のＺ方向の寸法）およびソースコンタクト領域７１の厚さ（ソースコンタクト領域７１のＺ方向の寸法）の双方よりも深い。
【0073】
（半導体装置の製造方法）
図４～図１４を参照して、半導体装置１０の製造方法の一例について説明する。以下では、ＭＩＳＦＥＴ６０の製造に関連する工程を示す。なお、図４～図１４において、図２、図３に示す半導体装置１０の構成要素と同様な構成要素には同一符号が付されている。
図４～図１４を参照して、半導体装置１０の製造方法の一例について説明する。以下では、ＭＩＳＦＥＴ６０の製造に関連する工程を示す。なお、図４～図１４において、図２、図３に示す半導体装置１０の構成要素と同様な構成要素には同一符号が付されている。
【0074】
図４に示すように、半導体装置１０の製造方法は、半導体基板４０上に第１半導体層５１を形成する工程と、第１半導体層５１上に第２半導体層５２を形成する工程とを含む。
より詳細には、まずｐ型不純物を含む半導体基板４０が準備される。半導体基板４０として、例えば半導体ウエハが準備される。半導体ウエハは、例えばＳｉウエハである。続いて、半導体基板４０上に第３半導体層５３、第１半導体層５１、および第２半導体層５２が形成される。第３半導体層５３、第１半導体層５１、および第２半導体層５２は、半導体基板４０のエピタキシャル成長によって形成される。一例では、半導体基板４０の表面部に、ｐ型不純物（例えばＢ）が注入される。次に、ｐ型不純物を導入しながらＳｉをエピタキシャル成長させることによって、半導体基板４０上に第３半導体層５３が形成される。次に、ｎ型不純物を導入しながらＳｉをエピタキシャル成長させることによって、第３半導体層５３上に第２半導体層５２が形成される。その後、アニール処理を実施することによって、第３半導体層５３の表面部に導入されたｎ型不純物が半導体基板４０の厚さ方向の両側に拡散する。これにより、第３半導体層５３と第２半導体層５２との間に第１半導体層５１（埋込層）が形成される。このように得られた半導体基板４０および第１～第３半導体層５１～５３は、半導体チップ２０に対応するので、第１主面２１および第２主面２２を有するといえる。以下の説明では、半導体基板４０および第１～第３半導体層５１～５３を総称して、「半導体ウエハ」とする場合がある。
より詳細には、まずｐ型不純物を含む半導体基板４０が準備される。半導体基板４０として、例えば半導体ウエハが準備される。半導体ウエハは、例えばＳｉウエハである。続いて、半導体基板４０上に第３半導体層５３、第１半導体層５１、および第２半導体層５２が形成される。第３半導体層５３、第１半導体層５１、および第２半導体層５２は、半導体基板４０のエピタキシャル成長によって形成される。一例では、半導体基板４０の表面部に、ｐ型不純物（例えばＢ）が注入される。次に、ｐ型不純物を導入しながらＳｉをエピタキシャル成長させることによって、半導体基板４０上に第３半導体層５３が形成される。次に、ｎ型不純物を導入しながらＳｉをエピタキシャル成長させることによって、第３半導体層５３上に第２半導体層５２が形成される。その後、アニール処理を実施することによって、第３半導体層５３の表面部に導入されたｎ型不純物が半導体基板４０の厚さ方向の両側に拡散する。これにより、第３半導体層５３と第２半導体層５２との間に第１半導体層５１（埋込層）が形成される。このように得られた半導体基板４０および第１～第３半導体層５１～５３は、半導体チップ２０に対応するので、第１主面２１および第２主面２２を有するといえる。以下の説明では、半導体基板４０および第１～第３半導体層５１～５３を総称して、「半導体ウエハ」とする場合がある。
【0075】
図５に示すように、半導体装置１０の製造方法は、第１トレンチ３１、および第１トレンチ３１よりも幅が狭い第２トレンチ６１を形成する工程を含む。つまり、第１トレンチ３１および第２トレンチ６１は、共通の工程で形成される。換言すると、第１トレンチ３１および第２トレンチ６１は同時に形成される。
【0076】
より詳細には、第１主面２１にハードマスク２００が形成される。ハードマスク２００は、第１主面２１のうち第１トレンチ３１および第２トレンチ６１が形成される領域を露出する第１開口部２０１および第２開口部２０２を有する。第１開口部２０１は、第１主面２１のうち第１トレンチ３１が形成される領域を露出している。第２開口部２０２は、第１主面２１のうち第２トレンチ６１が形成される領域を露出している。続いて、ハードマスク２００を介して半導体基板４０および第１～第３半導体層５１～５３をエッチングすることによって、半導体基板４０に達するように第１～第３半導体層５１～５３をＺ方向に貫通する第１トレンチ３１が形成される。一方、ハードマスク２００を介して第２半導体層５２、第１半導体層、および第３半導体層５３をエッチングすることによって、第２トレンチ６１が形成される。図５に示すとおり、第２トレンチ６１は、第１トレンチ３１よりも小さい幅を有する。ここで、第１トレンチ３１は、平面視において閉じた環状に形成される。これにより、半導体ウエハにトランジスタ領域２５が区画される。一方、第２トレンチ６１は、トランジスタ領域２５内において平面視でＹ方向に延びた直線状に形成される。
【0077】
第１トレンチ３１の第１幅Ｗ１は、例えば０．５μｍ以上１０μｍ以下であってよい。第１トレンチ３１の第１幅Ｗ１は、例えば１．０μｍ以上５．０μｍ以下であってよい。第１トレンチ３１の深さＨ１は、例えば５μｍ以上５０μｍ以下であってよい。第２トレンチ６１の第２幅Ｗ２は、例えば０．５μｍ以上３．０μｍ以下であってもよい。第２トレンチ６１の深さＨ２は、例えば３μｍ以上３０μｍ以下であってよい。
【0078】
図６に示すように、半導体装置１０の製造方法は、第１トレンチ３１の第１側面３１Ａ，３１Ｂに第１拡散層３４Ａ，３４Ｂを形成するとともに、第２トレンチ６１の第２側面６１Ａに第２拡散層６３を形成する工程を含む。
【0079】
図７および図８に示すように、半導体装置１０の製造方法は、第１トレンチ３１の第１側面３１Ａ，３１Ｂに第１絶縁膜３２Ａ，３２Ｂを形成するとともに、第２トレンチ６１の第２側面６１Ａおよび第２底面６１Ｃに第２絶縁膜６２を形成する工程を備える。つまり、第１絶縁膜３２Ａ，３２Ｂおよび第２絶縁膜６２は、共通の工程で形成される。換言すると、第１絶縁膜３２Ａ，３２Ｂおよび第２絶縁膜６２は同時に形成される。
【0080】
より詳細には、図６に示すように、第１トレンチ３１の第１側面３１Ａ，３１Ｂと、第２トレンチ６１の第２側面６１Ａと、にｎ型不純物が選択的に注入される。ｎ型不純物は、例えば第１主面２１の法線方向（Ｚ方向）に対して３°～７°のチルト角をもって注入される。これにより、第１トレンチ３１の第１側面３１Ａ，３１Ｂと、第２トレンチ６１の第２側面６１Ａと、に対してｎ型不純物を効率よく注入することができる。ｎ型不純物としては、例えばＰが用いられてよい。
【0081】
第２拡散層６３の厚さＴ２は、第１拡散層３４Ａおよび第１拡散層３４Ｂの厚さＴ１よりも小さい。図６において、第２拡散層６３の厚さＴ２は、０．３μｍ以上３μｍ以下であってよい。好ましくは、第２拡散層６３の厚さＴ２は、１．５μｍ以上１．７μｍ以下であってよい。ここで、第２拡散層６３の厚さＴ２は、例えば平面視において第２拡散層６３が延びる方向と直交する方向における第２拡散層６３の寸法である。
【0082】
図７に示すように、半導体ウエハに対して熱酸化処理が実施される。これにより、第１トレンチ３１の第１側面３１Ａ，３１Ｂおよび第１底面３１Ｃと、第２トレンチ６１の第２側面６１Ａおよび第２底面６１Ｃとに酸化膜２１０が形成される。この酸化膜２１０の形成時の熱によって、第１トレンチ３１の第１側面３１Ａ，３１Ｂと、第２トレンチ６１の第２側面６１Ａと、に選択的に注入されたｎ型不純物が拡散する。これにより、第１トレンチ３１の第１側面３１Ａ，３１Ｂに第１拡散層３４Ａ，３４Ｂが形成され、第２トレンチ６１の第２側面６１Ａに第２拡散層６３が形成される。続いて、エッチングによって、酸化膜２１０を選択的に除去する。一例では、酸化膜２１０のうち第１トレンチ３１の第１底面３１Ｃに形成された底面酸化膜２１１がエッチングによって除去される。これにより、図８に示すように、第１トレンチ３１の第１側面３１Ａ，３１Ｂに形成された第１絶縁膜３２Ａ，３２Ｂと、第２トレンチ６１に埋め込まれた第２絶縁膜６２と、が形成される。
【0083】
図９に示すように、半導体装置１０の製造方法は、第１トレンチ３１内に埋め込み電極３３を埋め込むとともに、第２トレンチ６１内にゲート電極６５を埋め込む工程を含む。より詳細には、例えばスパッタリングによって、第１トレンチ３１の第１底面３１Ｃおよび第１絶縁膜３２Ａ，３２Ｂによって形成されたリセス空間と、第２トレンチ６１の第２絶縁膜６２によって形成されたリセス空間と、第１主面２１上とに電極膜が形成される。電極膜は、例えばポリシリコンによって形成される。その後、エッチングによって第１主面２１上の電極膜が除去される。続いて、リセス空間に埋め込まれた電極膜にｐ型不純物が注入される。ｐ型不純物としては、例えばＢが用いられてよい。これにより、埋め込み電極３３とゲート電極６５とが形成される。ここで、図８の底面酸化膜２１１が除去されたことにともない、第１トレンチ３１の第１底面３１Ｃは、半導体基板４０が露出している。このため、第１トレンチ３１に埋め込まれた埋め込み電極３３は、半導体基板４０と接している。
【0084】
図１０に示すように、半導体装置１０の製造方法は、第３絶縁膜８０を形成する工程を含む。
より詳細には、第２半導体層５２をエッチングすることによって、トレンチ８５が形成される。一例では、第１主面５２Ａ上にマスク（図示略）が形成される。マスクは、第３絶縁膜８０を形成すべき領域に対応する開口部を有する。マスクの開口部から、第２半導体層５２、第１絶縁膜３２Ａ，３２Ｂ、第１拡散層３４Ａ，３４Ｂ、埋め込み電極３３、第２絶縁膜６２、第２拡散層６３、ゲート電極６５をエッチングすることによりトレンチ８５が形成される。その後、各トレンチ８５内に絶縁材料が堆積されることによって、第３絶縁膜８０が形成される。絶縁材料としては、例えばＳｉＯ２を含む材料が用いられてよい。
より詳細には、第２半導体層５２をエッチングすることによって、トレンチ８５が形成される。一例では、第１主面５２Ａ上にマスク（図示略）が形成される。マスクは、第３絶縁膜８０を形成すべき領域に対応する開口部を有する。マスクの開口部から、第２半導体層５２、第１絶縁膜３２Ａ，３２Ｂ、第１拡散層３４Ａ，３４Ｂ、埋め込み電極３３、第２絶縁膜６２、第２拡散層６３、ゲート電極６５をエッチングすることによりトレンチ８５が形成される。その後、各トレンチ８５内に絶縁材料が堆積されることによって、第３絶縁膜８０が形成される。絶縁材料としては、例えばＳｉＯ２を含む材料が用いられてよい。
【0085】
図１０に示すように、半導体装置１０の製造方法は、ドレイン拡散領域６７を形成する工程を含む。
より詳細には、ドレイン拡散領域６７用のｎ型不純物が第１主面５２Ａに注入される。一例では、第１主面５２Ａ上にマスク（図示略）が形成される。マスクは、ドレイン拡散領域６７を形成すべき領域に対応する開口部を有する。開口部は、例えば第１主面５２Ａのうち第１トレンチ３１と第２トレンチ６１の間であって第１トレンチ３１の隣に形成されている。続いて、マスクの開口部を介して、第１主面５２Ａに対してｎ型不純物が注入される。これにより、第１主面５２Ａのうち第１トレンチ３１の隣にドレイン拡散領域６７が形成される。
より詳細には、ドレイン拡散領域６７用のｎ型不純物が第１主面５２Ａに注入される。一例では、第１主面５２Ａ上にマスク（図示略）が形成される。マスクは、ドレイン拡散領域６７を形成すべき領域に対応する開口部を有する。開口部は、例えば第１主面５２Ａのうち第１トレンチ３１と第２トレンチ６１の間であって第１トレンチ３１の隣に形成されている。続いて、マスクの開口部を介して、第１主面５２Ａに対してｎ型不純物が注入される。これにより、第１主面５２Ａのうち第１トレンチ３１の隣にドレイン拡散領域６７が形成される。
【0086】
図１２に示すように、半導体装置１０の製造方法は、ウエル領域６６を形成する工程を含む。
より詳細には、ウエル領域６６用のｐ型不純物が第１主面５２Ａに注入される。一例では、第１主面５２Ａ上にマスク（図示略）が形成される。マスクは、ウエル領域６６を形成すべき領域に対応する開口部を含む。開口部は、例えば第１主面５２Ａのうち第２トレンチ６１の隣に形成されている。続いて、マスクの開口部を介して、第１主面５２Ａに対してｐ型不純物が注入される。これにより、第１主面５２Ａのうち第２トレンチ６１の隣にウエル領域６６が形成される。
より詳細には、ウエル領域６６用のｐ型不純物が第１主面５２Ａに注入される。一例では、第１主面５２Ａ上にマスク（図示略）が形成される。マスクは、ウエル領域６６を形成すべき領域に対応する開口部を含む。開口部は、例えば第１主面５２Ａのうち第２トレンチ６１の隣に形成されている。続いて、マスクの開口部を介して、第１主面５２Ａに対してｐ型不純物が注入される。これにより、第１主面５２Ａのうち第２トレンチ６１の隣にウエル領域６６が形成される。
【0087】
図１３に示すように、半導体装置１０の製造方法は、ソースコンタクト領域７１とドレインコンタクト領域７２を形成する工程を含む。
より詳細には、ソースコンタクト領域７１用のｎ型不純物およびドレインコンタクト領域７２用のｎ型不純物がそれぞれ第１主面５２Ａに注入される。一例では、第１主面５２Ａ上にマスク（図示略）が形成される。マスクは、ソースコンタクト領域７１を形成すべき領域に対応する第１開口部と、ドレインコンタクト領域７２を形成すべき領域に対応する第２開口部と、を含む。第１開口部は、平面視においてウエル領域６６内に形成されている。第１開口部は、平面視において第１拡散層３４Ａと重なる位置に形成される。第２開口部は、平面視においてドレイン拡散領域６７内に形成されている。第２開口部は、平面視において第２拡散層６３と重なる位置に形成される。続いて、マスクの第１開口部および第２開口部を介して、第１主面５２Ａに対してｎ型不純物が注入される。これにより、ウエル領域６６にソースコンタクト領域７１が形成される。また、ドレイン拡散領域６７にドレインコンタクト領域７２が形成される。以上の工程を経て、半導体装置１０が製造される。
より詳細には、ソースコンタクト領域７１用のｎ型不純物およびドレインコンタクト領域７２用のｎ型不純物がそれぞれ第１主面５２Ａに注入される。一例では、第１主面５２Ａ上にマスク（図示略）が形成される。マスクは、ソースコンタクト領域７１を形成すべき領域に対応する第１開口部と、ドレインコンタクト領域７２を形成すべき領域に対応する第２開口部と、を含む。第１開口部は、平面視においてウエル領域６６内に形成されている。第１開口部は、平面視において第１拡散層３４Ａと重なる位置に形成される。第２開口部は、平面視においてドレイン拡散領域６７内に形成されている。第２開口部は、平面視において第２拡散層６３と重なる位置に形成される。続いて、マスクの第１開口部および第２開口部を介して、第１主面５２Ａに対してｎ型不純物が注入される。これにより、ウエル領域６６にソースコンタクト領域７１が形成される。また、ドレイン拡散領域６７にドレインコンタクト領域７２が形成される。以上の工程を経て、半導体装置１０が製造される。
【0088】
（作用）
半導体装置１０の作用について説明する。
半導体装置１０はＭＩＳＦＥＴセル６０Ａを含む。ＭＩＳＦＥＴセル６０Ａは、第２トレンチ６１の第２側面６１Ａおよび第２底面６１Ｃに形成された第２絶縁膜６２を含む。第２トレンチ６１内に埋め込まれたゲート電極６５は、第２絶縁膜６２と接するウエル領域６６と、第２絶縁膜６２を挟んで対向している。ウエル領域６６には、ソースコンタクト領域７１が形成されている。また、ゲート電極６５は、第２絶縁膜６２を挟んで第２拡散層６３と対向している。したがって、第２絶縁膜６２は、ゲート絶縁膜として機能する。
半導体装置１０の作用について説明する。
半導体装置１０はＭＩＳＦＥＴセル６０Ａを含む。ＭＩＳＦＥＴセル６０Ａは、第２トレンチ６１の第２側面６１Ａおよび第２底面６１Ｃに形成された第２絶縁膜６２を含む。第２トレンチ６１内に埋め込まれたゲート電極６５は、第２絶縁膜６２と接するウエル領域６６と、第２絶縁膜６２を挟んで対向している。ウエル領域６６には、ソースコンタクト領域７１が形成されている。また、ゲート電極６５は、第２絶縁膜６２を挟んで第２拡散層６３と対向している。したがって、第２絶縁膜６２は、ゲート絶縁膜として機能する。
【0089】
ゲート電極６５と対向する第２拡散層６３は、第１半導体層５１と電気的に接続されている。第１半導体層５１は、第１トレンチ３１の第１拡散層３４Ａと電気的接続されている。第１拡散層３４Ａは、第１トレンチ３１の第１絶縁膜３２Ａと電気的に接続されている。
【0090】
このようなＭＩＳＦＥＴセル６０Ａにおいては、ゲート電極６５にゲート駆動電圧が印加されると、ゲート電極６５と対向するウエル領域６６にチャネルが形成され、ソースコンタクト領域７１と第２拡散層６３との間が導通する。これにより、ソースコンタクト領域７１、ウエル領域６６のチャネル、第２拡散層６３、第１半導体層５１、第１拡散層３４Ａ、およびドレインコンタクト領域７２の経路に電流が流れる。つまり、ＭＩＳＦＥＴセル６０Ａがオン状態となる。
【0091】
ゲート電極６５とソースコンタクト領域７１との間に介在するゲート絶縁膜となる第２絶縁膜６２は、素子分離構造３０を構成する第１トレンチ３１内の第１絶縁膜３２Ａと同じ工程により形成される。この第２絶縁膜６２は、ゲートプレート構造のＭＩＳＦＥＴにおけるゲート絶縁膜よりも厚くすることができる。したがって、このＭＩＳＦＥＴセル６０Ａは、ゲート耐圧の向上を図ることができる。たとえば、第２絶縁膜６２の厚さＴ３を１０００Åとすることにより、ゲート耐圧を１００Ｖ程度とすることができる。
【0092】
ＭＩＳＦＥＴセル６０Ａにおいて、ゲート電極６５にゲート駆動電圧が印加されると、ソースコンタクト領域７１、ウエル領域６６のチャネル、第２拡散層６３、第１半導体層５１、第１拡散層３４Ａ、およびドレインコンタクト領域７２の経路に電流が流れる。つまり、このＭＩＳＦＥＴセル６０Ａは、第１トレンチ３１と第２トレンチ６１との間の第２半導体層５２を迂回して、ソースコンタクト領域７１とドレインコンタクト領域７２との間に電流が流れる。これにより、ドレインコンタクト領域７２とソースコンタクト領域７１との間の電流経路が長くなる。したがって、ＭＩＳＦＥＴセル６０Ａの高耐圧化を図ることができる。
【0093】
（効果）
以上説明した半導体装置１０によれば、以下の効果が得られる。
（１）半導体装置１０は、第１導電型の半導体基板４０と、半導体基板４０上に形成された第２導電型の第１半導体層５１と、第１半導体層５１上に形成された第２導電型の第２半導体層５２と、半導体基板４０に至るように第２半導体層５２および第１半導体層５１を貫通して形成され、第１幅Ｗ１を有するとともに底面および側面を有する第１トレンチ３１と、第１トレンチ３１の側面を覆い、かつ第１トレンチ３１の底面を露出するように形成された第１絶縁膜３２Ａと、第１絶縁膜３２Ａを介して第１トレンチ３１に埋め込まれ、半導体基板４０と接する埋め込み電極３３と、第１トレンチ３１の側面に形成され、第２半導体層５２と接続された第２導電型の第１拡散層３４Ａと、第１幅Ｗ１よりも狭い第２幅Ｗ２を有するとともに底面および側面を有する第２トレンチ６１と、第２トレンチ６１の側面および底面を覆う第２絶縁膜６２と、第２絶縁膜６２を介して第２トレンチ６１に埋め込まれたゲート電極６５と、第２トレンチ６１の側面に形成された第２導電型の第２拡散層６３と、第２半導体層５２の上面において第２絶縁膜６２と接するように形成され、第２絶縁膜６２を挟んでゲート電極６５と対向する第１導電型のウエル領域６６と、ウエル領域６６に形成された第２導電型のソースコンタクト領域７１と、第２半導体層５２の上面に設けられ、第１拡散層３４Ａと電気的に接続された第２導電型のドレインコンタクト領域７２と、を含む。
以上説明した半導体装置１０によれば、以下の効果が得られる。
（１）半導体装置１０は、第１導電型の半導体基板４０と、半導体基板４０上に形成された第２導電型の第１半導体層５１と、第１半導体層５１上に形成された第２導電型の第２半導体層５２と、半導体基板４０に至るように第２半導体層５２および第１半導体層５１を貫通して形成され、第１幅Ｗ１を有するとともに底面および側面を有する第１トレンチ３１と、第１トレンチ３１の側面を覆い、かつ第１トレンチ３１の底面を露出するように形成された第１絶縁膜３２Ａと、第１絶縁膜３２Ａを介して第１トレンチ３１に埋め込まれ、半導体基板４０と接する埋め込み電極３３と、第１トレンチ３１の側面に形成され、第２半導体層５２と接続された第２導電型の第１拡散層３４Ａと、第１幅Ｗ１よりも狭い第２幅Ｗ２を有するとともに底面および側面を有する第２トレンチ６１と、第２トレンチ６１の側面および底面を覆う第２絶縁膜６２と、第２絶縁膜６２を介して第２トレンチ６１に埋め込まれたゲート電極６５と、第２トレンチ６１の側面に形成された第２導電型の第２拡散層６３と、第２半導体層５２の上面において第２絶縁膜６２と接するように形成され、第２絶縁膜６２を挟んでゲート電極６５と対向する第１導電型のウエル領域６６と、ウエル領域６６に形成された第２導電型のソースコンタクト領域７１と、第２半導体層５２の上面に設けられ、第１拡散層３４Ａと電気的に接続された第２導電型のドレインコンタクト領域７２と、を含む。
【0094】
この構成によれば、ゲート電極６５とソースコンタクト領域７１との間に介在するゲート絶縁膜となる第２絶縁膜６２の厚さＴ３を厚くすることができる。したがって、このＭＩＳＦＥＴセル６０Ａは、ゲート耐圧の向上を図ることができる。
【0095】
（２）第２拡散層６３が第１半導体層５１に接続するように第２トレンチ６１が第２半導体層５２を貫通している。この構成によれば、ドレインコンタクト領域７２とソースコンタクト領域７１との間の電流経路は、第１トレンチ３１と第２トレンチ６１との間の第２半導体層５２を迂回するように形成される。このため、電流経路を長くとることができる。したがって、半導体装置１０の高耐圧化を図ることができる。
【0096】
（３）第１トレンチ３１の周縁部に設けられ、ドレインコンタクト領域７２と第２拡散層６３との双方に接続されている第２導電型のドレイン拡散領域６７を含む。この構成によれば、ドレインコンタクト領域７２は、ドレイン拡散領域６７によって第１拡散層３４Ａと電気的に接続される。したがって、ドレインコンタクト領域７２をドレイン拡散領域６７の範囲に形成すればよく、容易にドレインコンタクト領域７２と第１拡散層３４Ａとを電気的に接続できる。また、ドレインコンタクト領域７２の配置の自由度を高めることができる。
【0097】
（４）ウエル領域６６とドレイン拡散領域６７との間の距離Ｌ１が第２半導体層５２の厚さＴ５よりも長い。この構成によれば、第１半導体層５１を通してドレインコンタクト領域７２とソースコンタクト領域７１との間の電流経路が形成され易くなるため、半導体装置１０の高耐圧化を図ることができる。
【0098】
（５）第２トレンチ６１は、第２半導体層５２および第１半導体層５１の双方を貫通している。この構成によれば、第２トレンチ６１の第２側面６１Ａ，６１Ｂに形成された第２拡散層６３を第１半導体層５１に対して確実に電気的に接続することができる。
【0099】
（６）第１トレンチ３１は第２半導体層５２の上面から視て閉じた環状であり、第２トレンチ６１は、第１トレンチ３１により囲まれたトランジスタ領域２５内に形成されている。この構成によれば、第２トレンチ６１を含むＭＩＳＦＥＴセル６０Ａを他の素子に対して分離することができる。
【0100】
（７）第２トレンチ６１の第２幅Ｗ２は、０．５μｍ以上３．０μｍ以下である。この構成によれば、第２トレンチ６１の第２幅Ｗ２が狭いことによって、第１トレンチ３１の第１底面３１Ｃ上の底面酸化膜２１１を除去する工程において、第２トレンチ６１の第２底面６１Ｃ上の酸化膜２１０は残存し易い。この残存する酸化膜２１０によって第２絶縁膜６２が構成される。したがって、第２トレンチ６１に埋め込まれたゲート電極６５と半導体基板４０とが電気的に接続されることを抑制できる。
【0101】
（８）第１トレンチ３１の第１幅Ｗ１は、１．０μｍ以上５．０μｍ以下である。この構成によれば、第１トレンチ３１の第１底面３１Ｃ上の底面酸化膜２１１を除去することができ、第１トレンチ３１を含む素子分離構造３０を容易に形成できる。
【0102】
（９）第２絶縁膜６２の厚さＴ３は、１００Å以上３０００Å以下である。この構成によれば、第２絶縁膜６２の厚さＴ３に応じたゲート耐圧の半導体装置１０を得ることができる。
【0103】
（１０）第２絶縁膜６２の底面絶縁膜６２Ｃの厚さＴ４は、第２絶縁膜６２の側面絶縁膜６２Ａの厚さＴ３よりも厚い。この構成によれば、第２トレンチ６１に埋め込まれたゲート電極６５と半導体基板４０との間の距離を大きくすることができる。
【0104】
（１１）半導体装置の製造方法は、第１導電型の半導体基板４０上に第２導電型の第１半導体層５１を形成する工程と、第１半導体層５１上に第２導電型の第２半導体層５２を形成する工程と、第１トレンチ３１、及び、第１トレンチ３１よりも幅が狭い第２トレンチ６１を形成する工程と、第１トレンチ３１の側面に第２導電型の第１拡散層３４Ａを形成するとともに、第２トレンチ６１の側面に第２導電型の第２拡散層６３を形成する工程と、第１トレンチ３１内に第１絶縁膜を形成するとともに、第２トレンチ６１内に第２絶縁膜を形成する工程と、第１トレンチ３１内に埋め込み電極３３を形成するとともに、第２トレンチ６１内にゲート電極６５を形成する工程と、第２半導体層５２の上面において第２絶縁膜と接する位置であって第２絶縁膜を挟んでゲート電極６５と対向する位置に第１導電型のウエル領域６６を形成する工程と、ウエル領域６６に第２導電型のソースコンタクト領域７１を形成するとともに、第１拡散層３４Ａと電気的に接続する第２導電型のドレインコンタクト領域７２を形成する工程と、を含む。
【0105】
この構成によれば、ゲート電極６５とソースコンタクト領域７１との間に介在するゲート絶縁膜となる第２絶縁膜６２の厚さＴ３を厚くすることができる。したがって、このＭＩＳＦＥＴセル６０Ａは、ゲート耐圧の向上を図ることができる。
【0106】
（１２）第１トレンチ３１および第２トレンチ６１が共通の工程で形成され、第１絶縁膜３２Ａ，３２Ｂおよび第２絶縁膜６２が共通の工程で形成されるため、半導体装置１０の製造工程の簡素化を図ることができる。
【0107】
（変更例）
上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
【0108】
・図１４に示すように、半導体装置１０Ａの半導体チップ２０は、ドレイン拡散領域６７が省略されている。このように、ドレイン拡散領域６７が省略された半導体装置１０（半導体チップ２０）は、Ｘ方向において、ウエル領域６６と第１拡散層３４Ａとの間の距離Ｌ１Ａをより長くすることができる。一方、ウエル領域６６と第１拡散層３４Ａとの間の距離Ｌ１Ａを、上記実施形態のウエル領域６６と第１拡散層３４Ａとの間の距離Ｌ１と同じとすることにより、ＭＩＳＦＥＴセル６０Ａが占める面積を小さくできる。これにより、半導体装置１０Ｂを小型化できる。
【0109】
・上記実施形態において、第２トレンチ６１の深さＨ２は任意に変更可能である。一例では、図１５に示すように、第２トレンチ６１は、半導体基板４０まで達していなくてもよい。つまり、第２トレンチ６１は、第２半導体層５２の第１主面５２Ａから第３半導体層５３まで延びていてよい。
【0110】
・上記実施形態において、第２トレンチ６１の深さＨ２と第２幅Ｗ２との関係は任意に変更可能である。一例では、第２トレンチ６１の深さＨ２は、第２トレンチ６１の幅よりも浅くてもよい。
【0111】
・上記実施形態において、第２トレンチ６１の第２底面６１Ｃの形状は任意に変更可能である。一例では、第２底面６１Ｃは、第２トレンチ６１の深さ方向（Ｚ方向）と直交する平坦面であってもよい。
【0112】
・ウエル領域６６とドレイン拡散領域６７との間の距離Ｌ１が第２半導体層５２の厚さＴ５と等しくてもよい。また、ウエル領域６６とドレイン拡散領域６７との間の距離Ｌ１が第２半導体層５２の厚さＴ５よりも短くてもよい。
【0113】
・上記実施形態では、第１導電型がｎ型、第２導電型がｐ型である例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、上記の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
【0114】
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との双方の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
【0115】
本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（たとえば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。たとえば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
【0116】
（付記）
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
【0117】
（付記１）
第１導電型の半導体基板（４０）と、
前記半導体基板（４０）上に形成された第２導電型の第１半導体層（５１）と、
前記第１半導体層（５１）上に形成された第２導電型の第２半導体層（５２）と、
前記半導体基板（４０）に至るように前記第２半導体層（５２）および前記第１半導体層（５１）を貫通して形成され、第１幅（Ｗ１）を有するとともに底面（３１Ｃ）および側面（３１Ａ）を有する第１トレンチ（３１）と、
前記第１トレンチ（３１）の前記側面（３１Ａ）を覆い、かつ前記第１トレンチ（３１）の前記底面（３１Ｃ）を露出するように形成された第１絶縁膜（３２Ａ）と、
前記第１絶縁膜（３２Ａ）を介して前記第１トレンチ（３１）に埋め込まれ、前記半導体基板（４０）と接する埋め込み電極（３３）と、
前記第１トレンチ（３１）の前記側面（３１Ａ）に形成され、前記第２半導体層（５２）と接続された第２導電型の第１拡散層（３４Ａ）と、
前記第１幅（Ｗ１）よりも狭い第２幅（Ｗ２）を有するとともに底面（６１Ｃ）および側面（６１Ａ，６１Ｂ）を有する第２トレンチ（６１）と、
前記第２トレンチ（６１）の前記側面（６１Ａ，６１Ｂ）および前記底面（６１Ｃ）を覆う第２絶縁膜（６２）と、
前記第２絶縁膜（６２）を介して前記第２トレンチ（６１）に埋め込まれたゲート電極（６５）と、
前記第２トレンチ（６１）の前記側面（６１Ａ，６１Ｂ）に形成された第２導電型の第２拡散層（６３）と、
前記第２半導体層（５２）の上面において前記第２絶縁膜（６２）と接するように形成され、前記第２絶縁膜（６２）を挟んで前記ゲート電極（６５）と対向する第１導電型のウエル領域（６６）と、
前記ウエル領域（６６）に形成された第２導電型のソースコンタクト領域（７１）と、
前記第２半導体層（５２）の上面に設けられ、前記第１拡散層（３４Ａ）と電気的に接続された第２導電型のドレインコンタクト領域（７２）と、
を含む、半導体装置。
第１導電型の半導体基板（４０）と、
前記半導体基板（４０）上に形成された第２導電型の第１半導体層（５１）と、
前記第１半導体層（５１）上に形成された第２導電型の第２半導体層（５２）と、
前記半導体基板（４０）に至るように前記第２半導体層（５２）および前記第１半導体層（５１）を貫通して形成され、第１幅（Ｗ１）を有するとともに底面（３１Ｃ）および側面（３１Ａ）を有する第１トレンチ（３１）と、
前記第１トレンチ（３１）の前記側面（３１Ａ）を覆い、かつ前記第１トレンチ（３１）の前記底面（３１Ｃ）を露出するように形成された第１絶縁膜（３２Ａ）と、
前記第１絶縁膜（３２Ａ）を介して前記第１トレンチ（３１）に埋め込まれ、前記半導体基板（４０）と接する埋め込み電極（３３）と、
前記第１トレンチ（３１）の前記側面（３１Ａ）に形成され、前記第２半導体層（５２）と接続された第２導電型の第１拡散層（３４Ａ）と、
前記第１幅（Ｗ１）よりも狭い第２幅（Ｗ２）を有するとともに底面（６１Ｃ）および側面（６１Ａ，６１Ｂ）を有する第２トレンチ（６１）と、
前記第２トレンチ（６１）の前記側面（６１Ａ，６１Ｂ）および前記底面（６１Ｃ）を覆う第２絶縁膜（６２）と、
前記第２絶縁膜（６２）を介して前記第２トレンチ（６１）に埋め込まれたゲート電極（６５）と、
前記第２トレンチ（６１）の前記側面（６１Ａ，６１Ｂ）に形成された第２導電型の第２拡散層（６３）と、
前記第２半導体層（５２）の上面において前記第２絶縁膜（６２）と接するように形成され、前記第２絶縁膜（６２）を挟んで前記ゲート電極（６５）と対向する第１導電型のウエル領域（６６）と、
前記ウエル領域（６６）に形成された第２導電型のソースコンタクト領域（７１）と、
前記第２半導体層（５２）の上面に設けられ、前記第１拡散層（３４Ａ）と電気的に接続された第２導電型のドレインコンタクト領域（７２）と、
を含む、半導体装置。
【0118】
（付記２）
前記第２拡散層（６３）が前記第１半導体層（５１）に接続するように前記第２トレンチ（６１）が前記第２半導体層（５２）を貫通している、
付記１に記載の半導体装置。
前記第２拡散層（６３）が前記第１半導体層（５１）に接続するように前記第２トレンチ（６１）が前記第２半導体層（５２）を貫通している、
付記１に記載の半導体装置。
【0119】
（付記３）
前記第１トレンチ（３１）の周縁部に設けられ、前記ドレインコンタクト領域（７２）と前記第２拡散層（６３）との双方に接続されている第２導電型のドレイン拡散領域（６７）を含む、
付記１または付記２に一つに記載の半導体装置。
前記第１トレンチ（３１）の周縁部に設けられ、前記ドレインコンタクト領域（７２）と前記第２拡散層（６３）との双方に接続されている第２導電型のドレイン拡散領域（６７）を含む、
付記１または付記２に一つに記載の半導体装置。
【0120】
（付記４）
前記ウエル領域（６６）と前記ドレイン拡散領域（６７）との間の距離（Ｌ１）が前記第２半導体層（５２）の厚さ（Ｔ５）よりも長い、
付記３に記載の半導体装置。
前記ウエル領域（６６）と前記ドレイン拡散領域（６７）との間の距離（Ｌ１）が前記第２半導体層（５２）の厚さ（Ｔ５）よりも長い、
付記３に記載の半導体装置。
【0121】
（付記５）
前記ウエル領域（６６）と前記ドレイン拡散領域（６７）との間の距離（Ｌ１）が前記第２半導体層（５２）の厚さ（Ｔ５）よりも短い、
付記３に記載の半導体装置。
前記ウエル領域（６６）と前記ドレイン拡散領域（６７）との間の距離（Ｌ１）が前記第２半導体層（５２）の厚さ（Ｔ５）よりも短い、
付記３に記載の半導体装置。
【0122】
（付記６）
前記半導体基板（４０）と前記第１半導体層（５１）との間に形成された第１導電型の第３半導体層（５３）を含む、
付記１から付記５のいずれか一つに記載の半導体装置。
前記半導体基板（４０）と前記第１半導体層（５１）との間に形成された第１導電型の第３半導体層（５３）を含む、
付記１から付記５のいずれか一つに記載の半導体装置。
【0123】
（付記７）
前記第２トレンチ（６１）は、前記第２半導体層（５２）および前記第１半導体層（５１）の双方を貫通している、
付記１から付記６のいずれか一つに記載の半導体装置。
前記第２トレンチ（６１）は、前記第２半導体層（５２）および前記第１半導体層（５１）の双方を貫通している、
付記１から付記６のいずれか一つに記載の半導体装置。
【0124】
（付記８）
前記第１トレンチ（３１）は前記第２半導体層（５２）の上面から視て閉じた環状であり、前記第２トレンチ（６１）は、前記第１トレンチ（３１）により囲まれた領域（２５）内に形成されている、
付記１から付記７のいずれか一つに記載の半導体装置。
前記第１トレンチ（３１）は前記第２半導体層（５２）の上面から視て閉じた環状であり、前記第２トレンチ（６１）は、前記第１トレンチ（３１）により囲まれた領域（２５）内に形成されている、
付記１から付記７のいずれか一つに記載の半導体装置。
【0125】
（付記９）
前記第２トレンチ（６１）の前記第２幅（Ｗ２）は、０．５μｍ以上３．０μｍ以下である、
付記１から付記８のいずれか一つに記載の半導体装置。
前記第２トレンチ（６１）の前記第２幅（Ｗ２）は、０．５μｍ以上３．０μｍ以下である、
付記１から付記８のいずれか一つに記載の半導体装置。
【0126】
（付記１０）
前記第１トレンチ（３１）の前記第１幅（Ｗ１）は、１．０μｍ以上５．０μｍ以下である、
付記１から付記９のいずれか一つに記載の半導体装置。
前記第１トレンチ（３１）の前記第１幅（Ｗ１）は、１．０μｍ以上５．０μｍ以下である、
付記１から付記９のいずれか一つに記載の半導体装置。
【0127】
（付記１１）
前記第２トレンチ（６１）の深さ（Ｈ２）は、３μｍ以上３０μｍ以下である、
付記１から付記１０のいずれか一つに記載の半導体装置。
前記第２トレンチ（６１）の深さ（Ｈ２）は、３μｍ以上３０μｍ以下である、
付記１から付記１０のいずれか一つに記載の半導体装置。
【0128】
（付記１２）
前記第１トレンチ（３１）の深さ（Ｈ１）は、５μｍ以上５０μｍ以下である、
付記１から付記１１のいずれか一つに記載の半導体装置。
前記第１トレンチ（３１）の深さ（Ｈ１）は、５μｍ以上５０μｍ以下である、
付記１から付記１１のいずれか一つに記載の半導体装置。
【0129】
（付記１３）
前記第２絶縁膜（６２）の厚さ（Ｔ３）は、１００Å以上３０００Å以下である、
付記１から付記１２のいずれか一つに記載の半導体装置。
前記第２絶縁膜（６２）の厚さ（Ｔ３）は、１００Å以上３０００Å以下である、
付記１から付記１２のいずれか一つに記載の半導体装置。
【0130】
（付記１４）
前記第２絶縁膜（６２）の底面絶縁膜（６２Ｃ）の厚さ（Ｔ４）は、前記第２絶縁膜（６２）の側面絶縁膜（６２Ａ）の厚さ（Ｔ３）よりも厚い、
付記１から付記１３のいずれか一つに記載の半導体装置。
前記第２絶縁膜（６２）の底面絶縁膜（６２Ｃ）の厚さ（Ｔ４）は、前記第２絶縁膜（６２）の側面絶縁膜（６２Ａ）の厚さ（Ｔ３）よりも厚い、
付記１から付記１３のいずれか一つに記載の半導体装置。
【0131】
（付記１５）
前記ゲート電極（６５）の厚さ方向（Ｚ）の長さ（Ｈ３）は、前記ゲート電極（６５）の幅（Ｗ３）よりも長い、
付記１から付記１４のいずれか一つに記載の半導体装置。
前記ゲート電極（６５）の厚さ方向（Ｚ）の長さ（Ｈ３）は、前記ゲート電極（６５）の幅（Ｗ３）よりも長い、
付記１から付記１４のいずれか一つに記載の半導体装置。
【0132】
（付記１６）
第１導電型の半導体基板（４０）上に第２導電型の第１半導体層（５１）を形成する工程と、
前記第１半導体層（５１）上に第２導電型の第２半導体層（５２）を形成する工程と、
第１トレンチ（３１）、及び、前記第１トレンチ（３１）よりも幅が狭い第２トレンチ（６１）を形成する工程と、
前記第１トレンチ（３１）の側面に第２導電型の第１拡散層（３４Ａ）を形成するとともに、前記第２トレンチ（６１）の側面に第２導電型の第２拡散層（６３）を形成する工程と、
前記第１トレンチ（３１）内に第１絶縁膜（３２Ａ，３２Ｂ）を形成するとともに、前記第２トレンチ（６１）内に第２絶縁膜（６２）を形成する工程と、
前記第１トレンチ（３１）内に埋め込み電極（３３）を形成するとともに、前記第２トレンチ（６１）内にゲート電極（６５）を形成する工程と、
前記第２半導体層（５２）の上面において前記第２絶縁膜（６２）と接する位置であって前記第２絶縁膜（６２）を挟んで前記ゲート電極（６５）と対向する位置に第１導電型のウエル領域（６６）を形成する工程と、
前記ウエル領域（６６）に第２導電型のソースコンタクト領域（７１）を形成するとともに、前記第１拡散層（３４Ａ）と電気的に接続する第２導電型のドレインコンタクト領域（７２）を形成する工程と、
を含む、半導体装置の製造方法。
第１導電型の半導体基板（４０）上に第２導電型の第１半導体層（５１）を形成する工程と、
前記第１半導体層（５１）上に第２導電型の第２半導体層（５２）を形成する工程と、
第１トレンチ（３１）、及び、前記第１トレンチ（３１）よりも幅が狭い第２トレンチ（６１）を形成する工程と、
前記第１トレンチ（３１）の側面に第２導電型の第１拡散層（３４Ａ）を形成するとともに、前記第２トレンチ（６１）の側面に第２導電型の第２拡散層（６３）を形成する工程と、
前記第１トレンチ（３１）内に第１絶縁膜（３２Ａ，３２Ｂ）を形成するとともに、前記第２トレンチ（６１）内に第２絶縁膜（６２）を形成する工程と、
前記第１トレンチ（３１）内に埋め込み電極（３３）を形成するとともに、前記第２トレンチ（６１）内にゲート電極（６５）を形成する工程と、
前記第２半導体層（５２）の上面において前記第２絶縁膜（６２）と接する位置であって前記第２絶縁膜（６２）を挟んで前記ゲート電極（６５）と対向する位置に第１導電型のウエル領域（６６）を形成する工程と、
前記ウエル領域（６６）に第２導電型のソースコンタクト領域（７１）を形成するとともに、前記第１拡散層（３４Ａ）と電気的に接続する第２導電型のドレインコンタクト領域（７２）を形成する工程と、
を含む、半導体装置の製造方法。
【0133】
（付記１７）
前記半導体基板（４０）上に第１導電型の第３半導体層（５３）を形成する工程を含み、
前記第１半導体層（５１）は、前記第３半導体層（５３）上に形成される、
付記１６に記載の半導体装置の製造方法。
前記半導体基板（４０）上に第１導電型の第３半導体層（５３）を形成する工程を含み、
前記第１半導体層（５１）は、前記第３半導体層（５３）上に形成される、
付記１６に記載の半導体装置の製造方法。
【0134】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0135】
１０，１０Ａ，１０Ｂ 半導体装置
２０ 半導体チップ
２１ 第１主面
２２ 第２主面
２３ 素子領域
２５ トランジスタ領域
２７ パッド
３０ 素子分離構造
３１ 第１トレンチ
３１Ａ，３１Ｂ 第１側面
３１Ｃ 第１底面
３２Ａ，３２Ｂ 第１絶縁膜
３３ 埋め込み電極
３４Ａ，３４Ｂ 第１拡散層
４０ 半導体基板
４１ 第１基板主面
４２ 第２基板主面
５０ 半導体層
５１ 第１半導体層
５１Ａ 第１主面
５１Ｂ 第２主面
５２ 第２半導体層
５２Ａ 第１主面
５２Ｂ 第２主面
５３ 第３半導体層
５４ ｐｎ接合部
６０ ＭＩＳＦＥＴ
６０Ａ ＭＩＳＦＥＴセル
６１ 第２トレンチ
６１Ａ，６１Ｂ 第２側面
６１Ｃ 第２底面
６２ 第２絶縁膜
６２Ａ 側面絶縁膜
６２Ｃ 底面絶縁膜
６３ 第２拡散層
６５ ゲート電極
６６ ウエル領域
６７ ドレイン拡散領域
７１ ソースコンタクト領域
７２ ドレインコンタクト領域
８０ 第３絶縁膜
８１～８４ 第１～第４開口部
８５ トレンチ
１００ 半導体モジュール
１１０ ダイパッド
１２０ リード端子
１２１～１２８ 第１～第８リード端子
１３０ ワイヤ
１４０ 封止樹脂
１４１，１４２ 第１，第２主面
１４２ 第２主面
１４３～１４６ 第１～第４側面
２００ ハードマスク
２０１，２０２ 第１，第２開口部
２１０ 酸化膜
２１１ 底面酸化膜
Ｈ１ 深さ
Ｈ２ 深さ
Ｈ３ 長さ
Ｈ４ 厚さ
Ｌ１，Ｌ１Ａ 距離
ＳＤ 導電性接合材
Ｔ１～Ｔ５ 厚さ
Ｗ１ 第１幅
Ｗ２ 第２幅
Ｗ３ 幅
２０ 半導体チップ
２１ 第１主面
２２ 第２主面
２３ 素子領域
２５ トランジスタ領域
２７ パッド
３０ 素子分離構造
３１ 第１トレンチ
３１Ａ，３１Ｂ 第１側面
３１Ｃ 第１底面
３２Ａ，３２Ｂ 第１絶縁膜
３３ 埋め込み電極
３４Ａ，３４Ｂ 第１拡散層
４０ 半導体基板
４１ 第１基板主面
４２ 第２基板主面
５０ 半導体層
５１ 第１半導体層
５１Ａ 第１主面
５１Ｂ 第２主面
５２ 第２半導体層
５２Ａ 第１主面
５２Ｂ 第２主面
５３ 第３半導体層
５４ ｐｎ接合部
６０ ＭＩＳＦＥＴ
６０Ａ ＭＩＳＦＥＴセル
６１ 第２トレンチ
６１Ａ，６１Ｂ 第２側面
６１Ｃ 第２底面
６２ 第２絶縁膜
６２Ａ 側面絶縁膜
６２Ｃ 底面絶縁膜
６３ 第２拡散層
６５ ゲート電極
６６ ウエル領域
６７ ドレイン拡散領域
７１ ソースコンタクト領域
７２ ドレインコンタクト領域
８０ 第３絶縁膜
８１～８４ 第１～第４開口部
８５ トレンチ
１００ 半導体モジュール
１１０ ダイパッド
１２０ リード端子
１２１～１２８ 第１～第８リード端子
１３０ ワイヤ
１４０ 封止樹脂
１４１，１４２ 第１，第２主面
１４２ 第２主面
１４３～１４６ 第１～第４側面
２００ ハードマスク
２０１，２０２ 第１，第２開口部
２１０ 酸化膜
２１１ 底面酸化膜
Ｈ１ 深さ
Ｈ２ 深さ
Ｈ３ 長さ
Ｈ４ 厚さ
Ｌ１，Ｌ１Ａ 距離
ＳＤ 導電性接合材
Ｔ１～Ｔ５ 厚さ
Ｗ１ 第１幅
Ｗ２ 第２幅
Ｗ３ 幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】