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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024143376
(43)【公開日】2024-10-11
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20241003BHJP
H01L 21/8249 20060101ALI20241003BHJP
H01L 21/8234 20060101ALI20241003BHJP
H01L 29/06 20060101ALN20241003BHJP
【ＦＩ】
H01L29/78 301S
H01L27/06 321A
H01L27/088 B
H01L29/78 301P
H01L29/06 301D
H01L29/06 301M
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023056021
(22)【出願日】2023-03-30
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】郡 充秀
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AA05
5F048AB10
5F048AC06
5F048AC10
5F048BA03
5F048BB05
5F048BB07
5F048BC03
5F048BC07
5F048BG13
5F048BG14
5F140AA25
5F140AB06
5F140AB10
5F140AC21
5F140AC22
5F140BA01
5F140BA16
5F140BC06
5F140BD05
5F140BE07
5F140BF04
5F140BF53
5F140BH02
5F140BH05
5F140BH30
5F140BK13
5F140BK23
5F140CB04
(57)【要約】
【課題】トランジスタの高耐圧化を図ること。
【解決手段】半導体装置は、半導体基板４０に達するように半導体基板４０上の第２半導体層５２および第１半導体層５１を貫通して形成された第１トレンチ３１と、第１トレンチ３１内に埋め込まれた第１絶縁膜３２Ａ，３２Ｂおよび導電部材３３と、半導体基板４０の手前まで延びた第２トレンチ６１と、第２トレンチ６１の第２側面および第２底面に形成されたｎ型の第２拡散層６３と、第２トレンチ６１内に埋め込まれた第２絶縁膜６２と、第２トレンチ６１の隣に形成されたウエル領域６４と、ウエル領域６４に形成されたソースコンタクト領域６５と、ウエル領域６４と第２トレンチ６１とに跨って形成されたゲート絶縁膜およびゲート電極６７と、第２トレンチ６１に対してウエル領域６４と反対側に設けられ、第２拡散層６３と電気的に接続されたドレインコンタクト領域６８と、を含む。
【選択図】図３
【解決手段】半導体装置は、半導体基板４０に達するように半導体基板４０上の第２半導体層５２および第１半導体層５１を貫通して形成された第１トレンチ３１と、第１トレンチ３１内に埋め込まれた第１絶縁膜３２Ａ，３２Ｂおよび導電部材３３と、半導体基板４０の手前まで延びた第２トレンチ６１と、第２トレンチ６１の第２側面および第２底面に形成されたｎ型の第２拡散層６３と、第２トレンチ６１内に埋め込まれた第２絶縁膜６２と、第２トレンチ６１の隣に形成されたウエル領域６４と、ウエル領域６４に形成されたソースコンタクト領域６５と、ウエル領域６４と第２トレンチ６１とに跨って形成されたゲート絶縁膜およびゲート電極６７と、第２トレンチ６１に対してウエル領域６４と反対側に設けられ、第２拡散層６３と電気的に接続されたドレインコンタクト領域６８と、を含む。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１導電型の半導体基板と、
前記半導体基板上の第１半導体層と、
前記第１半導体層の上面に接する第２導電型の第２半導体層と、
前記半導体基板に達するように前記第２半導体層および前記第１半導体層を貫通して形成された第１トレンチと、
前記第１トレンチの側面を覆う第１絶縁膜と、
前記第１絶縁膜を介して前記第１トレンチに埋め込まれ、前記半導体基板と接する導電部材と、
前記第１トレンチの側面に形成された第２導電型の第１拡散層と、
前記第１トレンチよりも小さな幅を有し、前記半導体基板の手前まで延びた第２トレンチと、
前記第２トレンチの側面および底面に形成された第２導電型の第２拡散層と、
前記第２トレンチ内に埋め込まれた第２絶縁膜と、
前記第２半導体層の上面のうち前記第２トレンチの隣に形成された第１導電型のウエル領域と、
前記ウエル領域に形成された第２導電型のソースコンタクト領域と、
前記ウエル領域と前記第２トレンチとに跨って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２半導体層の上面のうち前記第２トレンチに対して前記ウエル領域と反対側に設けられ、前記第２拡散層と電気的に接続された第２導電型のドレインコンタクト領域と、
を含む、半導体装置。
前記半導体基板上の第１半導体層と、
前記第１半導体層の上面に接する第２導電型の第２半導体層と、
前記半導体基板に達するように前記第２半導体層および前記第１半導体層を貫通して形成された第１トレンチと、
前記第１トレンチの側面を覆う第１絶縁膜と、
前記第１絶縁膜を介して前記第１トレンチに埋め込まれ、前記半導体基板と接する導電部材と、
前記第１トレンチの側面に形成された第２導電型の第１拡散層と、
前記第１トレンチよりも小さな幅を有し、前記半導体基板の手前まで延びた第２トレンチと、
前記第２トレンチの側面および底面に形成された第２導電型の第２拡散層と、
前記第２トレンチ内に埋め込まれた第２絶縁膜と、
前記第２半導体層の上面のうち前記第２トレンチの隣に形成された第１導電型のウエル領域と、
前記ウエル領域に形成された第２導電型のソースコンタクト領域と、
前記ウエル領域と前記第２トレンチとに跨って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２半導体層の上面のうち前記第２トレンチに対して前記ウエル領域と反対側に設けられ、前記第２拡散層と電気的に接続された第２導電型のドレインコンタクト領域と、
を含む、半導体装置。
【請求項2】
前記第２拡散層は、
前記第２トレンチの両側面に形成された第１側面拡散層および第２側面拡散層と、
前記第２トレンチの底面に形成され、前記第１側面拡散層と前記第２側面拡散層とを繋ぐ底面拡散層と、
を含み、
前記第１側面拡散層は、前記ドレインコンタクト領域に電気的に接続されており、
前記第２側面拡散層は、前記第１側面拡散層よりも前記ウエル領域寄りに配置されており、
前記ドレインコンタクト領域と前記ソースコンタクト領域とは、前記第１側面拡散層、前記底面拡散層、前記第２側面拡散層、および前記ウエル領域を介して繋がっている
請求項１に記載の半導体装置。
前記第２トレンチの両側面に形成された第１側面拡散層および第２側面拡散層と、
前記第２トレンチの底面に形成され、前記第１側面拡散層と前記第２側面拡散層とを繋ぐ底面拡散層と、
を含み、
前記第１側面拡散層は、前記ドレインコンタクト領域に電気的に接続されており、
前記第２側面拡散層は、前記第１側面拡散層よりも前記ウエル領域寄りに配置されており、
前記ドレインコンタクト領域と前記ソースコンタクト領域とは、前記第１側面拡散層、前記底面拡散層、前記第２側面拡散層、および前記ウエル領域を介して繋がっている
請求項１に記載の半導体装置。
【請求項3】
前記第２トレンチの深さは、前記第２トレンチの幅よりも大きい
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項4】
前記第２拡散層の厚さは、０．３μｍ以上３μｍ以下である
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項5】
前記第２拡散層の厚さは、１．５μｍ以上１．７μｍ以下である
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項6】
前記第２トレンチの底面は、下に向けて凸となるように湾曲している
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項7】
前記第２トレンチは、前記第１半導体層まで延びている
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項8】
前記第２トレンチを覆う第３絶縁膜を含む
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項9】
前記第２トレンチの深さは、前記第３絶縁膜の厚さよりも大きい
請求項８に記載の半導体装置。
請求項８に記載の半導体装置。
【請求項10】
前記第２絶縁膜内にフローティング電極が設けられている
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項11】
前記第２トレンチの幅は、０．３μｍ以上２．０μｍ以下である
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項12】
前記第２トレンチの深さは、３μｍ以上３０μｍ以下である
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項13】
前記第１トレンチの幅は、１μｍ以上５μｍ以下である
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項14】
前記第１トレンチの深さは、５μｍ以上５０μｍ以下である
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項15】
前記半導体基板と前記第１半導体層との間の第１導電型の第３半導体層を含む
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項16】
前記第１トレンチは、前記第２半導体層の上面に垂直な厚さ方向から視て、閉じた環状に形成されている
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項17】
前記第２トレンチは、前記第２半導体層の上面と平行な第１方向において、前記ウエル領域の両側に設けられ、
前記ドレインコンタクト領域は、前記第２トレンチに対して前記ウエル領域と反対側に配置されている
請求項１～１６のいずれか一項に記載の半導体装置。
前記ドレインコンタクト領域は、前記第２トレンチに対して前記ウエル領域と反対側に配置されている
請求項１～１６のいずれか一項に記載の半導体装置。
【請求項18】
前記第２半導体層の上面に垂直な厚さ方向から視て、前記ゲート電極は、前記ソースコンタクト領域を囲むように環状に形成されている
請求項１７に記載の半導体装置。
請求項１７に記載の半導体装置。
【請求項19】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
第１トレンチ、および前記第１トレンチよりも幅が小さい第２トレンチを形成する工程と、
前記第１トレンチの側面に第１拡散層を形成するとともに、前記第２トレンチの側面および底面に第２拡散層を形成する工程と、
前記第１トレンチの側面に第１絶縁膜を形成するとともに、前記第２トレンチの側面および底面に第２絶縁膜を形成する工程と、
前記第２半導体層の上面のうち前記第２トレンチの隣にウエル領域を形成する工程と、
前記第２半導体層の一部を介して前記ウエル領域と前記第２トレンチとに跨ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ウエル領域にソースコンタクト領域を形成するとともに、前記第２半導体層の上面のうち前記第２トレンチに対して前記ウエル領域と反対側に、前記第２拡散層と接続されたドレインコンタクト領域を形成する工程と、
を含む、半導体装置の製造方法。
前記第１半導体層上に第２半導体層を形成する工程と、
第１トレンチ、および前記第１トレンチよりも幅が小さい第２トレンチを形成する工程と、
前記第１トレンチの側面に第１拡散層を形成するとともに、前記第２トレンチの側面および底面に第２拡散層を形成する工程と、
前記第１トレンチの側面に第１絶縁膜を形成するとともに、前記第２トレンチの側面および底面に第２絶縁膜を形成する工程と、
前記第２半導体層の上面のうち前記第２トレンチの隣にウエル領域を形成する工程と、
前記第２半導体層の一部を介して前記ウエル領域と前記第２トレンチとに跨ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ウエル領域にソースコンタクト領域を形成するとともに、前記第２半導体層の上面のうち前記第２トレンチに対して前記ウエル領域と反対側に、前記第２拡散層と接続されたドレインコンタクト領域を形成する工程と、
を含む、半導体装置の製造方法。
【請求項20】
前記第２トレンチを覆う第３絶縁膜を形成する工程を含む
請求項１９に記載の半導体装置の製造方法。
請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
素子形成領域に形成されたトランジスタを含む半導体装置が知られている（例えば、特許文献１参照）。半導体装置は、半導体層と、半導体層の表面に選択的に形成されたソース領域およびドレイン領域と、ゲート酸化膜を介して半導体層上に形成されたゲート電極とを含む。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－０５０５５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、高耐圧のトランジスタが望まれている。
【課題を解決するための手段】
【0005】
上記課題を解決する半導体装置は、第１導電型の半導体基板と、前記半導体基板上の第１半導体層と、前記第１半導体層の上面に接する第２導電型の第２半導体層と、前記半導体基板に達するように前記第２半導体層および前記第１半導体層を貫通して形成された第１トレンチと、前記第１トレンチの側面を覆う第１絶縁膜と、前記第１絶縁膜を介して前記第１トレンチに埋め込まれ、前記半導体基板と接する導電部材と、前記第１トレンチの側面に形成された第２導電型の第１拡散層と、前記第１トレンチよりも小さな幅を有し、前記半導体基板の手前まで延びた第２トレンチと、前記第２トレンチの側面および底面に形成された第２導電型の第２拡散層と、前記第２トレンチ内に埋め込まれた第２絶縁膜と、前記第２半導体層の上面のうち前記第２トレンチの隣に形成された第１導電型のウエル領域と、前記ウエル領域に形成された第２導電型のソースコンタクト領域と、前記ウエル領域と前記第２トレンチとに跨って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２半導体層の上面のうち前記第２トレンチに対して前記ウエル領域と反対側に設けられ、前記第２拡散層と電気的に接続された第２導電型のドレインコンタクト領域と、を含む。
【0006】
上記課題を解決する半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、第１トレンチ、および前記第１トレンチよりも幅が狭い第２トレンチを形成する工程と、前記第１トレンチの側面に第１拡散層を形成するとともに、前記第２トレンチの側面および底面に第２拡散層を形成する工程と、前記第１トレンチの側面に第１絶縁膜を形成するとともに、前記第２トレンチの側面および底面に第２絶縁膜を形成する工程と、前記第２半導体層の上面のうち前記第２トレンチの隣にウエル領域を形成する工程と、前記第２半導体層の一部を介して前記ウエル領域と前記第２トレンチとに跨ってゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ウエル領域にソースコンタクト領域を形成するとともに、前記第２半導体層の上面のうち前記第２トレンチに対して前記ウエル領域と反対側に、前記第２拡散層と接続されたドレインコンタクト領域を形成する工程と、を含む。
【発明の効果】
【0007】
上記半導体装置および半導体装置の製造方法によれば、トランジスタの高耐圧化を図ることができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、添付図面を参照して、本開示における半導体装置のいくつかの実施形態について説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図ではハッチング線が省略されている場合がある。添付図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0010】
以下の詳細な説明は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0011】
［半導体モジュールの全体構成］
図１を参照して、一実施形態の半導体装置１０を備える半導体モジュール１００の構成について説明する。図１は、半導体モジュール１００の構成の一例の模式的な斜視構造を示している。なお、図１では、図面を容易に理解するために半導体モジュール１００のうち後述する封止樹脂１４０を二点鎖線で示し、半導体モジュール１００の内部構成を示している。
図１を参照して、一実施形態の半導体装置１０を備える半導体モジュール１００の構成について説明する。図１は、半導体モジュール１００の構成の一例の模式的な斜視構造を示している。なお、図１では、図面を容易に理解するために半導体モジュール１００のうち後述する封止樹脂１４０を二点鎖線で示し、半導体モジュール１００の内部構成を示している。
【0012】
図１に示される互いに直交するＸＹＺ軸のＺ方向は、半導体モジュール１００の厚さ方向に対応している。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ方向に沿って半導体モジュール１００を視ることをいう。また、本明細書において使用される「断面視」という用語は、明示的に別段の記載がない限り、Ｚ方向に沿った平面で半導体装置１０を切断した状態を、Ｚ方向と直交する方向から視ることをいう。
【0013】
図１に示すように、半導体モジュール１００は、パッケージ形態としてＳＯＰ（Small Outline Package）である。半導体モジュール１００は、半導体装置１０が実装されるダイパッド１１０と、半導体装置１０と電気的に接続される複数のリード端子１２０と、半導体装置１０と複数のリード端子１２０とを個別に接続する複数のワイヤ１３０と、これらを封止する封止樹脂１４０と、を備える。
【0014】
封止樹脂１４０は、例えばエポキシ樹脂を含む材料によって形成されている。封止樹脂１４０は、直方体形状に形成されている。封止樹脂１４０は、Ｚ方向において互いに反対側を向く第１主面１４１および第２主面１４２と、第１主面１４１と第２主面１４２とを接続する４つの側面である第１～第４側面１４３～１４６と、を含む。第１側面１４３および第２側面１４４は封止樹脂１４０のＸ方向の両端面を構成し、第３側面１４５および第４側面１４６は封止樹脂１４０のＹ方向の両端面を構成している。なお、便宜上、第１主面１４１を「上面」と称し、第２主面１４２を「下面」を称してもよい。
【0015】
封止樹脂１４０内に配置されたダイパッド１１０は、Ｚ方向を厚さ方向とする矩形平板状に形成されている。一例では、平面視におけるダイパッド１１０の形状は、Ｘ方向が長手方向となり、Ｙ方向が短手方向となる長方形状である。ダイパッド１１０は、金属材料によって形成されている。一例では、ダイパッド１１０は、鉄（Ｆｅ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、およびＡｌ（アルミニウム）の少なくとも１つを含んでよい。また一例では、ダイパッド１１０は、ニッケル（Ｎｉ）めっき層、Ａｕめっき層、Ａｇめっき層、およびＣｕめっき層のうち少なくとも１つが形成された外面を有してよい。
【0016】
複数のリード端子１２０は、封止樹脂１４０内に設けられたインナーリード部と、封止樹脂１４０から突出することによって外部端子を構成するアウターリード部と、を含む。複数のリード端子１２０は、第１～第８リード端子１２１～１２８を含む。なお、リード端子１２０の数は、図１の８つに限られず、半導体装置１０の機能に応じて任意に変更可能である。
【0017】
第１～第４リード端子１２１～１２４は、ダイパッド１１０に対して封止樹脂１４０の第３側面１４５寄りに離隔して配置されている。第１～第４リード端子１２１～１２４は、Ｙ方向において互いに離隔して配列されている。第１～第４リード端子１２１～１２４のアウターリード部の各々は、第３側面１４５から突出している。
【0018】
第５～第８リード端子１２５～１２８は、ダイパッド１１０に対して封止樹脂１４０の第４側面１４６寄りに離隔して配置されている。つまり、第１～第４リード端子１２１～１２４と、第５～第８リード端子１２５～１２８とは、ダイパッド１１０のＸ方向の両側に分散して配置されている。第５～第８リード端子１２５～１２８は、Ｙ方向において互いに離隔して配列されている。第５～第８リード端子１２５～１２８のアウターリード部の各々は、第４側面１４６から突出している。
【0019】
一例では、複数のリード端子１２０は、Ｆｅ、Ａｕ、Ａｇ、Ｃｕ、およびＡｌの少なくとも１つを含んでいてよい。また一例では、複数のリード端子１２０は、Ｎｉめっき層、Ａｕめっき層、Ａｇめっき層、およびＣｕめっき層のうち少なくとも１つが形成された外面を有してよい。
【0020】
半導体装置１０は、例えばＺ方向を厚さ方向とする矩形平板状の半導体チップ２０によって構成されている。半導体チップ２０は、例えばＬＳＩ（Large Scale Integration）チップを含む。平面視における半導体チップ２０の形状は、例えば正方形状である。なお、平面視における半導体チップ２０の形状は任意に変更可能である。半導体チップ２０は、Ｚ方向において互いに反対側を向く第１主面２１および第２主面２２（図３参照）を有する。第１主面２１は封止樹脂１４０の第１主面１４１と同じ側を向き、第２主面２２は封止樹脂１４０の第２主面１４２と同じ側を向いている。このため、便宜上、第１主面２１を「上面」と称し、第２主面２２を「下面」と称してもよい。
【0021】
半導体チップ２０の第１主面２１には、ＬＳＩ回路を構成する素子が作り込まれた複数の素子領域２３が形成されている。複数の素子領域２３は、例えばダイオード領域２４、トランジスタ領域２５、抵抗素子領域２６などを含んでいてよい。さらに、半導体チップ２０の第１主面２１には、複数のパッド２７が形成されている。複数のパッド２７は、半導体チップ２０の第１主面２１のＹ方向の両端部において、Ｘ方向において互いに離隔して配列されている。
【0022】
抵抗素子領域２６は、少なくとも１つの抵抗素子を含んでいてよい。ダイオード領域２４は、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオード、およびファストリカバリーダイオードのうち少なくとも１つを含んでいてよい。なお、トランジスタ領域２５の詳細については後述する。
【0023】
半導体チップ２０は、導電性接合材ＳＤを用いてダイパッド１１０に実装されている。より詳細には、半導体チップ２０は、ダイパッド１１０にダイボンディングされている。導電性接合材ＳＤは、はんだまたは導電ペーストを含む。はんだは、鉛フリーはんだであってよい。はんだは、ＳｎＡｇＣｕ、ＳｎＺｎＢｉ、ＳｎＣｕ、ＳｎＣｕＮｉ、およびＳｎＳｂＮｉのうち少なくとも１つを含んでいてよい。導電性接合材ＳＤは、例えばＡｇペーストを含んでいてよい。Ａｇペーストは、焼結銀ペーストを含んでいてよい。焼結銀ペーストは、ナノサイズまたはマイクロサイズのＡｇ粒子を有機溶剤に分散させたペーストを含んでいてよい。
【0024】
複数のワイヤ１３０は、半導体チップ２０の複数のパッド２７と、第１～第８リード端子１２１～１２８とを個別に電気的に接続している。複数のワイヤ１３０は、ボンディングワイヤの一例としてのＡｌワイヤを含む。なお、複数のワイヤ１３０は、Ａｌワイヤに限られず、ＡｕワイヤまたはＣｕワイヤであってもよい。
【0025】
なお、複数のワイヤ１３０の数は、図１に示す８本に限られず、半導体チップ２０の機能に応じて変更可能である。また、複数のワイヤ１３０に代えて、リボン等の平板状の金属板が用いられてもよい。このように、半導体モジュール１００は、半導体チップ２０と複数のリード端子１２０とを個別に電気的に接続する導線を含むといえる。
【0026】
また、半導体モジュール１００のパッケージ形態は、ＳＯＰに限られず、任意に変更可能である。例えば、半導体モジュール１００は、パッケージ形態としてＴＯ（Transistor Outline）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、もしくはＳＯＪ（Small Outline J-leaded Package）、またはこれらに類する種々のパッケージ形態を有してもよい。
【0027】
【0028】
図２に示すように、半導体チップ２０は、第１主面２１においてトランジスタ領域２５を区画する素子分離構造３０を含む。素子分離構造３０は、平面視において所定形状のトランジスタ領域２５を区画している。図２の例では、素子分離構造３０は、平面視においてＸ方向が短手方向となり、Ｙ方向が長手方向となる略矩形環状に形成されている。このため、素子分離構造３０で区画されたトランジスタ領域２５は、Ｘ方向が短手方向となり、Ｙ方向が長手方向となる略矩形状に形成されている。
【0029】
素子分離構造３０は、平面視においてトランジスタ領域２５の外形に沿って延びる帯状に形成されている。素子分離構造３０の四隅となるコーナ部分は、平面視においてトランジスタ領域２５から遠ざかる方向に湾曲する湾曲凸部となる。このため、トランジスタ領域２５の四隅となるコーナ部分は、素子分離構造３０のコーナ部分に対応する湾曲凸部となる。
【0030】
なお、素子分離構造３０の平面視における形状、すなわちトランジスタ領域２５の平面視における形状は任意に変更可能である。素子分離構造３０は、平面視において多角環状、円環状、または楕円環状に形成されることによって、平面視において多角形状、円形形状、または楕円形状のトランジスタ領域２５を区画してもよい。トランジスタ領域２５には、少なくとも１つのトランジスタが形成されている。
【0031】
トランジスタは、ＪＦＥＴ（Junction Field Effect Transistor：接合型トランジスタ）、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：絶縁ゲート型電界効果トランジスタ）、ＢＪＴ（Bipolar Junction Transistor：バイポーラトランジスタ）、およびＩＧＢＴ（Insulated Gate Bipolar Junction Transistor：絶縁ゲート型バイポーラトランジスタ）のうち少なくとも含んでいてよい。
【0032】
一例では、トランジスタは、プレーナゲート型のＭＩＳＦＥＴ６０を含む。ＭＩＳＦＥＴ６０は、ドレインソース間に印加されるドレインソース電圧の大きさに応じて、ＨＶ（high voltage）－ＭＩＳＦＥＴ（例えば１００Ｖ以上１０００Ｖ以下）、ＭＶ（middle voltage）－ＭＩＳＦＥＴ（例えば３０Ｖ以上１００Ｖ以下）、およびＬＶ（low voltage）－ＭＩＳＦＥＴ（例えば１Ｖ以上３０Ｖ以下）のうちいずれか１つの形態をとり得る。一例では、例えばＭＩＳＦＥＴ６０がＨＶ－ＭＩＳＦＥＴによって構成されている。
【0033】
次に、図３および図４を参照して、トランジスタ領域２５の断面構造について説明する。図３は、図２の３－３線でトランジスタ領域２５を切断した断面構造を示している。図４は、図３のトランジスタ領域２５の後述するＭＩＳＦＥＴ６０およびその周辺を拡大した断面構造を示している。
【0034】
図３に示すように、半導体装置１０は、半導体チップ２０内に形成された第１導電型の半導体基板４０を含む。なお、半導体基板４０の導電型である第１導電型は任意であり、半導体装置１０の仕様に応じてｎ型またはｐ型を選択することができる。以下では、一例として、第１導電型がｐ型である場合について説明する。
【0035】
半導体基板４０は、半導体チップ２０内において第２主面２２の側の領域に形成されている。半導体基板４０は、半導体チップ２０の側面の厚さ方向の一部を構成している。このため、半導体基板４０は、平面視において半導体チップ２０の全体にわたり形成されている。半導体基板４０は、Ｚ方向において互いに反対側を向く第１基板主面４１および第２基板主面４２を含む。第１基板主面４１は第１主面２１と同じ側を向き、第２基板主面４２は第２主面２２と同じ側を向いている。このため、第１基板主面４１は上面と称することができ、第２基板主面４２は下面と称することができる。半導体基板４０は、シリコン（Ｓｉ）を含む材料によって形成されている。一例では、半導体基板４０として、Ｓｉ基板が用いられる。半導体基板４０のｐ型不純物濃度は、例えば１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下であってよい。
【0036】
半導体装置１０は、半導体基板４０上に形成された半導体層５０を含む。半導体層５０は、半導体チップ２０内において第１主面２１の側の領域に形成されている。半導体層５０は、半導体チップ２０の側面の厚さ方向の一部を構成している。このため、半導体層５０は、平面視において半導体チップ２０の全体にわたり形成されている。
【0037】
半導体層５０は、半導体基板４０上の第１半導体層５１と、第１半導体層５１上の第２半導体層５２と、半導体基板４０と第１半導体層５１との間に介在する第３半導体層５３と、を含む。第１半導体層５１の導電型は、半導体基板４０の導電型（第１導電型）とは異なる第２導電型である。一例では、第１導電型がｐ型であり、第２導電型はｎ型である。第２半導体層５２は、第１半導体層５１と同じ導電型（第２導電型）である。一方、第３半導体層５３は、半導体基板４０と同じ導電型（第１導電型）である。
【0038】
第３半導体層５３は、半導体基板４０の第１基板主面４１に接している。第３半導体層５３は、例えばｐ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。第３半導体層５３は、半導体基板４０よりも低いｐ型不純物濃度を有していてよい。一例では、第３半導体層５３のｐ型不純物濃度は、例えば１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下であってよい。
【0039】
第１半導体層５１は、第３半導体層５３上に形成されている。第１半導体層５１は、Ｚ方向において互いに反対側を向く第１主面５１Ａおよび第２主面５１Ｂを含む。第１主面５１Ａは半導体チップ２０の第１主面２１と同じ側を向き、第２主面５１Ｂは半導体チップ２０の第２主面２２と同じ側を向いている。このため、第１主面５１Ａは上面と称することができ、第２主面５１Ｂは下面と称することができる。第１半導体層５１は、第３半導体層５３との境界部においてｐｎ接合部５４を形成している。つまり、半導体層５０内には、その厚さ方向（Ｚ方向）の途中部において、第２主面５１Ｂに沿う水平方向（厚さ方向の直交方向）に延びるｐｎ接合部５４が形成されている。第１半導体層５１は、例えばｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
【0040】
第１半導体層５１は、第１主面５１Ａの側の第１領域のｎ型不純物濃度が第２主面５１Ｂの側の第２領域のｎ型不純物濃度よりも高い濃度勾配を有してよい。第１領域のｎ型不純物濃度は、例えば１×１０１６ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。第２領域のｎ型不純物濃度は、例えば１×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。ｎ型不純物としては、例えばリン（Ｐ）が用いられてよい。
【0041】
第２半導体層５２は、第１半導体層５１の第１主面５１Ａ（上面）に接している。第２半導体層５２は、半導体チップ２０内において第１主面２１の側の領域に形成されているといえる。第２半導体層５２は、Ｚ方向において互いに反対側を向く第１主面５２Ａおよび第２主面５２Ｂを含む。第１主面５２Ａは第１半導体層５１の第１主面５１Ａと同じ側を向き、第２主面５２Ｂは第１半導体層５１の第２主面５１Ｂと同じ側を向いている。このため、第１主面５２Ａは上面と称することができ、第２主面５２Ｂは下面と称することができる。第１主面５２Ａは、例えば半導体チップ２０の第１主面２１を構成している。第２主面５２Ｂは、第１半導体層５１の第１主面５１Ａと接している。
【0042】
第２半導体層５２は、Ｚ方向に関して一様なｎ型不純物濃度を有してよいし、第１主面２１に向かって上昇するｎ型不純物濃度の勾配を有してもよい。第２半導体層５２のｎ型不純物濃度は、例えば１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下であってよい。第２半導体層５２は、例えばｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
【0043】
素子分離構造３０は、半導体層５０をＺ方向に貫通して半導体基板４０に達するように第１主面２１からＺ方向に延びている。素子分離構造３０は、第１トレンチ３１、第１絶縁膜３２Ａ，３２Ｂ、導電部材３３、および第１拡散層３４Ａ，３４Ｂを含む。
【0044】
第１トレンチ３１は、平面視において閉じた環状に形成されている。ここで、平面視は、「第２半導体層５２の第１主面５２Ａ（上面）に垂直な厚さ方向から視て」と言い換えることもできる。
【0045】
第１トレンチ３１は、半導体基板４０に達するように第２半導体層５２および第１半導体層５１を貫通して形成されている。より詳細には、第１トレンチ３１は、第１主面２１から第２半導体層５２、第１半導体層５１、および第３半導体層５３を貫通して半導体基板４０に達している。第１トレンチ３１は、半導体基板４０の第１基板主面４１からＺ方向に凹む部分を含む。第１トレンチ３１は、Ｘ方向に幅を有するとともに、Ｘ方向に対向する第１側面３１Ａ，３１Ｂと、第１側面３１Ａ，３１Ｂ同士を接続する第１底面３１Ｃと、を含む。一例では、第１側面３１Ａは、平面視において、環状の第１トレンチ３１の内周側の側面を構成している。第１側面３１Ｂは、平面視において、環状の第１トレンチ３１の外周側の側面を構成している。ここで、第１トレンチ３１に関して、Ｚ方向は「第１トレンチ３１の深さ方向」となり、Ｘ方向は「第１トレンチ３１の幅方向」となり、Ｙ方向は「第１トレンチ３１の長さ方向」となる。また、第１側面３１Ａ，３１Ｂは「第１トレンチの側面」に対応し、第１底面３１Ｃは「第１トレンチの底面」に対応している。
【0046】
図３の断面視において、第１トレンチ３１は、第１主面２１から半導体基板４０に向けて幅寸法が徐々に小さくなるテーパ状に形成されている。図３の断面視において、第１トレンチ３１は、第１側面３１Ａ，３１Ｂが第１底面３１Ｃに向かうにつれて互いに近づくようなテーパ状に形成されているともいえる。第１トレンチ３１の第１側面３１Ａ，３１Ｂと第１底面３１Ｃとを接続するコーナ部分は、角面状であってもよいし、丸面状であってもよい。
【0047】
一例では、第１トレンチ３１の幅Ｗ１は、０．５μｍ以上１０μｍ以下であってよい。一例では、第１トレンチ３１の幅Ｗ１は、１μｍ以上５μｍ以下であってよい。一例では、第１トレンチ３１の幅Ｗ１は、例えば２μｍ以上４μｍ以下であってよい。一例では、第１トレンチ３１の深さＨ１は、例えば５μｍ以上５０μｍ以下であってよい。ここで、第１トレンチ３１の幅Ｗ１は、第１トレンチ３１の幅方向の最大寸法である。第１トレンチ３１の幅Ｗ１は、第２半導体層５２の第１主面５２Ａにおける第１トレンチ３１の幅方向の寸法であるといえる。
【0048】
第１絶縁膜３２Ａは、第１トレンチ３１の第１側面３１Ａを覆っている。第１絶縁膜３２Ｂは、第１トレンチ３１の第１側面３１Ｂを覆っている。一方、図３に示す例では、第１絶縁膜３２Ａ，３２Ｂは、第１トレンチ３１の第１底面３１Ｃを覆っていない。このため、第１トレンチ３１の第１底面３１Ｃを構成する半導体基板４０は、第１絶縁膜３２Ａ，３２Ｂから露出している。第１絶縁膜３２Ａ，３２Ｂは、酸化シリコン膜（ＳｉＯ２膜）を含んでよい。一例では、第１絶縁膜３２Ａ，３２Ｂは、半導体基板４０の酸化物によって形成されたＳｉＯ２膜を含んでよい。
【0049】
導電部材３３は、第１絶縁膜３２Ａ，３２Ｂを介して第１トレンチ３１に埋め込まれている。第１トレンチ３１は、第１絶縁膜３２Ａ，３２Ｂから半導体基板４０が露出しているため、導電部材３３は、第１トレンチ３１の第１底面３１Ｃにおいて半導体基板４０と接している。一例では、図３の断面視において、導電部材３３は、第１主面５２Ａから半導体基板４０に向かうにつれて徐々に先細るテーパ状に形成されている。導電部材３３は、例えば導電性のポリシリコンを含んでよい。導電部材３３は、例えば半導体基板４０と同じ導電型、すなわちｐ型の導電性のポリシリコンを含んでよい。導電部材３３のｐ型不純物として、例えばホウ素（Ｂ）が用いられてよい。導電部材３３には、図示しない配線が電気的に接続されてよい。これにより、この配線を介して、導電部材３３の電位を制御することができる。
【0050】
第１拡散層３４Ａ，３４Ｂは、半導体層５０に形成されている。第１拡散層３４Ａは、第１トレンチ３１の第１側面３１Ａに対して第１絶縁膜３２Ａとは反対側に形成されている。このため、第１拡散層３４Ａは、トランジスタ領域２５に形成されている。第１拡散層３４Ｂは、第１トレンチ３１の第１側面３１Ｂに対して第１絶縁膜３２Ｂとは反対側に形成されている。このため、第１拡散層３４Ｂは、トランジスタ領域２５よりも外側に形成されている。第１拡散層３４Ａ，３４Ｂは、平面視において第１トレンチ３１の第１側面３１Ａ，３１Ｂに沿って環状に形成されている。
【0051】
また、第１拡散層３４Ａは第１側面３１Ａの深さ方向（Ｚ方向）の全体にわたり形成されており、第１拡散層３４Ｂは第１側面３１Ｂの深さ方向（Ｚ方向）の全体にわたり形成されている。このため、第１拡散層３４Ａ，３４Ｂは、第１主面２１から半導体基板４０に達するように第２半導体層５２、第１半導体層５１、および第３半導体層５３を貫通して形成されている。第１拡散層３４Ａは、その厚さＴＡ１が第１主面２１から半導体基板４０に向かうにつれて徐々に小さくなるように形成されている。第１拡散層３４Ｂは、その厚さＴＢ１が第１主面２１から半導体基板４０に向かうにつれて徐々に小さくなるように形成されている。第１拡散層３４Ａ，３４Ｂは、例えば第１半導体層５１と同じ導電型（この実施形態ではｎ型）を有する。
【0052】
図３および図４に示すように、ＭＩＳＦＥＴ６０は、トランジスタ領域２５に形成された少なくとも１つのＭＩＳＦＥＴセル６０Ａによって構成されている。図４は、１つのＭＩＳＦＥＴセル６０Ａの断面構造を示している。
【0053】
図４に示すように、ＭＩＳＦＥＴセル６０Ａは、一対の第２トレンチ６１、第２絶縁膜６２、および第２拡散層６３を含む。
図２および図４に示すように、平面視において、各第２トレンチ６１は、Ｙ方向に沿って延びる帯状に形成されている。一対の第２トレンチ６１は、Ｘ方向において互いに離隔して配列されている。平面視において、一対の第２トレンチ６１の配列方向は、各第２トレンチ６１が延びる方向と直交しているといえる。
図２および図４に示すように、平面視において、各第２トレンチ６１は、Ｙ方向に沿って延びる帯状に形成されている。一対の第２トレンチ６１は、Ｘ方向において互いに離隔して配列されている。平面視において、一対の第２トレンチ６１の配列方向は、各第２トレンチ６１が延びる方向と直交しているといえる。
【0054】
図４に示すように、各第２トレンチ６１は、第１トレンチ３１よりも小さな幅Ｗ２を有する。各第２トレンチ６１は、第１トレンチ３１よりも浅い深さＨ２を有する。つまり、各第２トレンチ６１は、Ｚ方向において第１主面２１から半導体基板４０の手前まで延びている。一例では、各第２トレンチ６１は、Ｚ方向において第１主面２１から第１半導体層５１の手前まで延びている。つまり、各第２トレンチ６１は、第２半導体層５２にのみ形成されている。ここで、第２トレンチ６１の幅Ｗ２とは、平面視において第２トレンチ６１が延びる方向と直交する方向の寸法である。図４に示す例では、第２トレンチ６１の幅Ｗ２は、Ｘ方向における第２トレンチ６１の寸法である。
【0055】
図４の断面視において、第２トレンチ６１は、Ｘ方向に対向する第２側面６１Ａ，６１Ｂと、第２側面６１Ａ，６１Ｂ同士を接続する第２底面６１Ｃと、を含む。各第２トレンチ６１の第２側面６１Ａは、Ｘ方向において各第２トレンチ６１のうちトランジスタ領域２５の外方寄りに形成された側面である。各第２トレンチ６１の第２側面６１Ａは、各第２トレンチ６１のうち第２半導体層５２を介して素子分離構造３０と対向する側面であるといえる。各第２トレンチ６１の第２側面６１Ｂは、Ｘ方向において各第２トレンチ６１のうちトランジスタ領域２５の中央寄りに形成された側面である。ここで、第２トレンチ６１に関して、Ｚ方向は「第２トレンチ６１の深さ方向」となり、Ｘ方向は「第２トレンチ６１の幅方向」となり、Ｙ方向は「第２トレンチ６１の長さ方向」となる。なお、Ｘ方向は、「一対の第２トレンチ６１の配列方向」ともいえる。また、第２トレンチ６１の第２側面６１Ａ，６１Ｂは「第２トレンチの側面」に対応し、第２底面６１Ｃは「第２トレンチの底面」に対応している。
【0056】
図４の断面視において、第２トレンチ６１は、第１主面２１から第１半導体層５１に向けて幅寸法が徐々に小さくなるテーパ状に形成されている。図４の断面視において、第２トレンチ６１は、第２側面６１Ａ，６１Ｂが第２底面６１Ｃに向かうにつれて互いに近づくようなテーパ状に形成されているともいえる。第２トレンチ６１の第２側面６１Ａ，６１Ｂと第２底面６１Ｃとを接続するコーナ部分は、角面状であってもよいし、丸面状であってもよい。一例では、第２底面６１Ｃは、第１半導体層５１に向けて凸となるように湾曲している。換言すると、第２底面６１Ｃは、下に向けて凸となるように湾曲している。
【0057】
一例では、第２トレンチ６１の深さＨ２は、第２トレンチ６１の幅Ｗ２よりも大きい。一例では、第２トレンチ６１の深さＨ２は、第２トレンチ６１の幅Ｗ２の２倍よりも大きい。一例では、第２トレンチ６１の深さＨ２は、第２トレンチ６１の幅Ｗ２の３倍よりも大きい。一例では、第２トレンチ６１の深さＨ２は、第２トレンチ６１の幅Ｗ２の４倍未満であってよい。一例では、第２トレンチ６１の幅Ｗ２は、例えば０．３μｍ以上２．０μｍ以下であってもよい。一例では、第２トレンチ６１の深さＨ２は、例えば３μｍ以上３０μｍ以下であってよい。
【0058】
第２トレンチ６１内には、第２絶縁膜６２が埋め込まれている。より詳細には、第２絶縁膜６２は、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃの各々を覆うとともに第２トレンチ６１のリセス空間の全てを埋めるように形成されている。一例では、第２絶縁膜６２は、ＳｉＯ２膜を含んでいてよい。一例では、第２絶縁膜６２は、半導体チップ２０の酸化物によって形成されたＳｉＯ２膜を含んでよい。
【0059】
第２トレンチ６１の周囲には、第２拡散層６３が形成されている。第２拡散層６３は、例えば第１半導体層５１と同じ導電型（この実施形態ではｎ型）を有する。第２拡散層６３は、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃを覆うように形成されている。より詳細には、第２拡散層６３は、第２トレンチ６１の両第２側面６１Ａ，６１Ｂに形成された第１側面拡散層６３Ａおよび第２側面拡散層６３Ｂと、第２トレンチ６１の第２底面６１Ｃに形成された底面拡散層６３Ｃと、を含む。底面拡散層６３Ｃは、第１側面拡散層６３Ａと第２側面拡散層６３Ｂとを繋いでいる。
【0060】
第１側面拡散層６３Ａは、Ｘ方向において第２トレンチ６１に対して素子分離構造３０寄りに配置されている。第１側面拡散層６３Ａは、第２トレンチ６１の第２側面６１Ａに対して第２絶縁膜６２とは反対側に形成されている。第１側面拡散層６３Ａは、第２トレンチ６１の深さ方向（Ｚ方向）において、第２側面６１Ａの全体にわたり形成されている。第１側面拡散層６３Ａは、その厚さが第１主面２１から第１半導体層５１に向かうにつれて徐々に小さくなるように形成されている。ここで、第１側面拡散層６３Ａの厚さは、平面視において第１側面拡散層６３Ａが延びる方向と直交する方向の寸法である。図４の例では、第１側面拡散層６３Ａの厚さは、第１側面拡散層６３ＡのＸ方向の寸法である。
【0061】
第２側面拡散層６３Ｂは、Ｘ方向において第２トレンチ６１に対してトランジスタ領域２５の中央寄りに配置されている。第２側面拡散層６３Ｂは、第２トレンチ６１の第２側面６１Ｂに対して第２絶縁膜６２とは反対側に形成されている。第２側面拡散層６３Ｂは、その厚さが第１主面２１から第１半導体層５１に向かうにつれて徐々に小さくなるように形成されている。ここで、第２側面拡散層６３Ｂの厚さは、平面視において第２側面拡散層６３Ｂが延びる方向と直交する方向の寸法である。図４の例では、第２側面拡散層６３Ｂの厚さは、第２側面拡散層６３ＢのＸ方向の寸法である。
【0062】
底面拡散層６３Ｃは、第２トレンチ６１の第２底面６１Ｃを覆っている。底面拡散層６３Ｃは、第２トレンチ６１の第２底面６１Ｃの形状に沿うように形成されている。つまり、底面拡散層６３Ｃは、第１半導体層５１に向けて凸となるように湾曲している。換言すると、底面拡散層６３Ｃは、下に向けて凸となるように湾曲している。
【0063】
底面拡散層６３Ｃは、例えば一様な厚さを有する。一例では、底面拡散層６３Ｃの厚さは、第１側面拡散層６３Ａの厚さおよび第２側面拡散層６３Ｂの厚さの双方よりも小さい。換言すると、第１側面拡散層６３Ａおよび第２側面拡散層６３Ｂの双方は、底面拡散層６３Ｃの厚さよりも厚い部分を含む。一例では、底面拡散層６３Ｃの厚さは、第１側面拡散層６３Ａの厚さの最小値および第２側面拡散層６３Ｂの厚さの最小値と等しい。ここで、底面拡散層６３Ｃの厚さは、第２トレンチ６１の深さ方向（Ｚ方向）における底面拡散層６３Ｃの寸法である。また、底面拡散層６３Ｃの厚さと第１側面拡散層６３Ａの厚さの最小値との差が底面拡散層６３Ｃの厚さの１０％以内であれば、底面拡散層６３Ｃの厚さが第１側面拡散層６３Ａの厚さと等しいといえる。底面拡散層６３Ｃの厚さと第２側面拡散層６３Ｂの厚さの最小値との差が底面拡散層６３Ｃの厚さの１０％以内であれば、底面拡散層６３Ｃの厚さが第２側面拡散層６３Ｂの厚さと等しいといえる。
【0064】
一例では、第２拡散層６３の厚さは、０．３μｍ以上３μｍ以下である。好ましくは、第２拡散層６３の厚さは、１．５μｍ以上１．７μｍ以下である。ここで、第２拡散層６３の厚さは、第１側面拡散層６３Ａの厚さ、第２側面拡散層６３Ｂの厚さ、および底面拡散層６３Ｃの厚さのいずれであってもよい。
【0065】
ＭＩＳＦＥＴセル６０Ａは、第１導電型（この実施形態ではｐ型）のウエル領域６４、第２導電型（この実施形態ではｎ型）のソースコンタクト領域６５、ゲート絶縁膜６６、ゲート電極６７、および第２導電型（この実施形態ではｎ型）のドレインコンタクト領域６８を含む。
【0066】
ウエル領域６４は、第２半導体層５２の第１主面５２Ａのうち一対の第２トレンチ６１のＸ方向の間に形成されている。ウエル領域６４は、第１主面５２Ａのうち各第２トレンチ６１の隣に形成されている。一例では、ウエル領域６４は、Ｘ方向において、各第２トレンチ６１から間をあけて形成されている。ウエル領域６４は、第２半導体層５２よりも高いｐ型不純物濃度を有する。ウエル領域６４のｐ型不純物濃度は、例えば１×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。なお、ウエル領域６４は、「ボディ領域」と称してもよい。
【0067】
ウエル領域６４は、平面視においてＹ方向に沿って延びている。図２に示すように、平面視におけるウエル領域６４の形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。一例では、ウエル領域６４の長さ寸法（ウエル領域６４のＹ方向の寸法）は、各第２トレンチ６１の長さ寸法（各第２トレンチ６１のＹ方向の寸法）よりも大きい。一例では、ウエル領域６４の深さＨ３は、各第２トレンチ６１の深さＨ２よりも浅い。一例では、ウエル領域６４の幅Ｗ３は、各第２トレンチ６１の幅Ｗ２よりも大きい。
【0068】
ウエル領域６４は、第２トレンチ６１に対して第１側面拡散層６３Ａよりも第２側面拡散層６３Ｂの近くに配置されている。ウエル領域６４は、第２側面拡散層６３Ｂの隣に配置されているともいえる。このため、第２側面拡散層６３Ｂは、第１側面拡散層６３Ａよりもウエル領域６４寄りに配置されているといえる。
【0069】
ソースコンタクト領域６５は、ソース電極Ｓ（図３参照）に電気的に接続される領域であり、ウエル領域６４に形成されている。ソースコンタクト領域６５は、第２半導体層５２の第１主面５２Ａに形成されている。ソースコンタクト領域６５は、ウエル領域６４のＸ方向の両端に対してＸ方向に離隔して形成されている。一例では、ソースコンタクト領域６５は、ウエル領域６４のＸ方向の中央に形成されている。ソースコンタクト領域６５は、ウエル領域６４よりも高いｎ型不純物濃度を有する。ソースコンタクト領域６５のｎ型不純物濃度は、例えば１×１０１６ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。
【0070】
ゲート絶縁膜６６は、第２半導体層５２の第１主面５２Ａ上に形成されている。ゲート絶縁膜６６は、ウエル領域６４と第２トレンチ６１とに跨って形成されている。一例では、ゲート絶縁膜６６は、ＳｉＯ２膜を含んでいてよい。一例では、ゲート絶縁膜６６は、半導体チップ２０の酸化物によって形成されたＳｉＯ２膜を含んでよい。
【0071】
ゲート電極６７は、ゲート絶縁膜６６上に形成されている。このため、ゲート電極６７は、ウエル領域６４と第２トレンチ６１とに跨って形成されている。ゲート電極６７は、半導体基板４０と同じ導電型（この実施形態ではｐ型）の導電性のポリシリコンを含んでよい。ゲート電極６７のｐ型不純物は、例えばＢを含んでよい。なお、ゲート電極６７は、ｎ型不純物を含んでいてもよい。
【0072】
図２に示すように、平面視において、ゲート電極６７は、ソースコンタクト領域６５を囲むように環状に形成されている。より詳細には、ゲート電極６７は、Ｘ方向に互いに離隔して配置され、Ｙ方向に沿って延びる一対の主ゲート電極部６７Ａと、一対の主ゲート電極部６７ＡのＹ方向の両端部において一対の主ゲート電極部６７Ａ同士を接続する一対のゲート接続部６７Ｂと、を含む。各ゲート接続部６７Ｂは、Ｘ方向に沿って延びている。これにより、ゲート電極６７は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる略矩形枠状に形成されている。
【0073】
一対の主ゲート電極部６７Ａは、ソースコンタクト領域６５のＸ方向の両側に配置されている。一対の主ゲート電極部６７Ａは、Ｘ方向においてソースコンタクト領域６５から離隔している。一対のゲート接続部６７Ｂは、ソースコンタクト領域６５のＹ方向の両側に配置されている。各ゲート接続部６７Ｂは、第２トレンチ６１と素子分離構造３０とのＹ方向の間に配置されている。つまり、各ゲート接続部６７Ｂは、Ｙ方向において第２トレンチ６１よりも外側に配置されている。このため、各ゲート接続部６７Ｂは、平面視において第２トレンチ６１と重なっていない。
【0074】
図４に示すように、ドレインコンタクト領域６８は、ドレイン電極Ｄ（図３参照）と電気的に接続される領域であり、第２半導体層５２の第１主面５２Ａのうち第２トレンチ６１に対してウエル領域６４とは反対側に設けられている。ドレインコンタクト領域６８は、第２拡散層６３と電気的に接続されている。より詳細には、ドレインコンタクト領域６８は、各第２トレンチ６１の第２側面６１Ａに形成された第１側面拡散層６３Ａに接続されている。つまり、図４の例では、２つのドレインコンタクト領域６８が第２半導体層５２の第１主面５２Ａに形成されている。ドレインコンタクト領域６８は第１側面拡散層６３Ａに設けられた第１コンタクト領域と、Ｘ方向において第１側面拡散層６３Ａから第２トレンチ６１とは反対側にはみ出す第２コンタクト領域とを含む。また、第２側面拡散層６３Ｂは、第１側面拡散層６３Ａよりもウエル領域６４寄りに配置されているため、ドレインコンタクト領域６８よりもウエル領域６４寄りに配置されているといえる。
【0075】
図２に示すように、各ドレインコンタクト領域６８は、平面視においてＹ方向に沿って延びる帯状に形成されている。各ドレインコンタクト領域６８は、第２トレンチ６１と素子分離構造３０とのＸ方向の間に形成されている。一例では、各ドレインコンタクト領域６８の長さ寸法（各ドレインコンタクト領域６８のＹ方向の寸法）は、第２トレンチ６１の長さ寸法と等しい。一例では、各ドレインコンタクト領域６８の長さ寸法は、ソースコンタクト領域６５の長さ寸法（ソースコンタクト領域６５のＹ方向の寸法）と等しい。なお、各ドレインコンタクト領域６８およびソースコンタクト領域６５のそれぞれの長さ寸法は任意に変更可能である。
【0076】
ＭＩＳＦＥＴセル６０Ａは、第２トレンチ６１を覆う第３絶縁膜７０を含む。第３絶縁膜７０は、第２半導体層５２の第１主面５２Ａに形成されたトレンチ７４に埋め込まれている。第３絶縁膜７０は、トランジスタ領域２５のＸ方向の略全体にわたり形成されている。第３絶縁膜７０は、一対の第２トレンチ６１のＸ方向の間の領域を露出する第１開口部７１と、ドレインコンタクト領域６８を露出する一対の第２開口部７２と、を含む。また、第３絶縁膜７０は、素子分離構造３０の一部を露出する第３開口部７３を含んでいてよい。ゲート絶縁膜６６は、Ｘ方向において第３絶縁膜７０の第１開口部７１の周縁を覆っている。
【0077】
第２トレンチ６１の深さＨ２は、第３絶縁膜７０の厚さＨ４よりも大きい。第３絶縁膜７０の厚さＨ４は、ドレインコンタクト領域６８の厚さ（ドレインコンタクト領域６８のＺ方向の寸法）およびソースコンタクト領域６５の厚さ（ソースコンタクト領域６５のＺ方向の寸法）の双方よりも深い。一方、第３絶縁膜７０の厚さＨ４は、ウエル領域６４の深さＨ３よりも小さい。
【0078】
このようなＭＩＳＦＥＴセル６０Ａにおいては、ゲート電極６７にゲート駆動電圧が印加されると、ドレイン電極Ｄからソース電極Ｓに向けて電流が流れる。より詳細には、ドレイン電極Ｄに電気的に接続されたドレインコンタクト領域６８、第１側面拡散層６３Ａ、底面拡散層６３Ｃ、第２側面拡散層６３Ｂ、第２半導体層５２、ウエル領域６４、およびソースコンタクト領域６５の順に電流が流れる。つまり、ＭＩＳＦＥＴセル６０Ａにおいては、ドレインコンタクト領域６８から第２トレンチ６１を迂回してソースコンタクト領域６５に電流が流れる。
【0079】
［半導体装置の製造方法］
図５～図１４を参照して、半導体装置１０の製造方法の一例について説明する。以下では、ＭＩＳＦＥＴ６０の製造に関連する工程を示すが、図５～図１４に示す工程と並行して、または独立して、ダイオード領域２４および抵抗素子領域２６（ともに図１参照）などのトランジスタ領域２５以外の素子領域の機能素子が形成されてよい。なお、図５～図１４において、図２～図４に示す半導体装置１０の構成要素と同様な構成要素には同一符号が付されている。
図５～図１４を参照して、半導体装置１０の製造方法の一例について説明する。以下では、ＭＩＳＦＥＴ６０の製造に関連する工程を示すが、図５～図１４に示す工程と並行して、または独立して、ダイオード領域２４および抵抗素子領域２６（ともに図１参照）などのトランジスタ領域２５以外の素子領域の機能素子が形成されてよい。なお、図５～図１４において、図２～図４に示す半導体装置１０の構成要素と同様な構成要素には同一符号が付されている。
【0080】
図５に示すように、半導体装置１０の製造方法は、半導体基板４０上に第１半導体層５１を形成する工程と、第１半導体層５１上に第２半導体層５２を形成する工程とを含む。
より詳細には、まずｐ型不純物を含む半導体基板４０が準備される。半導体基板４０として、例えば半導体ウエハが準備される。半導体ウエハは、例えばＳｉウエハである。続いて、半導体基板４０上に第３半導体層５３、第１半導体層５１、および第２半導体層５２が形成される。第３半導体層５３、第１半導体層５１、および第２半導体層５２は、半導体基板４０のエピタキシャル成長によって形成される。一例では、半導体基板４０の表面部に、ｐ型不純物（例えば、Ｂ）が注入される。次に、ｐ型不純物を導入しながらＳｉをエピタキシャル成長させることによって、半導体基板４０上に第３半導体層５３が形成される。次に、ｎ型不純物を導入しながらＳｉをエピタキシャル成長させることによって、第３半導体層５３上に第２半導体層５２が形成される。その後、アニール処理を実施することによって、第３半導体層５３の表面部に導入されたｎ型不純物が半導体基板４０の厚さ方向（Ｚ方向）の両側に拡散する。これにより、第３半導体層５３と第２半導体層５２との間に第１半導体層５１（埋込層）が形成される。このように得られた半導体基板４０および第１～第３半導体層５１～５３は、半導体チップ２０に対応するので、第１主面２１および第２主面２２を有するといえる。つまり、第２半導体層５２の第１主面５２Ａが第１主面２１に対応し、半導体基板４０の第２基板主面４２が第２主面２２に対応する。以下の説明では、半導体基板４０および第１～第３半導体層５１～５３を総称して、「半導体ウエハ」とする場合がある。
より詳細には、まずｐ型不純物を含む半導体基板４０が準備される。半導体基板４０として、例えば半導体ウエハが準備される。半導体ウエハは、例えばＳｉウエハである。続いて、半導体基板４０上に第３半導体層５３、第１半導体層５１、および第２半導体層５２が形成される。第３半導体層５３、第１半導体層５１、および第２半導体層５２は、半導体基板４０のエピタキシャル成長によって形成される。一例では、半導体基板４０の表面部に、ｐ型不純物（例えば、Ｂ）が注入される。次に、ｐ型不純物を導入しながらＳｉをエピタキシャル成長させることによって、半導体基板４０上に第３半導体層５３が形成される。次に、ｎ型不純物を導入しながらＳｉをエピタキシャル成長させることによって、第３半導体層５３上に第２半導体層５２が形成される。その後、アニール処理を実施することによって、第３半導体層５３の表面部に導入されたｎ型不純物が半導体基板４０の厚さ方向（Ｚ方向）の両側に拡散する。これにより、第３半導体層５３と第２半導体層５２との間に第１半導体層５１（埋込層）が形成される。このように得られた半導体基板４０および第１～第３半導体層５１～５３は、半導体チップ２０に対応するので、第１主面２１および第２主面２２を有するといえる。つまり、第２半導体層５２の第１主面５２Ａが第１主面２１に対応し、半導体基板４０の第２基板主面４２が第２主面２２に対応する。以下の説明では、半導体基板４０および第１～第３半導体層５１～５３を総称して、「半導体ウエハ」とする場合がある。
【0081】
図６に示すように、半導体装置１０の製造方法は、第１トレンチ３１、および第１トレンチ３１よりも幅が狭い第２トレンチ６１を形成する工程を含む。つまり、第１トレンチ３１および第２トレンチ６１は、共通の工程で形成される。換言すると、第１トレンチ３１および第２トレンチ６１は同時に形成される。
【0082】
より詳細には、第１主面２１にハードマスク２００が形成される。ハードマスク２００は、第１主面２１のうち第１トレンチ３１および第２トレンチ６１が形成される領域を露出する第１開口部２０１および第２開口部２０２を有する。第１開口部２０１は、第１主面２１のうち第１トレンチ３１が形成される領域を露出している。第２開口部２０２は、第１主面２１のうち第２トレンチ６１が形成される領域を露出している。続いて、ハードマスク２００を介して半導体基板４０および第１～第３半導体層５１～５３をエッチングすることによって、半導体基板４０に達するように第１～第３半導体層５１～５３をＺ方向に貫通する第１トレンチ３１が形成される。一方、ハードマスク２００を介して第２半導体層５２をエッチングすることによって、半導体基板４０の手前まで延びた第２トレンチ６１が形成される。一例では、第１トレンチ３１の幅Ｗ１および第２トレンチ６１の幅Ｗ２を調整することによって、第１トレンチ３１の深さＨ１および第２トレンチ６１の深さＨ２を調整してよい。図６に示すとおり、第２トレンチ６１は、第１トレンチ３１よりも小さい幅を有する。ここで、第１トレンチ３１は、平面視において閉じた環状に形成される。これにより、半導体ウエハにトランジスタ領域２５が区画される。一方、第２トレンチ６１は、トランジスタ領域２５内において平面視でＹ方向に延びた直線状に形成される。
【0083】
第１トレンチ３１の幅Ｗ１は、例えば０．５μｍ以上１０μｍ以下であってよい。第１トレンチ３１の幅Ｗ１は、例えば１μｍ以上５μｍ以下であってよい。第１トレンチ３１の幅Ｗ１は、例えば２μｍ以上４μｍ以下であってよい。第１トレンチ３１の深さＨ１は、例えば５μｍ以上５０μｍ以下であってよい。第２トレンチ６１の幅Ｗ２は、例えば０．３μｍ以上２．０μｍ以下であってもよい。第２トレンチ６１の深さＨ２は、例えば３μｍ以上３０μｍ以下であってよい。
【0084】
図７に示すように、半導体装置１０の製造方法は、第１トレンチ３１の第１側面３１Ａ，３１Ｂに第１拡散層３４Ａ，３４Ｂを形成するとともに、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃに第２拡散層６３を形成する工程を含む。
【0085】
図８および図９に示すように、半導体装置１０の製造方法は、第１トレンチ３１の第１側面３１Ａ，３１Ｂに第１絶縁膜３２Ａ，３２Ｂを形成するとともに、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃに第２絶縁膜６２を形成する工程を備える。つまり、第１絶縁膜３２Ａ，３２Ｂおよび第２絶縁膜６２は、共通の工程で形成される。換言すると、第１絶縁膜３２Ａ，３２Ｂおよび第２絶縁膜６２は同時に形成される。
【0086】
より詳細には、図７に示すように、第１トレンチ３１の第１側面３１Ａ，３１Ｂと、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃとに、ｎ型不純物が選択的に注入される。ｎ型不純物は、例えば第１主面２１の法線方向（Ｚ方向）に対して３°～７°のチルト角をもって注入される。これにより、第１トレンチ３１の第１側面３１Ａ，３１Ｂと、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃとに対して、ｎ型不純物を効率よく注入することができる。ｎ型不純物としては、例えばＰが用いられてよい。
【0087】
第２拡散層６３の厚さＴ２は、第１拡散層３４Ａの厚さＴＡ１および第１拡散層３４Ｂの厚さＴＢ１の双方よりも小さい。図７において、第２拡散層６３の厚さＴ２は、０．３μｍ以上３μｍ以下であってよい。好ましくは、第２拡散層６３の厚さＴ２は、１．５μｍ以上１．７μｍ以下であってよい。ここで、第２拡散層６３の厚さＴ２は、例えば平面視において第１側面拡散層６３Ａが延びる方向と直交する方向における第１側面拡散層６３Ａの寸法である。なお、第２拡散層６３の厚さＴ２は、平面視において第２側面拡散層６３Ｂが延びる方向と直交する方向における第２側面拡散層６３Ｂの寸法であってよい。
【0088】
次に、図８に示すように、半導体ウエハに対して熱酸化処理が実施される。これにより、第１トレンチ３１の第１側面３１Ａ，３１Ｂおよび第１底面３１Ｃと、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃとに酸化膜２１０が形成される。この酸化膜２１０の形成時の熱によって、第１トレンチ３１の第１側面３１Ａ，３１Ｂと、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃとに選択的に注入されたｎ型不純物が拡散する。これにより、第１トレンチ３１の第１側面３１Ａ，３１Ｂに第１拡散層３４Ａ，３４Ｂが形成され、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃに第２拡散層６３が形成される。このように、第１拡散層３４Ａ，３４Ｂおよび第２拡散層６３は同時に形成される。
【0089】
続いて、エッチングによって、酸化膜２１０を選択的に除去する。一例では、酸化膜２１０のうち第１トレンチ３１の第１底面３１Ｃに形成された底面酸化膜２１１がエッチングによって除去される。これにより、図９に示すように、第１トレンチ３１の第１側面３１Ａ，３１Ｂに形成された第１絶縁膜３２Ａ，３２Ｂと、第２トレンチ６１に埋め込まれた第２絶縁膜６２とが形成される。
【0090】
図１０に示すように、半導体装置１０の製造方法は、第１トレンチ３１内に導電部材３３を埋め込む工程を含む。より詳細には、例えばスパッタリングによって、第１トレンチ３１の第１底面３１Ｃおよび第１絶縁膜３２Ａ，３２Ｂによって形成されたリセス空間と、第１主面２１上とに電極膜が形成される。電極膜は、例えばポリシリコンによって形成される。その後、エッチングによって第１主面２１上の電極膜が除去される。続いて、リセス空間に埋め込まれた電極膜にｐ型不純物が注入される。ｐ型不純物としては、例えばＢが用いられてよい。これにより、導電部材３３が形成される。ここで、図８の底面酸化膜２１１が除去されたことにともない、第１トレンチ３１の第１底面３１Ｃは、半導体基板４０が露出している。このため、第１トレンチ３１に埋め込まれた導電部材３３は、半導体基板４０と接している。
【0091】
図１１に示すように、半導体装置１０の製造方法は、第２トレンチ６１を覆う第３絶縁膜７０を形成する工程を含む。
より詳細には、マスク（図示略）を介して第２半導体層５２をエッチングすることによって、トレンチ７４が形成される。図１１に示すとおり、トレンチ７４は、第２トレンチ６１に形成される。第２トレンチ６１に対応するトレンチ７４は、第２トレンチ６１の第２側面６１Ａ，６１Ｂ、第２絶縁膜６２、および第２拡散層６３の一部をエッチングすることによって形成されている。また、トレンチ７４は、第１トレンチ３１の第１側面３１Ａ，３１Ｂ、第１絶縁膜３２Ａ，３２Ｂ、導電部材３３、第１拡散層３４Ａ，３４Ｂ、および第１主面２１をエッチングすることによっても形成される。その後、各トレンチ７４内に絶縁材料が堆積されることによって、第３絶縁膜７０が形成される。絶縁材料としては、例えばＳｉＯ２を含む材料が用いられてよい。
より詳細には、マスク（図示略）を介して第２半導体層５２をエッチングすることによって、トレンチ７４が形成される。図１１に示すとおり、トレンチ７４は、第２トレンチ６１に形成される。第２トレンチ６１に対応するトレンチ７４は、第２トレンチ６１の第２側面６１Ａ，６１Ｂ、第２絶縁膜６２、および第２拡散層６３の一部をエッチングすることによって形成されている。また、トレンチ７４は、第１トレンチ３１の第１側面３１Ａ，３１Ｂ、第１絶縁膜３２Ａ，３２Ｂ、導電部材３３、第１拡散層３４Ａ，３４Ｂ、および第１主面２１をエッチングすることによっても形成される。その後、各トレンチ７４内に絶縁材料が堆積されることによって、第３絶縁膜７０が形成される。絶縁材料としては、例えばＳｉＯ２を含む材料が用いられてよい。
【0092】
図１２に示すように、半導体装置１０の製造方法は、第２半導体層５２の第１主面５２Ａのうち第２トレンチ６１の隣にウエル領域６４を形成する工程を含む。
より詳細には、ウエル領域６４用のｐ型不純物が第１主面５２Ａに注入される。一例では、ウエル領域６４を形成すべき領域に対応する開口部を有するマスクが第１主面５２Ａ上に形成される。開口部は、例えば第１主面５２Ａのうち第２トレンチ６１の隣に形成されている。続いて、マスクの開口部を介して、第１主面５２Ａに対してｐ型不純物が注入される。これにより、第１主面５２Ａのうち第２トレンチ６１の隣にウエル領域６４が形成される。なお、ウエル領域６４は、第１主面５２Ａのうち第２拡散層６３の第２側面拡散層６３Ｂの隣に形成されているともいえる。
より詳細には、ウエル領域６４用のｐ型不純物が第１主面５２Ａに注入される。一例では、ウエル領域６４を形成すべき領域に対応する開口部を有するマスクが第１主面５２Ａ上に形成される。開口部は、例えば第１主面５２Ａのうち第２トレンチ６１の隣に形成されている。続いて、マスクの開口部を介して、第１主面５２Ａに対してｐ型不純物が注入される。これにより、第１主面５２Ａのうち第２トレンチ６１の隣にウエル領域６４が形成される。なお、ウエル領域６４は、第１主面５２Ａのうち第２拡散層６３の第２側面拡散層６３Ｂの隣に形成されているともいえる。
【0093】
図１３に示すように、半導体装置１０の製造方法は、ウエル領域６４にソースコンタクト領域６５を形成するとともに、第２半導体層５２の第１主面５２Ａのうち第２トレンチ６１に対してウエル領域６４とは反対側に、第２拡散層６３と接続されたドレインコンタクト領域６８を形成する工程を含む。
【0094】
より詳細には、ソースコンタクト領域６５用のｎ型不純物およびドレインコンタクト領域６８用のｎ型不純物がそれぞれ第１主面５２Ａに注入される。一例では、ウエル領域６４のうちソースコンタクト領域６５を形成すべき領域に対応する第１開口部と、ドレインコンタクト領域６８を形成すべき領域に対応する第２開口部とを有するマスクが第１主面５２Ａ上に形成される。第１開口部は、平面視においてウエル領域６４内に形成されている。第２開口部は、平面視において第１トレンチ３１と第２トレンチ６１とのＸ方向の間に形成されている。第２開口部は、第２拡散層６３の一部を露出している。続いて、マスクの第１開口部および第２開口部を介して、第１主面５２Ａに対してｎ型不純物が注入される。これにより、ウエル領域６４にソースコンタクト領域６５が形成される。また、第１主面５２Ａのうち第２トレンチ６１に対してウエル領域６４とは反対側にドレインコンタクト領域６８が形成される。ドレインコンタクト領域６８は、第２拡散層６３の一部に形成されるため、第２拡散層６３と接続されているといえる。このように、ソースコンタクト領域６５およびドレインコンタクト領域６８は同時に形成される。
【0095】
図１４に示すように、半導体装置１０の製造方法は、第２半導体層５２の一部を介してウエル領域６４と第２トレンチ６１とに跨ってゲート絶縁膜６６を形成する工程と、ゲート絶縁膜６６上にゲート電極６７を形成する工程とを含む。
【0096】
より詳細には、半導体ウエハに対して熱酸化処理が実施される。これにより、第２半導体層５２の第１主面５２Ａ上に酸化膜が形成される。この酸化膜は、ＳｉＯ２膜によって形成される。続いて、例えばスパッタリングによって酸化膜上に電極膜が形成される。電極膜は、例えばポリシリコンによって形成される。その後、電極膜にｐ型不純物が注入される。ｐ型不純物としては、例えばＢが用いられてよい。
【0097】
次に、例えばエッチングによって、ゲートレジストパターンを有するマスク（図示略）が電極膜上に形成される。続いて、マスクを用いたエッチングによって、電極膜および酸化膜のうちゲートレジストパターンに覆われた部分以外の部分が除去される。これにより、ゲート絶縁膜６６およびゲート電極６７が形成される。以上の工程を経て、半導体装置１０が製造される。
【0098】
［作用］
半導体装置１０の作用について説明する。
ＭＩＳＦＥＴセル６０Ａは、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃに形成された第２拡散層６３を含む。この第２拡散層６３は、ＭＩＳＦＥＴセル６０Ａのドリフト領域を構成している。このため、ゲート電極６７にゲート駆動電圧が印加されると、ドレインコンタクト領域６８から第２拡散層６３およびウエル領域６４を介してソースコンタクト領域６５に向けて電流が流れる。つまり、ドレインコンタクト領域６８から第２トレンチ６１を迂回してソースコンタクト領域６５に電流が流れる。これにより、ドレインコンタクト領域６８からソースコンタクト領域６５までの第２半導体層５２における電流経路が長くなる。したがって、ＭＩＳＦＥＴセル６０Ａの高耐圧化を図ることができる。
半導体装置１０の作用について説明する。
ＭＩＳＦＥＴセル６０Ａは、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃに形成された第２拡散層６３を含む。この第２拡散層６３は、ＭＩＳＦＥＴセル６０Ａのドリフト領域を構成している。このため、ゲート電極６７にゲート駆動電圧が印加されると、ドレインコンタクト領域６８から第２拡散層６３およびウエル領域６４を介してソースコンタクト領域６５に向けて電流が流れる。つまり、ドレインコンタクト領域６８から第２トレンチ６１を迂回してソースコンタクト領域６５に電流が流れる。これにより、ドレインコンタクト領域６８からソースコンタクト領域６５までの第２半導体層５２における電流経路が長くなる。したがって、ＭＩＳＦＥＴセル６０Ａの高耐圧化を図ることができる。
【0099】
［効果］
以上説明した半導体装置１０によれば、以下の効果が得られる。
（１）半導体装置１０は、ｐ型の半導体基板４０と、半導体基板４０上の第１半導体層５１と、第１半導体層５１の第１主面５１Ａに接するｎ型の第２半導体層５２と、半導体基板４０に達するように第２半導体層５２および第１半導体層５１を貫通して形成された第１トレンチ３１と、第１トレンチ３１の第１側面３１Ａ，３１Ｂを覆う第１絶縁膜３２Ａ，３２Ｂと、第１絶縁膜３２Ａ，３２Ｂを介して第１トレンチ３１に埋め込まれ、半導体基板４０と接する導電部材３３と、第１トレンチ３１の第１側面３１Ａ，３１Ｂに形成されたｎ型の第１拡散層３４Ａ，３４Ｂと、第１トレンチ３１よりも小さな幅を有し、半導体基板４０の手前まで延びた第２トレンチ６１と、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃに形成されたｎ型の第２拡散層６３と、第２トレンチ６１内に埋め込まれた第２絶縁膜６２と、第２半導体層５２の第１主面５２Ａのうち第２トレンチ６１の隣に形成されたｐ型のウエル領域６４と、ウエル領域６４に形成されたｎ型のソースコンタクト領域６５と、ウエル領域６４と第２トレンチ６１とに跨って形成されたゲート絶縁膜６６と、ゲート絶縁膜６６上に形成されたゲート電極６７と、第２半導体層５２の第１主面５２Ａのうち第２トレンチ６１に対してウエル領域６４と反対側に設けられ、第２拡散層６３と電気的に接続されたｎ型のドレインコンタクト領域６８と、を含む。
以上説明した半導体装置１０によれば、以下の効果が得られる。
（１）半導体装置１０は、ｐ型の半導体基板４０と、半導体基板４０上の第１半導体層５１と、第１半導体層５１の第１主面５１Ａに接するｎ型の第２半導体層５２と、半導体基板４０に達するように第２半導体層５２および第１半導体層５１を貫通して形成された第１トレンチ３１と、第１トレンチ３１の第１側面３１Ａ，３１Ｂを覆う第１絶縁膜３２Ａ，３２Ｂと、第１絶縁膜３２Ａ，３２Ｂを介して第１トレンチ３１に埋め込まれ、半導体基板４０と接する導電部材３３と、第１トレンチ３１の第１側面３１Ａ，３１Ｂに形成されたｎ型の第１拡散層３４Ａ，３４Ｂと、第１トレンチ３１よりも小さな幅を有し、半導体基板４０の手前まで延びた第２トレンチ６１と、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃに形成されたｎ型の第２拡散層６３と、第２トレンチ６１内に埋め込まれた第２絶縁膜６２と、第２半導体層５２の第１主面５２Ａのうち第２トレンチ６１の隣に形成されたｐ型のウエル領域６４と、ウエル領域６４に形成されたｎ型のソースコンタクト領域６５と、ウエル領域６４と第２トレンチ６１とに跨って形成されたゲート絶縁膜６６と、ゲート絶縁膜６６上に形成されたゲート電極６７と、第２半導体層５２の第１主面５２Ａのうち第２トレンチ６１に対してウエル領域６４と反対側に設けられ、第２拡散層６３と電気的に接続されたｎ型のドレインコンタクト領域６８と、を含む。
【0100】
この構成によれば、ドレインコンタクト領域６８とソースコンタクト領域６５との間の電流経路が第２トレンチ６１を迂回するように形成されるため、この電流経路を長くとることができる。したがって、半導体装置１０の高耐圧化を図ることができる。
【0101】
（２）第２拡散層６３は、第２トレンチ６１の第２側面６１Ａ，６１Ｂに形成された第１側面拡散層６３Ａおよび第２側面拡散層６３Ｂと、第２底面６１Ｃに形成され、第１側面拡散層６３Ａと第２側面拡散層６３Ｂとを繋ぐ底面拡散層６３Ｃと、を含む。第１側面拡散層６３Ａは、ドレインコンタクト領域６８に電気的に接続されている。第２側面拡散層６３Ｂは、第１側面拡散層６３Ａよりもウエル領域６４寄りに配置されている。ドレインコンタクト領域６８とソースコンタクト領域６５とは、第１側面拡散層６３Ａ、底面拡散層６３Ｃ、第２側面拡散層６３Ｂ、およびウエル領域６４を介して繋がっている。
【0102】
この構成によれば、ドレインコンタクト領域６８からソースコンタクト領域６５に向けて、第１側面拡散層６３Ａ、底面拡散層６３Ｃ、第２側面拡散層６３Ｂ、およびウエル領域６４の順に電流が流れる。これにより、ドレインコンタクト領域６８とソースコンタクト領域６５との間の電流経路が第２トレンチ６１を迂回するように形成されるため、この電流経路を長くとることができる。
【0103】
（３）第２トレンチ６１の深さＨ２は、第２トレンチ６１の幅Ｗ２よりも大きい。
この構成によれば、第２トレンチ６１を迂回するドレインコンタクト領域６８とソースコンタクト領域６５との間の電流経路を長くとることができる。
この構成によれば、第２トレンチ６１を迂回するドレインコンタクト領域６８とソースコンタクト領域６５との間の電流経路を長くとることができる。
【0104】
（４）第２トレンチ６１の第２底面６１Ｃは、下に向けて凸となるように湾曲している。この構成によれば、第２底面６１Ｃに形成された第２拡散層６３の形状も下に向けて凸となるように湾曲するため、第２トレンチ６１の第２底面６１Ｃにおける電界集中を緩和することができる。
【0105】
（５）第２トレンチ６１の深さＨ２は、第３絶縁膜７０の厚さＨ４よりも大きい。
この構成によれば、第２トレンチ６１を迂回するドレインコンタクト領域６８とソースコンタクト領域６５との間の電流経路を長くとることができる。
この構成によれば、第２トレンチ６１を迂回するドレインコンタクト領域６８とソースコンタクト領域６５との間の電流経路を長くとることができる。
【0106】
（６）第２トレンチ６１の幅Ｗ２は、０．３μｍ以上２．０μｍ以下である。
この構成によれば、第２トレンチ６１の幅Ｗ２が狭いことによって、第１トレンチ３１の第１底面３１Ｃ上の第１絶縁膜３２Ａ，３２Ｂを除去する工程において、第２トレンチ６１の第２底面６１Ｃ上の第２絶縁膜６２を除去しようとしても第２絶縁膜６２が残存しやすい。これにより、例えば第２トレンチ６１内に導電部材が埋め込まれたとしても導電部材と第２半導体層５２とが電気的に接続されることが抑制される。したがって、第２トレンチ６１を迂回する電流経路がドレインコンタクト領域６８とソースコンタクト領域６５との間で形成されやすくなる。
この構成によれば、第２トレンチ６１の幅Ｗ２が狭いことによって、第１トレンチ３１の第１底面３１Ｃ上の第１絶縁膜３２Ａ，３２Ｂを除去する工程において、第２トレンチ６１の第２底面６１Ｃ上の第２絶縁膜６２を除去しようとしても第２絶縁膜６２が残存しやすい。これにより、例えば第２トレンチ６１内に導電部材が埋め込まれたとしても導電部材と第２半導体層５２とが電気的に接続されることが抑制される。したがって、第２トレンチ６１を迂回する電流経路がドレインコンタクト領域６８とソースコンタクト領域６５との間で形成されやすくなる。
【0107】
（７）半導体装置１０の製造方法は、半導体基板４０上に第１半導体層５１を形成する工程と、第１半導体層５１上に第２半導体層５２を形成する工程と、第１トレンチ３１、および第１トレンチ３１よりも幅が狭い第２トレンチ６１を形成する工程と、第１トレンチ３１の第１側面３１Ａ，３１Ｂに第１拡散層３４Ａ，３４Ｂを形成するとともに、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃに第２拡散層６３を形成する工程と、第１トレンチ３１の第１側面３１Ａ，３１Ｂに第１絶縁膜３２Ａ，３２Ｂを形成するとともに、第２トレンチ６１の第２側面６１Ａ，６１Ｂおよび第２底面６１Ｃに第２絶縁膜６２を形成する工程と、第２半導体層５２の第１主面５２Ａのうち第２トレンチ６１の隣にウエル領域６４を形成する工程と、第２半導体層５２の一部を介してウエル領域６４と第２トレンチ６１とに跨ってゲート絶縁膜６６を形成する工程と、ゲート絶縁膜６６上にゲート電極６７を形成する工程と、ウエル領域６４にソースコンタクト領域６５を形成するとともに、第２半導体層５２の第１主面５２Ａのうち第２トレンチ６１に対してウエル領域６４と反対側に、第２拡散層６３と接続されたドレインコンタクト領域６８を形成する工程と、を含む。
【0108】
この構成によれば、ドレインコンタクト領域６８とソースコンタクト領域６５との間の電流経路が第２トレンチ６１を迂回するように形成されるため、この電流経路を長くとることができる。したがって、半導体装置１０の高耐圧化を図ることができる。
【0109】
加えて、第１トレンチ３１および第２トレンチ６１が共通の工程で形成され、第１絶縁膜３２Ａ，３２Ｂおよび第２絶縁膜６２が共通の工程で形成されるため、半導体装置１０の製造工程の簡素化を図ることができる。
【0110】
＜変更例＞
上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
【0111】
・上記実施形態において、ＭＩＳＦＥＴ６０の構成は任意に変更可能である。一例では、図１５に示すように、ＭＩＳＦＥＴ６０は、第２絶縁膜６２に埋め込まれるフローティング電極８０を含んでいてよい。フローティング電極８０は、Ｚ方向から視て、第２絶縁膜６２から露出していてよい。フローティング電極８０のうち第１主面５２Ａ寄りの端部は、第３絶縁膜７０によって覆われている。つまり、フローティング電極８０は、第２絶縁膜６２および第３絶縁膜７０によって覆われている。このため、フローティング電極８０は、電気的にフローティング状態となる。図１５の断面視において、フローティング電極８０は、例えば第２トレンチ６１の第２底面６１Ｃに向かうにつれて先細るテーパ状に形成されていてよい。
【0112】
図１５の変更例のＭＩＳＦＥＴ６０において、フローティング電極８０は、導電部材３３を形成する工程（図１０参照）において形成される。つまり、フローティング電極８０および導電部材３３は、共通の工程で形成される。換言すると、フローティング電極８０および導電部材３３は、同時に形成される。なお、フローティング電極８０および導電部材３３は、個別の工程で形成されてもよい。
【0113】
・上記実施形態において、第２トレンチ６１の深さＨ２は任意に変更可能である。一例では、図１６に示すように、第２トレンチ６１は、第２半導体層５２の第１主面５２Ａから第１半導体層５１に達するように第２半導体層５２を貫通していてよい。つまり、第２トレンチ６１は、第２半導体層５２の第１主面５２Ａから第１半導体層５１まで延びていてよい。この場合、第２拡散層６３の底面拡散層６３Ｃは、Ｚ方向において、第１半導体層５１と第３半導体層５３との境界であるｐｎ接合部５４よりも第１主面５２Ａ寄りに離隔して形成されることが好ましい。
【0114】
なお、図１６に示す例では、図１５に示す変更例のＭＩＳＦＥＴ６０と同様に、フローティング電極８０が第２絶縁膜６２に埋め込まれている。フローティング電極８０は、Ｚ方向から視て、第２絶縁膜６２から露出していてよい。フローティング電極８０のうち第１主面５２Ａ寄りの端部は、第３絶縁膜７０によって覆われている。図１６に示す例において、フローティング電極８０を省略してもよい。
【0115】
また、図示していないが、第２トレンチ６１の深さＨ２は、第３絶縁膜７０よりも薄くてもよい。すなわち、第２トレンチ６１の第２底面６１Ｃは、トレンチ７４の底面よりも第２半導体層５２の第１主面５２Ａ寄りに位置していてもよい。
【0116】
・上記実施形態において、平面視における第２トレンチ６１の形状は任意に変更可能である。一例では、図１７に示すように、平面視において、第２トレンチ６１は閉じた環状に形成されていてよい。図１７に示す例では、平面視において、第２トレンチ６１はＹ方向が長手方向となり、Ｘ方向が短手方向となる矩形環状に形成されている。これにより、第２トレンチ６１に埋め込まれた第２絶縁膜６２は、平面視において閉じた環状に形成されている。平面視において、第２トレンチ６１の４つのコーナ部分は、ソースコンタクト領域６５から遠ざかるように湾曲凸状に形成されている。
【0117】
図１７に示す例では、ゲート電極６７は、平面視においてソースコンタクト領域６５を囲む閉じた環状に形成されている。平面視において、ゲート電極６７の４つのコーナ部分は、ソースコンタクト領域６５から遠ざかるように湾曲凸状に形成されている。
【0118】
なお、図１７に示す例において、平面視における第２トレンチ６１の形状は、矩形環状に限られず、楕円環状、トラック形状等の他の環状であってもよい。また、平面視におけるゲート電極６７の形状も任意に変更可能である。
【0119】
・上記実施形態において、第２トレンチ６１の深さＨ２と幅Ｗ２との関係は任意に変更可能である。一例では、第２トレンチ６１の深さＨ２は、第２トレンチ６１の幅Ｗ２よりも浅くてもよい。
【0120】
・上記実施形態において、第２トレンチ６１の第２底面６１Ｃの形状は任意に変更可能である。一例では、第２底面６１Ｃは、第２トレンチ６１の深さ方向（Ｚ方向）と直交する平坦面であってもよい。
【0121】
・上記実施形態では、第１導電型がｎ型、第２導電型がｐ型である例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、上記の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
【0122】
本開示における記述「ＡおよびＢの少なくとも１つ」は、「Ａのみ、または、Ｂのみ、またはＡとＢの両方」を意味するものとして理解されたい。
本明細書に記載の様々な例のうち１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本明細書に記載の様々な例のうち１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
【0123】
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、例えば「第１要素が第２要素上に実装される」という表現は、或る実施形態では第１要素が第２要素に接触して第２要素上に直接配置され得るが、他の実施形態では第１要素が第２要素に接触することなく第２要素の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１要素と第２要素との間に他の要素が形成される構造を排除しない。
【0124】
本開示で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ方向が鉛直方向であってもよく、またはＹ方向が鉛直方向であってもよい。
【0125】
＜付記＞
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
【0126】
［付記１］
第１導電型（ｐ型）の半導体基板（４０）と、
前記半導体基板（４０）上の第１半導体層（５１）と、
前記第１半導体層（５１）の上面（５１Ａ）に接する第２導電型（ｎ型）の第２半導体層（５２）と、
前記半導体基板（４０）に達するように前記第２半導体層（５２）および前記第１半導体層（５１）を貫通して形成された第１トレンチ（３１）と、
前記第１トレンチ（３１）の側面（３１Ａ，３１Ｂ）を覆う第１絶縁膜（３２）と、
前記第１絶縁膜（３２）を介して前記第１トレンチ（３１）に埋め込まれ、前記半導体基板（４０）と接する導電部材（３３）と、
前記第１トレンチ（３１）の側面（３１Ａ，３１Ｂ）に形成された第２導電型（ｎ型）の第１拡散層（３４）と、
前記第１トレンチ（３１）よりも小さな幅を有し、前記半導体基板（４０）の手前まで延びた第２トレンチ（６１）と、
前記第２トレンチ（６１）の側面（６１Ａ，６１Ｂ）および底面（６１Ｃ）に形成された第２導電型（ｎ型）の第２拡散層（６３）と、
前記第２トレンチ（６１）内に埋め込まれた第２絶縁膜（６２）と、
前記第２半導体層（５２）の上面（５２Ａ）のうち前記第２トレンチ（６１）の隣に形成された第１導電型（ｐ型）のウエル領域（６４）と、
前記ウエル領域（６４）に形成された第２導電型（ｎ型）のソースコンタクト領域（６５）と、
前記ウエル領域（６４）と前記第２トレンチ（６１）とに跨って形成されたゲート絶縁膜（６６）と、
前記ゲート絶縁膜（６６）上に形成されたゲート電極（６７）と、
前記第２半導体層（５２）の上面（５２Ａ）のうち前記第２トレンチ（６１）に対して前記ウエル領域（６４）と反対側に設けられ、前記第２拡散層（６３）と電気的に接続された第２導電型（ｎ型）のドレインコンタクト領域（６８）と、
を含む、半導体装置（１０）。
第１導電型（ｐ型）の半導体基板（４０）と、
前記半導体基板（４０）上の第１半導体層（５１）と、
前記第１半導体層（５１）の上面（５１Ａ）に接する第２導電型（ｎ型）の第２半導体層（５２）と、
前記半導体基板（４０）に達するように前記第２半導体層（５２）および前記第１半導体層（５１）を貫通して形成された第１トレンチ（３１）と、
前記第１トレンチ（３１）の側面（３１Ａ，３１Ｂ）を覆う第１絶縁膜（３２）と、
前記第１絶縁膜（３２）を介して前記第１トレンチ（３１）に埋め込まれ、前記半導体基板（４０）と接する導電部材（３３）と、
前記第１トレンチ（３１）の側面（３１Ａ，３１Ｂ）に形成された第２導電型（ｎ型）の第１拡散層（３４）と、
前記第１トレンチ（３１）よりも小さな幅を有し、前記半導体基板（４０）の手前まで延びた第２トレンチ（６１）と、
前記第２トレンチ（６１）の側面（６１Ａ，６１Ｂ）および底面（６１Ｃ）に形成された第２導電型（ｎ型）の第２拡散層（６３）と、
前記第２トレンチ（６１）内に埋め込まれた第２絶縁膜（６２）と、
前記第２半導体層（５２）の上面（５２Ａ）のうち前記第２トレンチ（６１）の隣に形成された第１導電型（ｐ型）のウエル領域（６４）と、
前記ウエル領域（６４）に形成された第２導電型（ｎ型）のソースコンタクト領域（６５）と、
前記ウエル領域（６４）と前記第２トレンチ（６１）とに跨って形成されたゲート絶縁膜（６６）と、
前記ゲート絶縁膜（６６）上に形成されたゲート電極（６７）と、
前記第２半導体層（５２）の上面（５２Ａ）のうち前記第２トレンチ（６１）に対して前記ウエル領域（６４）と反対側に設けられ、前記第２拡散層（６３）と電気的に接続された第２導電型（ｎ型）のドレインコンタクト領域（６８）と、
を含む、半導体装置（１０）。
【0127】
［付記２］
前記第２拡散層（６３）は、
前記第２トレンチ（６１）の両側面（６１Ａ，６１Ｂ）に形成された第１側面拡散層（６３Ａ）および第２側面拡散層（６３Ｂ）と、
前記第２トレンチ（６１）の底面（６１Ｃ）に形成され、前記第１側面拡散層（６３Ａ）と前記第２側面拡散層（６３Ｂ）とを繋ぐ底面拡散層（６３Ｃ）と、
を含み、
前記第１側面拡散層（６３Ａ）は、前記ドレインコンタクト領域（６８）に電気的に接続されており、
前記第２側面拡散層（６３Ｂ）は、前記第１側面拡散層（６３Ａ）よりも前記ウエル領域（６４）寄りに配置されており、
前記ドレインコンタクト領域（６８）と前記ソースコンタクト領域（６５）とは、前記第１側面拡散層（６３Ａ）、前記底面拡散層（６３Ｃ）、前記第２側面拡散層（６３Ｂ）、および前記ウエル領域（６４）を介して繋がっている
付記１に記載の半導体装置。
前記第２拡散層（６３）は、
前記第２トレンチ（６１）の両側面（６１Ａ，６１Ｂ）に形成された第１側面拡散層（６３Ａ）および第２側面拡散層（６３Ｂ）と、
前記第２トレンチ（６１）の底面（６１Ｃ）に形成され、前記第１側面拡散層（６３Ａ）と前記第２側面拡散層（６３Ｂ）とを繋ぐ底面拡散層（６３Ｃ）と、
を含み、
前記第１側面拡散層（６３Ａ）は、前記ドレインコンタクト領域（６８）に電気的に接続されており、
前記第２側面拡散層（６３Ｂ）は、前記第１側面拡散層（６３Ａ）よりも前記ウエル領域（６４）寄りに配置されており、
前記ドレインコンタクト領域（６８）と前記ソースコンタクト領域（６５）とは、前記第１側面拡散層（６３Ａ）、前記底面拡散層（６３Ｃ）、前記第２側面拡散層（６３Ｂ）、および前記ウエル領域（６４）を介して繋がっている
付記１に記載の半導体装置。
【0128】
［付記３］
前記第２トレンチ（６１）の深さ（Ｈ２）は、前記第２トレンチ（６１）の幅（Ｗ２）よりも大きい
付記１または２に記載の半導体装置。
前記第２トレンチ（６１）の深さ（Ｈ２）は、前記第２トレンチ（６１）の幅（Ｗ２）よりも大きい
付記１または２に記載の半導体装置。
【0129】
［付記４］
前記第２拡散層（６３）の厚さ（Ｔ２）は、０．３μｍ以上３μｍ以下である
付記１～３のいずれか１つに記載の半導体装置。
前記第２拡散層（６３）の厚さ（Ｔ２）は、０．３μｍ以上３μｍ以下である
付記１～３のいずれか１つに記載の半導体装置。
【0130】
［付記５］
前記第２拡散層（６３）の厚さ（Ｔ２）は、１．５μｍ以上１．７μｍ以下である
付記４に記載の半導体装置。
前記第２拡散層（６３）の厚さ（Ｔ２）は、１．５μｍ以上１．７μｍ以下である
付記４に記載の半導体装置。
【0131】
［付記６］
前記第２トレンチ（６１）の底面（６１Ｃ）は、下に向けて凸となるように湾曲している
付記１～５のいずれか１つに記載の半導体装置。
前記第２トレンチ（６１）の底面（６１Ｃ）は、下に向けて凸となるように湾曲している
付記１～５のいずれか１つに記載の半導体装置。
【0132】
［付記７］
前記第２トレンチ（６１）は、前記第１半導体層（５１）まで延びている
付記１～６のいずれか１つに記載の半導体装置。
前記第２トレンチ（６１）は、前記第１半導体層（５１）まで延びている
付記１～６のいずれか１つに記載の半導体装置。
【0133】
［付記８］
前記第２トレンチ（６１）を覆う第３絶縁膜（７０）を含む
付記１～７のいずれか１つに記載の半導体装置。
前記第２トレンチ（６１）を覆う第３絶縁膜（７０）を含む
付記１～７のいずれか１つに記載の半導体装置。
【0134】
［付記９］
前記第２トレンチ（６１）の深さ（Ｈ２）は、前記第３絶縁膜（７０）の厚さ（Ｈ４）よりも大きい
付記８に記載の半導体装置。
前記第２トレンチ（６１）の深さ（Ｈ２）は、前記第３絶縁膜（７０）の厚さ（Ｈ４）よりも大きい
付記８に記載の半導体装置。
【0135】
［付記１０］
前記第２絶縁膜（６２）内にフローティング電極（８０）が設けられている
付記１～９のいずれか１つに記載の半導体装置。
前記第２絶縁膜（６２）内にフローティング電極（８０）が設けられている
付記１～９のいずれか１つに記載の半導体装置。
【0136】
［付記１１］
前記第２トレンチ（６１）の幅（Ｗ２）は、０．３μｍ以上２．０μｍ以下である
付記１～１０のいずれか１つに記載の半導体装置。
前記第２トレンチ（６１）の幅（Ｗ２）は、０．３μｍ以上２．０μｍ以下である
付記１～１０のいずれか１つに記載の半導体装置。
【0137】
［付記１２］
前記第２トレンチ（６１）の深さ（Ｈ２）は、３μｍ以上３０μｍ以下である
付記１～１１のいずれか１つに記載の半導体装置。
前記第２トレンチ（６１）の深さ（Ｈ２）は、３μｍ以上３０μｍ以下である
付記１～１１のいずれか１つに記載の半導体装置。
【0138】
［付記１３］
前記第１トレンチ（３１）の幅（Ｗ１）は、１μｍ以上５μｍ以下である
付記１～１２のいずれか１つに記載の半導体装置。
前記第１トレンチ（３１）の幅（Ｗ１）は、１μｍ以上５μｍ以下である
付記１～１２のいずれか１つに記載の半導体装置。
【0139】
［付記１４］
前記第１トレンチ（３１）の深さ（Ｈ１）は、５μｍ以上５０μｍ以下である
付記１～１３のいずれか１つに記載の半導体装置。
前記第１トレンチ（３１）の深さ（Ｈ１）は、５μｍ以上５０μｍ以下である
付記１～１３のいずれか１つに記載の半導体装置。
【0140】
［付記１５］
前記半導体基板（４０）と前記第１半導体層（５１）との間の第１導電型（ｐ型）の第３半導体層（５３）を含む
付記１～１４のいずれか１つに記載の半導体装置。
前記半導体基板（４０）と前記第１半導体層（５１）との間の第１導電型（ｐ型）の第３半導体層（５３）を含む
付記１～１４のいずれか１つに記載の半導体装置。
【0141】
［付記１６］
前記第１トレンチ（３１）は、前記第２半導体層（５２）の上面（５２Ａ）に垂直な厚さ方向（Ｚ方向）から視て、閉じた環状に形成されている
付記１～１５のいずれか１つに記載の半導体装置。
前記第１トレンチ（３１）は、前記第２半導体層（５２）の上面（５２Ａ）に垂直な厚さ方向（Ｚ方向）から視て、閉じた環状に形成されている
付記１～１５のいずれか１つに記載の半導体装置。
【0142】
［付記１７］
前記第２トレンチ（６１）は、前記第２半導体層（５２）の上面（５２Ａ）と平行な第１方向（Ｘ方向）において、前記ウエル領域（６４）の両側に設けられ、
前記ドレインコンタクト領域（６８）は、前記第２トレンチ（６１）に対して前記ウエル領域（６４）と反対側に配置されている
付記１～１６のいずれか１つに記載の半導体装置。
前記第２トレンチ（６１）は、前記第２半導体層（５２）の上面（５２Ａ）と平行な第１方向（Ｘ方向）において、前記ウエル領域（６４）の両側に設けられ、
前記ドレインコンタクト領域（６８）は、前記第２トレンチ（６１）に対して前記ウエル領域（６４）と反対側に配置されている
付記１～１６のいずれか１つに記載の半導体装置。
【0143】
［付記１８］
前記第２半導体層（５２）の上面（５２Ａ）に垂直な厚さ方向（Ｚ方向）から視て、前記ゲート電極（６７）は、前記ソースコンタクト領域（６５）を囲むように環状に形成されている
付記１７に記載の半導体装置。
前記第２半導体層（５２）の上面（５２Ａ）に垂直な厚さ方向（Ｚ方向）から視て、前記ゲート電極（６７）は、前記ソースコンタクト領域（６５）を囲むように環状に形成されている
付記１７に記載の半導体装置。
【0144】
［付記１９］
半導体基板（４０）上に第１半導体層（５１）を形成する工程と、
前記第１半導体層（５１）上に第２半導体層（５２）を形成する工程と、
第１トレンチ（３１）、および前記第１トレンチ（３１）よりも幅が小さい第２トレンチ（６１）を形成する工程と、
前記第１トレンチ（３１）の側面（３１Ａ，３１Ｂ）に第１拡散層（３４）を形成するとともに、前記第２トレンチ（６１）の側面（６１Ａ，６１Ｂ）および底面（６１Ｃ）に第２拡散層（６３）を形成する工程と、
前記第１トレンチ（３１）の側面（３１Ａ，３１Ｂ）に第１絶縁膜（３２）を形成するとともに、前記第２トレンチ（６１）の側面（６１Ａ，６１Ｂ）および底面（６１Ｃ）に第２絶縁膜（６２）を形成する工程と、
前記第２半導体層（５２）の上面（５２Ａ）のうち前記第２トレンチ（６１）の隣にウエル領域（６４）を形成する工程と、
前記第２半導体層（５２）の一部を介して前記ウエル領域（６４）と前記第２トレンチ（６１）とに跨ってゲート絶縁膜（６６）を形成する工程と、
前記ゲート絶縁膜（６６）上にゲート電極（６７）を形成する工程と、
前記ウエル領域（６４）にソースコンタクト領域（６５）を形成するとともに、前記第２半導体層（５２）の上面（５２Ａ）のうち前記第２トレンチ（６１）に対して前記ウエル領域（６４）と反対側に、前記第２拡散層（６３）と接続されたドレインコンタクト領域（６８）を形成する工程と、
を含む、半導体装置（１０）の製造方法。
半導体基板（４０）上に第１半導体層（５１）を形成する工程と、
前記第１半導体層（５１）上に第２半導体層（５２）を形成する工程と、
第１トレンチ（３１）、および前記第１トレンチ（３１）よりも幅が小さい第２トレンチ（６１）を形成する工程と、
前記第１トレンチ（３１）の側面（３１Ａ，３１Ｂ）に第１拡散層（３４）を形成するとともに、前記第２トレンチ（６１）の側面（６１Ａ，６１Ｂ）および底面（６１Ｃ）に第２拡散層（６３）を形成する工程と、
前記第１トレンチ（３１）の側面（３１Ａ，３１Ｂ）に第１絶縁膜（３２）を形成するとともに、前記第２トレンチ（６１）の側面（６１Ａ，６１Ｂ）および底面（６１Ｃ）に第２絶縁膜（６２）を形成する工程と、
前記第２半導体層（５２）の上面（５２Ａ）のうち前記第２トレンチ（６１）の隣にウエル領域（６４）を形成する工程と、
前記第２半導体層（５２）の一部を介して前記ウエル領域（６４）と前記第２トレンチ（６１）とに跨ってゲート絶縁膜（６６）を形成する工程と、
前記ゲート絶縁膜（６６）上にゲート電極（６７）を形成する工程と、
前記ウエル領域（６４）にソースコンタクト領域（６５）を形成するとともに、前記第２半導体層（５２）の上面（５２Ａ）のうち前記第２トレンチ（６１）に対して前記ウエル領域（６４）と反対側に、前記第２拡散層（６３）と接続されたドレインコンタクト領域（６８）を形成する工程と、
を含む、半導体装置（１０）の製造方法。
【0145】
［付記２０］
前記第２トレンチ（６１）を覆う第３絶縁膜（７０）を形成する工程を含む
付記１９に記載の半導体装置の製造方法。
前記第２トレンチ（６１）を覆う第３絶縁膜（７０）を形成する工程を含む
付記１９に記載の半導体装置の製造方法。
【0146】
［付記２１］
前記第１方向（Ｘ方向）および前記第２半導体層（５２）の上面（５２Ａ）に垂直な厚さ方向（Ｚ方向）の双方と直交する方向を第２方向（Ｙ方向）として、
前記厚さ方向（Ｚ方向）から視て、前記第２トレンチ（６１）は、前記第２方向（Ｙ方向）に沿って直線状に延びている
付記１７に記載の半導体装置。
前記第１方向（Ｘ方向）および前記第２半導体層（５２）の上面（５２Ａ）に垂直な厚さ方向（Ｚ方向）の双方と直交する方向を第２方向（Ｙ方向）として、
前記厚さ方向（Ｚ方向）から視て、前記第２トレンチ（６１）は、前記第２方向（Ｙ方向）に沿って直線状に延びている
付記１７に記載の半導体装置。
【0147】
［付記２２］
前記第２半導体層（５２）の上面（５２Ａ）に垂直な厚さ方向（Ｚ方向）から視て、前記第２トレンチ（６１）は、前記ソースコンタクト領域（６５）を囲む閉じた環状に形成されている
付記１～１８のいずれか１つに記載の半導体装置。
前記第２半導体層（５２）の上面（５２Ａ）に垂直な厚さ方向（Ｚ方向）から視て、前記第２トレンチ（６１）は、前記ソースコンタクト領域（６５）を囲む閉じた環状に形成されている
付記１～１８のいずれか１つに記載の半導体装置。
【0148】
［付記２３］
前記第１側面拡散層（６３）および前記第２側面拡散層（６４）の双方の厚さは、前記第２半導体層（５２）の上面（５２Ａ）から前記第２トレンチ（６１）の底面（６１Ｃ）に向かうにつれて徐々に薄くなる
付記２に記載の半導体装置。
前記第１側面拡散層（６３）および前記第２側面拡散層（６４）の双方の厚さは、前記第２半導体層（５２）の上面（５２Ａ）から前記第２トレンチ（６１）の底面（６１Ｃ）に向かうにつれて徐々に薄くなる
付記２に記載の半導体装置。
【0149】
［付記２４］
前記底面拡散層（６３Ｃ）の厚さは、前記第１側面拡散層（６３Ａ）の厚さの最小値および前記第２側面拡散層（６３Ｂ）の厚さの最小値と等しい
付記２３に記載の半導体装置。
前記底面拡散層（６３Ｃ）の厚さは、前記第１側面拡散層（６３Ａ）の厚さの最小値および前記第２側面拡散層（６３Ｂ）の厚さの最小値と等しい
付記２３に記載の半導体装置。
【0150】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0151】
１０…半導体装置
２０…半導体チップ
２１…第１主面
２２…第２主面
２３…素子領域
２４…ダイオード領域
２５…トランジスタ領域
２６…抵抗素子領域
３０…素子分離構造
３１…第１トレンチ
３１Ａ，３１Ｂ…第１側面
３１Ｃ…底面
３２Ａ，３２Ｂ…第１絶縁膜
３３…導電部材
３４Ａ，３４Ｂ…第１拡散層
４０…半導体基板
４１…第１基板主面
４２…第２基板主面
５０…半導体層
５１…第１半導体層
５１Ａ…第１主面
５１Ｂ…第２主面
５２…第２半導体層
５２Ａ…第１主面
５２Ｂ…第２主面
５３…第３半導体層
５４…ｐｎ接合部
６０…ＭＩＳＦＥＴ
６０Ａ…ＭＩＳＦＥＴセル
６１…第２トレンチ
６１Ａ，６１Ｂ…第２側面
６１Ｃ…第２底面
６２…第２絶縁膜
６３…第２拡散層
６３Ａ…第１側面拡散層
６３Ｂ…第２側面拡散層
６３Ｃ…底面拡散層
６４…ウエル領域
６５…ソースコンタクト領域
６６…ゲート絶縁膜
６７…ゲート電極
６７Ａ…主ゲート電極部
６７Ｂ…ゲート接続部
６８…ドレインコンタクト領域
７０…第３絶縁膜（ＳＴＩ）
７１…第１開口部
７２…第２開口部
７３…第３開口部
７４…トレンチ
８０…フローティング電極
１００…半導体モジュール
１１０…ダイパッド
１２０…リード端子
１２１～１２８…第１～第８リード端子
１３０…ワイヤ
１４０…封止樹脂
１４１…第１主面
１４２…第２主面
１４３～１４６…第１～第４側面
２００…ハードマスク
２０１…第１開口部
２０２…第２開口部
２１０…酸化膜
２１１…底面酸化膜
Ｓ…ソース電極
Ｄ…ドレイン電極
Ｈ１…第１トレンチの深さ
Ｈ２…第２トレンチの深さ
Ｈ３…ウエル領域の深さ
Ｈ４…第３絶縁膜の厚さ
Ｗ１…第１トレンチの幅
Ｗ２…第２トレンチの幅
Ｗ３…ウエル領域の幅
ＴＡ１，ＴＢ１…第１拡散層の厚さ
Ｔ２…第２拡散層の厚さ
２０…半導体チップ
２１…第１主面
２２…第２主面
２３…素子領域
２４…ダイオード領域
２５…トランジスタ領域
２６…抵抗素子領域
３０…素子分離構造
３１…第１トレンチ
３１Ａ，３１Ｂ…第１側面
３１Ｃ…底面
３２Ａ，３２Ｂ…第１絶縁膜
３３…導電部材
３４Ａ，３４Ｂ…第１拡散層
４０…半導体基板
４１…第１基板主面
４２…第２基板主面
５０…半導体層
５１…第１半導体層
５１Ａ…第１主面
５１Ｂ…第２主面
５２…第２半導体層
５２Ａ…第１主面
５２Ｂ…第２主面
５３…第３半導体層
５４…ｐｎ接合部
６０…ＭＩＳＦＥＴ
６０Ａ…ＭＩＳＦＥＴセル
６１…第２トレンチ
６１Ａ，６１Ｂ…第２側面
６１Ｃ…第２底面
６２…第２絶縁膜
６３…第２拡散層
６３Ａ…第１側面拡散層
６３Ｂ…第２側面拡散層
６３Ｃ…底面拡散層
６４…ウエル領域
６５…ソースコンタクト領域
６６…ゲート絶縁膜
６７…ゲート電極
６７Ａ…主ゲート電極部
６７Ｂ…ゲート接続部
６８…ドレインコンタクト領域
７０…第３絶縁膜（ＳＴＩ）
７１…第１開口部
７２…第２開口部
７３…第３開口部
７４…トレンチ
８０…フローティング電極
１００…半導体モジュール
１１０…ダイパッド
１２０…リード端子
１２１～１２８…第１～第８リード端子
１３０…ワイヤ
１４０…封止樹脂
１４１…第１主面
１４２…第２主面
１４３～１４６…第１～第４側面
２００…ハードマスク
２０１…第１開口部
２０２…第２開口部
２１０…酸化膜
２１１…底面酸化膜
Ｓ…ソース電極
Ｄ…ドレイン電極
Ｈ１…第１トレンチの深さ
Ｈ２…第２トレンチの深さ
Ｈ３…ウエル領域の深さ
Ｈ４…第３絶縁膜の厚さ
Ｗ１…第１トレンチの幅
Ｗ２…第２トレンチの幅
Ｗ３…ウエル領域の幅
ＴＡ１，ＴＢ１…第１拡散層の厚さ
Ｔ２…第２拡散層の厚さ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】