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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024143626
(43)【公開日】2024-10-11
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/337 20060101AFI20241003BHJP
【ＦＩ】
H01L29/80 C
H01L29/80 W
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023056400
(22)【出願日】2023-03-30
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】古賀 佑士
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102FA01
5F102GC05
5F102GD04
5F102GL02
5F102GR07
(57)【要約】
【課題】ゲート電流を低減することができる接合型電界効果トランジスタを形成できる半導体装置を提供する。
【解決手段】半導体層に形成された第１導電型のボトムゲート領域と、半導体層の第１面の表層部に形成され、半導体層の厚さ方向においてボトムゲート領域に対向する第１導電型のトップゲート領域と、半導体層の第１面の表層部に形成され、第１面に沿う方向においてトップゲート領域から離れている第２導電型のソース領域と、半導体層の第１面の表層部に形成され、第１面に沿う方向においてトップゲート領域からソース領域の反対側に離れている第２導電型のドレイン領域とを含み、ボトムゲート領域の表層部には、ソース領域およびドレイン領域のうちドレイン領域側に偏った領域に、第２導電型の拡散領域が形成されている。
【選択図】図３
【解決手段】半導体層に形成された第１導電型のボトムゲート領域と、半導体層の第１面の表層部に形成され、半導体層の厚さ方向においてボトムゲート領域に対向する第１導電型のトップゲート領域と、半導体層の第１面の表層部に形成され、第１面に沿う方向においてトップゲート領域から離れている第２導電型のソース領域と、半導体層の第１面の表層部に形成され、第１面に沿う方向においてトップゲート領域からソース領域の反対側に離れている第２導電型のドレイン領域とを含み、ボトムゲート領域の表層部には、ソース領域およびドレイン領域のうちドレイン領域側に偏った領域に、第２導電型の拡散領域が形成されている。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１面を有する第１導電型の半導体層と、
前記半導体層に形成された第１導電型のボトムゲート領域と、
前記半導体層の前記第１面の表層部に形成され、前記半導体層の厚さ方向において前記ボトムゲート領域に対向する第１導電型のトップゲート領域と、
前記半導体層の前記第１面の表層部に形成され、前記第１面に沿う方向において前記トップゲート領域から離れている第２導電型のソース領域と、
前記半導体層の前記第１面の表層部に形成され、前記第１面に沿う方向において前記トップゲート領域から前記ソース領域の反対側に離れている第２導電型のドレイン領域と、
前記第１面に沿う方向において少なくとも前記ソース領域と前記ドレイン領域との間に形成され、かつ前記半導体層の厚さ方向において前記ボトムゲート領域と前記トップゲート領域との間に形成された第２導電型のチャネル領域とを含み、
前記ボトムゲート領域の表層部には、前記ソース領域および前記ドレイン領域のうち前記ドレイン領域側に偏った領域に、第２導電型の拡散領域が形成されている、半導体装置。
前記半導体層に形成された第１導電型のボトムゲート領域と、
前記半導体層の前記第１面の表層部に形成され、前記半導体層の厚さ方向において前記ボトムゲート領域に対向する第１導電型のトップゲート領域と、
前記半導体層の前記第１面の表層部に形成され、前記第１面に沿う方向において前記トップゲート領域から離れている第２導電型のソース領域と、
前記半導体層の前記第１面の表層部に形成され、前記第１面に沿う方向において前記トップゲート領域から前記ソース領域の反対側に離れている第２導電型のドレイン領域と、
前記第１面に沿う方向において少なくとも前記ソース領域と前記ドレイン領域との間に形成され、かつ前記半導体層の厚さ方向において前記ボトムゲート領域と前記トップゲート領域との間に形成された第２導電型のチャネル領域とを含み、
前記ボトムゲート領域の表層部には、前記ソース領域および前記ドレイン領域のうち前記ドレイン領域側に偏った領域に、第２導電型の拡散領域が形成されている、半導体装置。
【請求項2】
前記拡散領域は、平面視において、前記ソース領域の前記ドレイン領域側の側縁に対して前記ドレイン領域側とは反対側の領域には存在せずに、前記ドレイン領域の真下の領域を含む領域に存在する、請求項１に記載の半導体装置。
【請求項3】
前記拡散領域は、平面視において、前記ソース領域の前記ドレイン領域側の側縁に対して前記ドレイン領域側とは反対側の領域には存在せずに、前記トップゲート領域における前記ドレイン領域側の側縁と前記チャネル領域における前記ドレイン領域側の側縁との間領域を含む領域に存在する、請求項１に記載の半導体装置。
【請求項4】
前記拡散領域は、平面視において、前記ソース領域の前記ドレイン領域側の側縁に対して前記ドレイン領域側とは反対側の領域には存在せずに、前記トップゲート領域における前記ソース領域と前記ドレイン領域との間の中央位置と前記チャネル領域における前記ドレイン側の側縁との間領域を含む領域に存在する、請求項１に記載の半導体装置。
【請求項5】
前記第１導電型がｎ型であり、
前記第２導電型がｐ型であり、
前記チャネル領域の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記拡散領域の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、請求項１～４のいずれか一項に記載の半導体装置。
前記第２導電型がｐ型であり、
前記チャネル領域の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記拡散領域の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、請求項１～４のいずれか一項に記載の半導体装置。
【請求項6】
前記ボトムゲート領域の第１導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記トップゲート領域の第１導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、請求項５に記載の半導体装置。
前記トップゲート領域の第１導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、請求項５に記載の半導体装置。
【請求項7】
前記第１導電型がｐ型であり、
前記第２導電型がｎ型であり、
前記チャネル領域の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記拡散領域の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、請求項１～４のいずれか一項に記載の半導体装置。
前記第２導電型がｎ型であり、
前記チャネル領域の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記拡散領域の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、請求項１～４のいずれか一項に記載の半導体装置。
【請求項8】
前記ボトムゲート領域の第１導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記トップゲート領域の第２導電型の純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、請求項７に記載の半導体装置。
前記トップゲート領域の第２導電型の純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、請求項７に記載の半導体装置。
【請求項9】
前記半導体層の前記第１面に形成され、前記ソース領域および前記ドレイン領域を露出させる開口を有する絶縁層を含む、請求項１～４のいずれか一項に記載の半導体装置。
【請求項10】
前記半導体層の前記第１面の表層部に形成され、前記ボトムゲート領域および前記トップゲート領域に対して共通に電気的に接続されたゲートコンタクト領域を含み、
前記ボトムゲート領域は、平面視において島状に形成されており、
平面視において前記ゲートコンタクト領域は、前記ボトムゲート領域の周縁部に沿って環状に形成され、前記ボトムゲート領域に電気的に接続された第１ゲートコンタクト部と、前記ボトムゲート領域を分断するように前記第１ゲートコンタクト部の複数箇所に跨って形成され、前記トップゲート領域に電気的に接続された第２ゲートコンタクト部とを一体的に含む、請求項１～４のいずれか一項に記載の半導体装置。
前記ボトムゲート領域は、平面視において島状に形成されており、
平面視において前記ゲートコンタクト領域は、前記ボトムゲート領域の周縁部に沿って環状に形成され、前記ボトムゲート領域に電気的に接続された第１ゲートコンタクト部と、前記ボトムゲート領域を分断するように前記第１ゲートコンタクト部の複数箇所に跨って形成され、前記トップゲート領域に電気的に接続された第２ゲートコンタクト部とを一体的に含む、請求項１～４のいずれか一項に記載の半導体装置。
【請求項11】
平面視において前記ボトムゲート領域は、前記第２コンタクト部によって分離された前記第１ボトムゲート領域および前記第２ボトムゲート領域を含み、
前記第１ボトムゲート領域上に前記ソース領域が形成され、
前記第２ボトムゲート領域上に前記ドレイン領域が形成されている、請求項１０に記載の半導体装置。
前記第１ボトムゲート領域上に前記ソース領域が形成され、
前記第２ボトムゲート領域上に前記ドレイン領域が形成されている、請求項１０に記載の半導体装置。
【請求項12】
前記第１ゲートコンタクト部は、互いに対向する一対の第１直線部および互いに対向する一対の第２直線部を含む平面視四角環状に形成され、
前記第２ゲートコンタクト部は、前記一対の第１直線部同士を接続する直線状に形成されている、請求項１０に記載の半導体装置。
前記第２ゲートコンタクト部は、前記一対の第１直線部同士を接続する直線状に形成されている、請求項１０に記載の半導体装置。
【請求項13】
前記ボトムゲート領域の前記周縁部と前記第１ゲートコンタクト部との間に挟まれて形成され、前記ボトムゲート領域の第１導電型不純物濃度および前記ゲートコンタクト領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有するゲート中間領域を含む、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
特許文献１は、接合型電界効果トランジスタを開示している。接合型電界効果トランジスタでは、半導体基板上に、ｎ型エピタキシャル層が積層されている。ｎ型エピタキシャル層には、複数のゲート領域が間隔を隔てて形成されるとともに、互いに隣り合うゲート領域の間に、それらのゲート領域と間隔を隔ててソース領域が形成されている。ゲート領域およびソース領域には、それぞれゲート電極およびソース電極が接続されている。ドレイン電極は、半導体基板の裏面に接続されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００８－６６６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の一実施形態は、ゲート電流を低減することができる接合型電界効果トランジスタを形成できる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本開示の一実施形態に係る半導体装置は、第１面を有する第１導電型の半導体層と、前記半導体層に形成された第１導電型のボトムゲート領域と、前記半導体層の前記第１面の表層部に形成され、前記半導体層の厚さ方向において前記ボトムゲート領域に対向する第１導電型のトップゲート領域と、前記半導体層の前記第１面の表層部に形成され、前記第１面に沿う方向において前記トップゲート領域から離れている第２導電型のソース領域と、前記半導体層の前記第１面の表層部に形成され、前記第１面に沿う方向において前記トップゲート領域から前記ソース領域の反対側に離れている第２導電型のドレイン領域と、前記第１面に沿う方向において少なくとも前記ソース領域と前記ドレイン領域との間に形成され、かつ前記半導体層の厚さ方向において前記ボトムゲート領域と前記トップゲート領域との間に形成された第２導電型のチャネル領域とを含み、前記ボトムゲート領域の表層部には、前記ソース領域および前記ドレイン領域のうち前記ドレイン領域側に偏った領域に、第２導電型の拡散領域が形成されている、半導体装置を提供する。
【0006】
この構成では、ゲート電流を低減することができる接合型電界効果トランジスタを形成できる半導体装置が得られる。
【図面の簡単な説明】
【0007】
【0008】
本開示における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
【発明を実施するための形態】
【0009】
次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
【0010】
［半導体装置１の全体構成］
図１は、本開示の一実施形態に係る半導体装置１の模式的な斜視図である。
図１は、本開示の一実施形態に係る半導体装置１の模式的な斜視図である。
【0011】
半導体装置１は、たとえば、チップ状の集積回路（ＩＣ：Integrated Circuit）装置を含む。半導体装置１は、集積される回路素子の数に基づいて、ＳＳＩ(Small Scale IC)、ＭＳＩ(Middle Scale IC)、ＬＳＩ(Large Scale IC)、ＶＬＳＩ（Very Large Scale IC）、ＵＬＳＩ（Ultra Large Scale IC）と称してもよい。
【0012】
半導体装置１は、回路素子が形成された複数の素子領域２を有している。複数の素子領域２は、それぞれ、機能デバイスが形成された領域であり、他の素子領域から絶縁分離されている。機能デバイスは、たとえば、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含んでいてもよい。機能デバイスは、たとえば、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも２つが組み合わされた回路網を含んでいてもよい。
【0013】
半導体スイッチングデバイスは、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、たとえば、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、たとえば、抵抗、コンデンサおよびインダクタのうちの少なくとも１つを含んでいてもよい。
【0014】
この実施形態では、複数の素子領域２は、第１素子領域２Ａを含む。第１素子領域２Ａは、回路素子としてｐチャネルＪＦＥＴ３が形成されたＪＦＥＴ用の素子領域であってもよい。なお、図１では、４つの素子領域２が示されているが、半導体装置１は、より多数の素子領域を有していてもよい。
【0015】
【0016】
半導体装置１（ｐチャネルＪＦＥＴ３）は、半導体基板４と、素子分離部５と、埋め込み層６と、ボトムゲート領域７と、トップゲート領域８と、ゲートコンタクト領域９と、ソース領域１０と、ドレイン領域１１と、チャネル領域１２と、拡散領域１３と、フィールド絶縁膜１４とを含む。図３では、構造の理解の助けのため、チャネル領域１２に選択的にハッチング（斜線）を付している。
【0017】
半導体基板４は、ベース基板４１と、半導体層の一例としてのエピタキシャル層４２とを含んでいてもよい。
【0018】
ベース基板４１は、この実施形態ではシリコン（Ｓｉ）基板で形成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）で形成された基板であってもよい。ベース基板４１は、この実施形態ではｐ型である。ベース基板４１は、たとえば、１×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下の不純物濃度を有していてもよい。また、ベース基板４１の厚さは、たとえば、研削前で５００μｍ以上８００μｍ以下であってもよい。
【0019】
エピタキシャル層４２は、ベース基板４１に接しており、かつベース基板４１に積層されている。エピタキシャル層４２は、素子主面４３と、エピタキシャル層４２の厚さ方向において素子主面４３の反対側を向く接合面４４とを有する。素子主面４３は、素子領域２（図２および図３では、第１素子領域２Ａ）が形成された面である。接合面４４は、ベース基板４１に接する面である。エピタキシャル層４２は、この実施形態では、ベース基板４１と逆の導電型を有しており、この実施形態ではｎ型である。エピタキシャル層４２は、ベース基板４１よりも低いｎ型不純物濃度を有している。エピタキシャル層４２は、たとえば、５×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下のｎ型不純物濃度を有していてもよい。また、エピタキシャル層４２の厚さは、たとえば、３μｍ～２０μｍであってもよい。
【0020】
素子分離部５は、素子分離ウェルを含んでいてもよい。より具体的には、図２および図３に示すように、平面視で閉曲線を描く帯状のｐ型の素子分離ウェルが、エピタキシャル層４２の素子主面４３からベース基板４１に達するように形成されていてもよい。素子分離部５は、この実施形態では、図２に示すように平面視で四角環状に形成されているが、たとえば、円環状、三角環状等の他の閉曲線構造であってもよい。
【0021】
図３を参照して、素子分離部５は、上側に配置されたｐ型のウェル領域５１と、下側に配置されたｐ型のローアイソレーション（Ｌ／Ｉ）領域５２との２層構造からなっていてもよい。ローアイソレーション領域５２の不純物濃度は、ウェル領域５１よりも高くてもよい。これらの領域５１，５２の境界５３は、エピタキシャル層４２の厚さ方向途中部に設定されていてもよい。これにより、半導体基板４には、ベース基板４１上において素子分離部５によって取り囲まれたエピタキシャル層４２の一部からなる第１素子領域２Ａが区画されている。
【0022】
ｎ型の埋め込み層６（Ｂ／Ｌ）は、図２に示すように、平面視で島状に形成されている。埋め込み層６は、エピタキシャル層４２のｎ型の外側エピタキシャル領域４５に取り囲まれている。この実施形態では、外側エピタキシャル領域４５は、下側領域４６と上側領域４７とを有している。上側領域４７は、下側領域４６とは異なるｎ型不純物濃度を有していてもよい。
【0023】
埋め込み層６は、この実施形態では、図２に示すように平面視で四角形状に形成されているが、たとえば、円形状、三角形状等の他の平面構造であってもよい。また、埋め込み層６は、図３に示すように、第１素子領域２Ａに選択的に埋め込まれている。埋め込み層６は、半導体基板４において、ベース基板４１とエピタキシャル層４２との境界部に形成されている。埋め込み層６は、ベース基板４１とエピタキシャル層４２との境界を跨ぎ、一部がベース基板４１に埋め込まれていてもよい。埋め込み層６の厚さは、たとえば、１．０μｍ～１０μｍであってもよい。
【0024】
ボトムゲート領域７は、図２に示すように、平面視で島状に形成されている。ボトムゲート領域７は、この実施形態では、図２に示すように平面視で四角形状に形成されているが、たとえば、円形状、三角形状等の他の平面構造であってもよい。
【0025】
図３を参照して、ボトムゲート領域７は、エピタキシャル層４２の素子主面４３から接合面４４側に離れて形成されている。この実施形態では、ボトムゲート領域７は、エピタキシャル層４２の厚さ方向においてその底部が埋め込み層６に接触した状態で、外側エピタキシャル領域４５に取り囲まれている。
【0026】
ボトムゲート領域７は、この実施形態ではｎ型である。この実施形態では、ボトムゲート領域７は、外側エピタキシャル領域４５（エピタキシャル層４２）よりも高いｎ型不純物濃度を有している。この実施形態では、ボトムゲート領域７のｎ型不純物濃度は、埋め込み層６のｎ型不純物濃度よりも低い。なお、ボトムゲート領域７は、外側エピタキシャル領域４５（エピタキシャル層４２）と同じｎ型不純物濃度を有していてもよい。ボトムゲート領域７のｎ型不純物濃度は、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であることが好ましい。
【0027】
トップゲート領域８は、図２に示すように、平面視で直線状に形成されている。トップゲート領域８は、この実施形態では、図２に示すように、島状のボトムゲート領域７を分断する方向に延びている。ボトムゲート領域７は、平面視においてトップゲート領域８によって分離された第１ボトムゲート領域７１および第２ボトムゲート領域７２を有している。つまり、ボトムゲート領域７は、ソース領域１０側の第１ボトムゲート領域７１と、ドレイン領域１１側の第２ボトムゲート領域７２とを有している。
【0028】
図３を参照して、トップゲート領域８は、エピタキシャル層４２の素子主面４３の表層部に形成されている。トップゲート領域８は、エピタキシャル層４２の厚さ方向においてボトムゲート領域７に対向している。トップゲート領域８は、この実施形態ではｎ型である。この実施形態では、トップゲート領域８の不純物濃度は、ボトムゲート領域７の不純物濃度よりも高い。なお、トップゲート領域８の不純物濃度は、ボトムゲート領域７のｎ型不純物濃度と同じであってもよいし、ボトムゲート領域７のｎ型不純物濃度よりも低くてもよい。トップゲート領域８のｎ型不純物濃度は、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であることが好ましい。
【0029】
第１ボトムゲート領域７１は、第１ゲート対向部７３と、第１ゲート引き出し部７４とを一体的に含んでいてもよい。第１ゲート対向部７３は、エピタキシャル層４２の厚さ方向においてトップゲート領域８におけるソース領域１０側の領域に対向する領域であってもよい。第１ゲート引き出し部７４は、第１ゲート対向部７３から素子主面４３に沿う方向であってソース領域１０側に引き出されている。第１ゲート引き出し部７４は、エピタキシャル層４２の厚さ方向においてトップゲート領域８に対向していないので、第１ゲート非対向部と称してもよい。
【0030】
第２ボトムゲート領域７２は、第２ゲート対向部７５と、第２ゲート引き出し部７６とを一体的に含んでいてもよい。第２ゲート対向部７５は、エピタキシャル層４２の厚さ方向においてトップゲート領域８におけるドレイン領域１１側の領域に対向する領域であってもよい。第２ゲート引き出し部７６は、第２ゲート対向部７５から素子主面４３に沿う方向であってドレイン領域１１側に引き出されている。第２ゲート引き出し部７６は、エピタキシャル層４２の厚さ方向においてトップゲート領域８に対向していないので、第２ゲート非対向部と称してもよい。
【0031】
ゲートコンタクト領域９は、この実施形態ではｎ型であり、ボトムゲート領域７、トップゲート領域８および埋め込み層６よりも高い不純物濃度を有している。図２および図３に示すように、ゲートコンタクト領域９は、エピタキシャル層４２の素子主面４３の表層部に形成されている。
【0032】
ゲートコンタクト領域９は、ボトムゲート領域７に電気的に接続された第１ゲートコンタクト部９１と、トップゲート領域８に電気的に接続された第２ゲートコンタクト部９２とを一体的に含む。
【0033】
図２を参照して、第１ゲートコンタクト部９１は、ボトムゲート領域７の周縁部に沿って環状に形成されている。この実施形態では、第１ゲートコンタクト部９１は、互いに対向する一対の第１直線部９１および互いに対向する一対の第２直線部９１２を含む平面視四角環状に形成されている。第１直線部９１１および第２直線部９１２は、互いに直交していてもよい。
【0034】
図３を参照して、第１ゲートコンタクト部９１とボトムゲート領域７の周縁部（第１ゲート引き出し部７４および第２ゲート引き出し部７６）との間には、ゲート中間領域７７が形成されている。ゲート中間領域７７は、この実施形態ではｎ型であり、トップゲート領域８よりも低いｎ型不純物濃度を有している。なお、ゲート中間領域７７は、トップゲート領域８よりも高いｎ型不純物濃度を有していてもよい。また、ゲート中間領域７７は、外側エピタキシャル領域４５および内側エピタキシャル領域４８層と同様にエピタキシャル層４２から構成されてもよい。また、ゲート中間領域７７は、エピタキシャル層４２よりも低いｎ型不純物濃度を有していてもよい。
【0035】
これにより、エピタキシャル層４２には、図３に示すように、ボトムゲート領域７、第１ゲートコンタクト部９１およびゲート中間領域７７によって取り囲まれたエピタキシャル層４２の一部からなる内側エピタキシャル領域４８が形成されている。内側エピタキシャル領域４８は、外側エピタキシャル領域４５と同様に、エピタキシャル層４２の不純物濃度が維持された領域である。
【0036】
ゲート中間領域７７は、下側に配置された下側中間領域７８と、上側に配置された上側中間領域７９とを含む。下側中間領域７８のｎ型不純物濃度は、上側中間領域７９のｎ型不純物濃度よりも低くてもよい。下側中間領域７８のｎ型不純物濃度は、上側中間領域７９のｎ型不純物濃度よりも高くてもよい。また、上側中間領域７８のｎ型不純物濃度は、上側中間領域７９のｎ型不純物濃度と同じでもよい。
【0037】
ゲート中間領域７７は、第１ゲートコンタクト部９１とボトムゲート領域７の周縁部（第１ゲート引き出し部７４および第２ゲート引き出し部７６）との両方に物理的かつ電気的に接続されており、第１ゲートコンタクト部９１とボトムゲート領域７の周縁部とによって上下から挟まれている。これにより、第１ゲートコンタクト部９１（ゲートコンタクト領域９）は、ゲート中間領域７７を介してボトムゲート領域７に電気的に接続されている。
【0038】
また、図２を参照して、ゲート中間領域７７は、第１ゲートコンタクト部９１に沿う環状（この実施形態では、四角環状）に形成されている。ゲート中間領域７７は、平面視において第１ゲートコンタクト部９１よりも広い幅を有している。これにより、ゲート中間領域７７は、第１ゲートコンタクト部９１の幅方向両側から引き出された引き出し部８０を有している。この実施形態では、環状のゲート中間領域７７は、環の内側および外側の両側に引き出し部８０を有している。
【0039】
図２を参照して、第２ゲートコンタクト部９２は、ボトムゲート領域７を分断するように第１ゲートコンタクト部９１の複数箇所に跨って形成されている。この実施形態では、第２ゲートコンタクト部９２は、一対の第１直線部９１１同士を接続する直線状に形成されている。第２ゲートコンタクト部９２は、トップゲート領域８上に形成され、トップゲート領域８に沿う直線状である。したがって、平面視において、第１ボトムゲート領域７１および第２ボトムゲート領域７２は、第２ゲートコンタクト部９２によって横方向に互いに分離されていてもよい。この実施形態では、第１ボトムゲート領域７１と第２ボトムゲート領域７２との境界の真上位置に、第２ゲートコンタクト部９２が存在している。
【0040】
なお、トップゲート領域８は、平面視において第２ゲートコンタクト部９２よりも広い幅を有している。これにより、トップゲート領域８は、第２ゲートコンタクト部９２の幅方向両側から引き出された引き出し部８１を有している。第２ゲートコンタクト部９２は、トップゲート領域８に物理的かつ電気的に接続されている。これにより、第１ゲートコンタクト部９１および第２ゲートコンタクト部９２を含むゲートコンタクト領域９は、ボトムゲート領域７およびトップゲート領域８に対して共通に電気的に接続されている。
【0041】
ソース領域１０は、この実施形態ではｐ型である。図２および図３に示すように、ソース領域１０は、エピタキシャル層４２の素子主面４３の表層部に形成されている。図２を参照して、ソース領域１０は、第１ボトムゲート領域７１上に形成されており、素子主面４３に沿う方向においてトップゲート領域８から離れている。
【0042】
ソース領域１０は、トップゲート領域８に直交する方向（図３の紙面の左右方向）における第１ボトムゲート領域７１の中央部付近に形成されている。ソース領域１０は、トップゲート領域８に直交する方向における第１ボトムゲート領域７１の中央部よりもトップゲート領域８に近い側またはトップゲート領域８から遠い側に形成されていてもよい。
【0043】
ドレイン領域１１は、この実施形態ではｐ型である。図２および図３に示すように、ドレイン領域１１は、エピタキシャル層４２の素子主面４３の表層部に形成されている。図２を参照して、ドレイン領域１１は、第２ボトムゲート領域７２上に形成されており、素子主面４３に沿う方向においてトップゲート領域８からソース領域１０の反対側に離れている。
【0044】
ドレイン領域１１は、トップゲート領域８に直交する方向における第２ボトムゲート領域７２の中央部付近に形成されている。ドレイン領域１１は、トップゲート領域８に直交する方向における第２ボトムゲート領域７２の中央部よりもトップゲート領域８に近い側またはトップゲート領域８から遠い側に形成されていてもよい。
【0045】
図２を参照して、チャネル領域１２は、素子主面４３に沿う方向においてソース領域１０とドレイン領域１１との間に形成されている。たとえば、チャネル領域１２は、ソース領域１０とドレイン領域１１との間のほぼ中央部に形成されていてもよい。
【0046】
チャネル領域１２は、平面視において、トップゲート領域８に直交する方向（図３の紙面の左右方向）に対向する２辺１２ａ，１２ｂと、トップゲート領域８の延びる方向（図３の紙面の上下方向）に対向する２辺１２ｃ，１２ｄとを有する四角形状を有している。
【0047】
図３を参照して、チャネル領域１２は、エピタキシャル層４２の厚さ方向において、ボトムゲート領域７とトップゲート領域８との間に形成されている。
【0048】
チャネル領域１２は、この実施形態ではｐ型である。チャネル領域１２は、ソース領域１０およびドレイン領域１１よりも低いｐ型不純物濃度を有している。チャネル領域１２のｐ型不純物濃度は、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であることが好ましい。エピタキシャル層４２の厚さ方向におけるチャネル領域１２の幅Ｗｃは、たとえば、０．２μｍ以上２μｍ以下であってもよい。
【0049】
この実施形態では、チャネル領域１２は、トップゲート領域８に接しており、トップゲート領域８との間に界面を形成している。また、チャネル領域１２は、ボトムゲート領域７に接触している。これにより、ｐ型のチャネル領域１２を上下両側からｎ型のゲート領域７，８で挟んだｎｐｎ構造が形成されている。このｎｐｎ構造が、ｐチャネル接合型電界効果トランジスタ（ｐチャネルＪＦＥＴ３）を形成している。
【0050】
なお、チャネル領域１２は、ボトムゲート領域７およびトップゲート領域８の一方または両方から離れていてもよい。
【0051】
チャネル領域１２は、チャネル部１２１と、チャネル周囲部１２２とを含んでいてもよい。チャネル部１２１は、トップゲート領域８と、トップゲート領域８の下方のボトムゲート領域７との間に挟まれた部分である。チャネル周囲部１２２は、平面視でトップゲート領域８よりも外側に形成されており、トップゲート領域８およびチャネル部１２１の両方を取り囲む部分であってもよい。
【0052】
拡散領域１３は、ボトムゲート領域７の表層部において、ソース領域１０およびドレイン領域１１のうちドレイン領域１１側に偏った領域に形成されている。図２および図３においては、明確化のため、拡散領域１３は灰色で示されている。拡散領域１３は、ｐ型である。この実施形態では、拡散領域１３は、チャネル領域１２と同じｐ型不純物濃度を有している。拡散領域１３のｐ型不純物濃度は、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であることが好ましい。
【0053】
図２に示すように、拡散領域１３は、平面視において、チャネル領域１２の２辺１２ａ，１２ｂと平行な２辺１３ａ，１３ｂと、チャネル領域１２の２辺１２ｃ，１２ｄと平行な２辺１３ｃ，１３ｄとを有する四角形状を有している。
【0054】
この実施形態で、拡散領域１３の辺１３ａは、平面視において、第２ボトムゲート領域７２におけるソース領域１０側の側縁（第１ボトムゲート領域７１と第２ボトムゲート領域７２との境界）と整合している。拡散領域１３の辺１３ｂは、平面視において、チャネル領域１２におけるドレイン領域１１側の辺１２ｂと整合している。拡散領域１３の辺１３ｃは、平面視において、チャネル領域１２の辺１２ｃと整合している。拡散領域１３の辺１３ｄは、平面視において、チャネル領域１２の辺１２ｄと整合している。
【0055】
つまり、この実施形態では、拡散領域１３は、トップゲート領域８に直交する方向に関して、第２ボトムゲート領域７２におけるソース領域１０側の側縁からチャネル領域１２におけるドレイン領域１１側の側縁までの領域に形成されている。
【0056】
なお、図４に示すように、拡散領域１３におけるソース領域１０側の辺１３ａは、平面視において、第２ボトムゲート領域７２におけるソース領域１０側の側縁と、ソース領域１０におけるドレイン領域１１側の側縁との間に配置されてもよい。
【0057】
また、図５に示すように、拡散領域１３におけるドレイン領域１１側の辺１３ｂは、平面視において、第２ボトムゲート領域７２におけるドレイン領域１１側の側縁と、それよりもドレイン領域１１側のゲート中間領域７７（第２直線部分９１２）との間に配置されてもよい。
【0058】
この実施形態では、拡散領域１３は、トップゲート領域８の延びる方向に関して、チャネル領域１２の辺１２ｃから辺１２ｄまでの領域に形成されている。つまり、この実施形態では、拡散領域１３におけるトップゲート領域８の延びる方向に沿う長さは、チャネル領域１２における当該方向の長さと等しい。
【0059】
平面視において、拡散領域１３の辺１３ｃ，１３ｄは、それぞれ、チャネル領域１２の対応する辺１２ｃ，１２ｄよりもチャネル領域１２の外方側に進出していてもよい。つまり、拡散領域１３におけるトップゲート領域８の延びる方向に沿う長さは、チャネル領域１２における当該方向の長さよりも長くてもよい。
【0060】
拡散領域１３は、平面視において、ソース領域１０のドレイン領域１１側の側縁に対してドレイン領域１１側とは反対側の領域には存在せずに、ドレイン領域１１の真下の領域を含む領域に存在することが好ましい。
【0061】
拡散領域１３は、平面視において、ソース領域１０のドレイン領域１１側の側縁に対してドレイン領域１１側とは反対側の領域には存在せずに、トップゲート領域８におけるドレイン領域１１側の側縁とチャネル領域１２におけるドレイン領域１１側の側縁との間領域を含む領域に存在することが好ましい。
【0062】
拡散領域１３は、平面視において、ソース領域１０のドレイン領域１１側の側縁に対してドレイン領域１１側とは反対側の領域には存在せずに、トップゲート領域８におけるソース領域１０とドレイン領域１１との間の中央位置とチャネル領域１２におけるドレイン領域１１側の側縁との間領域を含む領域に存在することが好ましい。
【0063】
フィールド絶縁膜１４は、エピタキシャル層４２の素子主面４３に形成されている。フィールド絶縁膜１４は、たとえば、素子主面４３を選択的に酸化させることによって形成されたＬＯＣＯＳ膜（酸化シリコン膜）であってもよい。フィールド絶縁膜１４は、ゲートコンタクト領域９を露出させるゲート開口１４１、ソース領域１０を露出させるソース開口１４２およびドレイン領域１１を露出させるドレイン開口１４３を有している。
【0064】
ゲート開口１４１は、ゲートコンタクト領域９と同じ平面形状を有している。ゲート開口１４１は、第１ゲートコンタクト部９１を露出させる第１開口１４５と、第２ゲートコンタクト部９２を露出させる第２開口１４６とを含む。第１開口１４５は、環状の第１ゲートコンタクト部９１に沿って環状に形成されている。第２開口１４６は、ボトムゲート領域７を分断するように第１開口１４５の複数箇所に跨って形成されている。
【0065】
ソース開口１４２は、ソース領域１０と同じ平面形状を有している。ドレイン開口１４３は、ドレイン領域１１と同じ平面形状を有している。
【0066】
開口１４１～１４３，１４５，１４６から露出する不純物領域には、配線が接続されている。たとえば、ゲートコンタクト領域９にゲート配線１５が接続され、ソース領域１０にソース配線１６が接続され、ドレイン領域１１にドレイン配線１７が接続されていてもよい。
【0067】
［本実施形態の効果］
図６は、比較例に係るｐチャネルＪＦＥＴ１０３の構成を説明するための断面図であり、図３の断面図に対応する断面図である。図６において、図３の各部に対応する部分には、図３と同じ符号を付して示す。
図６は、比較例に係るｐチャネルＪＦＥＴ１０３の構成を説明するための断面図であり、図３の断面図に対応する断面図である。図６において、図３の各部に対応する部分には、図３と同じ符号を付して示す。
【0068】
比較例に係るｐチャネルＪＦＥＴ１０３は、本実施形態のｐチャネルＪＦＥＴ３に比較して、拡散領域１３が形成されていない点のみが異なっている。
【0069】
ｐチャネルＪＦＥＴ１０３の動作について説明する。ドレイン配線１７を低電位側、ソース配線１６を高電位側として電圧が印加されると、ソース領域１０とドレイン領域１１との間が、チャネル領域１２を介して導通する。このとき、ゲート配線１５に制御電圧（ゲート電圧）が与えられていないか、またはチャネル領域が空乏層によって遮断されない程度のソース電位に対する正側の制御電圧(ゲート電圧)が与えられていると、ｐ型のチャネル領域１２とｎ型のボトムゲート領域７との間のｐｎ接合、およびｐ型のチャネル領域１２とｎ型のトップゲート領域８との間のｐｎ接合から十分な広がりを持つ空乏層が延びない。
【0070】
すなわち、素子主面４３に沿う方向にチャネル領域１２を流れる電流が空乏層によって遮断されず、ｐチャネルＪＦＥＴ１０３はオン状態（ノーマリオン）となる。一方、チャネル領域１２内に空乏層が広がりきる以上のソース電位に対する正側のゲート電圧をゲート配線１５に与えると、チャネル領域１２内に正孔が移動しにくくなり、結果的に、空乏層によってチャネル領域１２の正孔の移動が遮断される。すなわち、ｐチャネルＪＦＥＴ１０３は、オフ状態となる。このときのゲート電圧を遮断電圧と定義する。
【0071】
遮断電圧の要求値が１Ｖ付近であっても、ドレイン－ソース間に数十ボルト（例えば３６Ｖ程度）の電圧が印加されるｐチャネルＪＦＥＴ１０３においては、ドレイン－ソース間の電圧Ｖｄｓの絶対値が１Ｖ以上でかつソース－ゲート間電圧Ｖｇｓが０Ｖの電圧の条件では、ドレイン領域１１側のチャネル領域１２はピンチオフしている。この状態で、ドレイン－ソース間電圧Ｖｄｓの絶対値がさらに大きくなるとドレイン領域１１の近傍の電界強度が高くなる。そうすると、ソース領域１０側からドレイン領域１１側に移動してくる正孔によってインパクトイオン化現象（衝突電離）が起こり、電子正孔対が発生する。この際に発生した電荷（電子）がゲート領域７，８に流れるので、ゲート電流が大きくなってしまう。
【0072】
本実施形態に係るｐチャネルＪＦＥＴ３では、ボトムゲート領域７の表層部には、ソース領域１０およびドレイン領域１１のうちドレイン領域１１側に偏った領域に拡散領域１３が形成されている。これにより、インパクトイオン化現象の発生を抑制できるから、ゲート電流を低減することができる。以下、この理由について説明する。
【0073】
ｐチャネルＪＦＥＴ３の遮断電圧は、ソース領域１０側の空乏層の拡がりによって決定される。ドレイン－ソース間に高電圧が印加されている場合の電界強度は、ドレイン領域１１側の空乏層の拡がりによって決定される。
【0074】
本実施形態では、ボトムゲート領域７の表層部におけるドレイン領域１１側に拡散領域１３が形成されているので、ドレイン領域１１側において空乏層が拡がりにくくなる。これにより、遮断電圧は低いままで、電界強度を抑えることができるので、インパクトイオン化現象の発生を抑制できる。これにより、ゲート電流を低減することができる。
【0075】
図７は、ドレイン－ソース間電圧Ｖｄｓ（例えば０～－３６Ｖ）の絶対値｜Ｖｄｓ｜に対するゲート電流のシミュレーション結果を示すグラフである。
【0076】
図７において、Ｑ１は、比較例に対するシミュレーション結果を示すグラフであり、Ｑ２は本実施形態に係るｐチャネルＪＦＥＴ３に対するシミュレーション結果を示すグラフである。
【0077】
図７から、本実施形態に係るｐチャネルＪＦＥＴ３では、比較例に比べて、ドレイン－ソース間電圧Ｖｄｓの絶対値が大きい場合におけるゲート電流を低減できることがわかる。
【0078】
また、本実施形態では、比較例に比べて、ドレイン領域側の領域において、電子の移動経路の断面積が大きくなるので、ドレイン－ソース間電圧に対するドレイン電流を増加させることができる。
【0079】
【0080】
半導体装置１を製造するには、まず、ｐ型のベース基板４１が用意される。次に、ベース基板４１の表面にｎ型の不純物とｐ型の不純物とが選択的に注入される。そして、ｎ型の不純物を添加しながらベース基板４１のシリコンをエピタキシャル成長させる（ステップＳ１）。これにより、ｐ型のベース基板４１とエピタキシャル層４２の第１段部分とを含む半導体基板４が形成される。第１段部分は、ボトムゲート領域７を形成すべき領域を含む。
【0081】
ベース基板４１のエピタキシャル成長に際して、ベース基板４１に注入されたｎ型の不純物およびｐ型の不純物は、エピタキシャル層４２の成長方向に拡散する。これにより、ベース基板４１とエピタキシャル層４２との境界部に埋め込み層６とｐ型のローアイソレーション領域５２とが形成される。
【0082】
次に、ボトムゲート領域７を形成すべき領域に選択的に開口を有するイオン注入マスクがエピタキシャル層４２（第１段部分）上に形成される。そして、当該イオン注入マスクを介してｎ型の不純物がエピタキシャル層４２に注入される（ステップＳ２）。これにより、埋め込み層６上にｎ型のボトムゲート領域７が形成される。
【0083】
次に、エピタキシャル層４２（第１段部分）の表面に、ウェル領域５１の一部を形成するためのｐ型の不純物が選択的に注入される。そして、ｎ型の不純物を添加しながらベース基板４１のシリコンを、さらにエピタキシャル成長させる（ステップＳ３）。これにより、エピタキシャル層４２の第２段部分が形成される。これにより、素子主面４３および接合面４４を有するエピタキシャル層４２が得られる。
【0084】
次に、エピタキシャル層４２の素子主面４３に、フィールド絶縁膜１４が形成される（ステップＳ４）。
【0085】
次に、ｐ型のウェル領域５１を形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層４２に注入される（ステップＳ５）。
【0086】
これにより、ｐ型のウェル領域５１とｐ型のローアイソレーション領域５２との２層構造からなる素子分離部５（素子分離ウェル）が形成される。
【0087】
次に、ゲート中間領域７７を形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｎ型の不純物がエピタキシャル層４２に注入される（ステップＳ６）。これにより、ゲート中間領域７７の下側中間領域７８が形成される。
【0088】
次に、拡散領域１３を形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層４２に注入される（ステップＳ７）。これにより、ｐ型の拡散領域１３が形成される。
【0089】
次に、チャネル領域１２を形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層４２に注入される（ステップＳ８）。これにより、ｐ型のチャネル領域１２が形成される。
【0090】
次に、ゲート中間領域７７を形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｎ型の不純物がエピタキシャル層４２に注入される（ステップＳ９）。これにより、ゲート中間領域７７の上側中間領域７９が形成される。
【0091】
次に、トップゲート領域８を形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｎ型の不純物がエピタキシャル層４２に注入される（ステップＳ１０）。これにより、ｎ型のトップゲート領域８が形成される。
【0092】
次に、ゲートコンタクト領域９を形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｎ型の不純物がエピタキシャル層４２に注入される（ステップＳ１１）。これにより、ｎ型のゲートコンタクト領域９が形成される。
【0093】
次に、ソース領域１０およびドレイン領域１１を形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層４２に注入される（ステップＳ１２）。これにより、ｐ型のソース領域１０およびｐ型のドレイン領域１１が形成される。
【0094】
次に、配線１５～１７の形成工程（ステップＳ１３）等が行われることによって、前述の半導体装置１が得られる。
【0095】
なお、図８を用いて説明した半導体装置１の製造工程は、一例であって、他の製造工程によって半導体装置１を製造してもよい。たとえば、前述の実施形態では、エピタキシャル層４２を２段階に分けて形成しているが、分けなくてもよい。つまり、ステップＳ１において、素子主面４３および接合面４４を有するエピタキシャル層４２が、ベース基板４１上に形成されてもよい。この場合には、ボトムゲート領域７、外側エピタキシャル領域４５および内側エピタキシャル領域４８は、同じｎ型不純物濃度を有していてもよい。
【0096】
また、前述の実施形態では、ステップＳ１の後に、ｎ型の不純物がエピタキシャル層４２に注入されることにより、ｎ型のボトムゲート領域７が形成されている。しかし、ステップＳ４でフィールド絶縁膜１４が形成されてから、ステップＳ５で素子分離部５が形成されるまでの間に、高加速のイオン注入が行われることにより、ｎ型のボトムゲート領域７が形成されてもよい。
【0097】
［ｎチャネルＪＦＥＴ３Ａの構造］
前述の実施形態では、第１素子領域２ＡにｐチャネルＪＦＥＴ３が形成されている半導体装置１について説明したが、第１素子領域２ＡにｎチャネルＪＦＥＴ３Ａが形成されてもよい。
前述の実施形態では、第１素子領域２ＡにｐチャネルＪＦＥＴ３が形成されている半導体装置１について説明したが、第１素子領域２ＡにｎチャネルＪＦＥＴ３Ａが形成されてもよい。
【0098】
図９は、ｎチャネルＪＦＥＴ３Ａの模式的な平面図である。図１０は、図９のX－X線に沿う断面図である。図９および図１０において、前述の図２および図３の各部に対応する部分には、図２および図３と同じ符号を付して示す。
【0099】
ｎチャネルＪＦＥＴ３Ａは、前述のＪＦＥＴ３と異なる構成として、半導体基板４Ａと、素子分離部５Ａと、ボトムゲート領域７Ａと、トップゲート領域８Ａと、ゲートコンタクト領域９Ａと、ソース領域１０Ａと、ドレイン領域１１Ａと、チャネル領域１２Ａと、拡散領域１３Ａと、エピタキシャル層４２Ａと、ゲート中間領域７７Ａと、第１コンタクト領域６１Ａと、第１中間領域６２Ａとを含む。
【0100】
図１０では、構造の理解の助けのため、チャネル領域１２Ａに選択的にハッチングを付している。また、拡散領域１３Ａは、灰色で示されている。
【0101】
ボトムゲート領域７Ａ、トップゲート領域８Ａ、ゲートコンタクト領域９Ａ、ソース領域１０Ａ、ドレイン領域１１Ａ、チャネル領域１２Ａ、拡散領域１３Ａ、エピタキシャル層４２Ａおよびゲート中間領域７７Ａの導電型は、それぞれ、前述のｐチャネルＪＦＥＴ３におけるそれらに対応する部分の導電型と異なっている。
【0102】
具体的には、ボトムゲート領域７Ａ、トップゲート領域８Ａ、ゲートコンタクト領域９Ａ、エピタキシャル層４２Ａおよびゲート中間領域７７Ａは、ｐ型である。ソース領域１０Ａ、ドレイン領域１１Ａ、チャネル領域１２Ａおよび拡散領域１３Ａは、ｎ型である。
【0103】
ボトムゲート領域７Ａ、トップゲート領域８Ａ、ゲートコンタクト領域９Ａ、ソース領域１０Ａ、ドレイン領域１１Ａ、チャネル領域１２Ａ、拡散領域１３Ａ、エピタキシャル層４２Ａおよびゲート中間領域７７Ａは、前述のｐチャネルＪＦＥＴ３における対応する部分とほぼ同様な形状（平面形状および断面形状）を有しているので、その詳細な説明は省略する。
【0104】
素子分離部５Ａは、ｐチャネルＪＦＥＴ３の素子分離部５と同様にｐ型である。ベース基板４１は、ｐチャネルＪＦＥＴ３のベース基板４１と同様にｐ型である。埋め込み層６は、ｐチャネルＪＦＥＴ３の埋め込み層６と同様にｎ型である。
【0105】
この実施形態では、素子分離部５Ａは、上側に配置されたｐ型のウェル領域５１Ａと、下側に配置されたｐ型のローアイソレーション（Ｌ／Ｉ）領域５２Ａとの２層構造からなる。ローアイソレーション領域５２Ａのｐ型不純物濃度は、ウェル領域５１Ａのｐ型不純物濃度よりも高くてもよいし、ウェル領域５１Ａのｐ型不純物濃度と同じでもよい。
【0106】
この実施形態では、ウェル領域５１Ａは、下側に配置された下側ウェル領域２０１と、上側に配置された上側ウェル領域２０２とからなる。この実施形態では、下側ウェル領域２０１のｐ型不純物濃度は、下側中間領域７８Ａのｐ型不純物濃度と同じである。また、上側ウェル領域２０２のｐ型不純物濃度は、上側中間領域７９Ａのｐ型不純物濃度と同じである。
【0107】
エピタキシャル層４２Ａは、ｐ型である。埋め込み層６Ａは、エピタキシャル層４２Ａの外側エピタキシャル領域４５Ａに取り囲まれている。
【0108】
第１コンタクト領域６１Ａは、ｎ型であり、埋め込み層６よりも高い不純物濃度を有している。図９および図１０に示すように、第１コンタクト領域６１Ａは、エピタキシャル層４２Ａの素子主面４３の表層部に形成されており、平面視において埋め込み層６の周縁部に沿って環状（この実施形態では、四角環状）である。第１コンタクト領域６１Ａは、第１ゲートコンタクト部Ａから間隔を空けて、第１ゲートコンタクト部Ａを取り囲むように形成されている。
【0109】
フィールド絶縁膜１４は、開口１４１，１４２，１４３，１４５，１４６の他に、第１コンタクト領域６１Ａを露出させる第１コンタクト開口１４４を有している。第１コンタクト開口１４４は、第１コンタクト領域６１と同じ平面形状を有している。第１コンタクト開口１４４は、環状の第１コンタクト領域６１に沿って環状に形成されている。
【0110】
第１中間領域６２Ａは、下側に配置されたｎ型の下側第１中間領域６３Ａと、上側に配置されたｎ型の上側第１中間領域６４Ａとの２層構造からなっていてもよい。下側第１中間領域６３Ａの不純物濃度は、上側第１中間領域６４Ａよりも低くてもよい。第１中間領域６２Ａのｎ型不純物濃度は、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であってもよい。
【0111】
第１中間領域６２Ａは、平面視において埋め込み層６の周縁部に沿って環状（この実施形態では、四角環状）である。これにより、エピタキシャル層４２Ａには、図１０に示すように、埋め込み層６、第１コンタクト領域６１Ａおよび第１中間領域６２Ａによって取り囲まれたエピタキシャル層４２Ａの一部からなる内側エピタキシャル領域４８Ａが形成されている。内側エピタキシャル領域４８Ａは、外側エピタキシャル領域４５Ａと同様に、エピタキシャル層４２Ａの不純物濃度が維持された領域である。
【0112】
この実施形態では、ボトムゲート領域７Ａは、エピタキシャル層４２Ａの厚さ方向においてその底部が埋め込み層６に接触した状態で、内側エピタキシャル領域４６Ａに取り囲まれている。
【0113】
この実施形態では、ｎ型のチャネル領域１２Ａを上下両側からｐ型のゲート領域７Ａ，８Ａで挟んだｐｎｐ構造が形成されている。このｐｎｐ構造が、ｎチャネル接合型電界効果トランジスタ（ｎチャネルＪＦＥＴ３Ａ）を形成している。
【0114】
この実施形態では、ボトムゲート領域７Ａは、トップゲート領域８Ａと同じｐ型不純物濃度を有している。この実施形態では、ゲート中間領域７７Ａの上側中間領域７９Ａは、ボトムゲート領域７Ａと同じｐ型不純物濃度を有している。この実施形態では、ゲート中間領域７７Ａの下側領域７８Ａは、上側中間領域７９Ａよりも低いｐ型不純物濃度を有している。なお、下側領域７８Ａは、上側中間領域７９Ａと同じｐ型不純物濃度を有していてもよい。この実施形態では、ゲートコンタクト領域９Ａは、ボトムゲート領域７Ａよりも高いｐ型不純物濃度を有している。 この実施形態では、チャネル領域１２Ａは、埋め込み層６Ａよりも低いｎ型不純物濃度を有している。この実施形態では、ソース領域１０Ａおよびドレイン領域１１Ａは、埋め込み層６Ａよりも高いｎ型不純物濃度を有している。この実施形態では、拡散領域１３Ａは、チャネル領域１２Ａと同じｎ型不純物濃度を有している。
【0115】
ボトムゲート領域７Ａおよびトップゲート領域８Ａのｐ型不純物濃度は、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であることが好ましい。チャネル領域１２Ａおよび拡散領域１３Ａのｎ型不純物濃度は、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であることが好ましい。
【0116】
拡散領域１３Ａは、ボトムゲート領域７Ａの表層部であって、ソース領域１０Ａおよびドレイン領域１１Ａのうちドレイン領域１１Ａ側に偏った領域に形成されている。図９に示すように、拡散領域１３Ａは、平面視において、チャネル領域１２Ａの２辺１２Ａａ，１２Ａｂと平行な２辺１３Ａａ，１３Ａｂと、チャネル領域１２Ａの２辺１２Ａｃ，１２Ａｄと平行な２辺１３Ａｃ，１３Ａｄとを有する四角形状を有している。
【0117】
この実施形態で、拡散領域１３Ａの辺１３Ａａは、平面視において、第２ボトムゲート領域７２Ａにおけるソース領域１０Ａ側の側縁（第１ボトムゲート領域７１Ａと第２ボトムゲート領域７２Ａとの境界）と整合している。拡散領域１３Ａの辺１３Ａｂは、平面視において、チャネル領域１２Ａにおけるドレイン領域１１Ａ側の辺１２Ａｂと整合している。拡散領域１３Ａの辺１３Ａｃは、平面視において、チャネル領域１２Ａの辺１２Ａｃと整合している。拡散領域１３Ａの辺１３Ａｄは、平面視において、チャネル領域１２Ａの辺１２Ａｄと整合している。
【0118】
つまり、この実施形態では、拡散領域１３Ａは、トップゲート領域８Ａに直交する方向に関して、第２ボトムゲート領域７２Ａにおけるソース領域１０Ａ側の側縁からチャネル領域１２Ａにおけるドレイン領域１１Ａ側の側縁までの領域に形成されている。
【0119】
なお、図１１に示すように、拡散領域１３Ａにおけるソース領域１０Ａ側の辺１３Ａａは、平面視において、第２ボトムゲート領域７２Ａにおけるソース領域１０Ａ側の側縁と、ソース領域１０Ａにおけるドレイン領域１１Ａ側の側縁との間に配置されてもよい。
【0120】
また、図１２に示すように、拡散領域１３Ａにおけるドレイン領域１１Ａ側の辺１３Ａｂは、平面視において、第２ボトムゲート領域７２Ａにおけるドレイン領域１１Ａ側の側縁と、それよりもドレイン領域１１Ａ側のゲート中間領域７７Ａ（第２直線部分９１２Ａ）との間に配置されてもよい。
【0121】
この実施形態では、拡散領域１３Ａは、トップゲート領域８Ａの延びる方向に関して、チャネル領域１２Ａの辺１２Ａｃから辺１２Ａｄまでの領域に形成されている。つまり、この実施形態では、拡散領域１３Ａにおけるトップゲート領域８Ａの延びる方向に沿う長さは、チャネル領域１２Ａにおける当該方向の長さと等しい。
【0122】
平面視において、拡散領域１３Ａの辺１３Ａｃ，１３Ａｄは、それぞれ、チャネル領域１２の対応する辺１２Ａｃ，１２Ａｄよりもチャネル領域１２Ａの外方側に進出していてもよい。つまり、拡散領域１３Ａにおけるトップゲート領域８Ａの延びる方向に沿う長さは、チャネル領域１２Ａにおける当該方向の長さよりも長くてもよい。
【0123】
拡散領域１３Ａは、平面視において、ソース領域１０Ａのドレイン領域１１Ａ側の側縁に対してドレイン領域１１Ａ側とは反対側の領域には存在せずに、ドレイン領域１１Ａの真下の領域を含む領域に存在することが好ましい。
【0124】
拡散領域１３Ａは、平面視において、ソース領域１０Ａのドレイン領域１１Ａ側の側縁に対してドレイン領域１１Ａ側とは反対側の領域には存在せずに、トップゲート領域８Ａにおけるドレイン領域１１Ａ側の側縁とチャネル領域１２Ａにおけるドレイン領域１１Ａ側の側縁との間領域を含む領域に存在することが好ましい。
【0125】
拡散領域１３Ａは、平面視において、ソース領域１０Ａのドレイン領域１１Ａ側の側縁に対してドレイン領域１１Ａ側とは反対側の領域には存在せずに、トップゲート領域８Ａにおけるソース領域１０Ａとドレイン領域１１Ａとの間の中央位置とチャネル領域１２Ａにおけるドレイン領域１１Ａ側の側縁との間領域を含む領域に存在することが好ましい。
【0126】
ｎチャネルＪＦＥＴ３Ａでは、ドレイン配線１７を高電位側、ソース配線１６を低電位側として電圧が印加されると、ソース領域１０Ａとドレイン領域１１Ａとの間が、チャネル領域１２Ａを介して導通する。このとき、ゲート配線１５に制御電圧（ゲート電圧）が与えられていないか、またはチャネル領域が空乏層によって遮断されない程度のソース電位に対する負側の制御電圧(ゲート電圧)が与えられていると、ｎ型のチャネル領域１２Ａとｐ型のボトムゲート領域７Ａとの間のｐｎ接合、およびｎ型のチャネル領域１２Ａとｐ型のトップゲート領域８Ａとの間のｐｎ接合から十分な広がりを持つ空乏層が延びない。
【0127】
すなわち、素子主面４３に沿う方向にチャネル領域１２Ａを流れる電流が空乏層によって遮断されず、ｎチャネルＪＦＥＴ３Ａはオン状態（ノーマリオン）となる。一方、チャネル領域１２Ａ内に空乏層が広がりきる以上のソース電位に対する負側のゲート電圧をゲート配線１５に与えると、チャネル領域１２Ａ内に電子が移動しにくくなり、結果的に、空乏層によってチャネル領域１２Ａの電子の移動が遮断される。
【0128】
このようなｎチャネルＪＦＥＴ３Ａでは、ドレイン領域１１Ａ側のチャネル領域１２Ａはピンチオフしている状態で、ドレイン－ソース間電圧Ｖｄｓが大きくなるとドレイン領域１１Ａの近傍の電界強度が高くなる。そうすると、ソース領域１０Ａ側からドレイン領域１１Ａ側に移動してくる電子によってインパクトイオン化現象（衝突電離）が起こり、電子正孔対が発生するおそれがある。この際に発生した電荷（正孔）がゲート領域７Ａ，８Ａに流れるので、ゲート電流が大きくなるおそれがある。
【0129】
本実施形態に係るｎチャネルＪＦＥＴ３Ａでは、ボトムゲート領域７Ａの表層部には、ソース領域１０Ａおよびドレイン領域１１Ａのうちドレイン領域１１Ａ側に偏った領域に拡散領域１３Ａが形成されている。これにより、遮断電圧は低いままで、電界強度を抑えることができるので、インパクトイオン化現象の発生を抑制できる。これにより、ゲート電流を低減することができる。
【0130】
【0131】
ｎチャネルＪＦＥＴ３Ａを製造するには、まず、ｐ型のベース基板４１が用意される。次に、ベース基板４１の表面にｎ型の不純物とｐ型の不純物とが選択的に注入される。そして、ｐ型の不純物を添加しながらベース基板４１のシリコンをエピタキシャル成長させる（ステップＳ２１）。これにより、ｐ型のベース基板４１とエピタキシャル層４２Ａの第１段部分とを含む半導体基板４Ａが形成される。エピタキシャル層４２Ａの第１段部分は、ボトムゲート領域７Ａを形成すべき領域を含む。
【0132】
ベース基板４１Ａのエピタキシャル成長に際して、ベース基板４１に注入されたｎ型の不純物およびｐ型の不純物は、エピタキシャル層４２Ａの成長方向に拡散する。これにより、ベース基板４１とエピタキシャル層４２Ａとの境界部にｎ型の埋め込み層６とｐ型のローアイソレーション領域５２とが形成される。
【0133】
次に、ボトムゲート領域７Ａを形成すべき領域に選択的に開口を有するイオン注入マスクがエピタキシャル層４２（第１段部分）上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層４２に注入される（ステップＳ２２）。これにより、ｐ型のボトムゲート領域７が形成される。
【0134】
次に、第１中間領域６２Ａを形成すべき領域に選択的に開口を有するイオン注入マスクがエピタキシャル層４２（第１段部分）上に形成される。そして、当該イオン注入マスクを介してｎ型の不純物がエピタキシャル層４２に注入される（ステップＳ２３）。これにより、ｎ型の下側第１中間領域６３Ａが形成される。
【0135】
次に、エピタキシャル層４２Ａ（第１段部分）の表面に、ウェル領域５１Ａの一部を形成するためのｐ型の不純物が選択的に注入される。そして、ｐ型の不純物を添加しながらベース基板４１のシリコンを、さらにエピタキシャル成長させる（ステップＳ２４）。これにより、エピタキシャル層４２Ａの第２段部分が形成される。これにより、素子主面４３および接合面４４を有するエピタキシャル層４２Ａが得られる。
【0136】
次に、エピタキシャル層４２Ａの素子主面４３に、フィールド絶縁膜１４が形成される（ステップＳ２５）。
【0137】
次に、ｐ型のウェル領域５１を形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層４２Ａに注入される（ステップＳ２６）。これにより、ｐ型のウェル領域５１Ａの下側ウェル領域２０１が形成される。
【0138】
次に、ゲート中間領域７７Ａを形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層４２Ａに注入される（ステップＳ２７）。これにより、ゲート中間領域７７Ａの下側中間領域７８Ａが形成される。
【0139】
なお、後述する上側中間領域７９Ａを形成する工程（ステップＳ３０）において、下側中間領域７８Ａおよび上側中間領域７９Ａが形成されてもよい。この場合には、ステップＳ２７の工程は省略される。
【0140】
次に、拡散領域１３Ａを形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｎ型の不純物がエピタキシャル層４２Ａに注入される（ステップＳ２８）。これにより、ｎ型の拡散領域１３Ａが形成される。
【0141】
次に、チャネル領域１２Ａを形成すべき領域および第１中間領域６２Ａを形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｎ型の不純物がエピタキシャル層４２Ａに注入される（ステップＳ２８）。これにより、ｎ型のチャネル領域１２Ａおよび第１中間領域６２Ａの上側第１中間領域６４Ａが形成される。
【0142】
次に、ゲート中間領域７７Ａを形成すべき領域および素子分離部５Ａを形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層４２Ａに注入される（ステップＳ３０）。これにより、ゲート中間領域７７Ａの上側中間領域７９Ａが形成されるとともにウェル領域５１Ａの上側ウェル領域２０２が形成される。これにより、ｐ型のゲート中間領域７７Ａが形成される。また、これにより、ｐ型のウェル領域５１Ａとｐ型のローアイソレーション領域５２との２層構造からなる素子分離部５（素子分離ウェル）が形成される。
【0143】
次に、トップゲート領域８Ａを形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層４２Ａに注入される（ステップＳ３１）。これにより、ｐ型のトップゲート領域８Ａが形成される。
【0144】
次に、ゲートコンタクト領域９Ａを形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層４２Ａに注入される（ステップＳ３２）。これにより、ｐ型のゲートコンタクト領域９Ａが形成される。
【0145】
次に、ソース領域１０Ａおよびドレイン領域１１Ａを形成すべき領域に選択的に開口を有するイオン注入マスクがフィールド絶縁膜１４上に形成される。そして、当該イオン注入マスクを介してｎ型の不純物がエピタキシャル層４２Ａに注入される（ステップＳ３３）。これにより、ｎ型のソース領域１０Ａおよびｎ型のドレイン領域１１Ａが形成される。
【0146】
次に、配線１５～１７の形成工程（ステップＳ３４）等が行われることによって、前述のｎチャネルＪＦＥＴ３Ａが得られる。
【0147】
なお、図１３を用いて説明した半導体装置３Ａの製造工程は、一例であって、他の製造工程によってｎチャネルＪＦＥＴ３Ａを製造してもよい。たとえば、前述の実施形態では、エピタキシャル層４２Ａを２段階に分けて形成しているが、分けなくてもよい。つまり、ステップＳ２１において、素子主面４３および接合面４４を有するエピタキシャル層４２Ａが、ベース基板４１上に形成されてもよい。この場合には、ボトムゲート領域７Ａ、外側エピタキシャル領域４５Ａおよび内側エピタキシャル領域４８Ａは、同じｐ型不純物濃度を有していてもよい。
【0148】
また、前述の実施形態では、ステップＳ２１の後に、ｐ型の不純物がエピタキシャル層４２Ａに注入されることにより、ｐ型のボトムゲート領域７Ａが形成されている。しかし、ステップＳ２５でフィールド絶縁膜１４が形成されてから、ステップＳ２６で素子分離部５Ａが形成されるまでの間に、高加速のイオン注入が行われることにより、ｐ型のボトムゲート領域７Ａが形成されてもよい。
【0149】
また、前述の実施形態では、下側ウェル領域２０１および上側ウェル領域２０２は、それぞれ別々のイオン注入工程によって形成されているが、１つの同じイオン注入工程によって形成されもよい。
【0150】
また、前述の実施形態では、下側第１中間領域６３Ａおよび上側第１中間領域６４Ａは、それぞれ別々のイオン注入工程によって形成されているが、１つの同じイオン注入工程によって形成されもよい。
【0151】
以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
【0152】
この明細書および図面の記載から以下に付記する特徴が抽出され得る。
【0153】
［付記１－１］
第１面（４３）を有する第１導電型の半導体層（４２，４２Ａ）と、
前記半導体層に形成された第１導電型のボトムゲート領域（７，７Ａ）と、
前記半導体層の前記第１面の表層部に形成され、前記半導体層の厚さ方向において前記ボトムゲート領域に対向する第１導電型のトップゲート領域（８，８Ａ）と、
前記半導体層の前記第１面の表層部に形成され、前記第１面に沿う方向において前記トップゲート領域から離れている第２導電型のソース領域（１０，１０Ａ）と、
前記半導体層の前記第１面の表層部に形成され、前記第１面に沿う方向において前記トップゲート領域から前記ソース領域の反対側に離れている第２導電型のドレイン領域（１１，１１Ａ）と、
前記第１面に沿う方向において少なくとも前記ソース領域と前記ドレイン領域との間に形成され、かつ前記半導体層の厚さ方向において前記ボトムゲート領域と前記トップゲート領域との間に形成された第２導電型のチャネル領域（１２，１２Ａ）とを含み、
前記ボトムゲート領域の表層部には、前記ソース領域および前記ドレイン領域のうち前記ドレイン領域側に偏った領域に、第２導電型の拡散領域（１３，１３Ａ）が形成されている、半導体装置（３，３Ａ）。
第１面（４３）を有する第１導電型の半導体層（４２，４２Ａ）と、
前記半導体層に形成された第１導電型のボトムゲート領域（７，７Ａ）と、
前記半導体層の前記第１面の表層部に形成され、前記半導体層の厚さ方向において前記ボトムゲート領域に対向する第１導電型のトップゲート領域（８，８Ａ）と、
前記半導体層の前記第１面の表層部に形成され、前記第１面に沿う方向において前記トップゲート領域から離れている第２導電型のソース領域（１０，１０Ａ）と、
前記半導体層の前記第１面の表層部に形成され、前記第１面に沿う方向において前記トップゲート領域から前記ソース領域の反対側に離れている第２導電型のドレイン領域（１１，１１Ａ）と、
前記第１面に沿う方向において少なくとも前記ソース領域と前記ドレイン領域との間に形成され、かつ前記半導体層の厚さ方向において前記ボトムゲート領域と前記トップゲート領域との間に形成された第２導電型のチャネル領域（１２，１２Ａ）とを含み、
前記ボトムゲート領域の表層部には、前記ソース領域および前記ドレイン領域のうち前記ドレイン領域側に偏った領域に、第２導電型の拡散領域（１３，１３Ａ）が形成されている、半導体装置（３，３Ａ）。
【0154】
［付記１－２］
前記拡散領域（１３，１３Ａ）は、平面視において、前記ソース領域（１０，１０Ａ）の前記ドレイン領域（１１，１１Ａ）側の側縁に対して前記ドレイン領域側とは反対側の領域には存在せずに、前記ドレイン領域の真下の領域を含む領域に存在する、［付記１－１］に記載の半導体装置。
前記拡散領域（１３，１３Ａ）は、平面視において、前記ソース領域（１０，１０Ａ）の前記ドレイン領域（１１，１１Ａ）側の側縁に対して前記ドレイン領域側とは反対側の領域には存在せずに、前記ドレイン領域の真下の領域を含む領域に存在する、［付記１－１］に記載の半導体装置。
【0155】
［付記１－３］
前記拡散領域（１３，１３Ａ）は、平面視において、前記ソース領域（１０，１０Ａ）の前記ドレイン領域（１１，１１Ａ）側の側縁に対して前記ドレイン領域側とは反対側の領域には存在せずに、前記トップゲート領域における前記ドレイン領域側の側縁と前記チャネル領域における前記ドレイン領域側の側縁との間領域を含む領域に存在する、［付記１－１］に記載の半導体装置。
前記拡散領域（１３，１３Ａ）は、平面視において、前記ソース領域（１０，１０Ａ）の前記ドレイン領域（１１，１１Ａ）側の側縁に対して前記ドレイン領域側とは反対側の領域には存在せずに、前記トップゲート領域における前記ドレイン領域側の側縁と前記チャネル領域における前記ドレイン領域側の側縁との間領域を含む領域に存在する、［付記１－１］に記載の半導体装置。
【0156】
［付記１－４］
前記拡散領域（１３，１３Ａ）は、平面視において、前記ソース領域（１０，１０Ａ）の前記ドレイン領域（１１，１１Ａ）側の側縁に対して前記ドレイン領域側とは反対側の領域には存在せずに、前記トップゲート領域（８，８Ａ）における前記ソース領域と前記ドレイン領域との間の中央位置と前記チャネル領域（１２，１２Ａ）における前記ドレイン側の側縁との間領域を含む領域に存在する、［付記１－１］に記載の半導体装置。
前記拡散領域（１３，１３Ａ）は、平面視において、前記ソース領域（１０，１０Ａ）の前記ドレイン領域（１１，１１Ａ）側の側縁に対して前記ドレイン領域側とは反対側の領域には存在せずに、前記トップゲート領域（８，８Ａ）における前記ソース領域と前記ドレイン領域との間の中央位置と前記チャネル領域（１２，１２Ａ）における前記ドレイン側の側縁との間領域を含む領域に存在する、［付記１－１］に記載の半導体装置。
【0157】
［付記１－５］
前記第１導電型がｎ型であり、
前記第２導電型がｐ型であり、
前記チャネル領域（１２）の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記拡散領域（１３）の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、［付記１－１］～［付記１－４］のいずれかに記載の半導体装置。
前記第１導電型がｎ型であり、
前記第２導電型がｐ型であり、
前記チャネル領域（１２）の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記拡散領域（１３）の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、［付記１－１］～［付記１－４］のいずれかに記載の半導体装置。
【0158】
［付記１－６］
前記ボトムゲート領域（７）の第１導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記トップゲート領域（８）の第１導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、［付記１－５］に記載の半導体装置。
前記ボトムゲート領域（７）の第１導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記トップゲート領域（８）の第１導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、［付記１－５］に記載の半導体装置。
【0159】
［付記１－７］
前記第１導電型がｐ型であり、
前記第２導電型がｎ型であり、
前記チャネル領域（１２Ａ）の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記拡散領域（１３Ａ）の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、［付記１－１］～［付記１－４］のいずれかに記載の半導体装置。
前記第１導電型がｐ型であり、
前記第２導電型がｎ型であり、
前記チャネル領域（１２Ａ）の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記拡散領域（１３Ａ）の第２導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、［付記１－１］～［付記１－４］のいずれかに記載の半導体装置。
【0160】
［付記１－８］
前記ボトムゲート領域（７Ａ）の第１導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記トップゲート領域（８Ａ）の第２導電型の純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、［付記１－７］に記載の半導体装置。
前記ボトムゲート領域（７Ａ）の第１導電型不純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下であり、
前記トップゲート領域（８Ａ）の第２導電型の純物濃度が、５×１０１４ｃｍ－３以上５×１０１８ｃｍ－３以下である、［付記１－７］に記載の半導体装置。
【0161】
［付記１－９］
前記半導体層（４２，４２Ａ）の前記第１面（４３）に形成され、前記ソース領域（１０，１０Ａ）および前記ドレイン領域（１１，１１Ａ）を露出させる開口（１４２，１４３）を有する絶縁層（１４）を含む、［付記１－１］～［付記１－８］のいずれかに記載の半導体装置。
前記半導体層（４２，４２Ａ）の前記第１面（４３）に形成され、前記ソース領域（１０，１０Ａ）および前記ドレイン領域（１１，１１Ａ）を露出させる開口（１４２，１４３）を有する絶縁層（１４）を含む、［付記１－１］～［付記１－８］のいずれかに記載の半導体装置。
【0162】
［付記１－１０］
前記半導体層（４２，４２Ａ）の前記第１面（４３）の表層部に形成され、前記ボトムゲート領域（７，７Ａ）および前記トップゲート領域（８，８Ａ）に対して共通に電気的に接続されたゲートコンタクト領域（９，９Ａ）を含み、
前記ボトムゲート領域は、平面視において島状に形成されており、
平面視において前記ゲートコンタクト領域は、前記ボトムゲート領域の周縁部に沿って環状に形成され、前記ボトムゲート領域に電気的に接続された第１ゲートコンタクト部（９１，９１Ａ）と、前記ボトムゲート領域を分断するように前記第１ゲートコンタクト部の複数箇所に跨って形成され、前記トップゲート領域に電気的に接続された第２ゲートコンタクト部（９２，９２Ａ）とを一体的に含む、［付記１－１］～［付記１－９］のいずれかに記載の半導体装置。
前記半導体層（４２，４２Ａ）の前記第１面（４３）の表層部に形成され、前記ボトムゲート領域（７，７Ａ）および前記トップゲート領域（８，８Ａ）に対して共通に電気的に接続されたゲートコンタクト領域（９，９Ａ）を含み、
前記ボトムゲート領域は、平面視において島状に形成されており、
平面視において前記ゲートコンタクト領域は、前記ボトムゲート領域の周縁部に沿って環状に形成され、前記ボトムゲート領域に電気的に接続された第１ゲートコンタクト部（９１，９１Ａ）と、前記ボトムゲート領域を分断するように前記第１ゲートコンタクト部の複数箇所に跨って形成され、前記トップゲート領域に電気的に接続された第２ゲートコンタクト部（９２，９２Ａ）とを一体的に含む、［付記１－１］～［付記１－９］のいずれかに記載の半導体装置。
【0163】
［付記１－１１］
平面視において前記ボトムゲート領域（７，７Ａ）は、前記第２ゲートコンタクト部（９２，９２Ａ）によって分離された前記第１ボトムゲート領域（７１，７１Ａ）および前記第２ボトムゲート領域（７２，７２Ａ）を含み、
前記第１ボトムゲート領域上に前記ソース領域（１０，１０Ａ）が形成され、
前記第２ボトムゲート領域上に前記ドレイン領域（１１，１１Ａ）が形成されている、［付記１－１０］に記載の半導体装置。
平面視において前記ボトムゲート領域（７，７Ａ）は、前記第２ゲートコンタクト部（９２，９２Ａ）によって分離された前記第１ボトムゲート領域（７１，７１Ａ）および前記第２ボトムゲート領域（７２，７２Ａ）を含み、
前記第１ボトムゲート領域上に前記ソース領域（１０，１０Ａ）が形成され、
前記第２ボトムゲート領域上に前記ドレイン領域（１１，１１Ａ）が形成されている、［付記１－１０］に記載の半導体装置。
【0164】
［付記１－１２］
前記第１ゲートコンタクト部（９１，９１Ａ）は、互いに対向する一対の第１直線部（９１１，９１１Ａ）および互いに対向する一対の第２直線部（９１２，９１２Ａ）を含む平面視四角環状に形成され、
前記第２ゲートコンタクト部（９２，９２Ａ）は、前記一対の第１直線部同士を接続する直線状に形成されている、［付記１－１０］に記載の半導体装置。
前記第１ゲートコンタクト部（９１，９１Ａ）は、互いに対向する一対の第１直線部（９１１，９１１Ａ）および互いに対向する一対の第２直線部（９１２，９１２Ａ）を含む平面視四角環状に形成され、
前記第２ゲートコンタクト部（９２，９２Ａ）は、前記一対の第１直線部同士を接続する直線状に形成されている、［付記１－１０］に記載の半導体装置。
【0165】
［付記１－１３］
前記ボトムゲート領域（７，７Ａ）の前記周縁部と前記第１ゲートコンタクト部（９１１，９１１Ａ）との間に挟まれて形成され、前記ボトムゲート領域の第１導電型不純物濃度および前記ゲートコンタクト領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有するゲート中間領域（７７，７７Ａ）を含む、［付記１－１０］に記載の半導体装置。
前記ボトムゲート領域（７，７Ａ）の前記周縁部と前記第１ゲートコンタクト部（９１１，９１１Ａ）との間に挟まれて形成され、前記ボトムゲート領域の第１導電型不純物濃度および前記ゲートコンタクト領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有するゲート中間領域（７７，７７Ａ）を含む、［付記１－１０］に記載の半導体装置。
【符号の説明】
【0166】
１ ：半導体装置
２ ：素子領域
２Ａ ：第１素子領域
３ ：ｐチャネルＪＦＥＴ
３Ａ ：ｎチャネルＪＦＥＴ
４，４Ａ ：半導体基板
５，５Ａ ：素子分離部
６ ：埋め込み層
７，７Ａ ：ボトムゲート領域
８，８Ａ ：トップゲート領域
９，９Ａ ：ゲートコンタクト領域
１０，１０Ａ ：ソース領域
１１，１１Ａ ：ドレイン領域
１２，１２Ａ ：チャネル領域
１２ａ～１２ｄ，１２Ａａ～１２Ａｄ 辺
１３，１３Ａ 拡散領域
１３ａ～１３ｄ，１３Ａａ～１３Ａｄ 辺
１４ ：フィールド絶縁膜
１５ ：ゲート配線
１６ ：ソース配線
１７ ：ドレイン配線
４１ ：ベース基板
４２，４２Ａ ：エピタキシャル層
４３ ：素子主面
４４ ：接合面
４５，４５Ａ ：外側エピタキシャル領域
４６，４６Ａ：下側領域
４７，４７Ａ：上側領域
４８，４８Ａ ：内側エピタキシャル領域
５１ ：ウェル領域
５２ ：ローアイソレーション領域
５３ ：境界
６１Ａ 第１コンタクト領域
６２Ａ 第１中間領域
６３Ａ 下側第１中間領域
６４Ａ 上側第１中間領域
７１，７１Ａ ：第１ボトムゲート領域
７２，７２Ａ ：第２ボトムゲート領域
７３，７３Ａ ：第１ゲート対向部
７４，７４Ａ ：第１ゲート引き出し部
７５，７５Ａ ：第２ゲート対向部
７６，７６Ａ ：第２ゲート引き出し部
７７，７７Ａ ：ゲート中間領域
７８，７８Ａ ：下側中間領域
７９，７９Ａ ：上側中間領域
８０，８０Ａ ：引き出し部
８１，８１Ａ ：引き出し部
９１，９１Ａ ：第１ゲートコンタクト部
９２，９２Ａ ：第２ゲートコンタクト部
１２１，１２１Ａ ：チャネル部
１２２，１２２Ａ ：チャネル周囲部
１４１ ：ゲート開口
１４２ ：ソース開口
１４３ ：ドレイン開口
１４５ ：第１開口
１４６ ：第２開口
２０１ 下側ウェル領域
２０２ 上側ウェル領域
９１１，９１１Ａ ：第１直線部
９１２，９１２Ａ ：第２直線部
Ｗｃ 幅
２ ：素子領域
２Ａ ：第１素子領域
３ ：ｐチャネルＪＦＥＴ
３Ａ ：ｎチャネルＪＦＥＴ
４，４Ａ ：半導体基板
５，５Ａ ：素子分離部
６ ：埋め込み層
７，７Ａ ：ボトムゲート領域
８，８Ａ ：トップゲート領域
９，９Ａ ：ゲートコンタクト領域
１０，１０Ａ ：ソース領域
１１，１１Ａ ：ドレイン領域
１２，１２Ａ ：チャネル領域
１２ａ～１２ｄ，１２Ａａ～１２Ａｄ 辺
１３，１３Ａ 拡散領域
１３ａ～１３ｄ，１３Ａａ～１３Ａｄ 辺
１４ ：フィールド絶縁膜
１５ ：ゲート配線
１６ ：ソース配線
１７ ：ドレイン配線
４１ ：ベース基板
４２，４２Ａ ：エピタキシャル層
４３ ：素子主面
４４ ：接合面
４５，４５Ａ ：外側エピタキシャル領域
４６，４６Ａ：下側領域
４７，４７Ａ：上側領域
４８，４８Ａ ：内側エピタキシャル領域
５１ ：ウェル領域
５２ ：ローアイソレーション領域
５３ ：境界
６１Ａ 第１コンタクト領域
６２Ａ 第１中間領域
６３Ａ 下側第１中間領域
６４Ａ 上側第１中間領域
７１，７１Ａ ：第１ボトムゲート領域
７２，７２Ａ ：第２ボトムゲート領域
７３，７３Ａ ：第１ゲート対向部
７４，７４Ａ ：第１ゲート引き出し部
７５，７５Ａ ：第２ゲート対向部
７６，７６Ａ ：第２ゲート引き出し部
７７，７７Ａ ：ゲート中間領域
７８，７８Ａ ：下側中間領域
７９，７９Ａ ：上側中間領域
８０，８０Ａ ：引き出し部
８１，８１Ａ ：引き出し部
９１，９１Ａ ：第１ゲートコンタクト部
９２，９２Ａ ：第２ゲートコンタクト部
１２１，１２１Ａ ：チャネル部
１２２，１２２Ａ ：チャネル周囲部
１４１ ：ゲート開口
１４２ ：ソース開口
１４３ ：ドレイン開口
１４５ ：第１開口
１４６ ：第２開口
２０１ 下側ウェル領域
２０２ 上側ウェル領域
９１１，９１１Ａ ：第１直線部
９１２，９１２Ａ ：第２直線部
Ｗｃ 幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】