特開 2024-143733 電源コントローラ回路および電子機器、電源システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024143733

(43)【公開日】2024-10-11

(54)【発明の名称】電源コントローラ回路および電子機器、電源システム

(51)【国際特許分類】

   G06F 1/26 20060101AFI20241003BHJP

   G06F 1/12 20060101ALI20241003BHJP

【ＦＩ】

G06F1/26

G06F1/12

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023056549

(22)【出願日】2023-03-30

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】稲田 洋文

【テーマコード（参考）】

5B011

【Ｆターム（参考）】

5B011DA00

5B011EA02

5B011MB06

(57)【要約】

【課題】複数のレーンを正しく制御できる。
【解決手段】オシレータ４１０は、クロック信号ＣＬＫ生成する。スロットパルス発生器４２０は、マスターモードにおいて、クロック信号ＣＬＫを所定数カウントするごとにアサートされる第１スロットパルスＳＰ１を生成する。タイミング基準信号発生器４４０は、マスターモードにおいて、第１スロットパルスＳＰ１の周期に応じた周期を有するタイミング基準信号ＴＲＥＦを生成し、スレーブモードとして動作する別の電源コントローラ回路４００に送信する。スロットパルス再生部４５０は、スレーブモードにおいて、マスターモードとして動作する別の電源コントローラ回路４００からタイミング基準信号ＴＲＥＦを受信し、第２スロットパルスＳＬ２を生成する。シーケンサ４３０は、第１スロットパルスＳＬ１または第２スロットパルスＳＬ２に応じて複数の電源レーンを制御する。
【選択図】図４

【特許請求の範囲】

【請求項1】

マスターモードおよびスレーブモードが切り替え可能な電源コントローラ回路であって、
クロック信号を生成するオシレータと、
前記マスターモードにおいて、前記クロック信号を所定数カウントするごとにアサートされる第１スロットパルスを生成するスロットパルス発生器と、
前記マスターモードにおいて、前記第１スロットパルスの周期に応じた周期を有するタイミング基準信号を生成し、前記スレーブモードとして動作する別の前記電源コントローラ回路に送信するタイミング基準信号発生器と、
前記スレーブモードにおいて、前記マスターモードとして動作する別の前記電源コントローラ回路から前記タイミング基準信号を受信し、第２スロットパルスを生成するスロットパルス再生部と、
前記マスターモードにおいて、前記第１スロットパルスに応じて複数の電源レーンを制御し、前記スレーブモードにおいて、前記第２スロットパルスに応じて前記複数の電源レーンを制御するシーケンサと、
を備える、電源コントローラ回路。

【請求項2】

前記第１スロットパルスは、前記クロック信号の１サイクルの間、アサートされ、
前記タイミング基準信号は、前記クロック信号の複数ｎサイクルにわたり、アサートされる、請求項１に記載の電源コントローラ回路。

【請求項3】

前記スロットパルス再生部は、前記タイミング基準信号の一部分を切り出して、前記第２スロットパルスを生成する、請求項２に記載の電源コントローラ回路。

【請求項4】

前記スロットパルス再生部は、
前記タイミング基準信号を１クロックサイクル遅延して反転する遅延回路と、
遅延前の前記タイミング基準信号と、遅延反転後の前記タイミング基準信号との論理積を生成するＡＮＤゲートと、
を含む、請求項３に記載の電源コントローラ回路。

【請求項5】

２≦ｎ≦２０である、請求項２から４のいずれかに記載の電源コントローラ回路。

【請求項6】

前記クロック信号を利用して前記タイミング基準信号をリタイミングする同期回路をさらに含む請求項１から４のいずれかに記載の電源コントローラ回路。

【請求項7】

請求項１から４のいずれかに記載の、マスターモードとして動作する第１の電源コントローラ回路と、
請求項１から４のいずれかに記載の、スレーブモードとして動作する第２の電源コントローラ回路と、
を備える、電子機器。

【請求項8】

マスターとして動作する第１電源コントローラ回路と、
スレーブとして動作する第２電源コントローラ回路と、
を備え、
前記第１電源コントローラ回路は、
クロック信号を生成するオシレータと、
前記クロック信号に応じて第１スロットパルスを生成するスロットパルス発生器と、
前記第１スロットパルスに応じて複数の第１電源レーンを制御する第１シーケンサと、
前記第１スロットパルスに応じてタイミング基準信号を生成し、前記第２電源コントローラ回路に対して送信するタイミング基準信号発生器と、
を備え、
前記第２電源コントローラ回路は、
前記タイミング基準信号に応じて第２スロットパルスを生成するスロットパルス再生部と、
前記第２スロットパルスに応じて複数の第２電源レーンを制御する第２シーケンサと、
を備える、電源システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の電源を管理、制御する電源コントローラ回路に関する。

【背景技術】

【0002】

携帯電話、タブレット端末、ノート型パーソナルコンピュータ（ＰＣ）、デスクトップＰＣ、ゲーム機器は、演算処理を行うＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）などのマイクロプロセッサを備える。

【0003】

マイクロプロセッサを搭載する電子機器は、半導体製造プロセスの微細化、搭載する周辺回路の増加、低消費電力化の要請にともない、複数の回路ブロックに細分化されており、回路ブロックごとに独立して電源電圧を制御可能に構成される。

【0004】

こうした機器において、複数の回路ブロックに対応する複数の電源系統を制御するために、電源コントローラ回路が使用される。電源コントローラ回路は、電源管理ＩＣ（ＰＭＩＣ：Power Management Integrated Circuit）とも称される。

【0005】

電源コントローラ回路は、シーケンサを備える。シーケンサには、複数の電源レーンのオン、オフを、所定のシーケンスにしたがって確実に制御することが要求される。

【0006】

電源コントローラ回路は、スロットと呼ばれる時間単位で、複数の電源レーンの制御を行う。たとえば、シーケンス開始後、３スロット目に第１電源レーンをオン、４スロット目に第２電源レーンをオン、６スロット目に第３電源レーンをオン、…のようなシーケンスを組むことが可能である。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００９－２７２９９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

制御対象の電源レーンの個数（レーン数やチャンネル数という）が、１個の電源コントローラ回路のレーン数より多いシステムが存在する。このようなシステムでは、複数の電源コントローラ回路を併用する必要がある。このようなシステムにおいて発生する問題を説明する。

【0009】

図１は、複数の電源コントローラ回路を備えるシステムにおいて生ずる問題を説明する図である。２個の電源コントローラ回路ＰＭＩＣ１，ＰＭＩＣ２が併存するシステムを考える。

【0010】

スロット時間は、クロック信号をカウントすることにより生成されるため、スロット時間は、クロック信号の周期のばらつきの影響を受ける。クロック信号の周期が１０％の精度を有しているとすると、スロット時間の精度も１０％となる。

【0011】

１スロットの時間（スロット時間Ｔｓという）の設計値が０．１ｍｓ（１ＭＨｚ）であるとする。この場合、ワーストケースとして、一方の電源コントローラ回路ＰＭＩＣ１におけるスロット時間Ｔｓ１が０．１１ｍｓ、他方の電源コントローラ回路ＰＭＩＣ２のスロット時間Ｔｓ２が０．０９ｍｓとなる。

【0012】

スロット５において、第１電源コントローラＩＣの管理下にある電源レーンＸをオンし、スロット６において、第２電源コントローラＩＣの管理下にある別の電源レーンＹをオンするシーケンスを考える。この場合、電源レーンＸが先にオンとなり、電源レーンＹが続いてオンとなることが期待される。

【0013】

スタート信号ＳＴＡＲＴに応答して、２つの電源コントローラ回路ＰＭＩＣ１，ＰＭＩＣ２がシーケンス制御を開始する。ＶＤＤｘは、電源レーンＸの出力電圧を、ＶＤＤｙは、レーンＹの出力電圧を示している。

【0014】

図１に示す様に、ワーストケースでは、電源レーンＹが先にオンし、電源レーンＸが後にオンすることとなり、順序が逆転する状況が生じうる。

【0015】

本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、複数のレーンを正しく制御可能な電源コントローラ回路の提供にある。

【課題を解決するための手段】

【0016】

本開示のある態様の電源コントローラ回路は、マスターモードおよびスレーブモードが切り替え可能である。電源コントローラ回路は、クロック信号を生成するオシレータと、マスターモードにおいて、クロック信号を所定数カウントするごとにアサートされる第１スロットパルスを生成するスロットパルス発生器と、マスターモードにおいて、第１スロットパルスの周期に応じた周期を有するタイミング基準信号を生成し、スレーブモードとして動作する別の電源コントローラ回路に送信するタイミング基準信号発生器と、スレーブモードにおいて、マスターモードとして動作する別の電源コントローラ回路からタイミング基準信号を受信し、第２スロットパルスを生成するスロットパルス再生部と、マスターモードにおいて、第１スロットパルスに応じて複数の電源レーンを制御し、スレーブモードにおいて、第２スロットパルスに応じて複数の電源レーンを制御するシーケンサと、を備える。

【0017】

本開示の別の態様は、電源システムである。この電源システムは、マスターとして動作する第１電源コントローラ回路と、スレーブとして動作する第２電源コントローラ回路と、を備える。第１電源コントローラは、クロック信号を生成するオシレータと、クロック信号に応じて第１スロットパルスを生成するスロットパルス発生器と、第１スロットパルスに応じて複数の第１電源レーンを制御する第１シーケンサと、第１スロットパルスの周期に応じた周期を有するタイミング基準信号を生成し、第２電源コントローラに対して送信するタイミング基準信号発生器と、を備える。第２電源コントローラは、タイミング基準信号に応じて第２スロットパルスを生成するスロットパルス再生部と、第２スロットパルスに応じて複数の第２電源レーンを制御する第２シーケンサと、を備える。

【0018】

なお、以上の構成要素を任意に組み合わせたもの、あるいは本開示の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

【発明の効果】

【0019】

本開示のある態様によれば、複数の電源レーンを正しい順序で制御できる。

【図面の簡単な説明】

【0020】

【図1】図１は、複数の電源コントローラ回路を備えるシステムにおいて生ずる問題を説明する図である。

【図2】図２は、実施形態に係る電源システムのブロック図である。

【図3】図３は、タイミング基準信号ＴＲＥＦを示す図である。

【図4】図４は、電源コントローラＩＣのブロック図である。

【図5】図５は、図４の電源コントローラＩＣを用いて構成した電源システムのブロック図である。

【図6】図６は、図５の電源システムの動作波形図である。

【発明を実施するための形態】

【0021】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0022】

一実施形態に係る電源コントローラ回路は、マスターモードおよびスレーブモードが切り替え可能に構成される。電源コントローラ回路は、クロック信号を生成するオシレータと、マスターモードにおいて、クロック信号を所定数カウントするごとにアサートされる第１スロットパルスを生成するスロットパルス発生器と、マスターモードにおいて、第１スロットパルスの周期に応じた周期を有するタイミング基準信号を生成し、スレーブモードとして動作する別の電源コントローラ回路に送信するタイミング基準信号発生器と、スレーブモードにおいて、マスターモードとして動作する別の電源コントローラ回路からタイミング基準信号を受信し、第２スロットパルスを生成するスロットパルス再生部と、マスターモードにおいて、第１スロットパルスに応じて複数の電源レーンを制御し、スレーブモードにおいて、第２スロットパルスに応じて複数の電源レーンを制御するシーケンサと、を備える。

【0023】

この構成によると、マスターモードで動作する電源コントローラ回路と、スレーブモードで動作する電源コントローラ回路との間で、クロック信号の周波数がばらついた場合であっても、スレーブモードの電源コントローラ回路は、マスターモードの電源コントローラ回路からのタイミング基準信号にもとづいてスロットを発生できる。これにより、マスターモードの電源コントローラ回路とスレーブモードの電源コントローラ回路は、複数の電源レーンを正しい順序で制御できる。なお、「第１スロットパルスの周期に応じた周期を有する」とは、タイミング基準信号の周期が、第１スロットパルスの周期と同一である場合のみでなく、第１スロットパルスの周期の整数倍あるいは整数分の１倍である場合も含む。

【0024】

一実施形態において、第１スロットパルスは、クロック信号の１サイクルの間、アサートされ、タイミング基準信号は、クロック信号の複数ｎサイクルにわたり、アサートされてもよい。ｎは２以上の整数である。

【0025】

一実施形態において、スロットパルス再生部は、タイミング基準信号の一部分を切り出して、第２スロットパルスを生成してもよい。

【0026】

一実施形態において、スロットパルス再生部は、タイミング基準信号を１クロックサイクル遅延して反転する遅延回路と、遅延前のタイミング基準信号と、遅延反転後のタイミング基準信号との論理積を生成するＡＮＤゲートと、を含んでもよい。

【0027】

一実施形態において、２≦ｎ≦２０であってもよい。

【0028】

一実施形態において、電源コントローラ回路は、クロック信号を利用してタイミング基準信号をリタイミングする同期回路をさらに含んでもよい。

【0029】

一実施形態において、電源コントローラ回路は、ひとつの半導体基板に集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

【0030】

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

【0031】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0032】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0033】

図２は、実施形態に係る電源システム１００のブロック図である。電源システム１００は、第１電源コントローラＩＣ２００および第２電源コントローラＩＣ３００、複数レーン（複数チャンネル）の電源回路ＰＳ１＿１～ＰＳ１＿ｍ、ＰＳ２＿１～ＰＳ２＿ｎを備える。ｍ＝ｎであってもよいし、ｍ≠ｎであってもよい。電源回路ＰＳ１，ＰＳ２は、昇圧型、降圧型、昇降圧型のＤＣ／ＤＣコンバータであってもよいし、リニアレギュレータ（ＬＤＯ：Low Drop Output）であってもよい。

【0034】

第１電源コントローラＩＣ２００は、複数の電源回路ＰＳ１＿１～ＰＳ１＿ｍを制御する。第２電源コントローラＩＣ３００は、複数の電源回路ＰＳ２＿１～ＰＳ２＿ｎを制御する。なお、電源回路ＰＳの主要部は、第１電源コントローラＩＣ２００および第２電源コントローラＩＣ３００に集積化されてもよい。第１電源コントローラＩＣ２００によって制御される電源回路ＰＳ１を、第１電源レーンと称し、第２電源コントローラＩＣ３００によって制御される電源回路ＰＳ２を、第２電源レーンと称する。

【0035】

第１電源コントローラＩＣ２００は、マスターとして動作する。第２電源コントローラＩＣ３００は、スレーブとして動作する。

【0036】

第１電源コントローラＩＣ２００は、オシレータ２１０、スロットパルス発生器２２０、第１シーケンサ２３０、タイミング基準信号発生器２４０を備える。オシレータ２１０は、クロック信号ＣＬＫを生成する。

【0037】

スロットパルス発生器２２０は、スタート信号ＳＴＡＲＴの受信に応答して動作を開始し、クロック信号ＣＬＫを利用して第１スロットパルスＳＰ１を生成する。第１シーケンサ２３０は、第１スロットパルスＳＰ１に応じて複数の第１電源レーンＰＳ１＿１～ＰＳ１＿ｍを制御する。

【0038】

タイミング基準信号発生器２４０は、第１スロットパルスＳＰ１に応じてタイミング基準信号ＴＲＥＦを生成し、第２電源コントローラ３００に対して送信する。

【0039】

図３は、タイミング基準信号ＴＲＥＦを示す図である。タイミング基準信号ＴＲＥＦは、第１スロットパルスＳＰ１と同じ周期を有する。タイミング基準信号ＴＲＥＦは、第１スロットパルスＳＰ１のパルス幅（ハイ区間）を広げた信号である。この例では、第１スロットパルスＳＰ１のハイ区間は１クロック周期であり、タイミング基準信号ＴＲＥＦのハイ区間は、ｎ（ｎ≧２）クロック周期である。タイミング基準信号ＴＲＥＦのハイ区間は、クロック信号ＣＬＫの周波数のばらつきを考慮して、第２電源コントローラＩＣ３００が、確実にタイミング基準信号ＴＲＥＦを受信できるように定めればよい。この例ではｎ＝１０であるが、ｎは特に限定されず、たとえば２≦ｎ≦２０の範囲で定めてもよい。なお、タイミング基準信号ＴＲＥＦのポジティブエッジは、第１スロットパルスＳＰ１のポジティブエッジと一致していてもよい。

【0040】

図２に戻る。第２電源コントローラ３００は、第２シーケンサ３３０、スロットパルス再生部３５０を備える。

【0041】

スロットパルス再生部３５０は、第１電源コントローラＩＣ２００からタイミング基準信号ＴＲＥＦを受ける。スロットパルス再生部３５０は、スタート信号ＳＴＡＲＴの受信に応答して動作を開始し、タイミング基準信号ＴＲＥＦを利用して第２スロットパルスＳＰ２を生成する。

【0042】

第２シーケンサ３３０は、第２スロットパルスＳＰ２に応じて複数の第２電源レーンＰＳ２＿１～ＰＳ２＿ｎを制御する。

【0043】

図２では、スロットパルス発生器２２０とスロットパルス再生部３５０に対して、外部からスタート信号ＳＴＡＲＴが供給される構成としているが、本開示はそれに限定されない。たとえば、スタート信号ＳＴＡＲＴは第１電源コントローラＩＣ２００にのみ供給され、第１電源コントローラＩＣ２００を経由して、第２電源コントローラＩＣ３００に対して、スタート信号ＳＴＡＲＴが供給される構成をとってもよい。

【0044】

以上が電源システム１００の構成である。第１電源コントローラＩＣ２００および第２電源コントローラＩＣ３００は、それぞれが専用設計されたＩＣであってもよいが、以下に説明するように、同一の構造を有する電源コントローラＩＣ４００であってもよい。

【0045】

図４は、電源コントローラＩＣ４００のブロック図である。電源コントローラＩＣ４００は、マスターモードに設定されたとき、第１電源コントローラＩＣ２００として機能し、スレーブモードに設定されたとき、第２電源コントローラＩＣ３００として機能する。

【0046】

電源コントローラＩＣ４００は、端子Ａおよび端子Ｂを有する。端子Ａは、電源コントローラＩＣ４００がマスターモードであるときに、タイミング基準信号ＴＲＥＦを出力するための端子であり、端子Ｂは、電源コントローラＩＣ４００がスレーブモードであるときに、タイミング基準信号ＴＲＥＦを受信するための端子である。

【0047】

電源コントローラＩＣ４００は、オシレータ４１０、スロットパルス発生器４２０、マルチプレクサ４２２、シーケンサ４３０、タイミング基準信号発生器４４０、スロットパルス再生部４５０を備える。

【0048】

オシレータ４１０は、オシレータ２１０に対応する。スロットパルス発生器４２０は、スロットパルス発生器２２０に対応する。シーケンサ４３０は、第１シーケンサ２３０および第２シーケンサ３３０に対応する。タイミング基準信号発生器４４０は、タイミング基準信号発生器２４０に対応する。スロットパルス再生部４５０は、スロットパルス再生部３５０に対応する。

【0049】

オシレータ４１０は、クロック信号ＣＬＫを生成する。スロットパルス発生器４２０は、マスターモードにおいてアクティブとなり、クロック信号ＣＬＫを利用して、スロットパルスＳＰ１を生成する。具体的にはスロットパルス発生器４２０は、クロック信号ＣＬＫを所定数カウントするたびに、スロットパルスＳＰ１をアサート（たとえばハイ）する動作を繰り返す。

【0050】

スロットパルス再生部４５０は、スレーブモードにおいてアクティブとなり、端子Ｂに入力されるタイミング基準信号ＴＲＥＦにもとづいて、第２スロットパルスＳＰ２を生成する。

【0051】

たとえばスロットパルス再生部４５０は、同期回路４５２および立ち上がりエッジ検出回路４５４を含む。同期回路４５２は、複数のフリップフロップＦＦ１，ＦＦ２を含み、タイミング基準信号ＴＲＥＦを、クロック信号ＣＬＫを利用してリタイミングし、クロック信号ＣＬＫと同期化する。

【0052】

立ち上がりエッジ検出回路４５４は、同期回路４５２の出力信号を受け、その立ち上がりエッジ（ポジティブエッジ）を検出することにより、第２スロットパルスＳＰ２を生成する。タイミング基準信号ＴＲＥＦは、第１スロットパルスＳＰ１よりも広いパルス幅を有している。立ち上がりエッジ検出回路４５４は、第２スロットパルスＳＰ２のパルス幅を、第１スロットパルスＳＰ１と同じパルス幅に狭める。

【0053】

マルチプレクサ４２２は、第１スロットパルスＳＰ１と第２スロットパルスＳＰ２を受け、モード制御信号ＭＯＤＥに応じた一方を選択する。シーケンサ４３０は、マルチプレクサ４２２によって選択されたスロットパルスＳＰ１またはＳＰ２にもとづいて動作する。

【0054】

タイミング基準信号発生器４４０は、マスターモードにおいてアクティブであり、マルチプレクサ４２２により選択された第１スロットパルスＳＰ１に応じてタイミング基準信号ＴＲＥＦを生成する。タイミング基準信号ＴＲＥＦは、第１スロットパルスＳＰ１のハイ区間を、クロック信号ＣＬＫの所定数サイクルにわたって拡大した信号である。タイミング基準信号ＴＲＥＦは、端子Ａから出力される。

【0055】

図５は、図４の電源コントローラＩＣ４００を用いて構成した電源システム１００のブロック図である。

【0056】

図６は、図５の電源システム１００の動作波形図である。マスターモードで動作する電源コントローラＩＣ４００におけるクロック信号ｃｌｋ１の周波数（周期）と、スレーブモードで動作する電源コントローラＩＣ４００におけるクロック信号ｃｌｋ２の周波数は誤差を有している。この場合においても、スレーブモードにおいて再生される第２スロットパルスＳＰ２は、マスターモードにおいて生成される第１スロットパルスＳＰ１と同じ周期を有することとなる。これにより、複数の電源コントローラＩＣ４００を協調動作させたときに、スロットが同じ間隔で進行していくことが保証される。これにより、電源レーンの制御の順序が入れ替わるのを防止できる。

【0057】

なお、スレーブモードにおいて再生される第２スロットパルスＳＰ２は、マスターモードにおいて生成される第１スロットパルスＳＰ１に対して、数クロックサイクル、遅延した信号となる。しかしながら、スロット周期Ｔｓは、クロック周期の数百倍～１０００倍以上とされるため、この遅延が問題となることはない。

【0058】

実施形態では、タイミング基準信号の周期が、第１スロットパルスの周期と同一である場合を説明したが、本開示はそれに限定されない。たとえばタイミング基準信号の周期は、第１スロットパルスの周期の整数倍（たとえば１０倍）であってもよい。

【0059】

実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示または本発明の範囲に含まれることは当業者に理解されるところである。

【0060】

（付記）
本明細書には以下の技術が開示される。

【0061】

（項目１）
マスターモードおよびスレーブモードが切り替え可能な電源コントローラ回路であって、
クロック信号を生成するオシレータと、
前記マスターモードにおいて、前記クロック信号を所定数カウントするごとにアサートされる第１スロットパルスを生成するスロットパルス発生器と、
前記マスターモードにおいて、前記第１スロットパルスの周期に応じた周期を有するタイミング基準信号を生成し、前記スレーブモードとして動作する別の前記電源コントローラ回路に送信するタイミング基準信号発生器と、
前記スレーブモードにおいて、前記マスターモードとして動作する別の前記電源コントローラ回路から前記タイミング基準信号を受信し、第２スロットパルスを生成するスロットパルス再生部と、
前記マスターモードにおいて、前記第１スロットパルスに応じて複数の電源レーンを制御し、前記スレーブモードにおいて、前記第２スロットパルスに応じて前記複数の電源レーンを制御するシーケンサと、
を備える、電源コントローラ回路。

【0062】

（項目２）
前記第１スロットパルスは、前記クロック信号の１サイクルの間、アサートされ、
前記タイミング基準信号は、前記クロック信号の複数ｎサイクルにわたり、アサートされる、項目１に記載の電源コントローラ回路。

【0063】

（項目３）
前記スロットパルス再生部は、前記タイミング基準信号の一部分を切り出して、前記第２スロットパルスを生成する、項目２に記載の電源コントローラ回路。

【0064】

（項目４）
前記スロットパルス再生部は、
前記タイミング基準信号を１クロックサイクル遅延して反転する遅延回路と、
遅延前の前記タイミング基準信号と、遅延反転後の前記タイミング基準信号との論理積を生成するＡＮＤゲートと、
を含む、項目３に記載の電源コントローラ回路。

【0065】

（項目５）
２≦ｎ≦２０である、項目２から４のいずれかに記載の電源コントローラ回路。

【0066】

（項目６）
前記クロック信号を利用して前記タイミング基準信号をリタイミングする同期回路をさらに含む項目１から５のいずれかに記載の電源コントローラ回路。

【0067】

（項目７）
項目１から６のいずれかに記載の、マスターモードとして動作する第１の電源コントローラ回路と、
項目１から６のいずれかに記載の、スレーブモードとして動作する第２の電源コントローラ回路と、
を備える、電子機器。

【0068】

（項目８）
マスターとして動作する第１電源コントローラ回路と、
スレーブとして動作する第２電源コントローラ回路と、
を備え、
前記第１電源コントローラは、
クロック信号を生成するオシレータと、
前記クロック信号に応じて第１スロットパルスを生成するスロットパルス発生器と、
前記第１スロットパルスに応じて複数の第１電源レーンを制御する第１シーケンサと、
前記第１スロットパルスに応じてタイミング基準信号を生成し、前記第２電源コントローラに対して送信するタイミング基準信号発生器と、
を備え、
前記第２電源コントローラは、
前記タイミング基準信号に応じて第２スロットパルスを生成するスロットパルス再生部と、
前記第２スロットパルスに応じて複数の第２電源レーンを制御する第２シーケンサと、
を備える、電源システム。

【符号の説明】

【0069】

１００ 電源システム
２００ 第１電源コントローラＩＣ
２１０ オシレータ
２２０ スロットパルス発生器
２３０ 第１シーケンサ
２４０ タイミング基準信号発生器
３００ 第２電源コントローラＩＣ
３３０ 第２シーケンサ
３５０ スロットパルス再生部
４００ 電源コントローラＩＣ
４１０ オシレータ
４２０ スロットパルス発生器
４２２ マルチプレクサ
４３０ シーケンサ
４４０ タイミング基準信号発生器
４５０ スロットパルス再生部
４５２ 同期回路
４５４ 立ち上がりエッジ検出回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】