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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024143759
(43)【公開日】2024-10-11
(54)【発明の名称】メモリ装置、イメージセンサ及び電子機器
(51)【国際特許分類】
H04N 25/76 20230101AFI20241003BHJP
G11C 11/00 20060101ALI20241003BHJP
H04N 25/79 20230101ALI20241003BHJP
【ＦＩ】
H04N25/76
G11C11/00 100
H04N25/79
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023056601
(22)【出願日】2023-03-30
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】神田 泰夫
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024GY31
5C024HX01
5C024HX23
5C024HX57
(57)【要約】
【課題】メモリ装置のサイズの増加を低減する。
【解決手段】本開示に係るメモリ装置は、第１のメモリと、第２のメモリとを有する。本開示に係るメモリ装置が有するその第１のメモリは、ＳＲＡＭを備え、画像データの上位ビットのデータを保持する。本開示に係るメモリ装置が有するその第２のメモリは、本開示に係る第１のメモリのＳＲＡＭよりメモリセル面積が小さなメモリを備え、その画像データの下位ビットのデータを保持する。
【選択図】図１
【解決手段】本開示に係るメモリ装置は、第１のメモリと、第２のメモリとを有する。本開示に係るメモリ装置が有するその第１のメモリは、ＳＲＡＭを備え、画像データの上位ビットのデータを保持する。本開示に係るメモリ装置が有するその第２のメモリは、本開示に係る第１のメモリのＳＲＡＭよりメモリセル面積が小さなメモリを備え、その画像データの下位ビットのデータを保持する。
【選択図】図１
【特許請求の範囲】
【請求項1】
ＳＲＡＭを備え、画像データの上位ビットのデータを保持する第１のメモリと、
前記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、前記画像データの下位ビットのデータを保持する第２のメモリと
を有するメモリ装置。
前記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、前記画像データの下位ビットのデータを保持する第２のメモリと
を有するメモリ装置。
【請求項2】
前記第２のメモリは、磁気抵抗効果メモリを前記ＳＲＡＭよりセル面積が小さなメモリとして備える請求項１に記載のメモリ装置。
【請求項3】
前記第２のメモリは、強誘電体メモリを前記ＳＲＡＭよりセル面積が小さなメモリとして備える請求項１に記載のメモリ装置。
【請求項4】
前記第１のメモリは、前記画像データの少なくとも上位２ビットのデータを保持する請求項１に記載のメモリ装置。
【請求項5】
前記第２のメモリに保持された前記画像データの誤り検出訂正処理を行う誤り検出訂正部を更に有する請求項１に記載のメモリ装置。
【請求項6】
前記誤り検出訂正部は、前記第１のメモリに保持された前記画像データの誤り検出生成処理を更に行う請求項５に記載のメモリ装置。
【請求項7】
画像データを生成する撮像素子と、
ＳＲＡＭを備え、前記画像データの上位ビットのデータを保持する第１のメモリと、
前記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、前記画像データの下位ビットのデータを保持する第２のメモリと
を有するイメージセンサ。
ＳＲＡＭを備え、前記画像データの上位ビットのデータを保持する第１のメモリと、
前記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、前記画像データの下位ビットのデータを保持する第２のメモリと
を有するイメージセンサ。
【請求項8】
前記画像データを生成する撮像素子が配置される第１の半導体基板と、
前記第１のメモリ及び前記第２のメモリが配置されるとともに前記第１の半導体基板に積層される第２の半導体基板と
を有する請求項７に記載のイメージセンサ。
前記第１のメモリ及び前記第２のメモリが配置されるとともに前記第１の半導体基板に積層される第２の半導体基板と
を有する請求項７に記載のイメージセンサ。
【請求項9】
前記画像データを生成する撮像素子、前記第１のメモリ及び前記第２のメモリが配置される半導体基板を有する請求項７に記載のイメージセンサ。
【請求項10】
ＳＲＡＭを備え、画像データの上位ビットのデータを保持する第１のメモリと、
前記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、前記画像データの下位ビットのデータを保持する第２のメモリと
を有するメモリ装置と、
前記画像データの処理を行う処理部と
を有する電子機器。
前記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、前記画像データの下位ビットのデータを保持する第２のメモリと
を有するメモリ装置と、
前記画像データの処理を行う処理部と
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、メモリ装置、イメージセンサ及び電子機器に関する。
【背景技術】
【0002】
ＳＲＡＭ（Static Random Access Memory）等の半導体メモリを使用するメモリ装置を備える電子機器が提案されている（例えば、特許文献１参照）。この従来技術の電子機器（撮像装置）は、撮像素子の欠陥画素の情報を記憶するメモリが使用されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１３－０９３６８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＳＲＡＭは、保持データのエラー発生率が低いという特徴があり、信頼度の高いデータを記憶するメモリ装置に使用される。しかし、ＳＲＡＭは、ＤＲＡＭ等と比較してセル面積が大きいため、メモリ装置のサイズが増加するという問題がある。
【0005】
そこで、本開示では、サイズの増加を軽減するメモリ装置、当該メモリ装置を使用するイメージセンサ及び電子機器を提案する。
【課題を解決するための手段】
【0006】
本開示に係るメモリ装置は、第１のメモリと、第２のメモリとを有する。第１のメモリは、ＳＲＡＭを備え、画像データの上位ビットのデータを保持する。第２のメモリは、上記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、上記画像データの下位ビットのデータを保持する。
【図面の簡単な説明】
【0007】
【図1】本開示の第１の実施形態に係るメモリ装置の構成例を示す図である。
【図2】本開示の第１の実施形態に係るメモリ装置の他の構成例を示す図である。
【図3】本開示の第２の実施形態に係るメモリ装置の構成例を示す図である。
【図4】本開示の第２の実施形態に係るメモリ装置の他の構成例を示す図である。
【図5】本開示の実施形態に係る技術が適用され得る電子機器の構成例を示す図である。
【図6】本開示の実施形態に係る技術が適用され得るイメージセンサの構成例を示す図である。
【図7】本開示の実施形態に係る技術が適用され得るイメージセンサにおける画像データ生成の一例を示す図である。
【発明を実施するための形態】
【0008】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．電子機器への応用
１．第１の実施形態
２．第２の実施形態
３．電子機器への応用
【0009】
（１．第１の実施形態）
［メモリ装置の構成］
図１は、本開示の第１の実施形態に係るメモリ装置の構成例を示す図である。同図は、メモリ装置１００の構成例を表すブロック図である。メモリ装置１００は、画像データを保持するフレームメモリを想定する。また、画像データは、１２ビット幅のデータを想定する。ここで、ビット［１１］はＭＳＢ（Most Significant Bit）に対応し、ビット［０］はＬＳＢ（Least Significant Bit）に対応する。メモリ装置１００は、ＳＲＡＭ２００と、ＭＲＡＭ３００と、温度センサ１３０と、制御回路１１０とを備える。
［メモリ装置の構成］
図１は、本開示の第１の実施形態に係るメモリ装置の構成例を示す図である。同図は、メモリ装置１００の構成例を表すブロック図である。メモリ装置１００は、画像データを保持するフレームメモリを想定する。また、画像データは、１２ビット幅のデータを想定する。ここで、ビット［１１］はＭＳＢ（Most Significant Bit）に対応し、ビット［０］はＬＳＢ（Least Significant Bit）に対応する。メモリ装置１００は、ＳＲＡＭ２００と、ＭＲＡＭ３００と、温度センサ１３０と、制御回路１１０とを備える。
【0010】
ＳＲＡＭ２００は、ＳＲＡＭを備え、画像データの上位ビットのデータを保持するメモリである。同図のＳＲＡＭ２００は、画像データの上位３ビットのデータを保持する場合の例を表したものである。ＳＲＡＭ２００は、メモリセルアレイ２１０と、ワード線駆動部２３０と、アドレスデコード部２４０と、データＩ／Ｏバッファ２５０とを備える。なお、ＳＲＡＭ２００は、本開示の「第１のメモリ」の一例である。
【0011】
メモリセルアレイ２１０は、データを記憶する単位素子であるメモリセルが２次元行列状に配置されて構成されるものである。メモリセルアレイ２１０のメモリセルには、ワード線及びビット線が配線される。
【0012】
アドレスデコード部２４０は、制御回路１１０からのアドレス信号に基づいてメモリセルアレイ２１０のワード線を選択するものである。
【0013】
ワード線駆動部２３０は、アドレスデコード部２４０により選択されたワード線を駆動するものである。このワード線駆動部２３０は、ワード線を駆動する複数の駆動部２３１を備える。この複数の駆動部２３１のうちアドレスデコード部２４０により選択されたワード線に接続される駆動部２３１が駆動電圧を出力する。
【0014】
データＩ／Ｏバッファ２５０は、ビット線との間においてデータのやり取りを行う双方向のバッファである。同図のデータＩ／Ｏバッファの［１１］－［０］は、データのビットを表す。上述のように、ＳＲＡＭ２００は、１２ビットの画像データのうちの上位３ビットのデータを保持する。すなわち、ＳＲＡＭ２００は、ビット［１１］－［９］のデータを保持する。データＩ／Ｏバッファは、バス１２０に接続される。
【0015】
ＭＲＡＭ３００は、磁気抵抗効果メモリであるＭＲＡＭ（Magnetoresistive RAM）を備え、画像データの下位ビットのデータを保持するメモリである。同図のＭＲＡＭ３００は、画像データの下位９ビットのデータを保持する場合の例を表したものである。ＭＲＡＭ３００は、メモリセルアレイ３１０と、ワード線駆動部３３０と、アドレスデコード部３４０と、データＩ／Ｏバッファ３５０とを備える。なお、ＭＲＡＭ３００は、本開示の「第２のメモリ」の一例である。
【0016】
メモリセルアレイ３１０は、メモリセルアレイ２１０と同様に、データを記憶する単位素子であるメモリセルが２次元行列状に配置されて構成されるものである。
【0017】
アドレスデコード部３４０は、アドレスデコード部２４０と同様に、制御回路１１０からのアドレス信号に基づいてメモリセルアレイ３１０のワード線を選択するものである。
【0018】
ワード線駆動部３３０は、ワード線駆動部２３０と同様に、アドレスデコード部３４０により選択されたワード線を駆動するものである。このワード線駆動部３３０は、ワード線を駆動する複数の駆動部３３１を備える。この複数の駆動部３３１のうちアドレスデコード部３４０により選択されたワード線に接続される駆動部３３１が駆動電圧を出力する。なお、駆動部３３１は、温度センサ１３０からの信号に基づいて駆動電圧を調整する。
【0019】
データＩ／Ｏバッファ３５０は、データＩ／Ｏバッファ２５０と同様に、ビット線との間においてデータのやり取りを行う双方向のバッファである。上述のように、ＭＲＡＭ３００は、１２ビットの画像データのうちの下位９ビットのデータを保持する。すなわち、ＭＲＡＭ３００は、ビット［８］－［０］のデータを保持する。データＩ／Ｏバッファは、バス１２０に接続される。
【0020】
制御回路１１０は、メモリ装置１００の全体を制御するものである。この制御回路１１０は、ＳＲＡＭ２００のアドレスデコード部２４０及びＭＲＡＭ３００のアドレスデコード部３４０にアドレス信号を出力する。また、制御回路１１０は、バス１２０を介してＳＲＡＭ２００のデータＩ／Ｏバッファ２５０及びＭＲＡＭ３００のデータＩ／Ｏバッファ３５０の間において画像データの入出力を行う。この際、制御回路１１０は、画像データのうちの上位３ビットのデータをＳＲＡＭ２００に割り振る制御を行い、画像データのうちの下位９ビットのデータをＭＲＡＭ３００に割り振る制御を行う。
【0021】
温度センサ１３０は、温度を測定し、測定結果に応じた信号をＭＲＡＭ３００の駆動部３３１に対して出力するものである。
【0022】
ＳＲＡＭは、ＭＲＡＭと比較してセル面積が大きくなる。具体的には、ＳＲＡＭ及びＭＲＡＭのセル面積の比率は、９対３となる。このため、メモリ装置１００において、１２ビットの画像データの全てをＳＲＡＭに保持させる構成を採る場合、チップサイズが増加する。一方、メモリ装置１００にＳＲＡＭ及びＭＲＡＭの両方を配置し、画像データを振り分けることにより、チップサイズの増加を軽減することができる。例えば、メモリ装置１００において、ＳＲＡＭに画像データの２ビット分のデータを振り分け、残りの１０ビット分のデータをＭＲＡＭに振り分ける構成を想定する。この場合には、全ての画像データをＳＲＡＭに保持させる場合と比較してメモリ装置１００のチップサイズを１／２に縮小することができる。
【0023】
一方、ＭＲＡＭは、ＳＲＡＭと比較して保持データのエラー発生率が高くなる。このため、高い信頼度が要求される上位ビットの画像データをＳＲＡＭに割り振り、下位ビットの画像データをＭＲＡＭに割り振ることにより、エラー発生率の影響を軽減することができる。
【0024】
上述のセル面積及びエラー発生率を考慮して、ＳＲＡＭ２００に画像データの少なくとも上位２ビットのデータを保持する構成とし、画像データの残りの１０ビットをＭＲＡＭ３００に保持させる構成を採ることができる。これにより、画像データのエラー発生率の影響を軽減しながらメモリ装置１００のチップサイズの増加を軽減することができる。同図においては、ＳＲＡＭ２００に上位３ビットを保持させる例を記載した。
【0025】
［メモリ装置の他の構成］
図２は、本開示の第１の実施形態に係るメモリ装置の他の構成例を示す図である。同図は、図１と同様に、メモリ装置１００の構成例を表すブロック図である。同図のメモリ装置１００は、ＭＲＡＭ３００の代わりにＦｅＲＡＭ４００を備える点で、図１のメモリ装置１００と異なる。
図２は、本開示の第１の実施形態に係るメモリ装置の他の構成例を示す図である。同図は、図１と同様に、メモリ装置１００の構成例を表すブロック図である。同図のメモリ装置１００は、ＭＲＡＭ３００の代わりにＦｅＲＡＭ４００を備える点で、図１のメモリ装置１００と異なる。
【0026】
ＦｅＲＡＭ４００は、強誘電体メモリであるＦｅＲＡＭ（Ferroelectric RAM）を備え、画像データの下位ビットのデータを保持するメモリである。同図のＦｅＲＡＭ４００は、画像データの下位９ビットのデータを保持する場合の例を表したものである。ＦｅＲＡＭ４００は、メモリセルアレイ４１０と、ワード線駆動部４３０と、アドレスデコード部４４０と、データＩ／Ｏバッファ４５０とを備える。なお、ＦｅＲＡＭ４００は、本開示の「第２のメモリ」の一例である。
【0027】
メモリセルアレイ４１０は、メモリセルアレイ３１０と同様に、データを記憶する単位素子であるメモリセルが２次元行列状に配置されて構成されるものである。
【0028】
アドレスデコード部４４０は、アドレスデコード部３４０と同様に、制御回路１１０からのアドレス信号に基づいてメモリセルアレイ３１０のワード線を選択するものである。
【0029】
ワード線駆動部４３０は、ワード線駆動部３３０と同様に、アドレスデコード部４４０により選択されたワード線を駆動するものである。このワード線駆動部４３０は、ワード線を駆動する複数の駆動部４３１を備える。この駆動部４３１は、温度センサ１３０からの信号に基づいて駆動電圧を調整する。
【0030】
データＩ／Ｏバッファ４５０は、データＩ／Ｏバッファ３５０と同様に、ビット線との間においてデータのやり取りを行う双方向のバッファである。上述のように、ＦｅＲＡＭ４００は、１２ビットの画像データのうちの下位９ビットのデータを保持する。すなわち、ＦｅＲＡＭ４００は、ビット［８］－［０］のデータを保持する。データＩ／Ｏバッファは、バス１２０に接続される。
【0031】
このように、本開示の第１の実施形態のメモリ装置１００は、画像データのうちの上位ビットのデータをＳＲＡＭ２００に保持させ、画像データの下位ビットをＭＲＡＭ３００又はＦｅＲＡＭ４００に保持させる。これにより、画像データのエラー発生率の影響を軽減しながらメモリ装置１００のサイズの増加を低減することができる。
【0032】
（２．第２の実施形態）
上述の第１の実施形態のメモリ装置１００は、画像データをＳＲＡＭ２００及びＭＲＡＭ３００に振り分けて保持させていた。これに対し、本開示の第２の実施形態のメモリ装置１００は、画像データとともに誤り訂正処理のためのデータをＳＲＡＭ２００及びＭＲＡＭ３００に更に保持させる点で、上述の第１の実施形態と異なる。
上述の第１の実施形態のメモリ装置１００は、画像データをＳＲＡＭ２００及びＭＲＡＭ３００に振り分けて保持させていた。これに対し、本開示の第２の実施形態のメモリ装置１００は、画像データとともに誤り訂正処理のためのデータをＳＲＡＭ２００及びＭＲＡＭ３００に更に保持させる点で、上述の第１の実施形態と異なる。
【0033】
［メモリ装置の構成］
図３は、本開示の第２の実施形態に係るメモリ装置の構成例を示す図である。同図は、図１と同様に、メモリ装置１００の構成例を表すブロック図である。同図のメモリ装置１００は、画像データの誤り検出訂正処理を行う点で、図１のメモリ装置１００と異なる。
図３は、本開示の第２の実施形態に係るメモリ装置の構成例を示す図である。同図は、図１と同様に、メモリ装置１００の構成例を表すブロック図である。同図のメモリ装置１００は、画像データの誤り検出訂正処理を行う点で、図１のメモリ装置１００と異なる。
【0034】
同図の制御回路１１０は、誤り検出訂正部１１１を備える。この誤り検出訂正部１１１は、画像データの誤り訂正符号ＥＣＣ（Error detection and Correction Code）化及び復号を行うものである。誤り検出訂正部１１１は、画像データを誤り訂正符号ＥＣＣ化したデータである冗長データを生成する。制御回路１１０は、画像データとともに冗長データをＳＲＡＭ２００及びＭＲＡＭ３００に出力する。
【0035】
同図のＳＲＡＭ２００のメモリセルアレイ２１０は、冗長データを保持する冗長領域を備える。また、同図のＳＲＡＭ２００は、データＩ／Ｏバッファ２５９を更に備える。このデータＩ／Ｏバッファ２５９は、冗長データの入出力を行う。
【0036】
同図のＭＲＡＭ３００のメモリセルアレイ３１０は、冗長データを保持する冗長領域を備える。また、同図のＭＲＡＭ３００は、データＩ／Ｏバッファ３５９を更に備える。このデータＩ／Ｏバッファ３５９は、冗長データの入出力を行う。
【0037】
このように同図のメモリ装置１００は、画像データの誤りを軽減することができる。なお、メモリ装置１００は、画像データの誤り検出訂正処理の代わりにＩ／Ｏ冗長機能を有する構成にすることもできる。この場合には、制御回路１１０にＩ／Ｏ冗長制御部を配置し、メモリセルアレイ２１０のデータＩ／Ｏバッファ２５９及びメモリセルアレイ３１０のデータＩ／Ｏバッファ３５９をＩ／Ｏ冗長のために使用する。
【0038】
［メモリ装置の他の構成］
図４は、本開示の第２の実施形態に係るメモリ装置の他の構成例を示す図である。同図は、図３と同様に、メモリ装置１００の構成例を表すブロック図である。同図のメモリ装置１００は、ＭＲＡＭ３００の代わりにＦｅＲＡＭ４００を備える点で、図３のメモリ装置１００と異なる。同図のＦｅＲＡＭ４００は、冗長データに対応するデータＩ／Ｏバッファ４５９を備える。
図４は、本開示の第２の実施形態に係るメモリ装置の他の構成例を示す図である。同図は、図３と同様に、メモリ装置１００の構成例を表すブロック図である。同図のメモリ装置１００は、ＭＲＡＭ３００の代わりにＦｅＲＡＭ４００を備える点で、図３のメモリ装置１００と異なる。同図のＦｅＲＡＭ４００は、冗長データに対応するデータＩ／Ｏバッファ４５９を備える。
【0039】
これ以外のメモリ装置１００の構成は本開示の第１の実施形態におけるメモリ装置１００の構成と同様であるため、説明を省略する。
【0040】
このように、本開示の第２の実施形態のメモリ装置１００は、画像データの誤り検出訂正を行うことにより、画像データの誤りの影響を低減することができる。
【0041】
（３．電子機器への応用）
上述のメモリ装置１００は、様々な製品へ応用することができる。メモリ装置１００を使用する電子機器について説明する。
上述のメモリ装置１００は、様々な製品へ応用することができる。メモリ装置１００を使用する電子機器について説明する。
【0042】
［電子機器の構成］
図５は、本開示の実施形態に係る技術が適用され得る電子機器の構成例を示す図である。同図は、電子機器１の構成例を表すブロック図である。電子機器１は、被写体の画像を生成する機器である。電子機器１は、イメージセンサ２と、アプリケーションプロセッサ３とを備える。イメージセンサ２は、被写体の撮像を行って画像データを生成するものである。また、アプリケーションプロセッサ３は、画像データの処理を行うものである。
図５は、本開示の実施形態に係る技術が適用され得る電子機器の構成例を示す図である。同図は、電子機器１の構成例を表すブロック図である。電子機器１は、被写体の画像を生成する機器である。電子機器１は、イメージセンサ２と、アプリケーションプロセッサ３とを備える。イメージセンサ２は、被写体の撮像を行って画像データを生成するものである。また、アプリケーションプロセッサ３は、画像データの処理を行うものである。
【0043】
イメージセンサ２は、半導体基板１１例えばシリコン基板に複数の光電変換部を含む画素１２が規則的に２次元的に配列された画素アレイ部１３と、周辺回路部とを有して構成される。画素１２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタを追加して４つのトランジスタで構成することもできる。
【0044】
周辺回路部は、垂直駆動回路３３と、アナログデジタル変換部３４と、水平駆動回路３５と、センスアンプ３７と、ＰＬＬ４２と、制御ユニット４０と、パラレルシリアル変換回路４３と、ディレイライン４４と、送信回路４５とを有して構成される。
【0045】
垂直駆動回路３３は、例えばシフトレジスタによって構成され、画素駆動線２３を選択し、選択された画素駆動線２３に画素１２を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路３３は、画素アレイ部１３の各画素１２を行単位で順次垂直方向に選択走査し、垂直信号線２４を通して各画素１２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をアナログデジタル変換部３４に供給する。
【0046】
アナログデジタル変換部３４は、画素１２の例えば列ごとに配置されており、１行分の画素１２から出力されて垂直信号線２４により伝達される画素信号をアナログデジタル変換して画像信号を生成するものである。
【0047】
水平駆動回路３５は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、アナログデジタル変換部３４の各々を順番に選択し、アナログデジタル変換部３４の各々から画像信号を水平信号線３８に出力させる。
【0048】
センスアンプ３７は、アナログデジタル変換部３４の各々から水平信号線３８を通して順次に供給される画像信号に対し、信号処理を行って出力する。
【0049】
ＰＬＬ４２は、クロック信号を生成し、制御ユニット４０に供給するものである。
【0050】
制御ユニット４０は、イメージセンサ２の全体を制御するものである。また、制御ユニット４０は、センスアンプ３７から出力される画像信号の処理を行う。この際、制御ユニット４０は、保有するフレームメモリ４１に画像信号を一時的に保持させる。制御ユニット４０は、フレームメモリ４１に保持させた画像信号の並べ替え等の処理を行って画像データを生成する。制御ユニット４０は、生成した画像データをフレームメモリ４１から読み出してパラレルシリアル変換回路４３に出力する。
【0051】
パラレルシリアル変換回路４３は、制御ユニット４０からの画像データのパラレルシリアル変換を行うものである。変換後の画像データは、ディレイライン４４を介して送信回路４５に伝達される。
【0052】
送信回路４５は、画像データをアプリケーションプロセッサ３に送信するものである。この送信回路４５には、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）に対応する送信回路を適用することができる。
【0053】
上述の電子機器１のフレームメモリ４１に図１のメモリ装置１００を適用することができる。
【0054】
［イメージセンサの構成］
図６は、本開示の実施形態に係る技術が適用され得るイメージセンサの構成例を示す図である。同図は、イメージセンサ２の構成例を表す図である。同図のイメージセンサ２は、画素アレイ部１３が配置される第１の半導体基板１１及び周辺回路部が配置される第２の半導体基板２１が積層されて構成される例を表したものである。第２の半導体基板２１には、周辺回路部の定電流回路５１（図５において不図示）、アナログデジタル変換部（同図ではＡＤＣと記載）３４、フレームメモリ４１及びロジック回路５０が配置される。なお、定電流回路５１は、画素１２の選択トランジスタの負荷を構成する回路である。この定電流回路５１は、垂直信号線２４毎に配置される。また、ロジック回路５０には、他の周辺回路部等が含まれる。
図６は、本開示の実施形態に係る技術が適用され得るイメージセンサの構成例を示す図である。同図は、イメージセンサ２の構成例を表す図である。同図のイメージセンサ２は、画素アレイ部１３が配置される第１の半導体基板１１及び周辺回路部が配置される第２の半導体基板２１が積層されて構成される例を表したものである。第２の半導体基板２１には、周辺回路部の定電流回路５１（図５において不図示）、アナログデジタル変換部（同図ではＡＤＣと記載）３４、フレームメモリ４１及びロジック回路５０が配置される。なお、定電流回路５１は、画素１２の選択トランジスタの負荷を構成する回路である。この定電流回路５１は、垂直信号線２４毎に配置される。また、ロジック回路５０には、他の周辺回路部等が含まれる。
【0055】
なお、イメージセンサ２の構成は、この例に限定されない。例えば、画素アレイ部１３、定電流回路５１、アナログデジタル変換部３４、フレームメモリ４１及びロジック回路５０を１つの半導体基板に配置することもできる。
【0056】
図７は、本開示の実施形態に係る技術が適用され得るイメージセンサにおける画像データ生成の一例を示す図である。同図は、イメージセンサ２における画像データの生成処理の一例を表す流れ図である。まず、画素１２から画素信号を出力させる（ステップＳ１０１）。次に、アナログデジタル変換部３４が画素信号のアナログデジタル変換を行う（ステップＳ１０２）。次に、制御ユニット４０が画像信号をフレームメモリ４１に保持させる（ステップＳ１０３）。次に、制御ユニット４０がフレームメモリ４１から画像データを読み出して出力する（ステップＳ１０４）。以上の処理により画像データを外部の機器、例えば、アプリケーションプロセッサ３に供給することができる。
【0057】
以上、本開示の各実施形態について説明したが、本開示の技術的範囲は、上述の各実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
【0058】
また、本明細書においてフローチャート及びシーケンス図を用いて説明した処理は、必ずしも図示された順序で実行されなくてもよい。いくつかの処理ステップは、並列的に実行されてもよい。また、追加的な処理ステップが採用されてもよく、一部の処理ステップが省略されてもよい。
【0059】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0060】
なお、本技術は以下のような構成も取ることができる。
（１）
ＳＲＡＭを備え、画像データの上位ビットのデータを保持する第１のメモリと、
前記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、前記画像データの下位ビットのデータを保持する第２のメモリと
を有するメモリ装置。
（２）
前記第２のメモリは、磁気抵抗効果メモリを前記ＳＲＡＭよりセル面積が小さなメモリとして備える前記（１）に記載のメモリ装置。
（３）
前記第２のメモリは、強誘電体メモリを前記ＳＲＡＭよりセル面積が小さなメモリとして備える前記（１）に記載のメモリ装置。
（４）
前記第１のメモリは、前記画像データの少なくとも上位２ビットのデータを保持する前記（１）から（３）の何れかに記載のメモリ装置。
（５）
前記第２のメモリに保持された前記画像データの誤り検出訂正処理を行う誤り検出訂正部を更に有する前記（１）から（４）の何れかに記載のメモリ装置。
（６）
前記誤り検出訂正部は、前記第１のメモリに保持された前記画像データの誤り検出生成処理を更に行う前記（５）に記載のメモリ装置。
（７）
画像データを生成する撮像素子と、
ＳＲＡＭを備え、前記画像データの上位ビットのデータを保持する第１のメモリと、
前記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、前記画像データの下位ビットのデータを保持する第２のメモリと
を有するイメージセンサ。
（８）
前記画像データを生成する撮像素子が配置される第１の半導体基板と、
前記第１のメモリ及び前記第２のメモリが配置されるとともに前記第１の半導体基板に積層される第２の半導体基板と
を有する前記（７）に記載のイメージセンサ。
（９）
前記画像データを生成する撮像素子、前記第１のメモリ及び前記第２のメモリが配置される半導体基板を有する前記（７）に記載のイメージセンサ。
（１０）
ＳＲＡＭを備え、画像データの上位ビットのデータを保持する第１のメモリと、
前記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、前記画像データの下位ビットのデータを保持する第２のメモリと
を有するメモリ装置と、
前記画像データの処理を行う処理部と
を有する電子機器。
（１）
ＳＲＡＭを備え、画像データの上位ビットのデータを保持する第１のメモリと、
前記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、前記画像データの下位ビットのデータを保持する第２のメモリと
を有するメモリ装置。
（２）
前記第２のメモリは、磁気抵抗効果メモリを前記ＳＲＡＭよりセル面積が小さなメモリとして備える前記（１）に記載のメモリ装置。
（３）
前記第２のメモリは、強誘電体メモリを前記ＳＲＡＭよりセル面積が小さなメモリとして備える前記（１）に記載のメモリ装置。
（４）
前記第１のメモリは、前記画像データの少なくとも上位２ビットのデータを保持する前記（１）から（３）の何れかに記載のメモリ装置。
（５）
前記第２のメモリに保持された前記画像データの誤り検出訂正処理を行う誤り検出訂正部を更に有する前記（１）から（４）の何れかに記載のメモリ装置。
（６）
前記誤り検出訂正部は、前記第１のメモリに保持された前記画像データの誤り検出生成処理を更に行う前記（５）に記載のメモリ装置。
（７）
画像データを生成する撮像素子と、
ＳＲＡＭを備え、前記画像データの上位ビットのデータを保持する第１のメモリと、
前記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、前記画像データの下位ビットのデータを保持する第２のメモリと
を有するイメージセンサ。
（８）
前記画像データを生成する撮像素子が配置される第１の半導体基板と、
前記第１のメモリ及び前記第２のメモリが配置されるとともに前記第１の半導体基板に積層される第２の半導体基板と
を有する前記（７）に記載のイメージセンサ。
（９）
前記画像データを生成する撮像素子、前記第１のメモリ及び前記第２のメモリが配置される半導体基板を有する前記（７）に記載のイメージセンサ。
（１０）
ＳＲＡＭを備え、画像データの上位ビットのデータを保持する第１のメモリと、
前記ＳＲＡＭよりメモリセル面積が小さなメモリを備え、前記画像データの下位ビットのデータを保持する第２のメモリと
を有するメモリ装置と、
前記画像データの処理を行う処理部と
を有する電子機器。
【符号の説明】
【0061】
１ 電子機器
２ イメージセンサ
３ アプリケーションプロセッサ
１１ 第１の半導体基板
１２ 画素
２１ 第２の半導体基板
４１ フレームメモリ
１００ メモリ装置
１１１ 誤り検出訂正部
２００ ＳＲＡＭ
３００ ＭＲＡＭ
４００ ＦｅＲＡＭ
２ イメージセンサ
３ アプリケーションプロセッサ
１１ 第１の半導体基板
１２ 画素
２１ 第２の半導体基板
４１ フレームメモリ
１００ メモリ装置
１１１ 誤り検出訂正部
２００ ＳＲＡＭ
３００ ＭＲＡＭ
４００ ＦｅＲＡＭ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】