特開 2024-143783 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024143783

(43)【公開日】2024-10-11

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20241003BHJP

【ＦＩ】

H01L27/04 B

H01L27/04 F

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023056660

(22)【出願日】2023-03-30

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】岩佐 洋助

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038BB04

5F038BB08

(57)【要約】

【課題】半導体装置に電圧変動が生じた場合であっても出力電圧を安定させる。
【解決手段】半導体装置は、第１電流が供給される第１差動段、及び第１電流と供給経路の異なる第２電流が供給される第２差動段を有する差動アンプ（２１）を含み、第１差動段に供給された第１電流、及び第２差動段に供給された第２電流に応じた差動アンプの出力電圧に基づいて、予め定めた所定電圧を発生する電圧発生回路（２０）と、第１差動段及び第２差動段の少なくとも一方と、電圧発生回路の出力側とを直列に接続する容量素子（Ｃ２）と、を備える。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１電流が供給される第１差動段、及び前記第１電流と供給経路の異なる第２電流が供給される第２差動段を有する差動アンプを含み、前記第１差動段に供給された前記第１電流、及び前記第２差動段に供給された前記第２電流に応じた前記差動アンプの出力電圧に基づいて、予め定めた所定電圧を発生する電圧発生回路と、
前記第１差動段及び前記第２差動段の少なくとも一方と、前記電圧発生回路の出力側とを直列に接続する容量素子と、
を備えた半導体装置。

【請求項2】

前記電圧発生回路は、第１の電流が第１の方向に流れる第１の一方向性素子、及び前記第１の電流と供給経路の異なる第２の電流が第２の方向に流れる第２の一方向性素子を備え、前記第１の一方向性素子及び前記第２の一方向性素子の各々におけるバンドギャップ電圧に基づいて、予め定めた所定電圧を発生するバンドギャップ回路である、請求項１に記載の半導体装置。

【請求項3】

前記容量素子は、前記第１の一方向性素子及び前記第２の一方向性素子の一方の入力側と、前記電圧発生回路の出力側とを直列に接続する第１コンデンサ、並びに前記第１の一方向性素子及び前記第２の一方向性素子の他方の出力側と、前記電圧発生回路の出力側とを直列に接続する第２コンデンサを含む、請求項２に記載の半導体装置。

【請求項4】

前記電圧発生回路は、前記バンドギャップ回路の前記第１差動段、及び前記第２差動段に接続され、前記第１差動段に供給された前記第１電流、及び前記第２差動段に供給された前記第２電流に基づいて、予め定めた所定電流を発生する電流源へ起動電流を供給する起動回路を含む、請求項２に記載の半導体装置。

【請求項5】

前記第１差動段及び前記第２差動段の一方と、前記起動回路の入力側とを直列に接続する起動回路用の容量素子を含む、請求項４に記載の半導体装置。

【請求項6】

前記起動回路は、前記第１差動段及び前記第２差動段の一方の電流に基づいて、前記電流源へ前記起動電流を供給する、請求項４又は請求項５に記載の半導体装置。

【請求項7】

前記電圧発生回路は、前記第１電流を予め定めた基準電流として前記予め定めた所定電圧を発生する、請求項１に記載の半導体装置。

【請求項8】

前記電圧発生回路で発生された前記所定電圧を第１電圧として当該第１電圧に基づいて、前記第１電圧と供給経路の異なる予め定めた第２電圧を発生するレギュレータ回路をさらに備えた請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関するものである。

【背景技術】

【0002】

近年、半導体を用いた各種の装置では、基準電圧発生回路を備えて、外部電源の外部電圧を降圧した基準電圧を発生させている。この基準電圧発生回路の一例として、バンドギャップ電圧に基づき、安定した所定の電圧を形成するバンドギャップリファレンス（Ｂａｎｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ：ＢＧＲ）回路が知られている。また、２個の一方向性素子の各々に流れる電流差に基づいて、所定電圧を安定させる差動アンプを用いた基準電圧発生回路の差動段に起動電流を供給する技術も知られている。例えば、バンドギャップリファレンス回路の差動段の双方に起動電流を供給する技術が知られている（特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００２－１５１６５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、基準電圧を発生させるバンドギャップリファレンス回路などの回路は、差動アンプを備えて基準電圧を発生させているが、回路への電源投入時、及び電源変動時における電圧変動が生じる場合がある。このように、電圧変動によって装置に障害が引き起こされる恐れがある。例えば、回路の電源投入時、及び電源変動時における電圧変動が差動アンプにより増幅されて所定電圧を越えた超過電圧を発生する場合がある。このため、回路への電源投入時、及び電源変動時に出力電圧を安定させるためには改善の余地がある。

【0005】

本開示は、回路への電源投入時、及び電源変動時に電圧変動が生じた場合であっても出力電圧を安定させることができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するために、本開示の半導体装置の第１態様は、
第１電流が供給される第１差動段、及び前記第１電流と供給経路の異なる第２電流が供給される第２差動段を有する差動アンプを含み、前記第１差動段に供給された前記第１電流、及び前記第２差動段に供給された前記第２電流に応じた前記差動アンプの出力電圧に基づいて、予め定めた所定電圧を発生する電圧発生回路と、
前記第１差動段及び前記第２差動段の少なくとも一方と、前記電圧発生回路の出力側とを直列に接続する容量素子と、
を備える。

【発明の効果】

【0007】

本開示によれば、回路への電源投入時、及び電源変動時に電圧変動が生じた場合であっても出力電圧を安定させることができる、という効果を奏する。

【図面の簡単な説明】

【0008】

【図1】リニアレギュレータの比較例の構成を表す回路図である。

【図2】比較例におけるバンドギャップ部の構成を表す回路図である。

【図3】比較例におけるレギュレータ部の構成を表す回路図である。

【図4】第１実施形態に係るリニアレギュレータを構成するバンドギャップ部の一例の構成を表す回路図である。

【図5】第１実施形態に係るバンドギャップ部における動作流れの一例を表すフローチャートである。

【図6】第１実施形態に係るリニアレギュレータの検証結果を示す図である。

【図7】第２実施形態に係るリニアレギュレータを構成するバンドギャップ部の一例の構成を表す回路図である。

【図8】第２実施形態に係るバンドギャップ部における動作流れの一例を表すフローチャートである。

【図9】第２実施形態に係るリニアレギュレータの検証結果を示す図である。

【図10】第３実施形態に係るリニアレギュレータを構成するバンドギャップ部の一例の構成を表す回路図である。

【図11】第３実施形態に係るリニアレギュレータの検証結果を示す図である。

【図12】第４実施形態に係る跳ね上がり低減回路の一例の構成を表す回路図である。

【発明を実施するための形態】

【0009】

以下、図面を参照して実施形態を説明する。
＜第１実施形態＞
第１実施形態は、ＬＤＯ（Ｌｏｗ ＤｒｏｐＯｕｔ）レギュレータ等のリニアレギュレータに本開示の半導体装置を適用したものである。

【0010】

（比較例）
まず、第１実施形態に係る半導体装置の説明に先立ち、半導体装置としてのリニアレギュレータの比較例を説明する。

【0011】

図１に、比較例に係るリニアレギュレータとしてレギュレータ１００の回路図の一例を示す。レギュレータ１００は、バンドギャップリファレンス（ＢＧＲ）回路などの差動アンプを用いたバンドギャップ部１０２、及び差動アンプを用いたレギュレータ部１０４を備えている。

【0012】

図２に、バンドギャップ部１０２の回路図の一例を示す。バンドギャップ部１０２は、電流が一方向に流れる一方向性素子として機能するトランジスタＱ１、Ｑ２を備え、電圧差が定電圧となることを利用して基準の定電圧を発生させる。トランジスタＱ１、Ｑ２は、ダイオード素子でもよく、ベースとコレクタとが共通接続されてダイオード形態とされたバイポーラ型のトランジスタ素子等でもよい。本実施形態では、トランジスタＱ１、Ｑ２は、ダイオード素子を適用した一例を説明する。

【0013】

バンドギャップ部１０２は、トランジスタＱ１，Ｑ２と、ＰＭＯＳ型のトランジスタＭＰ１、ＭＰ２、ＭＰ３と、ＮＭＯＳ型のトランジスタＭＮ１、ＭＮ２、ＭＮ３と、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と、コンデンサＣｘを備える。バンドギャップ部１０２には、電流源である供給電源から電源電圧ＶＤＤが供給される。

【0014】

トランジスタＱ１のアノードは、抵抗Ｒ１を介して、回路の出力電位点ＢＧ－ＯＵＴに接続される。トランジスタＱ２のアノードは、抵抗Ｒ２、Ｒ３を介して回路の出力電位点ＢＧ－ＯＵＴに接続される。また、トランジスタＱ１のアノードと抵抗Ｒ１の間の電位点は、ＮＭＯＳ型のトランジスタＭＮ１のゲートに接続され、抵抗Ｒ２と抵抗Ｒ３の間の電位点は、ＮＭＯＳ型のトランジスタＭＮ２のゲートに接続される。

【0015】

このバンドギャップ部１０２は、抵抗Ｒ１とトランジスタＱ１の間の電位点と、抵抗Ｒ２と抵抗Ｒ３の間の電位点の電圧が共通電圧になる差動アンプとして機能するように作動する。バンドギャップ部１０２は、ＰＭＯＳ型のトランジスタＭＰ１、ＭＰ２、ＭＰ３と、ＮＭＯＳ型のトランジスタＭＮ１、ＭＮ２、ＭＮ３を含んで構成される。トランジスタＭＰ１、ＭＰ２、ＭＰ３のソースは、電源電圧ＶＤＤに接続される。トランジスタＭＰ３のゲートは、トランジスタＭＰ２ドレインに接続され、かつコンデンサＣｘ及び抵抗Ｒ４を介してトランジスタＭＰ２ドレインに接続される。また、トランジスタＭＰ２ドレインは、回路の出力電位点ＢＧ－ＯＵＴに接続される。トランジスタＭＮ１、ＭＮ２のドレインは、共通に接続され、ドランジスタＭＮ３を介してグランドＧＮＤに接地される。トランジスタＭＰ１、ＭＰ２と、トランジスタＭＮ１、ＭＮ２との各々は、電流ミラー形態に接続される。この電流ミラー形態に接続される構成は、周知の構成であるため、詳細な説明を省略する。

【0016】

図３に、レギュレータ部１０４の回路図の一例を示す。レギュレータ部１０４は、ＰＭＯＳ型のトランジスタＭＰ４、ＭＰ５、ＭＰ６と、ＮＭＯＳ型のトランジスタＭＮ４、ＭＮ５、ＭＮ６と、抵抗Ｒ５と、コンデンサＣｙを備える。レギュレータ部１０４には、電流源である供給電源から電源電圧ＶＤＤが供給される。なお、レギュレータ部１０４は、上述したバンドギャップ部１０２と略同様の構成のため、詳細な説明を省略する。

【0017】

ところで、上述した比較例のレギュレータ１００では、回路への電源投入時、及び電源変動時にバンドギャップ部１０２の出力電圧の急峻な跳ね上がり、そしてレギュレータ１００の出力電圧（ＶＤＤＬ）の急峻な跳ね上がりを引き起こす課題を有する。出力電圧の急峻な跳ね上がりとは、出力電圧が予め定めた所定電圧を越えてオーバーシュートする状態をいう。なお、レギュレータ１００の出力電圧の急峻な下降を引き起こす場合もある。出力電圧の急峻な下降とは、出力電圧が予め定めた所定電圧未満の電圧に急激に変化する状態をいう。

【0018】

レギュレータ１００の出力電圧の急峻な跳ね上がりは、レギュレータ１００を搭載するコンピュータ等の装置に、例えば、想定外の出力電圧（ＶＤＤＬ）の上昇によって素子が破壊されるなどの障害をもたらす原因となる。

【0019】

そこで、第１実施形態では、上記課題を解消可能な回路、すなわち、リニアレギュレータの電源投入時及び電源電圧の変動時に出力電圧の跳ね上がりを阻止する回路を提供する。

【0020】

（回路構成）
図４に、第１実施形態に係るリニアレギュレータを構成する、差動アンプを用いたバンドギャップ部２０の回路図の一例を示す。なお、本開示のバンドギャップ部２０は、比較例に示すバンドギャップ部１０２と同一部分について同一符号を付して詳細な説明を省略する。

【0021】

図４に示すように、第１実施形態に係るバンドギャップ部２０は、バンドギャップ部１０２と同様にトランジスタＱ１、Ｑ２を備え、基準の定電圧を発生させる。

【0022】

具体的には、バンドギャップ部２０は、トランジスタＱ１、Ｑ２と、ＰＭＯＳ型のトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５，ＭＰ１６と、ＮＭＯＳ型のトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４と、抵抗Ｒ１、Ｒ２、Ｒ３と、コンデンサＣ１、Ｃ２を備える。

【0023】

バンドギャップ部２０は、本開示のバンドギャップ回路の一例である。トランジスタＭＰ１１～ＭＰ１６と、ＭＮ１１～ＭＮ１４と、を含む回路は、本開示の電圧発生回路の一例である。トランジスタＭＰ１１～ＭＰ１５と、ＭＮ１１～ＭＮ１４と、を含む回路は差動アンプ２１として機能する。差動アンプ２１は、本開示の差動アンプの一例である。トランジスタＭＰ１２及びＭＮ１１と、トランジスタＭＰ１３及びＭＮ１２と、の各々を含む回路は、本開示の差動段の一例であり、各々は第１差動段と第２差動段の何れかに対応する。第１差動段には第１電流が供給され、第２差動段には第１電流と供給経路が異なる第２電流が供給される。トランジスタＭＰ１６は、所定電圧を出力する出力部として機能する。また、コンデンサＣ１、Ｃ２は、本開示の容量素子の一例である。コンデンサＣ１は、本開示の第１コンデンサの一例であり、コンデンサＣ２は、本開示の第２コンデンサの一例である。トランジスタＱ１、Ｑ２は、本開示の第１及び第２の一方向性素子の一例である。

【0024】

トランジスタＱ１のアノードと抵抗Ｒ１の間の電位点は、ＰＭＯＳ型のトランジスタＭＰ１２のゲートに接続され、抵抗Ｒ２と抵抗Ｒ３の間の電位点は、ＰＭＯＳ型のトランジスタＭＰ１３のゲートに接続される。

【0025】

トランジスタＭＰ１１のソースは、電源電圧ＶＤＤに接続され、トランジスタＭＰ１１のドレインは、トランジスタＭＰ１２、ＭＰ１３のソースが接続される。トランジスタＭＰ１２のドレインは、トランジスタＭＮ１１を介して接地され、トランジスタＭＰ１３のドレインは、トランジスタＭＮ１２を介して接地される。トランジスタＭＮ１１、ＭＮ１２の各々のゲートは、各々のソースに接続される。これらのトランジスタＭＰ１２、ＭＰ１３と、トランジスタＭＮ１１、ＭＮ１２との各々は、電流ミラー形態に接続される。

【0026】

トランジスタＭＮ１１のソースはトランジスタＭＮ１３のゲートに接続され、トランジスタＭＮ１２のソースはトランジスタＭＮ１４のゲートに接続される。トランジスタＭＮ１３のドレインは接地され、ソースはトランジスタＭＰ１４を介して電源電圧ＶＤＤに接続される。また、トランジスタＭＰ１４のゲートはドレインに接続される。トランジスタＭＮ１４のドレインは接地され、ソースはトランジスタＭＰ１５を介して電源電圧ＶＤＤに接続される。これらのトランジスタＭＰ１４、ＭＰ１５と、トランジスタＭＮ１３、ＭＮ１４との各々は、電流ミラー形態に接続される。

【0027】

トランジスタＭＰ１５のドレインは、トランジスタＭＰ１６のゲートに接続される。トランジスタＭＰ１６のソースは電源電圧ＶＤＤに接続され、ドレインは、回路の出力電位点ＢＧ－ＯＵＴに接続される。

【0028】

また、トランジスタＭＰ１６のドレインとトランジスタＭＮ１１のソースとは第１のコンデンサＣ１が直列に接続される。また、トランジスタＭＰ１６のドレイン（出力電位点ＢＧ－ＯＵＴ）は、第２のコンデンサＣ２を介してトランジスタＭＰ１３のゲートに接続される。すなわち、トランジスタＭＰ１６のドレインとトランジスタＭＰ１３のゲートとの間は第２のコンデンサＣ２が直列に接続される。

【0029】

（回路動作）
リニアレギュレータに電源投入される等のバンドギャップ部２０の起動時には、差動アンプ２１は、出力電位点ＢＧ－ＯＵＴの電圧を予め定めた規定の電圧まで上昇（又は下降）させる。以降では、電位点をノードという。例えば、トランジスタＭＰ１２のドレインとトランジスタＭＮ１１のソースの間の電位点は、ノードｎｏｄｅ－ａという。

【0030】

具体的には、出力電圧の跳ね上がり、すなわち規定電圧を越える電圧変動が生じると、第１のコンデンサＣ１を介してトランジスタＭＰ１２側の差動段におけるトランジスタＭＰ１２のドレインとトランジスタＭＮ１１のソースの間のノードｎｏｄｅ－ａの電圧が上昇する。図４に示す例では、ノードｎｏｄｅ－ａにおける電圧上昇を点線矢印で示している。ノードｎｏｄｅ－ａの電圧が上昇すると、トランジスタＭＮ１３のオン状態により、トランジスタＭＰ１４のドレインとトランジスタＭＮ１３のソースの間のノードｎｏｄｅ－ｃの電圧が下降する。ノードｎｏｄｅ－ｃの電圧が下降すると、トランジスタＭＮ１３のオン状態により、トランジスタＭＰ１５のドレインとトランジスタＭＮ１４のソースの間のノードｎｏｄｅ－ｄの電圧が上昇する。従って、ノードｎｏｄｅ－ｄの電圧上昇により、トランジスタＭＰ１６のゲートへ電流を供給するノードｐｇａｔｅの電圧も上昇する。このノードｐｇａｔｅの電圧上昇によって、トランジスタＭＰ１６がオフする。これによって、出力電圧の跳ね上がりを低減可能となる。

【0031】

また、出力電圧の跳ね上がりが生じると、第２のコンデンサＣ２を介してトランジスタＭＰ１３側の差動段におけるトランジスタＭＰ１３のドレインとトランジスタＭＮ１２のソースの間のノードｎｏｄｅ－ｂの電圧が下降する。ノードｎｏｄｅ－ｂの電圧が下降すると、トランジスタＭＮ１４によって、ノードｎｏｄｅ－ｄの電圧が上昇し、ノードｐｇａｔｅの電圧も上昇する。このノードｐｇａｔｅの電圧上昇によって、トランジスタＭＰ１６がオフして、出力電圧の跳ね上がりを低減可能となる。

【0032】

このように、第１のコンデンサＣ１と、第２のコンデンサＣ２との各々の動作によって、上述した構成のバンドギャップ部２０の出力の跳ね上がりを低減することが可能となる。

【0033】

（回路動作の流れ）
次に、バンドギャップ部２０について、動作の流れを示すフローチャートを参照してさらに説明する。バンドギャップ部２０は、電源が投入されると、図５に一例を示したフローチャートの処理にしたがって作動する。

【0034】

バンドギャップ部２０は、起動時に、まず、ステップＳ１００で、出力電圧を規定の電圧に到達するように、作動を開始する。具体的には、差動アンプ２１が作動することによって、出力電位点ＢＧ－ＯＵＴの電圧を規定の電圧まで上昇させる。次に、バンドギャップ部２０は、ステップＳ１０２で、出力電圧の跳ね上がり、すなわち規定電圧を越える電圧変動が生じると、ノードｎｏｄｅ－ａの電圧が上昇するように作動する。次に、ステップＳ１０４で、ノードｎｏｄｅ－ａの電圧上昇に伴って、ノードｎｏｄｅ－ｃの電圧が下降するように作動する。次に、ステップＳ１０６で、ノードｎｏｄｅ－ｃの電圧下降に伴って、ノードｎｏｄｅ－ｄの電圧が上昇するように作動する。従って、ノードｎｏｄｅ－ｄの電圧上昇により、ノードｐｇａｔｅの電圧も上昇する。このノードｐｇａｔｅの電圧上昇によって、トランジスタＭＰ１６がオフして、出力電圧の跳ね上がりを低減可能となる。

【0035】

以上説明したように、第１実施形態に係るバンドギャップ部２０は、第１のコンデンサＣ１と、第２のコンデンサＣ２とを差動段に直列に接続することによって、出力電圧の跳ね上がりを低減可能となる。

【0036】

図６に、第１実施形態に係るリニアレギュレータについて、バンドギャップ部の出力電圧の跳ね上がりに関する検証結果を示す。図６に示す検証結果では、第１実施形態による構成のバンドギャップ部２０を適用していない、比較例等の従来のバンドギャップ部（例えば、図２参照）について検証した電圧変動特性を曲線２２で示している。また、当該検証結果では、第１実施形態による構成のバンドギャップ部２０を適用したリニアレギュレータのバンドギャップ部２０について検証した電圧変動特性を曲線２３で示している。ここでの検証では、電源電圧を電源投入時の０Ｖから最大電圧６Ｖまで変化させている。また、バンドギャップ部が所定電圧（例えば、１．２Ｖ）を出力するように設定されている。従って、各々のバンドギャップ部は、電源投入が開始されてから徐々に所定電圧に到達する。

【0037】

図６から理解されるように、第１実施形態による構成を適用しないバンドギャップ部の電圧変動特性は（曲線２２）、電源投入時に所定電圧Ｖ１を越える大きい電圧Ｖ２（検証では６Ｖ）まで上昇する。一方、第１実施形態による構成を適用したバンドギャップ部２０の電圧変動特性は（曲線２３）、出力電圧の跳ね上がりが低減され、所定電圧Ｖ１をわずかに越える電圧（検証では１．３Ｖ）までしか上昇しない。

【0038】

上述した検証結果からも理解できるように、第１実施形態に係るレギュレータでは、従来のレギュレータと比べて、出力電圧の急峻な跳ね上がりが低減され、リニアレギュレータを搭載するコンピュータ等の装置に障害をもたらすことを低減することが可能となる。

【0039】

＜第２実施形態＞
第２実施形態は、起動回路を備えたバンドギャップ部に本開示の半導体装置を適用したものである。なお、第２実施形態は、第１実施形態と同様の構成のため、同一部分には同一符号を付して詳細な説明を省略する。

【0040】

（回路構成）
図７に、第２実施形態に係るバンドギャップ部２４の回路図の一例を示す。なお、バンドギャップ部２４は、第１実施形態に係るバンドギャップ部２０と同様の構成であるため、同一部分について同一符号を付して詳細な説明を省略する。

【0041】

図７に示すように、バンドギャップ部２４は、バンドギャップ部１０２と同様の構成に、第２のコンデンサＣ２と、起動回路２５とを備えた回路である。バンドギャップ部２４では、バンドギャップ部１０２と同様の構成に、第２のコンデンサＣ２を備えることで、差動アンプ２１Ａを構成する。

【0042】

起動回路２５は、ＮＭＯＳ型のトランジスタＭＮ１５、ＭＮ１６と、予め定めた電流を通過するように制限が付与された第１の電流源ＩＳ－１と、第２の電流源ＩＳ－２とを含んで構成される。トランジスタＭＮ１６は、ソースが第２の電流源ＩＳ－２を介して電源電位点ＶＤＤに接続され、ドレインが接地され、ゲートがノードＢＧ－ＯＵＴに接続される。トランジスタＭＮ１５のソースは、トランジスタＭＰ３のゲートへ電流を供給するノードｐｇａｔｅに接続される。ノードｐｇａｔｅはトランジスタＭＰ１のドレインとトランジスタＭＮ１のソースとの間のノードｎｏｄｅ－ａに接続される。トランジスタＭＮ１５のゲートは、第２の電流源ＩＳ－２と、トランジスタＭＮ１６のソースとの間に接続される。トランジスタＭＮ１５のドレインは、第１の電流源ＩＳ－１を介して接地される。

【0043】

起動回路２５のトランジスタＭＮ１５と第１電流源ＩＳ－１との間のノードｎｏｄｅ－ｅは、第３のコンデンサＣ３を介して、差動アンプ２１ＡのトランジスタＭＰ２とトランジスタＭＮ２との間のノードｎｏｄｅ－ｂに接続される。すなわち、ノードｎｏｄｅ－ｂとノードｎｏｄｅ－ｅとは第３のコンデンサＣ３が直列に接続される。

【0044】

起動回路２５は、本開示の起動回路の一例である。第３のコンデンサＣ３は、本開示の起動回路用の容量素子の一例である。第１電流源ＩＳ－１は、本開示の電流源の一例である。第１の電流源ＩＳ－１に制限として付与された予め定めた電流は、本開示の起動電流の一例である。

【0045】

（回路動作）
バンドギャップ部２４への電源が投入されると、ノードｎｏｄｅ－ｂの電圧が上昇し、コンデンサＣ３を介して、ノードｎｏｄｅ－ｅの電圧も上昇する。ノードｎｏｄｅ－ｅの電圧上昇によって、ノードｐｇａｔｅの電圧が上昇する。また、ノードｎｏｄｅ－ｅに接続されている第１の電流源ＩＳ－１に流せる電流には制限があるので、制限を超える電流の通過は阻止され、ノードｐｇａｔｅにおける電圧を降下させる機能が低下する。これにより、急峻なノードｐｇａｔｅの電圧低下が低減する。すなわち、ノードｐｇａｔｅの電圧降下の低減によって、トランジスタＭＰ３がオフして、出力電圧の跳ね上がりを低減可能となる。なお、第２のコンデンサＣ２の作動は第１実施形態と同様のため説明を省略する。

【0046】

（回路動作の流れ）
次に、バンドギャップ部２４について、動作の流れを示すフローチャートを参照してさらに説明する。バンドギャップ部２４は、電源が投入されると、図８に一例を示したフローチャートの処理にしたがって作動する。

【0047】

バンドギャップ部２４は、起動時に、まず、ステップＳ１００で、出力電圧を規定の電圧に到達するように、作動を開始する。具体的には、差動アンプ２１Ａが作動することによって、出力電位点ＢＧ－ＯＵＴの電圧を規定の電圧まで上昇させるように作動する。この電源投入時には、ステップＳ１１０で、ノードｎｏｄｅ－ｂの電圧が上昇させ、コンデンサＣ３を介して、ノードｎｏｄｅ－ｅの電圧も上昇させるように作動する。そして、ステップＳ１１２で、第１の電流源ＩＳ－１における通過電流の制限により、制限を超える電流の通過は阻止され、ノードｐｇａｔｅにおける電圧を降下させる機能を低下させるように作動する。これにより、急峻なノードｐｇａｔｅの電圧低下が低減可能となる。

【0048】

このように、第３のコンデンサＣ３の動作によって、バンドギャップ部２４の出力電圧の跳ね上がりを低減することが可能となる。

【0049】

図９に、第２実施形態に係るリニアレギュレータについて、バンドギャップ部の出力電圧の跳ね上がりに関する検証結果を示す。図９に示す検証結果では、第２実施形態による構成のバンドギャップ部２４を適用していない、従来の起動回路を備えたバンドギャップ部について検証した電圧変動特性を曲線２６で示している。また、当該検証結果では、第２実施形態による構成のバンドギャップ部２４を適用したリニアレギュレータについて検証した電圧変動特性を曲線２７で示している。ここでの検証の条件は第１実施形態と同様である。

【0050】

図９から理解されるように、第２実施形態による構成を適用しないバンドギャップ部の電圧変動特性は（曲線２６）、電源投入時に所定電圧Ｖ１を越える大きい電圧Ｖ２（検証では６Ｖ）まで上昇する。一方、第２実施形態による構成を適用したバンドギャップ部２４の電圧変動特性は（曲線２７）、出力電圧の跳ね上がりが低減され、所定電圧Ｖ１をわずかに越える電圧（検証では１．２Ｖ）までしか上昇しない。

【0051】

上述した検証結果からも理解できるように、第２実施形態に係るレギュレータでは、従来のレギュレータと比べて、出力電圧の急峻な跳ね上がりが低減され、リニアレギュレータを搭載するコンピュータ等の装置に障害をもたらすことを低減することが可能となる。

【0052】

＜第３実施形態＞
第３実施形態は、第１実施形態のバンドギャップ部２０に第２実施形態の起動回路２５を適用したものである。

【0053】

図１０に、第３実施形態に係るバンドギャップ部２８の回路図の一例を示す。なお、第３実施形態は、上記実施形態と同一部分について同一符号を付して詳細な説明を省略する。

【0054】

図１０に示すように、バンドギャップ部２８は、図７に示す起動回路２５を備える。そして、バンドギャップ部２８は、第１のコンデンサＣ１、第２のコンデンサＣ２、及び第３のコンデンサＣ３を備える。上述したように、第１のコンデンサＣ１はノードｎｏｄｅ－ａとノードＢＧ－ＯＵＴとに直列に接続され、第２のコンデンサＣ２はノードＢＧ－ＯＵＴとトランジスタＭＰ１３のゲートとに直列に接続される。また、第３のコンデンサＣ３はノードｎｏｄｅ－ｃとノードｎｏｄｅ－ｅとに直列に接続される。

【0055】

上述した実施形態で説明したように、第１のコンデンサＣ１と、第２のコンデンサＣ２と、第３のコンデンサＣ３との各々を、各々が担当するノードの間を直列に接続することによって、出力電圧の跳ね上がりを低減可能となる。

【0056】

図１１に、第３実施形態に係るリニアレギュレータについて、バンドギャップ部の出力電圧の跳ね上がりに関する検証結果を示す。図１１に示す検証結果では、第３実施形態による構成のバンドギャップ部２８を適用していない、従来の起動回路を備えたバンドギャップ部について検証した電圧変動特性を曲線３０で示している。また、当該検証結果では、第３実施形態による構成のバンドギャップ部２８を適用したリニアレギュレータについて検証した電圧変動特性を曲線３２で示している。ここでの検証の条件は第１実施形態と同様である。

【0057】

図１１から理解されるように、第３実施形態による構成を適用しないバンドギャップ部の電圧変動特性は（曲線３０）、電源投入時に所定電圧Ｖ１を越える大きい電圧Ｖ２（検証では６Ｖ）まで上昇する。一方、第３実施形態による構成を適用したバンドギャップ部２４の電圧変動特性は（曲線３２）、出力電圧の跳ね上がりが低減され、所定電圧Ｖ１を越えない電圧（検証では０．８Ｖ）までしか上昇しない。

【0058】

上述した検証結果からも理解できるように、第３実施形態に係るレギュレータでは、従来のレギュレータと比べて、出力電圧の急峻な跳ね上がりが低減され、リニアレギュレータを搭載するコンピュータ等の装置に障害をもたらすことを低減することが可能となる。

【0059】

＜第４実施形態＞
第４実施形態は、第１実施形態の変形例である。上述した第１実施形態ではバンドギャップ部に本開示の半導体装置を適用した例を説明したが、本開示の半導体装置はバンドギャップ部への適用に限定さない。一般的なアンプやレギュレータにも適用可能である。第４実施形態では、バンドギャップ部以外の回路に本開示の半導体装置を適用した一例を説明する。

【0060】

図１２に第４実施形態に係る半導体装置としての跳ね上がり低減回路２０Ａの回路図の一例を示す。なお、第４実施形態は、上記実施形態と同一部分について同一符号を付して詳細な説明を省略する。

【0061】

図１２に示す跳ね上がり低減回路２０Ａは、図４に示すバンドギャップ部２０におけるトランジスタＭＰ１２のゲートの接続先をトランジスタＱ１と抵抗Ｒ１の間の電位点に代えて、基準電圧が入力されるように構成した点で相違する。すなわち、図４に示すバンドギャップ部２０におけるトランジスタＱ１と抵抗Ｒ１を省略し、基準電圧が入力される。従って、本開示の技術を、一般的なアンプやレギュレータに適用した場合であっても、上述した実施形態と同様の効果を奏する。

【0062】

上述した跳ね上がり低減回路２０Ａは、本開示の第１電流を予め定めた基準電流として予め定めた所定電圧を発生する電圧発生回路の一例である。トランジスタＭＰ１２のゲートに入力される基準電圧は、本開示の第１電流として予め定めた基準電流により生じる電圧の一例である。

【0063】

なお、上記各実施形態で説明した本開示の半導体装置に係る回路の構成及び動作等は一例であり、本開示の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

【0064】

（実施態様）
本開示の技術は、以下の付記に示す従属関係の実施態様を構成し得る。

【0065】

［付記１］
第１電流が供給される第１差動段、及び前記第１電流と供給経路の異なる第２電流が供給される第２差動段を有する差動アンプを含み、前記第１差動段に供給された前記第１電流、及び前記第２差動段に供給された前記第２電流に応じた前記差動アンプの出力電圧に基づいて、予め定めた所定電圧を発生する電圧発生回路と、
前記第１差動段及び前記第２差動段の少なくとも一方と、前記電圧発生回路の出力側とを直列に接続する容量素子と、
を備えた半導体装置。

【0066】

［付記２］
前記電圧発生回路は、第１の電流が第１の方向に流れる第１の一方向性素子、及び前記第１の電流と供給経路の異なる第２の電流が第２の方向に流れる第２の一方向性素子を備え、前記第１の一方向性素子及び前記第２の一方向性素子の各々におけるバンドギャップ電圧に基づいて、予め定めた所定電圧を発生するバンドギャップ回路である、付記１に記載の半導体装置。

【0067】

［付記３］
前記容量素子は、前記第１の一方向性素子及び前記第２の一方向性素子の一方の入力側と、前記電圧発生回路の出力側とを直列に接続する第１コンデンサ、並びに前記第１の一方向性素子及び前記第２の一方向性素子の他方の出力側と、前記電圧発生回路の出力側とを直列に接続する第２コンデンサを含む、付記２に記載の半導体装置。

【0068】

［付記４］
前記電圧発生回路は、前記バンドギャップ回路の前記第１差動段、及び前記第２差動段に接続され、前記第１差動段に供給された前記第１電流、及び前記第２差動段に供給された前記第２電流に基づいて、予め定めた所定電流を発生する電流源へ起動電流を供給する起動回路を含む、付記２又は付記３に記載の半導体装置。

【0069】

［付記５］
前記第１差動段及び前記第２差動段の一方と、前記起動回路の入力側とを直列に接続する起動回路用の容量素子を含む、付記４に記載の半導体装置。

【0070】

［付記６］
前記起動回路は、前記第１差動段及び前記第２差動段の一方の電流に基づいて、前記電流源へ前記起動電流を供給する、付記４又は付記５に記載の半導体装置。

【0071】

［付記７］
前記電圧発生回路は、前記第１電流を予め定めた基準電流として前記予め定めた所定電圧を発生する、付記１に記載の半導体装置。

【0072】

［付記８］
前記電圧発生回路で発生された前記所定電圧を第１電圧として当該第１電圧に基づいて、前記第１電圧と供給経路の異なる予め定めた第２電圧を発生するレギュレータ回路をさらに備えた付記１から付記７の何れか１つに記載の半導体装置。

【符号の説明】

【0073】

２０、２４、２８ バンドギャップ部
２１、２１Ａ 差動アンプ
２５ 起動回路
ＭＮ１、ＭＮ２、ＭＮ３ トランジスタ
ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４ トランジスタ
ＭＰ１、ＭＰ２、ＭＰ３ トランジスタ
ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５、ＭＰ１６ トランジスタ
Ｑ１、Ｑ２ トランジスタ
Ｒ１、Ｒ２、Ｒ３ 抵抗
Ｃ１、Ｃ２、Ｃ３ コンデンサ
ＶＤＤ 電源電位点
ＧＮＤ 接地電位点
ｎｏｄｅ－ａ、ｎｏｄｅ－ｂ、ｎｏｄｅ－ｃ、ｎｏｄｅ－ｄ、ｎｏｄｅ－ｅ ノード
ｐｇａｔｅ ノード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】