特開 2024-143815 管理装置、管理方法、及び管理プログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024143815

(43)【公開日】2024-10-11

(54)【発明の名称】管理装置、管理方法、及び管理プログラム

(51)【国際特許分類】

   G06F 12/00 20060101AFI20241003BHJP

   G06F 12/02 20060101ALI20241003BHJP

   G06F 11/10 20060101ALI20241003BHJP

【ＦＩ】

G06F12/00 550Z

G06F12/02 510A

G06F12/00 597U

G06F11/10 662

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023056713

(22)【出願日】2023-03-30

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】清水 啓介

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA13

5B160NA03

(57)【要約】

【課題】誤り訂正部を用いた不揮発性メモリの書換回数の管理を、より簡易な処理により行うことができる管理装置、管理方法、及び管理プログラムを提供する。
【解決手段】データの書き込み先を表すアドレスが格納されたアドレス格納領域を備えた不揮発性メモリへのデータの書き込みを管理する管理装置が備えるプロセッサが、前記データを書き込む場合に、誤り訂正部を介して前記アドレス格納領域から前記アドレスを読み出し、前記誤り訂正部が前記アドレスを訂正した場合、前記アドレス格納領域に書き込まれている前記アドレスを書き換えた後、書き換え後のアドレスが示す前記不揮発性メモリの領域に前記データを書き込ませ、前記誤り訂正部が前記アドレスを訂正しなかった場合、前記アドレス格納領域に書き込まれている前記アドレスが示す前記不揮発性メモリの領域に前記データを書き込ませる管理装置。
【選択図】図３

【特許請求の範囲】

【請求項1】

データの書き込み先を表すアドレスが格納されたアドレス格納領域を備えた不揮発性メモリへのデータの書き込みを管理する管理装置が備えるプロセッサが、
前記データを書き込む場合に、誤り訂正部を介して前記アドレス格納領域から前記アドレスを読み出し、
前記誤り訂正部が前記アドレスを訂正した場合、前記アドレス格納領域に書き込まれている前記アドレスを書き換えた後、書き換え後のアドレスが示す前記不揮発性メモリの領域に前記データを書き込ませ、
前記誤り訂正部が前記アドレスを訂正しなかった場合、前記アドレス格納領域に書き込まれている前記アドレスが示す前記不揮発性メモリの領域に前記データを書き込ませる
管理装置。

【請求項2】

前記プロセッサは、
前記アドレスをインクリメントまたはデクリメントすることで前記アドレスを書き換える
請求項１に記載の管理装置。

【請求項3】

前記誤り訂正部はデータを訂正した場合、訂正したことを表す値であって、０以外の値を出力し、
前記プロセッサは、
前記値を加算または減算することにより、前記アドレスを書き換える
請求項１に記載の管理装置。

【請求項4】

前記誤り訂正部はＥＣＣ回路である
請求項１に記載の管理装置。

【請求項5】

データの書き込み先を表すアドレスが格納されたアドレス格納領域を備えた不揮発性メモリへのデータの書き込みを管理する管理装置が備えるプロセッサによる管理方法であって、
前記データを書き込む場合に、誤り訂正部を介して前記アドレス格納領域から前記アドレスを読み出し、
前記誤り訂正部が前記アドレスを訂正した場合、前記アドレス格納領域に書き込まれている前記アドレスを書き換えた後、書き換え後のアドレスが示す前記不揮発性メモリの領域に前記データを書き込ませ、
前記誤り訂正部が前記アドレスを訂正しなかった場合、前記アドレス格納領域に書き込まれている前記アドレスが示す前記不揮発性メモリの領域に前記データを書き込ませる
管理方法。

【請求項6】

データの書き込み先を表すアドレスが格納されたアドレス格納領域を備えた不揮発性メモリへのデータの書き込みを管理する管理装置が備えるプロセッサに、
前記データを書き込む場合に、誤り訂正部を介して前記アドレス格納領域から前記アドレスを読み出し、
前記誤り訂正部が前記アドレスを訂正した場合、前記アドレス格納領域に書き込まれている前記アドレスを書き換えた後、書き換え後のアドレスが示す前記不揮発性メモリの領域に前記データを書き込ませ、
前記誤り訂正部が前記アドレスを訂正しなかった場合、前記アドレス格納領域に書き込まれている前記アドレスが示す前記不揮発性メモリの領域に前記データを書き込ませる
処理を実行させるための管理プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、管理装置、管理方法、及び管理プログラムに関する。

【背景技術】

【0002】

一般に、半導体メモリやマイコンには、プログラムやデータを記憶するため不揮発性メモリが内蔵されている。例えば、１秒間に１回、特定のデータを書き換えるプログラムが存在した場合、１時間で３６００回の書き換えが発生し、１００００回の書き換えが可能な不揮発性メモリは６時間程度で書換が可能な回数をオーバーしてしまう。一方で一般的な不揮発性メモリであるフラッシュメモリは、消去と書込みの繰り返しによって記憶素子の劣化が進み、数千回から数万回の書換が寿命とされている。そのため、フラッシュメモリの書換回数を延長する方法として、書換領域を広く取り、その領域内の特定のアドレスにデータの書換が集中しないような処理(ウェアレベリング)をソフトウェアで行い、書換回数を延長する方法が採られる。この方法を採用する場合、ウェアレベリングを行うソフトウェアの設計およびそれを格納するメモリ領域、更には書換時にこのソフトウェアを実行するＣＰＵ（Central Processing Unit）回路や処理時間が追加で必要となる問題が発生する。

【0003】

この問題について不揮発性メモリの代表としてフラッシュメモリを例に説明する。従来のフラッシュメモリとそれらを制御する周辺回路を含むメモリシステム１００は、基本的には図４に示す回路構成となっている。図４に示した従来のメモリシステム１００の例では、フラッシュメモリに対して読出しや書込みの指示を出すＣＰＵ１１０、ＣＰＵ１１０からの指示でフラッシュメモリ１１４に対するデータの書き込み及び読み出しを行うメモリコントローラ１１２、ＥＣＣ(Error-Correction Code)回路１１６、及びＥＣＣ訂正有無情報が入力されるテスト回路１１８を備える。また、フラッシュメモリ１１４はプログラム領域１２０及びデータ領域１２２を含むのが一般的である。フラッシュメモリ１１４の書換回数の延長方法としては、フラッシュメモリ１１４の記憶素子の書換回数上限データ等の情報を元に、データ領域１２２を広く取っておく。そして、プログラム領域１２０に記憶されているソフトウェアをＣＰＵ１１０が実行することにより、その領域内の特定のアドレスに書換が集中しないような処理(ウェアレベリング)を行う。

【0004】

しかしながら、ソフトウェアでウェアレベリングを行う場合、本来の目的であるアプリケーション動作を実現するソフトウェアとは別に、書換回数を延長するためのウェアレベリングソフトウェアを開発する工数が必要であることと、そのソフトウェアを格納するプログラム領域が必要となり、本来のプログラム領域が少なくなってしまう問題が発生する。また、ソフトウェアの複雑度によってはＣＰＵ１１０での処理に時間がかかり、フラッシュメモリ１１４への読出しや書込みの度に、ウェアレベリング処理分の遅延が発生してしまい、システムのパフォーマンス低下に繋がる問題も発生する。

【0005】

そこで、ＥＣＣ回路１１６等の誤り訂正部を利用して、フラッシュメモリ１１４の書換回数を延長する技術が知られている。例えば、文献１には、フラッシュメモリの寿命を長期化させるために、誤り訂正を行ったビット数に応じてメモリセルの消耗度を測定し、消耗度に応じてメモリの使い方を変更し、消耗度が激しい場合、そのセルの使用を禁止して不良ブロックとして管理する技術が記載されている。

【0006】

また例えば、文献２には、不揮発性半導体装置に発生するカラム不良に対応するために、ＮＡＮＤフラッシュメモリから読み出したデータのＥＣＣ結果から、カラム不良が生じているいかを判断する技術が記載されている。

【0007】

また例えば、文献３には、誤り訂正符号アルゴリズムを利用してメモリセルのうち誤りを有する１つまたは複数のメモリセルを識別し、誤りを有するものとして識別されたメモリセルを頻繁にリフレッシュするようにする技術が記載されている。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１５－１３８４９８号公報

【特許文献2】特開２００６－４８７７７号公報

【特許文献3】特開２０１６－１１５３５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

上述したように、ソフトウェアでウェアレベリングを行う場合、本来の目的であるアプリケーション動作を実現するソフトウェアとは別に、書換回数を延長するためのウェアレベリングソフトウェアを開発する工数が必要である。また、そのソフトウェアを格納するプログラム領域が必要となり、本来のプログラム領域が少なくなってしまう問題が発生する。また、ソフトウェアの複雑度によっては処理に時間がかかり、フラッシュメモリへの読出しや書込みの度に、ウェアレベリング処理分の遅延が発生してしまい、システムのパフォーマンス低下に繋がる問題も発生する。

【0010】

しかしながら、特許文献１～３に記載の技術では、上記の問題を解決するためには十分ではなく、より簡易な処理で不期末性メモリの書換回数の管理ができる技術が望まれている。

【0011】

本開示は、誤り訂正部を用いた不揮発性メモリの書換回数の管理を、より簡易な処理により行うことができる管理装置、管理方法、及び管理プログラムを提供することを目的とする。

【課題を解決するための手段】

【0012】

上記目的を達成するために、本開示の管理装置は、データの書き込み先を表すアドレスが格納されたアドレス格納領域を備えた不揮発性メモリへのデータの書き込みを管理する管理装置が備えるプロセッサが、前記データを書き込む場合に、誤り訂正部を介して前記アドレス格納領域から前記アドレスを読み出し、前記誤り訂正部が前記アドレスを訂正した場合、前記アドレス格納領域に書き込まれている前記アドレスを書き換えた後、書き換え後のアドレスが示す前記不揮発性メモリの領域に前記データを書き込ませ、前記誤り訂正部が前記アドレスを訂正しなかった場合、前記アドレス格納領域に書き込まれている前記アドレスが示す前記不揮発性メモリの領域に前記データを書き込ませる。

【0013】

また、上記目的を達成するために、本開示の管理方法は、データの書き込み先を表すアドレスが格納されたアドレス格納領域を備えた不揮発性メモリへのデータの書き込みを管理する管理装置が備えるプロセッサによる管理方法であって、前記データを書き込む場合に、誤り訂正部を介して前記アドレス格納領域から前記アドレスを読み出し、前記誤り訂正部が前記アドレスを訂正した場合、前記アドレス格納領域に書き込まれている前記アドレスを書き換えた後、書き換え後のアドレスが示す前記不揮発性メモリの領域に前記データを書き込ませ、前記誤り訂正部が前記アドレスを訂正しなかった場合、前記アドレス格納領域に書き込まれている前記アドレスが示す前記不揮発性メモリの領域に前記データを書き込ませる方法である。

【0014】

また、上記目的を達成するために、本開示の管理プログラムは、データの書き込み先を表すアドレスが格納されたアドレス格納領域を備えた不揮発性メモリへのデータの書き込みを管理する管理装置が備えるプロセッサに、前記データを書き込む場合に、誤り訂正部を介して前記アドレス格納領域から前記アドレスを読み出し、前記誤り訂正部が前記アドレスを訂正した場合、前記アドレス格納領域に書き込まれている前記アドレスを書き換えた後、書き換え後のアドレスが示す前記不揮発性メモリの領域に前記データを書き込ませ、前記誤り訂正部が前記アドレスを訂正しなかった場合、前記アドレス格納領域に書き込まれている前記アドレスが示す前記不揮発性メモリの領域に前記データを書き込ませる処理を実行させるためのものである。

【発明の効果】

【0015】

本開示によれば、誤り訂正部を用いた不揮発性メモリの書換回数の管理を、より簡易な処理により行うことができる。

【図面の簡単な説明】

【0016】

【図1】実施形態のメモリシステムの構成の一例を表すブロック図である。

【図2】実施形態のメモリシステムの構成の一部の一例を表す回路図である。

【図3】ＣＰＵにおいて実行される管理処理の流れの一例を表すフローチャートである。

【図4】従来のメモリシステムの構成の一例を表すブロック図である。

【発明を実施するための形態】

【0017】

以下、図面を参照して本開示の実施形態を詳細に説明する。なお、以下の実施形態は、本開示の技術を限定するものではない。

【0018】

まず、本実施形態のメモリシステムの構成の一例について図１を参照して説明する。図１には、本実施形態のメモリシステム１の構成の一例を表すブロック図が示されている。本実施形態のメモリシステム１は、フラッシュメモリ１４に対する、データの書き込み及び読出を行うシステムである。図１に示すように、本実施形態のメモリシステム１は、ＣＰＵ１０、メモリコントローラ１２、フラッシュメモリ１４、ＥＣＣ（Error-Correction Code）回路１６、及びテスト回路１８を備える。なお、本実施形態のフラッシュメモリ１４が、本開示の不揮発性メモリの一例である。

【0019】

ＣＰＵ１０は、フラッシュメモリ１４に対するデータの書き込みや読み出しに関する制御を行う機能を有する。メモリコントローラ１２は、ＣＰＵ１０の指示に応じて、フラッシュメモリ１４の仕様に応じた制御信号やアドレス信号を生成する機能を有する。ＥＣＣ回路１６は、テスト回路１８の指示に応じて、フラッシュメモリ１４に書き込むデータ及びフラッシュメモリ１４から読み出されたデータの誤りを訂正する機能を有する。なお、本実施形態のＥＣＣ回路１６が、本開示の誤り訂正部の一例である。

【0020】

次に、本実施形態のＣＰＵ１０によるフラッシュメモリ１４の書換回数の管理について説明する。なお、本実施形態のＣＰＵ１０が、本開示のプロセッサの一例であり、本実施形態のＣＰＵ１０を備える装置が、本開示の管理装置の一例である。

【0021】

まず、図２も参照して、ＣＰＵ１０の制御によりフラッシュメモリ１４にデータを書き込む際の流れの概略、及びフラッシュメモリ１４からデータを読み出す際の流れの概略について説明する。図２に示すように、メモリコントローラ１２は、ライトアドレスレジスタ３０及びライトデータレジスタ３２含む。また、フラッシュメモリ１４は、ＣＰＵ１０で実行される、詳細を後述する管理処理プログラムを含むソフトウェアプログラムが記憶されるプログラム領域２０と、各種のデータが記憶されるデータ領域２２とを含む。

【0022】

図２に示すように、フラッシュメモリ１４にデータを書き込む場合、ＣＰＵ１０からメモリコントローラ１２へ、データの書き込み先となるフラッシュメモリ１４のアドレスが出力される。ＣＰＵ１０から出力されたアドレスは、ライトアドレスレジスタ３０に格納される。また、ＣＰＵ１０からメモリコントローラ１２へ、フラッシュメモリ１４に書き込むデータが出力される。ＣＰＵ１０から出力されたデータは、ライトデータレジスタ３２に格納される。以下、ライトデータレジスタ３２に格納されたデータは、フラッシュメモリ１４に書き込むためのデータであるため、図２に示すように「ライトデータ：Ｗデータ」という。また、「アドレス」について、データの書き込み先を表す場合と、データとの読み出し元を表す場合とがあるが、各々について区別する場合、前者を「ライトアドレス」といい、後者を「リードアドレス」という。一方、総称する場合、単に「アドレス」という。

【0023】

メモリコントローラ１２は、ライトデータレジスタ３２に格納されたライトデータを、ＥＣＣ回路１６を介して、ライトアドレスレジスタ３０に格納されたライトアドレスに応じたデータ領域２２に記憶させる。ＥＣＣ回路１６は、入力されたデータの誤りを訂正し、誤りが訂正されたデータ及び誤りを訂正したか否かを表す情報を出力する機能を有する。ＥＣＣ回路１６は、例えば、１６ｂｉｔのデータに対して、１ｂｉｔの誤りが訂正できる。

【0024】

一方、フラッシュメモリ１４に記憶されているデータを読み出す場合、メモリコントローラ１２は、ＣＰＵ１０から出力されたリードアドレスが示す、フラッシュメモリ１４のデータ領域２２の番地に記憶されているデータを、ＥＣＣ回路１６を介して読み出して、ＣＰＵ１０に出力する。以下、フラッシュメモリ１４から読み出し、ＣＰＵ１０に出力するデータを、図２に示すように「リードデータ：Ｒデータ」という。

【0025】

上述したように、例えば、ＥＣＣ回路１６が１６ｂｉｔのデータに対して、１ｂｉｔの誤りが訂正できる場合、フラッシュメモリ１４から読み出したリードデータに１ｂｉｔのデータ誤りがあったとしても、その誤りはＥＣＣ回路１６により訂正されるため、誤りが訂正されたリードデータがＣＰＵ１０に出力される。従って、ＣＰＵ１０としては、問題なく動作することができる。本実施形態のメモリシステム１では、フラッシュメモリ１４から読み出したリードデータに対してＥＣＣ回路１６が上記のように訂正を行ったか否かを表す信号（以下、「ＥＣＣ訂正有無情報」という）がＥＣＣ回路１６からＣＰＵ１０に出力される。本実施形態のＥＣＣ回路１６は、ＥＣＣ訂正有無情報の値が「０」の場合、訂正を行わなかったことを示しており、一方、ＥＣＣ訂正有無情報の値が「１」の場合、訂正を行ったことを示す。

【0026】

本実施形態のＣＰＵ１０は、フラッシュメモリ１４にライトデータを書き込む際に、ＥＣＣ訂正有無情報を利用して、フラッシュメモリ１４の書換回数の管理を行う。図３には、ＣＰＵ１０において実行される管理処理の流れの一例を表すフローチャートが示されている。フラッシュメモリ１４のプログラム領域２０に記憶されている管理処理プログラム（図示省略）をＣＰＵ１０が実行することにより、図３に示した管理処理が実行される。なお、図３に示した管理処理は、フラッシュメモリ１４にデータを書き込む際に実行される。

【0027】

図３のステップＳ１００でＣＰＵ１０は、メモリコントローラ１２に、フラッシュメモリ１４のデータ領域２２のＡ番地（図２参照）のデータを読み出させる。なお、フラッシュメモリ１４のデータ領域２２のＡ番地には、ライトデータの書き込みを開始するライトアドレスが記憶されている。なお、本実施形態では、初期状態では、Ａ番地にライトアドレスとして「Ｘ番地」が記憶されている。なお、本実施形態におけるデータ領域２２のＡ番地が、本開示のアドレス格納領域の一例である。

【0028】

次のステップＳ１０２でＣＰＵ１０は、メモリコントローラ１２に、データ領域２２のＡ番地から読み出したデータを、メモリコントローラ１２のライトアドレスレジスタ３０に格納させる。初期状態では、上述したように、データ領域２２のＡ番地には、ライトアドレスとして「Ｘ番地」が記憶されているため、ライトアドレスレジスタ３０に「Ｘ番地」が書き込まれる。

【0029】

次のステップＳ１０４でＣＰＵ１０は、ライトアドレスレジスタ３０に記憶されているライトアドレスが示すデータ領域２２の番地からデータ（リードデータ）を読み出す。上述したようにメモリコントローラ１２からリードデータを読み出す場合、ＥＣＣ回路１６を介して読み出され、ＥＣＣ訂正有無情報がＣＰＵ１０に出力される。

【0030】

そこで、次のステップＳ１０６でＣＰＵ１０は、ＥＣＣ訂正有無情報が示す値に基づいて、ＥＣＣ回路１６による訂正があったか否かを判定する。本実施形態では、ＥＣＣ訂正有無情報が示す値が「１」の場合、訂正が行われたことを示している。そのため、ＥＣＣ訂正有無情報が示す値が「１」の場合、ステップＳ１０６の判定が肯定判定となり、ステップＳ１０８へ移行する。

【0031】

上述したように、リードデータに誤りが生じていても、ＥＣＣ回路１６により訂正が行われることにより、ＣＰＵ１０は問題なく動作することができる場合がある。しかしながら、フラッシュメモリ１４から読み出したデータに、誤りがあるということは、読み出し元のアドレスについて、データの書き込み及び消去を繰り返すこと等により劣化が進んでいることが考えられる。

【0032】

そこで、本実施形態のＣＰＵ１０は、劣化が進んでいると考えられるアドレスについて、書き込みを行わないように制御するため、ステップＳ１０８でメモリコントローラ１２により、ライトアドレスレジスタ３０に格納されているライトアドレスに「１」を加算させる。

【0033】

次のステップＳ１１０でＣＰＵ１０は、メモリコントローラ１２により、フラッシュメモリ１４のデータ領域２２のＡ番地に記憶されているデータ（ライトアドレス）に「１」を加算した後、ステップＳ１１２へ移行する。例えば、上述したように、初期状態で、Ａ番地にライトアドレスとして「Ｘ番地」が記憶されており、Ｘ番地から読み出したリードデータに対するＥＣＣ訂正有無情報が「１」、即ち、訂正が行われたことを示している場合、本ステップにより、Ａ番地のデータ（ライトアドレス）が「Ｘ＋１」番地に書き換えられる。

【0034】

一方、データ領域２２のＸ番地から読み出したリードデータに対応するＥＣＣ訂正有無情報が「０」を示す場合、即ち、訂正が行われなかったことを示している場合、リードデータの読み出し元のアドレ（番地）に劣化が生じていないとみなせる。この場合、ステップＳ１０６の判定が否定判定となり、ステップＳ１１２へ移行する。

【0035】

ステップＳ１１２でＣＰＵ１０は、フラッシュメモリ１４に書き込ませるライトデータを、メモリコントローラ１２のライトデータレジスタ３２に格納する。

【0036】

このようにしてライトデータレジスタ３２にライトデータが格納されると、メモリコントローラ１２は、ライトデータレジスタ３２に格納されているライトデータを、ライトアドレスレジスタ３０に格納されているライトアドレスが示す、メモリコントローラ１２のデータ領域２２の番地に書き込ませる。

【0037】

例えば、上記初期状態において、ステップＳ１１０の後にステップＳ１１２へ移行した場合、メモリコントローラ１２は、データ領域２２のＸ＋１番地にリードデータを書き込ませる。一方、上記初期状態において、ステップＳ１０６で否定判定となりステップＳ１１２へ移行した場合、メモリコントローラ１２は、データ領域２２のＸ番地にリードデータを書き込ませる。

【0038】

次のステップＳ１１４でＣＰＵ１０は、フラッシュメモリ１４へのライトデータの書き込みを終了するか否かを判定する。終了しない場合、ステップＳ１１４の判定が否定判定となり、ステップＳ１１６へ移行する。

【0039】

ステップＳ１１６でＣＰＵ１０は、メモリコントローラ１２により、ライトアドレスレジスタ３０に格納されているライトアドレスに「１」を加算させたあと、ステップＳ１１２に戻る。これにより、順次、次の番地にライトデータが書き込まれていく。

【0040】

一方、フラッシュメモリ１４へのライトデータの書き込みを終了する場合、ステップＳ１１４の判定が肯定判定となり、図３に示した管理処理が終了する。

【0041】

以上説明したように、上記実施形態のＣＰＵ１０は、ライトデータの書き込み先を表すライトアドレスが格納されたデータ領域２２のＡ番地を備えたフラッシュメモリ１４へのライトデータの書き込みを管理するためのプロセッサである。ＣＰＵ１０は、データを書き込む場合に、ＥＣＣ回路１６を介してデータ領域２２のＡ番地からライトアドレスを読み出す。ＣＰＵ１０は、ＥＣＣ回路１６が読み出したライトアドレスを訂正した場合、データ領域２２のＡ番地に書き込まれているライトアドレスを書き換えた後、書き換え後のアドレスが示すデータ領域２２の番地にライトデータを書き込ませる。また、ＣＰＵ１０は。ＥＣＣ回路１６が読み出したライトアドレスを訂正しなかった場合、データ領域２２のＡ番地に書き込まれているライトアドレスが示すデータ領域２２の番地にライトデータを書き込ませる。

【0042】

すなわち、本実施形態のＣＰＵ１０によれば、メモリシステム１の構成を、従来のメモリシステム（図４，メモリシステム１００参照）と比較して、ＥＣＣ回路１６から出力されるＥＣＣ訂正有無情報の値をＣＰＵ１０が判別可能とすればよい。

【0043】

従って、本実施形態のＣＰＵ１０によれば、ＥＣＣ回路１６を用いたフラッシュメモリ１４の書換回数の管理を、より簡易な処理により行うことができる。

【0044】

このように、本実施形態のＣＰＵ１０によれば、メモリシステム１をより簡易な構成及び管理名処理により、ＥＣＣ回路１６を用いたフラッシュメモリ１４の書換回数の管理を行うことができる。そのため、管理処理の処理プログラムの記憶に要するフラッシュメモリ１４のプログラム領域２０の領域を削減することができる。また、管理処理に要するＣＰＵ１０の処理時間も比較的、少なくすることができるため、メモリシステム１のパフォーマンスの低下を抑制しつつ、フラッシュメモリ１４の書換回数の管理を行うことができる。

【0045】

さらに、本実施形態のＣＰＵ１０によれば、適切に、フラッシュメモリ１４の書換回数の管理を行うことができるため、フラッシュメモリ１４の寿命を延長することができる。

【0046】

なお、上記は、ＥＣＣ訂正有無情報の値が「０」の場合、訂正を行わなかったことを示し、また、ＥＣＣ訂正有無情報の値が「１」の場合、訂正を行ったことを示す形態について説明したが、ＥＣＣ訂正有無情報の具体的な値と訂正の有無との関係は本形態に限定されない。例えば、ＥＣＣ訂正有無情報の値が「１」の場合、訂正を行わなかったことを示し、また、ＥＣＣ訂正有無情報の値が「０」の場合、訂正を行ったことを示す形態であってもよい。

【0047】

また、上記では、Ａ番地に記憶されているライトアドレスに「１」を加算する（インクリメント）することで、データ領域２２の劣化した領域（アドレス）を使用しないようにする形態について説明したが、本形態に限定されない。例えば、ＥＣＣ訂正有無情報が訂正を行ったことを示していた場合、Ａ番地に記憶されているライトアドレスに「２」を加算する形態としてもよい。また、例えば、ＥＣＣ訂正有無情報が訂正を行ったことを示していた場合、Ａ番地に記憶されているライトアドレスから「１」を減算する(デクリメントする）形態としてもよい。なお、インクリメントするか、デクリメントするかに係わらず、ＥＣＣ訂正有無情報が示す値を用いてＡ番地に記憶されているライトアドレスを更新することが好ましい。

【0048】

また、上記各実施形態で説明したＣＰＵ１０、メモリコントローラ１２、フラッシュメモリ１４、及びＥＣＣ回路１６等の構成及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

【0049】

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
データの書き込み先を表すアドレスが格納されたアドレス格納領域を備えた不揮発性メモリへのデータの書き込みを管理する管理装置が備えるプロセッサが、
前記データを書き込む場合に、誤り訂正部を介して前記アドレス格納領域から前記アドレスを読み出し、
前記誤り訂正部が前記アドレスを訂正した場合、前記アドレス格納領域に書き込まれている前記アドレスを書き換えた後、書き換え後のアドレスが示す前記不揮発性メモリの領域に前記データを書き込ませ、
前記誤り訂正部が前記アドレスを訂正しなかった場合、前記アドレス格納領域に書き込まれている前記アドレスが示す前記不揮発性メモリの領域に前記データを書き込ませる
管理装置。

【0050】

（付記２）
前記プロセッサは、
前記アドレスをインクリメントまたはデクリメントすることで前記アドレスを書き換える
付記１に記載の管理装置。

【0051】

（付記３）
前記誤り訂正部はデータを訂正した場合、訂正したことを表す値であって、０以外の値を出力し、
前記プロセッサは、
前記値を加算または減算することにより、前記アドレスを書き換える
付記１または付記２に記載の管理装置。

【0052】

（付記４）
前記誤り訂正部はＥＣＣ回路である
付記１から付記３のいずれか１つに記載の管理装置。

【0053】

（付記５）
データの書き込み先を表すアドレスが格納されたアドレス格納領域を備えた不揮発性メモリへのデータの書き込みを管理する管理装置が備えるプロセッサによる管理方法であって、
前記データを書き込む場合に、誤り訂正部を介して前記アドレス格納領域から前記アドレスを読み出し、
前記誤り訂正部が前記アドレスを訂正した場合、前記アドレス格納領域に書き込まれている前記アドレスを書き換えた後、書き換え後のアドレスが示す前記不揮発性メモリの領域に前記データを書き込ませ、
前記誤り訂正部が前記アドレスを訂正しなかった場合、前記アドレス格納領域に書き込まれている前記アドレスが示す前記不揮発性メモリの領域に前記データを書き込ませる
管理方法。

【0054】

（付記６）
データの書き込み先を表すアドレスが格納されたアドレス格納領域を備えた不揮発性メモリへのデータの書き込みを管理する管理装置が備えるプロセッサに、
前記データを書き込む場合に、誤り訂正部を介して前記アドレス格納領域から前記アドレスを読み出し、
前記誤り訂正部が前記アドレスを訂正した場合、前記アドレス格納領域に書き込まれている前記アドレスを書き換えた後、書き換え後のアドレスが示す前記不揮発性メモリの領域に前記データを書き込ませ、
前記誤り訂正部が前記アドレスを訂正しなかった場合、前記アドレス格納領域に書き込まれている前記アドレスが示す前記不揮発性メモリの領域に前記データを書き込ませる
処理を実行させるための管理プログラム。

【符号の説明】

【0055】

１ メモリシステム
１０ ＣＰＵ
１２ メモリコントローラ
１４ フラッシュメモリ
１６ ＥＣＣ回路
２０ プログラム領域
２２ データ領域

【図1】

【図2】

【図3】

【図4】