特開 2024-143848 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024143848

(43)【公開日】2024-10-11

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 16/10 20060101AFI20241003BHJP

   G11C 16/30 20060101ALI20241003BHJP

【ＦＩ】

G11C16/10 143

G11C16/30 120

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2023056756

(22)【出願日】2023-03-30

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】成見 昭宏

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225CA21

5B225DB22

5B225EA01

5B225EC09

5B225EG08

5B225EJ06

5B225EJ09

5B225FA02

(57)【要約】

【課題】メモリセルの書き込み特性をより向上させることができる半導体記憶装置を提供する。
【解決手段】制御端がワード線に接続され、一端がソース線に接続され、かつ他端がビット線に接続されたメモリセルを複数備えた半導体記憶装置であって、書込電圧を昇圧する昇圧回路と、前記昇圧回路により昇圧された前記書込電圧に応じたソース電圧をソース線に供給するソースドライバと、前記ソース線のソース電圧が所定の書込電圧となるように前記昇圧回路により昇圧される前記書込電圧の電位を制御する制御部と、を備えた半導体記憶装置。
【選択図】図１

【特許請求の範囲】

【請求項1】

制御端がワード線に接続され、一端がソース線に接続され、かつ他端がビット線に接続されたメモリセルを複数備えた半導体記憶装置であって、
書込電圧を昇圧する昇圧回路と、
前記昇圧回路により昇圧された前記書込電圧に応じたソース電圧をソース線に供給するソースドライバと、
前記ソース線のソース電圧が所定の書込電圧となるように前記昇圧回路により昇圧される前記書込電圧の電位を制御する制御部と、
を備えた半導体記憶装置。

【請求項2】

前記昇圧回路は、比較対象の電圧と前記所定の書込電圧とを比較した比較結果に基づいて、前記書込電圧を昇圧し、
前記制御部は、前記比較対象の電圧を前記書込電圧、及び前記ソース電圧のいずれかに切り替える切替回路と、モニタ用ソース線に一端が接続された複数のモニタ用メモリセル、及び前記昇圧回路により昇圧された前記書込電圧に応じたソース電圧を前記モニタ用ソース線に供給するモニタ用ソースドライバを含むモニタ回路と、を含む
請求項１に記載の半導体記憶装置。

【請求項3】

前記昇圧回路は、比較対象の電圧と前記所定の書込電圧とを比較した比較結果に基づいて、前記書込電圧を昇圧し、
前記制御部は、前記比較対象の電圧を前記書込電圧、及び前記ソース電圧のいずれかに切り替える切替回路と、前記ソース線と先記切替回路とを接続する接続回路と、を含む
請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体記憶装置に関する。

【背景技術】

【0002】

ホットエレクトロンによる電荷注入を行う不揮発メモリ等の書込み動作では、昇圧回路により昇圧した書込電圧が用いられる。

【0003】

例えば、文献１には、ワード線、ソース線、及びビット線に接続された複数のメモリセルと、ワード線及びソース線を駆動するドライバー回路と、消去及び書き換え用の電圧を生成し、ドライバー回路に消去及び書き換え用の電圧を供給する昇圧回路と、を備えた不揮発性記憶装置が記載されている。

【0004】

また、文献２には、集積回路の動作／機能設定情報を記憶する設定情報メモリを含む機能設定信号発生回路と、電源電圧を昇圧電圧に昇圧する昇圧回路と、昇圧電圧が設定レベルに達したが否かを検知する検知回路と、昇圧電圧が設定レベルに達したことを検知した後、昇圧電圧を使用して設定情報メモリから集積回路の動作／機能設定情報を読み出す半導体集積回路装置が記載されている。

【0005】

図５には、このように昇圧回路により昇圧された書込電圧を用いてデータの書き込みを行う、従来の半導体記憶装置１００の構成の一例が示されている。また、図６には、図５に示した半導体記憶装置１００のタイムチャートの一例が示されている。なお、図６は、行選択線ＲＡＤＤ＜０＞が選択され、ビット線ＢＬ＜０＞に接続されたメモリセルＭＣＥＬＬ＜０＞に「１」を書き込み、ビット線ＢＬ＜１＞に接続されたメモリセルＭＣＥＬＬ＜１＞に「０」を書き込む場合が示されている。

【0006】

図５に示すように、半導体記憶装置１００は、昇圧回路１１０及びメモリアレイブロック１１４を備える。昇圧回路１１０は、書き込みに最適な電圧として定められた基準書込電圧Ｖｒｅｆと同電圧になるように書込電圧Ｖｐｐを昇圧する機能を有する。昇圧回路１１０は、クロック発生回路１２０、昇圧ポンプ１２２、及び昇圧レベルセンサ１２４を含む。昇圧イネーブル信号ＥＮがＨレベルになるとクロック発生回路１２０が動作し、昇圧ポンプ１２２がクロック信号ＣＬＫ及びＣＬＫＢに応じて動作し、書込電圧Ｖｐｐを昇圧する。昇圧レベルセンサ１２４は、書込電圧Ｖｐｐと基準書込電圧Ｖｒｅｆとを比較し、書込電圧Ｖｐｐが基準書込電圧Ｖｒｅｆに達すると、Ｌレベルのお知らせ信号ＳＮがクロック発生回路１２０に出力され、クロック発生回路１２０の動作が停止し、書込電圧Ｖｐｐの昇圧が停止する。

【0007】

メモリセルＭＣＥＬＬに書き込みを行う場合、ＲＯＷデコーダ１４０により行選択線ＲＡＤＤが選択されてＬレベルになり（図６、ｔ０４）、ワードドライバ１５０のＰＭＯＳトランジスタ１６０がオン状態になり、ＮＭＯＳトランジスタ１６２がオフ状態となる。これにより、ワード線ＷＬに電源電圧Ｖｄｄが供給され、ワード線ＷＬがＨレベルになる（図６、ｔ０４）。また、ソースドライバ１５２のＰＭＯＳトランジスタ１６４がオン状態になり、ＮＯＭＯＳトランジスタ１６６がオフ状態となる。これにより、ソース線ＳＬに書込電圧Ｖｐｐが供給され、ソース線ＳＬがＨレベルになる（図６、ｔ０４）。

【0008】

メモリセルＭＣＥＬＬに「０」を書き込む場合、ビット線ＢＬの電位がＬベルとなり、ソース線ＳＬと、ビット線ＢＬとの間に書き込み電流が流れ、メモリセルＭＣＥＬＬに電荷が注入される。一方、メモリセルＭＣＥＬＬに「１」を書き込む場合、ビット線ＢＬの電位がＨベルとなり、ソース線ＳＬと、ビット線ＢＬとの間に書き込み電流が流れないため、メモリセルＭＣＥＬＬに電荷が注入されず、状態を維持する。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２０１９－２２０２４２号公報

【特許文献2】特開２００６－２２１８１４号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

図５に示した半導体記憶装置１００では、ソースドライバ１５２における抵抗、具体的には、ＰＭＯＳトランジスタ１６４及びＮＯＭＯＳトランジスタ１６６の抵抗、及び配線抵抗等により、ソース線ＳＬの電位が書込電圧Ｖｐｐよりも低下する。そのため、ソース線ＳＬの電位は、基準書込電圧Ｖｒｅｆよりも低く（Ｖｒｅｆ－α）なってしまう。

【0011】

このように、従来の半導体記憶装置１００では、データ書込み期間（図６、ｔ０４～ｔ０５）の間、ソース線ＳＬの電圧は、基準書込電圧Ｖｒｅｆよりも低い、Ｖｒｅｆ－αとなる。

【0012】

メモリセルへの書込み特性を最適にするためには、メモリセルに実際に供給される書込電圧、すなわちソース線ＳＬの電圧を最適な電圧にすることが望ましく、図５の例では、基準書込電圧Ｖｒｅｆにすることが望ましい。しかしながら、上記従来の技術では、上述したように、ソース線ＳＬの電圧は、基準書込電圧Ｖｒｅｆよりも低い、Ｖｒｅｆ－αである。メモリセルに実際に供給される書込電圧が基準書込電圧Ｖｒｅｆよりも低下する結果、メモリセルの書き込み特性が低下するという問題があった。

【0013】

本開示は、上記問題を解決するものであり、メモリセルの書き込み特性をより向上させることができる半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0014】

上記目的を達成するために、本開示の半導体記憶装置は、制御端がワード線に接続され、一端がソース線に接続され、かつ他端がビット線に接続されたメモリセルを複数備えた半導体記憶装置であって、書込電圧を昇圧する昇圧回路と、前記昇圧回路により昇圧された前記書込電圧に応じたソース電圧をソース線に供給するソースドライバと、前記ソース線のソース電圧が所定の書込電圧となるように前記昇圧回路により昇圧される前記書込電圧の電位を制御する制御部と、を備える。

【発明の効果】

【0015】

本開示によれば、メモリセルの書き込み特性をより向上させることができる半導体記憶装置を提供するこができる。

【図面の簡単な説明】

【0016】

【図1】第１実施形態の半導体記憶装置の構成の一例を表すブロック図である。

【図2】第１実施形態の半導体記憶装置のタイムチャートの一例である。

【図3】第２実施形態の半導体記憶装置の構成の一例を表すブロック図である。

【図4】第２実施形態の半導体記憶装置のタイムチャートの一例である。

【図5】従来の半導体記憶装置の構成の一例を表すブロック図である。

【図6】従来の半導体記憶装置のタイムチャートの一例である。

【発明を実施するための形態】

【0017】

以下、図面を参照して本開示の実施形態を詳細に説明する。なお、以下の実施形態は、本開示の技術を限定するものではない。なお、符号に付す、「＜ ＞」は、個々を特定するためのものであり、総称する場合、「＜ ＞」の記載を省略する。例えば、ｎ＋１本のビット線の各々についてビット線ＢＬ＜０＞～ＢＬ＜ｎ＞と称する（図１参照）が、総称する場合、単にビット線ＢＬと称する。

【0018】

［第１実施形態］
まず、本実施形態の半導体記憶装置の構成の一例について図１を参照して説明する。図１には、本実施形態の半導体記憶装置１の構成の一例を表す回路図が示されている。本実施形態の半導体記憶装置１は、昇圧回路１０、切替回路１２、及びメモリアレイブロック１４を備える。

【0019】

昇圧回路１０は、クロック発生回路２０、昇圧ポンプ２２、及び昇圧レベルセンサ２４を備える。クロック発生回路２０には、外部の装置から、昇圧イネーブル信号ＥＮが入力される。クロック発生回路２０は、書込電圧Ｖｐｐを昇圧する機能を有する。図１に示すように、クロック発生回路２０は、昇圧イネーブル信号ＥＮがＨレベルになると動作し、逆相のクロック信号である、クロック信号ＣＬＫ及びＣＬＫＢが昇圧ポンプ２２に出力される。昇圧ポンプ２２は、クロック信号ＣＬＫ及びＣＬＫＢに応じて動作し、昇圧した書込電圧Ｖｐｐを出力する。昇圧レベルセンサ２４は、切替回路１２から入力された電圧と、基準書込電圧Ｖｒｅｆとを比較し、入力された電圧が基準書込電圧Ｖｒｅｆに達すると、Ｌレベルのお知らせ信号ＳＮをクロック発生回路２０に出力する。クロック発生回路２０は、昇圧レベルセンサ２４からＬレベルのお知らせ信号ＳＮが入力されると、動作を停止する。クロック発生回路２０の動作が停止することにより、クロック信号ＣＬＫ及びＣＬＫＢはＬレベルのままとなり、昇圧ポンプ２２の動作が停止し、書込電圧Ｖｐｐの昇圧が停止する。このように、昇圧回路１０は、切替回路１２から入力された入力電圧が、基準書込電圧Ｖｒｅｆと同電圧となるように昇圧した書込電圧Ｖｐｐを切替回路１２に出力する。なお、基準書込電圧Ｖｒｅｆは、メモリアレイブロック１４の各メモリセルＭＣＥＬにデータを書き込むための書き込み動作に最適な電圧であり、メモリセルＭＣＥＬＬや半導体記憶装置１に応じて、予め定められている。

【0020】

切替回路１２は、昇圧回路１０の昇圧レベルセンサ２４に入力される入力電圧を、昇圧ポンプ２２から出力された書込電圧Ｖｐｐ、及びソース線ＳＬ＿ｄｕｍの電圧（ソース電圧）のいずれかに切り替える機能を有する。図１に示すように、切替回路１２は、ＰＭＯＳトランジスタ３０、インバータ３２、及びＰＭＯＳトランジスタ３４を備える。選択信号ＳｅｌｅｃｔがＬレベルの場合、ＰＭＯＳトランジスタ３０はオン状態となる。また、インバータ３２を介してＨレベルの信号がゲートに入力されるため、ＰＭＯＳトランジスタ３４はオフ状態となる。そのため、選択信号ＳｅｌｅｃｔがＬレベルの場合、昇圧レベルセンサ２４には、昇圧ポンプ２２から出力された書込電圧Ｖｐｐが入力される。一方、選択信号ＳｅｌｅｃｔがＨレベルの場合、ＰＭＯＳトランジスタ３０はオフ状態になる。また、インバータ３２を介してＬレベルの信号がゲートに入力されるため、ＰＭＯＳトランジスタ３４はオン状態となる。そのため、選択信号ＳｅｌｅｃｔがＨレベルの場合、昇圧レベルセンサ２４には、メモリアレイブロック１４から入力されたソース線ＳＬ＿ｄｕｍのソース電圧が入力される。

【0021】

図１に示すようにメモリアレイブロック１４は、ＲＯＷデコーダ４０と、（ｍ＋１）行×（ｎ＋１）列の行列状に配置された複数のメモリセルＭＣＥＬＬ（図１には、ＭＣＥＬＬ＜０＞～＜ｍ＞を記載）と、ダミー回路４２＿ｄと、を備える。

【0022】

メモリセル群４２＜０＞～４２＜ｎ＞は、同様の構成を有している。メモリセル群４２毎に、ワード線ＷＬを駆動するワードドライバ５０、及びソース線ＳＬを駆動するソースドライバ５２を含む。各メモリセルＭＣＥＬＬは、フローティングゲートを有するＮＭＯＳトランジスタであり、各々、ゲート（制御端）がワード線ＷＬに接続され、ソース（一端）がソース線ＳＬに接続され、かつドレイン（他端）が各ビット線ＢＬに接続されている。メモリセルＭＣＥＬＬの書き込み動作時は、ＲＯＷデコーダ４０によって、行選択線ＲＡＤＤ＜０＞～＜ｎ＞のいずれかが選択される。具体的には、ＲＯＷデコーダ４０は、行選択線ＲＡＤＤ＜０＞～＜ｎ＞のうち、書き込みを行う行に応じた行選択線ＲＡＤＤのレベルの電位をＬレベルにする。これにより、ワードドライバ５０及びソースドライバ５２が駆動し、ワード線ＷＬ及びソース線ＷＬの電位がＨレベルになる。メモリセルＭＣＥＬＬに「０」を書き込む場合、ビット線ＢＬの電位がＬベルとなり、ソース線ＳＬと、ビット線ＢＬとの間に書き込み電流が流れ、メモリセルＭＣＥＬＬに電荷が注入される。一方、メモリセルＭＣＥＬＬに「１」を書き込む場合、ビット線ＢＬの電位がＨベルとなり、ソース線ＳＬと、ビット線ＢＬとの間に書き込み電流が流れないため、メモリセルＭＣＥＬＬに電荷が注入されず、状態を維持する。

【0023】

また、図１に示すように、ダミー回路４２＿ｄは、メモリセル群４２と同様の構成を有している。ダミー回路４２＿ｄは、ワードドライバ５０、ソースドライバ５２、及びｍ＋１個のメモリセルＭＣＥＬＬ＿ｄｕｍを含む。メモリセルＭＣＥＬＬ＿ｄｕｍは、メモリセルＭＣＥＬＬと同様に、フローティングゲートを有するＮＭＯＳトランジスタであり、各々、ゲート（制御端）がワード線ＷＬ＿ｄｕｍに接続され、ソース（一端）がソース線ＳＬ＿ｄｕｍに接続され、かつドレイン（他端）が各ビット線ＢＬに接続されている。

【0024】

ワードドライバ５０は、直列に接続されたＰＭＯＳトランジスタ６０及びＮＯＭＯＳトランジスタ６２を有する。メモリセルＭＣＥＬＬに書き込みを行う場合、ＲＯＷデコーダ４０により行選択線ＲＡＤＤ＿ｄｕｍも選択され、行選択線ＲＡＤＤ＿ｄｕｍの電位がＬレベルの場合、ＰＭＯＳトランジスタ６０がオン状態になり、ＮＯＭＯＳトランジスタ６２がオフ状態となる。これにより、ワード線ＷＬ＿ｄｕｍに電源電圧Ｖｄｄが供給され、ワード線ＷＬ＿ｄｕｍがＨレベルになる。

【0025】

一方、ソースドライバ５２は、直列に接続されたＰＭＯＳトランジスタ６４及びＮＯＭＯＳトランジスタ６６を有する。行選択線ＲＡＤＤ＿ｄｕｍの電位がＬレベルの場合、ＰＭＯＳトランジスタ６４がオン状態になり、ＮＯＭＯＳトランジスタ６６がオフ状態となる。これにより、ソース線ＳＬ＿ｄｕｍに書込電圧Ｖｐｐが供給され、ソース線ＳＬ＿ｄｕｍがＨレベルになる。

【0026】

ソース線ＳＬ＿ｄｕｍは、切替回路１２のＰＭＯＳトランジスタ３４の一端に接続されている。そのため、上述したように、選択信号ＳｅｌｅｃｔがＨレベルの場合、ＰＭＯＳトランジスタ３４がオン状態となり、昇圧回路１０の昇圧レベルセンサ２４にソース線ＳＬ＿ｄｕｍの電圧が入力される。これにより、ソース線ＳＬ＿ｄｕｍの電圧が基準書込電圧Ｖｒｅｆと同一となるまで昇圧された書込電圧Ｖｐｐが、昇圧回路１０から出力される。

【0027】

図２には、図１に示した半導体記憶装置１のタイムチャートの一例が示されている。なお、図２は、行選択線ＲＡＤＤ＜０＞が選択され、ビット線ＢＬ＜０＞に接続されたメモリセルＭＣＥＬＬ＜０＞に「１」を書き込み、ビット線ＢＬ＜１＞に接続されたメモリセルＭＣＥＬＬ＜１＞に「０」を書き込む場合が示されている。

【0028】

図２に示すように、まず、タイミングｔ０～ｔ２では、イネーブル信号ＥＮがＨレベルになり、昇圧回路１０が昇圧動作を開始する。また、選択信号ＳｅｌｅｃｔがＬベルのため、切替回路１２は、書込電圧Ｖｐｐを選択し、昇圧回路１０は、書込電圧Ｖｐｐが基準書込電圧Ｖｒｅｆと同電位となるように書込電圧Ｖｐｐを昇圧する（ｔ１～ｔ２）。

【0029】

データの書き込みを開始する所定の時間前のタイミングｔ２に至ると、行選択線ＲＡＤＤ＿ｄｕｍが選択され、Ｌレベルとなる。ワードドライバ５０及びソースドライバ５２が動作するため、ワード線ＷＬ＿ｄｕｍ及びソース線ＳＬ＿ｄｕｍのレベルがＨレベルとなる。また、選択信号ＳｅｌｅｃｔがＨレベルになり、切替回路１２は、ソース線ＳＬ＿ｄｕｍの電圧を選択し、昇圧回路１０は、ソース線ＳＬ＿ｄｕｍの電圧を基準書込電圧Ｖｒｅｆと同電圧となるように、書込電圧Ｖｐｐを昇圧する。そのため、書込電圧Ｖｐｐの電圧は、基準書込電圧Ｖｒｅｆよりも大きくなる（Ｖｒｅｆ＋α）。

【0030】

ソース線ＳＬ＿ｄｕｍの電圧を基準書込電圧Ｖｒｅｆと同電圧となった後、換言すると、基準書込電圧Ｖｒｅｆの電圧がＶｒｅｆ＋αとなった後のタイミングｔ３から、データの書き込みが開始される。行選択線ＲＡＤＤ＜０＞が選択され、Ｌレベルとなる。ワードドライバ５０及びソースドライバ５２が動作するため、ワード線ＷＬ及びソース線ＳＬのレベルがＨレベルとなる。

【0031】

タイミングｔ３では、上述したように、昇圧回路１０により、ソース線ＳＬ＿ｄｕｍの電圧が基準書込電圧Ｖｒｅｆと同電圧となるように、書込電圧Ｖｐｐの電圧が、基準書込電圧Ｖｒｅｆよりも高いＶｒｅｆ＋αに昇圧されている。そのため、ソース線ＳＬ＿ｄｕｍの電圧は、基準書込電圧Ｖｒｅｆとなる。図２に示すように、本実施形態の半導体記憶装置１では、タイミングｔ３～ｔ４データの書込み期間の間、ソース線ＳＬ＿ｄｕｍの電圧を、基準書込電圧Ｖｒｅｆのままとすることができる。

【0032】

上述したように、ダミー回路４２＿ｄと、メモリセル群４２とは、同様の構成である。そのため、ソース線ＳＬ＿ｄｕｍと同様に、メモリセル群４２のソース線ＳＬの電圧も、タイミングｔ３～ｔ４データの書込み期間の間、基準書込電圧Ｖｒｅｆのままとすることができる。

【0033】

［第２実施形態］
まず、本実施形態の半導体記憶装置の構成の一例について図３を参照して説明する。図３には、本実施形態の半導体記憶装置１の構成の一例を表す回路図が示されている。本実施形態の半導体記憶装置１は、切替回路１２、及びメモリアレイブロック１４の構成の一部が第１実施形態（図１参照）と異なっている。以下では、第１実施形態と異なる構成について説明する。

【0034】

図３に示すように、本実施形態のメモリアレイブロック１４は、第１実施形態のダミー回路４２＿ｄを備えていない。また、各メモリセル群４２は、ＰＭＯＳトランジスタ４９を備えている。ＰＭＯＳトランジスタ４９は、ゲート（制御端）が行選択線ＲＡＤＤに接続され、ソースがソース線ＳＬに接続され、かつドレインが切替回路１２のＰＭＯＳトランジスタ３４に接続されている。本実施形態のＰＭＯＳトランジスタ４９が、本開示の接続回路の一例である。

【0035】

データの書き込みの際、行選択線ＲＡＤＤが選択され、Ｌレベルとなると、ＰＭＯＳトランジスタ４９は、オン状態になる。そのため、切替回路１２において、ＰＭＯＳトランジスタ３４がオン状態になると、クロック発生回路２０の昇圧レベルセンサ２４には、メモリアレイブロック１４のメモリセル群４２のソース線ＳＬの電圧が入力される。

【0036】

図４には、図３に示した半導体記憶装置１００のタイムチャートが示されている。図４に示すように、本実施形態の半導体記憶装置１００においても、上述のように、書き込み期間ｔ３～ｔ４の間は、昇圧回路１０により、ソース線ＳＬの電圧が基準書込電圧Ｖｒｅｆと同電圧となるように、書込電圧Ｖｐｐの電圧が、基準書込電圧Ｖｒｅｆよりも高いＶｒｅｆ＋αに昇圧されている。そのため、ソース線ＳＬの電圧は、基準書込電圧Ｖｒｅｆを維持することができる。

【0037】

また、図４に示すように、本実施形態の半導体記憶装置１００においても、上述のように、書き込み期間ｔ５～ｔ６の間は、昇圧回路１０により、ソース線ＳＬの電圧が基準書込電圧Ｖｒｅｆと同電圧となるように、書込電圧Ｖｐｐの電圧が、基準書込電圧Ｖｒｅｆよりも高いＶｒｅｆ＋βに昇圧されている。そのため、ソース線ＳＬの電圧は、基準書込電圧Ｖｒｅｆを維持することができる。

【0038】

なお、本実施形態の半導体記憶装置１００によれば、第１実施形態の半導体記憶装置１００と異なり、ダミー回路４２＿ｄと、メモリセル群４２とのばらつきの影響を受けることがないため、より精度良く、メモリセルの書き込み特性を向上させることができる。

【0039】

以上説明したように、上記実施形態の半導体記憶装置１は、制御端がワード線ＷＬに接続され、一端がソース線ＳＬに接続され、かつ他端がビット線ＢＬに接続されたメモリセルＭＣＥＬＬを複数備えた半導体記憶装置である。半導体記憶装置１は、書込電圧Ｖｐｐを昇圧する昇圧回路１０と、昇圧回路１０により昇圧された書込電圧Ｖｐｐに応じたソース電圧をソース線ＳＬに供給するソースドライバ５０と、ソース線ＳＬのソース電圧が基準書込電圧Ｖｒｅｆとなるように昇圧回路１０により昇圧される書込電圧Ｖｐｐの電位を制御する。

【0040】

従って、上記各実施形態の半導体記憶装置１によれば、メモリセルＭＣＥＬＬの書き込み特性をより向上させることができる。

【0041】

なお、上記各実施形態では書き込み動作について説明したが、読み出し動作についても同様であることはいうまでもない。

【0042】

また、上記各実施形態で説明した昇圧回路１０、切替回路１２、及びメモリアレイブロック１４等の構成及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

【0043】

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
制御端がワード線に接続され、一端がソース線に接続され、かつ他端がビット線に接続されたメモリセルを複数備えた半導体記憶装置であって、
書込電圧を昇圧する昇圧回路と、
前記昇圧回路により昇圧された前記書込電圧に応じたソース電圧をソース線に供給するソースドライバと、
前記ソース線のソース電圧が所定の書込電圧となるように前記昇圧回路により昇圧される前記書込電圧の電位を制御する制御部と、
を備えた半導体記憶装置。

【0044】

（付記２）
前記昇圧回路は、比較対象の電圧と前記所定の書込電圧とを比較した比較結果に基づいて、前記書込電圧を昇圧し、
前記制御部は、前記比較対象の電圧を前記書込電圧、及び前記ソース電圧のいずれかに切り替える切替回路と、モニタ用ソース線に一端が接続された複数のモニタ用メモリセル、及び前記昇圧回路により昇圧された前記書込電圧に応じたソース電圧を前記モニタ用ソース線に供給するモニタ用ソースドライバを含むモニタ回路と、を含む
付記１に記載の半導体記憶装置。

【0045】

（付記３）
前記昇圧回路は、比較対象の電圧と前記所定の書込電圧とを比較した比較結果に基づいて、前記書込電圧を昇圧し、
前記制御部は、前記比較対象の電圧を前記書込電圧、及び前記ソース電圧のいずれかに切り替える切替回路と、前記ソース線と先記切替回路とを接続する接続回路と、を含む
付記１または付記２に記載の半導体記憶装置。

【符号の説明】

【0046】

１ 半導体記憶装置
１０ 昇圧回路
１２ 切替回路
１４ メモリアレイブロック
４２＿ｄ ダミー回路
４９ ＰＭＯＳトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】