特開 2024-143866 マルチチップ半導体装置、データを転送する方法、データ転送を検査する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024143866

(43)【公開日】2024-10-11

(54)【発明の名称】マルチチップ半導体装置、データを転送する方法、データ転送を検査する方法

(51)【国際特許分類】

   G06F 13/38 20060101AFI20241003BHJP

   G01R 31/28 20060101ALI20241003BHJP

   H01L 21/822 20060101ALI20241003BHJP

   G06F 13/40 20060101ALI20241003BHJP

【ＦＩ】

G06F13/38 320A

G01R31/28 V

H01L27/04 T

G06F13/40 310

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2023056782

(22)【出願日】2023-03-30

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】宮野 知己

【テーマコード（参考）】

2G132

5F038

【Ｆターム（参考）】

2G132AA14

2G132AK07

2G132AL09

5F038AV15

5F038DT16

5F038EZ07

5F038EZ20

(57)【要約】

【課題】テストコストの増大及びチップサイズの増大を低減できるマルチチップ半導体装置を提供する。
【解決手段】マルチチップ半導体装置１１は、第１半導体チップ１３、第２半導体チップ１５、及びこれらを接続する接続構造１６を備え、第１半導体チップ１３は、接続構造１７に接続された第１インタフェース回路２１、回路の特性を変更可能な対象回路４１、該特性を変更するデータを格納し第１専用データバス２５に接続される保持回路４３、並びに第１インタフェース回路２１を第１共通データバス２３又は第１専用データバス２５に接続する第１切替回路２７を含み、第２半導体チップ１５は、該特性を変更する値を格納し第２専用データバス３５に接続される記憶回路４５、接続構造１７に接続された第２インタフェース回路３１、並びに第２インタフェース回路３１を第２共通データバス３３又は第２専用データバス３５に接続する第２切替回路３７を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

マルチチップ半導体装置であって、
第１半導体チップと、
第２半導体チップと、
前記第１半導体チップ及び前記第２半導体チップを電気的に接続する接続構造と、
を備え、
前記第１半導体チップは、
前記接続構造に接続された第１インタフェース回路と、
前記第１インタフェース回路に接続された第１共通データバスと、
回路特性を変更可能な対象回路と、
前記回路特性を変更するデータを格納するように構成されると共に前記回路特性を変更可能なように前記対象回路に接続される保持回路と、
前記第１インタフェース回路及び前記保持回路との間の通信を可能にする第１専用データバスと、
切替信号に応答して、前記第１インタフェース回路を前記第１共通データバス及び前記第１専用データバスのいずれか一方に接続する第１切替回路と、
を含み、
前記第２半導体チップは、
前記回路特性を変更する値を格納するように構成された記憶回路と、
前記接続構造に接続された第２インタフェース回路と、
前記第２インタフェース回路に接続された第２共通データバスと、
前記記憶回路及び前記第２インタフェース回路の間の通信を可能にする第２専用データバスと、
前記切替信号に応答して、前記第２インタフェース回路を前記第２共通データバス及び前記第２専用データバスのいずれか一方に接続する第２切替回路と、
を含む、
マルチチップ半導体装置。

【請求項2】

前記第１半導体チップ及び前記第２半導体チップを支持するように構成されると共に三次元集積回路またはマルチチップパッケージを可能にするように構成された支持構造を更に備える、
請求項１に記載されたマルチチップ半導体装置。

【請求項3】

前記記憶回路は、電気的に書込み消去可能な不揮発性の記憶回路を含む、
請求項１に記載されたマルチチップ半導体装置。

【請求項4】

前記切替信号は、切替制御回路によって生成される、
請求項１に記載されたマルチチップ半導体装置。

【請求項5】

前記第２半導体チップは、前記切替制御回路を含み、
前記第１インタフェース回路は、前記接続構造を介して前記切替信号を受ける、
請求項４に記載されたマルチチップ半導体装置。

【請求項6】

前記第２半導体チップは、データセレクタを更に含み、
前記データセレクタは、前記記憶回路の出力に接続されると共に前記第２共通データバス及び前記第２専用データバスのいずれかへのアクセスを選択するように構成される、
請求項１に記載されたマルチチップ半導体装置。

【請求項7】

前記第２半導体チップは、読出制御回路を更に含み、前記読出制御回路は、前記記憶回路に格納された前記回路特性のトリミングデータの読出を可能にする許可信号を提供するように構成される転送許可回路を含み、
前記データセレクタは、前記許可信号を受けて、前記記憶回路からの前記トリミングデータを前記第２専用データバスに提供する、
請求項６に記載されたマルチチップ半導体装置。

【請求項8】

前記読出制御回路は、アドレス指定回路を更に備え、前記アドレス指定回路は、前記トリミングデータに関連付けられた１又は複数のデータアドレスを前記記憶回路に提供するように構成され、
前記記憶回路は、前記データアドレスに関連付けられた前記トリミングデータを出力する、
請求項７に記載されたマルチチップ半導体装置。

【請求項9】

前記第２半導体チップは、
前記第２共通データバスを介して前記記憶回路に通信可能に結合されたアドレスレジスタと、
前記アドレスレジスタの出力に接続されると共に前記許可信号に応答して動作するアドレスセレクタと、
を更に備え、
前記アドレスレジスタは、前記トリミングデータに関連付けられた１又は複数のデータアドレスを前記記憶回路及び前記アドレスセレクタに提供するように構成され、
前記記憶回路は、前記データアドレスに関連付けられた前記トリミングデータを出力し、
前記アドレスセレクタは、前記許可信号に応答して前記データアドレスを出力する、
請求項７に記載されたマルチチップ半導体装置。

【請求項10】

前記保持回路は、前記接続構造を介して前記データアドレスを受け、
前記保持回路は、前記データアドレスに関連付けられた１又は複数の格納回路を含む、
請求項８又は請求項９に記載されたマルチチップ半導体装置。

【請求項11】

前記第２半導体チップは、前記第２共通データバスの使用及び未使用を示す信号を提供するように構成されたバス未使用検知回路を更に含み、
前記切替信号は、前記バス未使用検知回路からの前記信号が前記未使用を示すと共に前記許可信号が転送許可を示すときに生成される、
請求項７に記載されたマルチチップ半導体装置。

【請求項12】

回路特性を変更可能な対象回路、第１共通データバス、第１専用データバス、及び第１インタフェース回路を含む第１半導体チップと、前記回路特性を変更する値を格納するように構成された記憶回路、第２共通データバス、第２専用データバス、及び第２インタフェース回路を含む第２半導体チップとが接続構造を介して接続されたマルチチップ半導体装置を準備することと、
前記第１インタフェース回路及び前記第２インタフェース回路をそれぞれ前記第１共通データバス及び前記第２共通データバスから前記第１専用データバス及び前記第２専用データバスへの接続に切り替えを行うことと、
前記切り替えの後に、前記値を前記記憶回路から読み出すことと、
前記第２専用データバス、前記第２インタフェース回路、前記接続構造、前記第１インタフェース回路、及び前記第１専用データバスを介して前記値を前記対象回路の格納回路に提供することと、
を備える、
データを転送する方法。

【請求項13】

回路特性を変更可能な対象回路、第１共通データバス、第１専用データバス、及び第１インタフェース回路を含む第１半導体チップと、前記回路特性を変更する値を格納するように構成された記憶回路、第２共通データバス、第２専用データバス、及び第２インタフェース回路を含む第２半導体チップとが接続構造を介して接続されたマルチチップ半導体装置を準備することと、
前記第１インタフェース回路及び前記第２インタフェース回路をそれぞれ前記第１共通データバス及び前記第２共通データバスへ接続する第１接続、並びに前記第１インタフェース回路及び前記第２インタフェース回路をそれぞれ前記第１専用データバス及び前記第２専用データバスへ接続する第２接続のいずれか一方を可能にするように、前記第１インタフェース回路及び前記第２インタフェース回路の切り替えを行うことと、
前記切り替えの後に、前記第１インタフェース回路及び前記第２インタフェース回路の一方から他方への信号伝送の検査を行うことと、
前記信号伝送の検査結果がパス又はフェイルのいずれかであることを判定することと、
を備える、
データ転送を検査する方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、マルチチップ半導体装置、データを転送する方法、及びデータ転送を検査する方法に関する。

【背景技術】

【0002】

特許文献１は、外部端子数を増やすこと無しに、封止した複数の半導体集積回路の全てを検査することができるマルチチップパッケージの検査方法を開示する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開2006－226908号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

複数の大規模集積回路（LSI）を三次元実装して、マルチチップ（或いはマルチダイ）の半導体装置が作製される。このような半導体装置は、三次元実装されたマイクロコンピュータを含むことができる。このようなマイクロコンピュータにおける異なるチップ間のデータ転送のために、共通データバスが利用される。しかしながら、例えば一方のチップがトリミング可能な回路を含むとき、トリミングデータを異なるチップに転送するために専用バスが必要であり、更に専用バスの幅に対応するビット数の信号線がダイ間の接続構造に追加される。この追加は、チップ面積を増大させる。加えて、チップ間の接続構造のテストコストを増大させる。

【0005】

本発明は、テストコストの増大及びチップサイズの増大を低減できるマルチチップ半導体装置、データを転送する方法、及びデータ転送を検査する方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の第１態様に係るマルチチップ半導体装置は、第１半導体チップと、第２半導体チップと、前記第１半導体チップ及び前記第２半導体チップを電気的に接続する接続構造と、を備え、前記第１半導体チップは、前記接続構造に接続された第１インタフェース回路と、前記第１インタフェース回路に接続された第１共通データバスと、回路特性を変更可能な対象回路と、前記回路特性を変更するデータを格納するように構成されると共に前記回路特性を変更可能なように前記対象回路に接続される保持回路と、前記第１インタフェース回路及び前記保持回路との間の通信を可能にする第１専用データバスと、切替信号に応答して、前記第１インタフェース回路を前記第１共通データバス及び前記第１専用データバスのいずれか一方に接続する第１切替回路と、を含み、前記第２半導体チップは、前記回路特性を変更する値を格納するように構成された記憶回路と、前記接続構造に接続された第２インタフェース回路と、前記第２インタフェース回路に接続された第２共通データバスと、前記記憶回路及び前記第２インタフェース回路の間の通信を可能にする第２専用データバスと、前記切替信号に応答して、前記第２インタフェース回路を前記第２共通データバス及び前記第２専用データバスのいずれか一方に接続する第２切替回路と、を含む。

【0007】

本発明の第２態様に係るデータを転送する方法は、回路特性を変更可能な対象回路、第１共通データバス、第１専用データバス、及び第１インタフェース回路を含む第１半導体チップと、前記回路特性を変更する値を格納するように構成された記憶回路、第２共通データバス、第２専用データバス、及び第２インタフェース回路を含む第２半導体チップとが接続構造を介して接続されたマルチチップ半導体装置を準備することと、前記第１インタフェース回路及び前記第２インタフェース回路をそれぞれ前記第１共通データバス及び前記第２共通データバスから前記第１専用データバス及び前記第２専用データバスへの接続に切り替えを行うことと、前記切り替えの後に、前記値を前記記憶回路から読み出すことと、前記第２専用データバス、前記第２インタフェース回路、前記接続構造、前記第１インタフェース回路、及び前記第１専用データバスを介して前記値を前記対象回路の格納回路に提供することと、を備える。

【0008】

本発明の第３態様に係るデータ転送を検査する方法は、回路特性を変更可能な対象回路、第１共通データバス、第１専用データバス、及び第１インタフェース回路を含む第１半導体チップと、前記回路特性を変更する値を格納するように構成された記憶回路、第２共通データバス、第２専用データバス、及び第２インタフェース回路を含む第２半導体チップとが接続構造を介して接続されたマルチチップ半導体装置を準備することと、前記第１インタフェース回路及び前記第２インタフェース回路をそれぞれ前記第１共通データバス及び前記第２共通データバスへ接続する第１接続、並びに前記第１インタフェース回路及び前記第２インタフェース回路をそれぞれ前記第１専用データバス及び前記第２専用データバスへ接続する第２接続のいずれか一方を可能にするように、前記第１インタフェース回路及び前記第２インタフェース回路の切り替えを行うことと、前記切り替えの後に、前記第１インタフェース回路及び前記第２インタフェース回路の一方から他方への信号伝送の検査を行うことと、前記信号伝送の検査結果がパス又はフェイルのいずれかであることを判定することと、を備える。

【発明の効果】

【0009】

上記の態様によれば、テストコストの増大及びチップサイズの増大を低減できるマルチチップ半導体装置、データを転送する方法、及びデータ転送を検査する方法が提供される。

【図面の簡単な説明】

【0010】

【図1】図１は、本実施形態に係るマルチチップ半導体装置を概略的に示す図面である。

【図2】図２は、本実施形態に係る例示的なマルチチップ半導体装置を示す図面である。

【図3】図３は、本実施形態に係る例示的なマルチチップ半導体装置を示す図面である。

【図4】図４は、共通データバス及び専用データバス間でインタフェースを切り替える切替回路を含まないマルチチップ半導体装置を概略的に示す図面である。

【図5】図５は、本実施形態に係るマルチチップ半導体装置を用いてデータを転送する方法における主要なステップを含むフローチャートを示す図面である。

【図6】図６は、本実施形態に係るマルチチップ半導体装置を用いてデータ転送を検査する方法及びマルチチップ半導体装置を製造する方法における主要なステップを含むフローチャートを示す図面である。

【発明を実施するための形態】

【0011】

以下、図面を参照して本発明を実施するための各実施の形態について説明する。引き続く説明において、同一又は類似の部分には、同一又は類似の符号を付して複写的な記述を省略する。

【0012】

図１は、本実施形態に係るマルチチップ半導体装置を概略的に示す図面である。例示的なマルチチップ半導体装置１１は、複数の半導体チップ、例えば第１半導体チップ１３及び第２半導体チップ１５を含むように構成される一方で、更なる半導体チップを含むことができる。図１では、第１半導体チップ１３及び第２半導体チップ１５の間の接続が示されており、しかしながら、第１半導体チップ１３及び第２半導体チップ１５の少なくとも一方は、１又は複数の第３半導体チップに接続されることができる

【0013】

マルチチップ半導体装置１１は、第１半導体チップ１３、第２半導体チップ１５、第１半導体チップ１３及び第２半導体チップを電気的に接続する接続構造１７を含む。第１半導体チップ１３は、第１インタフェース回路２１、第１共通データバス２３、第１専用データバス２５、及び第１切替回路２７を含む。第２半導体チップ１５は、第２インタフェース回路３１、第２共通データバス３３、第２専用データバス３５、及び第２切替回路３７を含む。接続構造１７は、例えばワイヤボンディング、Ｄ２Ｄ（ダイ－ｔｏ－ダイ）、Ｄ２Ｗ（ダイ－ｔｏ－ウエハ）、Ｗ２Ｗ（ウエハ－ｔｏ－ウエハ）などを含むことができる。

【0014】

第１半導体チップ１３は、さらに、回路特性を変更可能な１又は複数の対象回路４１、及び対象回路４１にそれぞれ関連付けられた１又は複数の保持回路４３を含むことができる。対象回路４１の回路特性は、対応する保持回路４３に格納された１又は複数の値によって変更される。保持回路４３における値の格納は、揮発的である。

【0015】

第２半導体チップ１５は、さらに、対象回路４１の回路特性を変更する値を格納するように構成された記憶回路４５を含むことができる。

【0016】

第１半導体チップ１３では、第１インタフェース回路２１は、接続構造１７に接続される。第１共通データバス２３は、第１インタフェース回路２１に接続される。第１専用データバス２５は、第１インタフェース回路２１及び保持回路４３を通信可能に接続する。第１切替回路２７は、切替信号ＳＥＬに応答して、第１インタフェース回路２１を第１共通データバス２３及び第１専用データバス２５のいずれか一方に接続する。保持回路４３は、対象回路４１の回路特性を変更可能なように対象回路４１に接続される。また、保持回路４３は、対象回路４１の回路特性を変更するデータを格納するように構成される。

【0017】

第２半導体チップ１５では、第２インタフェース回路３１は、接続構造１７に接続される。第２インタフェース回路３１は、接続構造１７を介して第１インタフェース回路２１に接続されて、これらの半導体チップが相互通信可能なマルチチップ半導体装置１１を構成する。第２共通データバス３３は、第２インタフェース回路３１に接続される。第２専用データバス３５は、第２インタフェース回路３１に接続される。第２切替回路３７は、切替信号ＳＥＬに応答して、第２インタフェース回路３１を第２共通データバス３３及び第２専用データバス３５のいずれか一方に接続する。

【0018】

第２半導体チップ１５は、記憶回路４５を含むことができ、記憶回路４５は、対象回路４１の回路特性を変更する値（トリミングデータ）を格納するように構成される。記憶回路４５は、書換可能な半導体記憶素子、又は書換可能なフューズ素子（例えば、メタルフューズ又はポリシリコンフューズ）を含むことができる。半導体記憶素子は、例えば電気的に書き込み可能であって消去可能な素子であることができ、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリといった不揮発性半導体メモリ素子を含むことができる。

【0019】

マルチチップ半導体装置１１によれば、トリミングデータは、電気的に書込み消去可能な不揮発性の記憶回路４５に格納されることができる。

【0020】

第１インタフェース回路２１及び第２インタフェース回路３１は、一方向又は双方向のインタフェースであることができる。

【0021】

記憶回路４５は、第２専用データバス３５を介して第２インタフェース回路３１を通信可能に接続されることができる。

【0022】

第１切替回路２７及び第２切替回路３７は、第１インタフェース回路２１及び第２インタフェース回路３１を互いに接続する接続構造１７を第１専用データバス２５及び第２専用データバス３５の接続に切り替えることを可能にする。これによって、接続構造１７は、第１専用データバス２５及び第２専用データバス３５を相互に接続する専用接続は不要になる。この専用接続の検査は不要になる。

【0023】

マルチチップ半導体装置１１は、支持構造３９を更に備えることができ、支持構造３９は、第１半導体チップ１３及び第２半導体チップ１５を支持するように構成されると共に三次元集積回路またはマルチチップパッケージを可能にするように構成される。

【0024】

マルチチップ半導体装置１１によれば、支持構造３９は、例えば三次元集積回路、マルチチップパッケージを可能にするように構成される。

【0025】

切替信号ＳＥＬは、切替制御回路４７によって生成されることができる。切替制御回路４７は、半導体チップ１３及び第２半導体チップ１５のいずれか一方に設けられることができる。

【0026】

マルチチップ半導体装置１１によれば、切替制御回路４７からの切替信号ＳＥＬは、第１切替回路２７及び第２切替回路３７に与えられる。これらの切替回路（２７、３７）は、接続構造１７（１７ｂ）が第１共通データバス２３及び第２共通データバス３３の相互接続、及び第１専用データバス２５及び第２専用データバス３５の相互接続のいずれに使用されるか、を特定する。

【0027】

接続構造１７は、第１インタフェース回路２１及び第２インタフェース回路３１を接続する第１接続構造部１７ｂを含み、追加的に第２接続構造部１７ｃ及び第３接続構造部１７ｄを含むことができる。

【0028】

引き続く説明において、例示的な第２半導体チップ１５に切替制御回路４７が提供される。

【0029】

第１切替回路２７が、接続構造１７を介して切替信号ＳＥＬを受ける。具体的には、第１切替回路２７が、第２専用インタフェース回路６１、第２接続構造部１７ｃ、及び第１専用インタフェース回路５１を介して切替制御回路４７からの切替信号ＳＥＬを受ける。

【0030】

マルチチップ半導体装置１１によれば、切替信号ＳＥＬは、第１インタフェース回路２１及び第２インタフェース回路３１と異なる第１専用インタフェース回路５１及び第２専用インタフェース回路６１を介して伝送される。第１専用インタフェース回路５１及び第２専用インタフェース回路６１を用いると、第１インタフェース回路２１及び第２インタフェース回路３１における切替の複雑さを避けることができる。

【0031】

第２半導体チップ１５では、記憶回路４５は、対象回路４１の回路特性を変更するそれぞれの値を格納するように構成された１又は複数の記憶素子４９ｂ、４９ｃ、４９ｄを含むことができる。記憶素子４９ｂ、４９ｃ、４９ｄは、それぞれのアドレスと関連付けられる。

【0032】

保持回路４３は、記憶素子４９ｂ、４９ｃ、４９ｄのアドレスと関連付けて格納回路４２ｂ、４２ｃ、４２ｄをアクセスする。

【0033】

格納回路４２ｂ、４２ｃ、４２ｄは、記憶素子４９ｂ、４９ｃ、４９ｄそれぞれのアドレスと関連付けられる。格納回路４２ｂ、４２ｃ、４２ｄは、それぞれ、対象回路４１の個別回路４０ｂ、４０ｃ、４０ｄも接続される。この接続は、格納回路４２ｂ、４２ｃ、４２ｄのそれぞれの値が個別回路４０ｂ、４０ｃ、４０ｄの特性を変更することを可能にする。格納回路４２ｂ、４２ｃ、４２ｄは、例えばラッチ回路又はフリップフロップ回路を含むことができる。

【0034】

具体的には、記憶素子４９ｂ、４９ｃ、４９ｄのアドレスＡＤＴが、第１アドレス線６８ｂ、第４専用インタフェース回路６３、第３接続構造部１７ｄ、及び第３専用インタフェース回路５３を介して保持回路４３に提供される。第３専用インタフェース回路５３及び第４専用インタフェース回路６３は、一方向又は双方向のインタフェースであることができる。

【0035】

例えば、第１切替回路２７及び第２切替回路３７が切替信号ＳＥＬに応答して、第１インタフェース回路２１及び第２インタフェース回路３１をそれぞれ第１専用データバス２５及び第２専用データバス３５に切り替える。最初の値の転送のために記憶素子４９ｂのアドレスＡＤＴが指定されて、記憶回路４５及び第４専用インタフェース回路６３に与えられる。記憶回路４５は、記憶素子４９ｂの値を読み出す。読み出された値は、第２専用データバス３５、第２インタフェース回路３１、接続構造１７（１７ｂ）、第１インタフェース回路２１、及び第１専用データバス２５を介して最初の転送の値として、保持回路４３に与えられる。一方、記憶素子４９ｂのアドレスの値は、第４専用インタフェース回路６３、接続構造１７（１７ｄ）、及び第３専用インタフェース回路５３を介して、保持回路４３に与えられる。保持回路４３は、受けたアドレスによって指定される格納回路４２ｂに、最初の転送の値を格納する。記憶素子４９ｃ、４９ｄの値も、同様にして、格納回路４２ｃ、４２ｄに転送される。

【0036】

マルチチップ半導体装置１１によれば、アドレス値は、第１インタフェース回路２１及び第２インタフェース回路３１と異なる第３専用インタフェース回路５３及び第４専用インタフェース回路６３を介して伝送される。第３専用インタフェース回路５３及び第４専用インタフェース回路６３を用いると、第１インタフェース回路２１及び第２インタフェース回路３１における切替の複雑さを避けることができる。

【0037】

図１を参照すると、第１半導体チップ１３及び第２半導体チップ１５に、それぞれ第１レジスタ回路４６及び第２レジスタ回路４８が与えられることができる。また、第１半導体チップ１３及び第２半導体チップ１５の少なくとも一方に、中央処理装置５０が与えられることができる。第１レジスタ回路４６は、第１共通データバス２３に双方向通信可能なように接続されることができる。中央処理装置５０及び第２レジスタ回路４８は、第２共通データバス３３に双方向通信可能なように接続されることができる。

【0038】

マルチチップ半導体装置１１では、第１共通データバス２３及び第２共通データバス３３が、第１レジスタ回路４６及び第２レジスタ回路４８に係るデータ転送に使用される。

【0039】

第１半導体チップ１３及び第２半導体チップ１５の一方、例えば第２半導体チップ１５は、更に、データセレクタ５２を備えることができる。

【0040】

データセレクタ５２は、記憶回路４９の出力に接続される。データセレクタ５２は、第２共通データバス３３及び第２専用データバス３５のいずれかへのアクセスを選択するように構成される。

【0041】

マルチチップ半導体装置１１によれば、データセレクタ５２は、記憶回路４９からのトリミングデータを第２インタフェース回路３１に提供するに際して、第２専用データバス３５を利用して、第２共通データバス３３の占有を避けることができる。

【0042】

データセレクタ５２は、記憶回路４９のプログラムコードのエリア４５ｂからのプログラムコードを第２共通データバス３３に提供するように動作することができる。プログラムコードは、第２共通データバス３３を介して中央処理装置５０に提供される。また、第２共通データバス３３は、中央処理装置５０及びレジスタ回路４８の間のデータ転送に使用されることができる。このように、第２共通データバス３３は、様々なデータ転送に有用である。これ故に、記憶回路４９からの値（トリミングデータ）は、第２専用データバス３５を介して第２インタフェース回路３１に提供される。

【0043】

マルチチップ半導体装置１１では、第１半導体チップ１３及び第２半導体チップ１５の一方、例えば第２半導体チップ１５は、更に、バス未使用検知回路７１を備えることができる。バス未使用検知回路７１は、第２共通データバス３３の使用及び未使用を示す信号ＳＢＳＹを提供するように構成される。切替信号ＳＥＬは、バス未使用検知回路７１からの信号ＳＢＳＹが未使用を示すと共に許可信号（後述の「ＳＡＬＷ」）が転送許可を示すときに生成される。

【0044】

マルチチップ半導体装置１１によれば、バス未使用検知回路７１は、共通バス（２３、３３）の未使用を検知する。切替信号ＳＥＬは、共通バスの未使用期間であって、転送の許可期間に生成される。

【0045】

図２及び図３は、本実施形態に係る例示的なマルチチップ半導体装置を示す図面である。

【0046】

図２を参照すると、マルチチップ半導体装置１１ａが示される。

【0047】

マルチチップ半導体装置１１ａでは、第１半導体チップ１３及び第２半導体チップ１５の一方、例えば第２半導体チップ１５は、更に、読出制御回路５４を備えることができる。

【0048】

読出制御回路５４は、記憶回路４９に格納された値（回路特性のトリミングデータ）の読出を可能にする許可信号ＳＡＬＷを提供するように構成される転送許可回路５６を含むことができる。データセレクタ５２は、許可信号ＳＡＬＷ（例えば論理値Ｈ）を受けて、記憶回路４９からの値（トリミングデータ）を第２専用データバス３５に提供する。データセレクタ５２は、第２専用データバス３５を介して記憶回路４５を第２インタフェース回路３１に接続することを可能にする。

【0049】

読出制御回路５４は、許可信号ＳＡＬＷを生成する転送許可回路５６に加えて、トリミングデータの格納のデータアドレスＡＤを生成するアドレス指定回路５８を含むことができる。アドレス指定回路５８は、記憶回路４５及び第４専用インタフェース回路６３に接続されることができる。アドレス指定回路５８は、記憶回路４５及び第４専用インタフェース回路６３にデータアドレスＡＤを提供する。

【0050】

具体的には、アドレス指定回路５８は、対象回路４１のためのトリミングデータに関連付けられた１又は複数のデータアドレスＡＤを記憶回路４５に提供する。これに応答して、記憶回路４５は、データアドレスＡＤに関連付けられた記憶素子（４９ｂ、４９ｃ、４９ｄ）のトリミングデータを出力する。データアドレスＡＤは、専用インタフェース回路（５３、６３）を介して第１半導体チップ１３に転送されて、転送されたデータアドレスＡＤは、第５専用インタフェース回路５３からアドレスラインを介して保持回路４３に到達する。記憶素子（４９ｂ、４９ｃ、４９ｄ）から読み出された値（トリミングデータ）は、第２専用データバス３５を介して第２インタフェース回路３１に与えられる。読み出された値（トリミングデータ）は、第１接続構造部１７ｂ、第１インタフェース回路２１及び第１専用データバス２５を介して保持回路４３に到達する。

【0051】

図３を参照すると、マルチチップ半導体装置１１ｂが示される。

【0052】

マルチチップ半導体装置１１ｂでは、第１半導体チップ１３及び第２半導体チップ１５の一方、例えば第２半導体チップ１５は、更に、アドレスレジスタ６０及びアドレスセレクタ６２を備えることができる。また、第２半導体チップ１５は、許可レジスタといった転送許可回路６４を更に含むことができる。転送許可回路５６は、記憶回路４５に格納された回路特性のトリミングデータの読出を可能にする許可信号ＳＡＬＷを提供するように構成される。

【0053】

許可信号ＳＡＬＷは、データセレクタ５２及びアドレスセレクタ６２に与えられる。データセレクタ５２は、許可信号ＳＡＬＷに応答して、記憶回路４５を第２共通データバス３３又は第２専用データバス３５の何れかに接続する。

【0054】

例えば、許可信号ＳＡＬＷ（論理値Ｈ）に応答して、データセレクタ５２は、記憶回路４５を第２専用データバス３５を介して第２インタフェース回路３１に接続する。許可信号ＳＡＬＷ（論理値Ｌ）に応答して、データセレクタ５２は、記憶回路４５を第２共通データバス３３に接続する。

【0055】

アドレスセレクタ６２は、許可信号ＳＡＬＷに応答して動作する。具体的には、アドレスセレクタ６２は、許可信号ＳＡＬＷを第１アドレス線６８ｂ及び第２アドレス線６８ｃへの接続の選択に使用する。第１アドレス線６８ｂは、第４専用インタフェース回路６３に接続される。第２アドレス線６８ｃは、第２半導体チップ１５のレジスタ回路４８に接続される。第２アドレス線６８ｃは、第６専用インタフェース回路６５に接続され、第６専用インタフェース回路６５は、接続構造部１７ｅを介して第５専用インタフェース回路５５に接続される。第５専用インタフェース回路５５は、第１半導体チップ１３のレジスタ回路４６に接続される。

【0056】

例えば、許可信号ＳＡＬＷ（論理値Ｈ）に応答して、アドレスセレクタ６２は、アドレスレジスタ６０を第４専用インタフェース回路６３に接続する。許可信号ＳＡＬＷ（論理値Ｌ）に応答して、アドレスセレクタ６２は、アドレスレジスタ６０をレジスタ回路４８及び第６専用インタフェース回路６５に接続する。

【0057】

記憶回路４５は、データアドレスＡＤに関連付けられたトリミングデータを出力し、アドレスセレクタは、許可信号ＳＡＬＷに応答してデータアドレスＡＤを出力する。

【0058】

データセレクタ５２及びアドレスセレクタ６２が、それぞれ、第２専用データバス３５及び第１アドレス線６８ｂに接続されると、トリミングデータ及びトリミングアドレスが第２半導体チップ１５から第１半導体チップ１３に送られる。トリミングアドレス及びトリミングデータの転送は、それぞれ、専用インタフェース（５３、６３）及び共通インタフェース（２１、３１）を用いて行われる。

【0059】

アドレスレジスタ６０は、第２共通データバス３３を介して記憶回路４５に通信可能に結合されることができる。アドレスレジスタ６０は、第２共通データバス３３を介して記憶回路４５のプログラムコードのエリア４５ｂのコードのアドレスを指定する。また、アドレスレジスタ６０は、データアドレスＡＤを第２共通データバス３３を介して記憶回路４５に送って、データアドレスＡＤは、記憶回路４５の記憶素子（４９ｂ、４９ｃ、４９ｄ）のアドレスを指定する。

【0060】

マルチチップ半導体装置１１ｂによれば、アドレスレジスタ６０は、トリミングデータに関連付けられたデータアドレスＡＤを記憶回路４５に提供する。記憶回路４５は、データアドレスＡＤに関連付けられたトリミングデータを出力する。読み出されたトリミングデータは、データセレクタ５２を介して第２インタフェース回路３１に提供される。データアドレスＡＤは、許可信号ＳＡＬＷに応答して動作するアドレスセレクタ６２を通過する。

【0061】

また、マルチチップ半導体装置１１ａ、１１ｂによれば、データアドレスＡＤは、接続構造１７の専用接続（１７ｄ）を介して保持回路４３に提供される。保持回路４３は、第１インタフェース回路２１、接続構造１７の共通接続（１７ｂ）及び第１専用データバス２５を介してトリミングデータを受けることができる。

【0062】

マルチチップ半導体装置１１、１１ａ、１１ｂに使用される半導体チップは、例えばシリコン集積回路を製造する半導体プロセスを用いて製造されることができる。このように製造された複数の半導体チップは、マルチチップ形態で組み立てされる。組立は、複数の半導体チップを組み立てて単一の形態に統合する（インテグレートする）ことによって可能である。マルチチップ半導体装置１１、１１ａ、１１ｂは、例えばシリコン集積回路を製造する組立プロセスを用いて製造されることができる。このように製造された中間製造物（未検査の製造物）は、テストフローを用いて検査されて、パス又はフェイルの判定により、最終完成物を製造できる。具体的には、いわゆる前工程の製造フローをウエハに適用して得られた第１生産物を製造でき、この第１生産物に、いわゆる後工程の製造フローを適用して得られた第２生産物を製造でき、更に第２生産物に、検査工程の製造フローを適用して得られた第３生産物を最終完成物としてを製造できる。

【0063】

図４は、共通データバス及び専用データバス間でインタフェースを切り替える切替回路を含まないマルチチップ半導体装置を概略的に示す図面である。このマルチチップ半導体装置１０は、第１専用データバス２５及び第２専用データバス３５を接続構造部１７ｆを介して接続する。これ故に、接続構造部１７ｂの検査に追加して、接続構造部１７ｆの検査も必要である。

【0064】

図５は、本実施形態に係るマルチチップ半導体装置を用いてデータを転送する方法における主要なステップを含むフローチャートを示す図面である。引き続く説明において、理解の容易のために、可能な場合には、既に使用された符号を参照する。

【0065】

方法１００は、以下の例示的なステップの少なくとも１つを含むことができる。

【0066】

ステップＳ１０１では、マルチチップ半導体装置１１、１１ａ、１１ｂを準備する。この準備は、例えば製造すること、譲渡を受けること、貸し渡しを受けること、及び他の類似の行為を包含することができる。既に説明されたように、マルチチップ半導体装置１１、１１ａ、１１ｂは、接続構造１７を介して接続された複数の半導体チップ、例えば第１半導体チップ１３及び第２半導体チップ１５を含む。

【0067】

ステップＳ１０２では、第１共通データバス２３及び第２共通データバス３３が未使用であることを検知する。

【0068】

ステップＳ１０３では、第１共通データバス２３及び第２共通データバス３３が未使用である場合、第１インタフェース回路２１及び第２インタフェース回路３１をそれぞれ第１専用データバス２５及び第２専用データバス３５への接続に切り替えを行う。

【0069】

ステップＳ１０４では、読み出されるべきトリミングデータのデータアドレスＡＤを記憶回路４５に提供する。

【0070】

ステップＳ１０５では、読み出されるべきトリミングデータのデータアドレスＡＤを専用インタフェース（５３、６３）を介して第２半導体チップ１５から第１半導体チップ１３の保持回路４３に提供する。

【0071】

ステップＳ１０６では、切り替えの後に、トリミングデータ（値）を記憶回路４５から読み出す。

【0072】

ステップＳ１０７では、第２専用データバス３５、第２インタフェース回路３１、接続構造部１７ｂ、第１インタフェース回路２１、及び第１専用データバス２５を介してトリミングデータを対象回路４１のための保持回路４３に提供する。

【0073】

図６は、本実施形態に係るマルチチップ半導体装置を用いてデータ転送を検査する方法及びマルチチップ半導体装置を製造する方法における主要なステップを含むフローチャートを示す図面である。引き続く説明において、理解の容易のために、可能な場合には、既に使用された符号を参照する。

【0074】

方法２００は、以下の例示的なステップの少なくとも１つを含むことができる。

【0075】

ステップＳ２０１では、マルチチップ半導体装置１１、１１ａ、１１ｂを準備する。例えば、準備は、既に記述された第１生産物及び第２生産物を製造すること、及び第２生産物を製造することの一方を含むことができる。

【0076】

ステップＳ２０２では、第１インタフェース回路２１及び第２インタフェース回路３１の切り替えを行う。具体的には、切り替えは、第１接続及び第２接続のいずれか一方を可能にするように構成される。第１接続では、第１インタフェース回路２１及び第２インタフェース回路３１をそれぞれ第１共通データバス２３及び第２共通データバス３３へ接続する。第２接続では、第１インタフェース回路２１及び第２インタフェース回路３１をそれぞれ第１専用データバス２５及び第２専用データバス３５へ接続する。

【0077】

ステップＳ２０３では、切り替えの後に、第１インタフェース回路２１及び第２インタフェース回路３１の一方から他方への信号伝送の検査を行う。具体的には、第１接続の検査を行うと共に第２接続の検査を行わない。第２接続の検査を行うと共に第１接続の検査を行わない。第１接続の検査及び第２接続の検査の両方を行う。第１接続及び第２接続のいずれかの検査は、接続構造１７（１７ｂ）を検査することを含む。第１専用データバス２５及び第２専用データバス３５を互いに接続する接続構造はないので、この接続構造の検査は不要になる。

【0078】

ステップＳ２０４では、信号伝送の検査結果がパス又はフェイルのいずれかであることを判定して、製造物を生産する。

【0079】

本実施形態によれば、テストコストの増大及びチップサイズの増大を低減できるマルチチップ半導体装置、データを転送する方法、及びデータ転送を検査する方法が提供される。

【0080】

引き続き、本実施形態に係る様々な側面は説明される。

【0081】

本実施形態に係る第１側面のマルチチップ半導体装置は、第１半導体チップと、第２半導体チップと、前記第１半導体チップ及び前記第２半導体チップを電気的に接続する接続構造と、を備え、前記第１半導体チップは、前記接続構造に接続された第１インタフェース回路と、前記第１インタフェース回路に接続された第１共通データバスと、回路特性を変更可能な対象回路と、前記回路特性を変更するデータを格納するように構成されると共に前記回路特性を変更可能なように前記対象回路に接続される保持回路と、前記第１インタフェース回路及び前記保持回路との間の通信を可能にする第１専用データバスと、切替信号に応答して、前記第１インタフェース回路を前記第１共通データバス及び前記第１専用データバスのいずれか一方に接続する第１切替回路と、を含み、前記第２半導体チップは、前記回路特性を変更する値を格納するように構成された記憶回路と、前記接続構造に接続された第２インタフェース回路と、前記第２インタフェース回路に接続された第２共通データバスと、前記記憶回路及び前記第２インタフェース回路の間の通信を可能にする第２専用データバスと、前記切替信号に応答して、前記第２インタフェース回路を前記第２共通データバス及び前記第２専用データバスのいずれか一方に接続する第２切替回路と、を含む。

【0082】

第１側面に従う第２側面のマルチチップ半導体装置は、前記第１半導体チップ及び前記第２半導体チップを支持するように構成されると共に三次元集積回路またはマルチチップパッケージを可能にするように構成された支持構造を更に備えることができる。

【0083】

第１側面又は第２側面に従う第３側面のマルチチップ半導体装置は、前記記憶回路は、電気的に書込み消去可能な不揮発性の記憶回路を含むことができる。

【0084】

第１側面から第３側面のいずれか一側面に従う第４側面のマルチチップ半導体装置では、前記切替信号は、切替制御回路によって生成されることができる。

【0085】

第４側面に従う第５側面のマルチチップ半導体装置では、前記第２半導体チップは、前記切替制御回路を含み、前記第１インタフェース回路は、前記接続構造を介して前記切替信号を受けることができる。

【0086】

第１側面から第５側面のいずれか一側面に従う第６側面のマルチチップ半導体装置では、前記第２半導体チップは、データセレクタを更に含むことができ、前記データセレクタは、前記記憶回路の出力に接続されると共に前記第２共通データバス及び前記第２専用データバスのいずれかへのアクセスを選択するように構成されることができる。

【0087】

第６側面に従う第７側面のマルチチップ半導体装置では、前記第２半導体チップは、読出制御回路を更に含むことができ、前記読出制御回路は、前記記憶回路に格納された前記回路特性のトリミングデータの読出を可能にする許可信号を提供するように構成される転送許可回路を含むことができ、前記データセレクタは、前記許可信号を受けて、前記記憶回路からの前記トリミングデータを前記第２専用データバスに提供することができる。

【0088】

第６側面に従う第８側面のマルチチップ半導体装置では、前記読出制御回路は、アドレス指定回路を更に備え、前記アドレス指定回路は、前記トリミングデータに関連付けられた１又は複数のデータアドレスを前記記憶回路に提供するように構成されることができ、前記記憶回路は、前記データアドレスに関連付けられた前記トリミングデータを出力することができる。

【0089】

第７側面に従う第９側面のマルチチップ半導体装置では、前記第２半導体チップは、前記第２共通データバスを介して前記記憶回路に通信可能に結合されたアドレスレジスタと、前記アドレスレジスタの出力に接続されると共に前記許可信号に応答して動作するアドレスセレクタと、を更に備えることができる。前記アドレスレジスタは、前記トリミングデータに関連付けられた１又は複数のデータアドレスを前記記憶回路及び前記アドレスセレクタに提供するように構成され、前記記憶回路は、前記データアドレスに関連付けられた前記トリミングデータを出力し、前記アドレスセレクタは、前記許可信号に応答して前記データアドレスを出力することができる。

【0090】

第８側面又は第９側面に従う第１０側面のマルチチップ半導体装置では、前記保持回路は、前記接続構造を介して前記データアドレスを受け、前記保持回路は、前記データアドレスに関連付けられた１又は複数の格納回路を含むことができる。

【0091】

第７側面に従う第１１側面のマルチチップ半導体装置では、前記第２半導体チップは、前記第２共通データバスの使用及び未使用を示す信号を提供するように構成されたバス未使用検知回路を更に含むことができる。前記切替信号は、前記バス未使用検知回路からの前記信号が前記未使用を示すと共に前記許可信号が転送許可を示すときに生成されることができる。

【0092】

本実施形態に係る第１２側面のマルチチップ半導体装置は、回路特性を変更可能な対象回路、第１共通データバス、第１専用データバス、及び第１インタフェース回路を含む第１半導体チップと、前記回路特性を変更する値を格納するように構成された記憶回路、第２共通データバス、第２専用データバス、及び第２インタフェース回路を含む第２半導体チップとが接続構造を介して接続されたマルチチップ半導体装置を準備することと、前記第１インタフェース回路及び前記第２インタフェース回路をそれぞれ前記第１共通データバス及び前記第２共通データバスから前記第１専用データバス及び前記第２専用データバスへの接続に切り替えを行うことと、前記切り替えの後に、前記値を前記記憶回路から読み出すことと、前記第２専用データバス、前記第２インタフェース回路、前記接続構造、前記第１インタフェース回路、及び前記第１専用データバスを介して前記値を前記対象回路の格納回路に提供することと、を備える。

【0093】

本実施形態に係る第１３側面のマルチチップ半導体装置は、回路特性を変更可能な対象回路、第１共通データバス、第１専用データバス、及び第１インタフェース回路を含む第１半導体チップと、前記回路特性を変更する値を格納するように構成された記憶回路、第２共通データバス、第２専用データバス、及び第２インタフェース回路を含む第２半導体チップとが接続構造を介して接続されたマルチチップ半導体装置を準備することと、前記第１インタフェース回路及び前記第２インタフェース回路をそれぞれ前記第１共通データバス及び前記第２共通データバスへ接続する第１接続、並びに前記第１インタフェース回路及び前記第２インタフェース回路をそれぞれ前記第１専用データバス及び前記第２専用データバスへ接続する第２接続のいずれか一方を可能にするように、前記第１インタフェース回路及び前記第２インタフェース回路の切り替えを行うことと、前記切り替えの後に、前記第１インタフェース回路及び前記第２インタフェース回路の一方から他方への信号伝送の検査を行うことと、前記信号伝送の検査結果がパス又はフェイルのいずれかであることを判定することと、を備える。

【0094】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0095】

１０、１１、１１ａ、１１ｂ・・・マルチチップ半導体装置、１３・・・第１半導体チップ、１５・・・第１半導体チップ、１７・・・接続構造、１７ｂ・・・第１接続構造部、１７ｃ・・・第２接続構造部、１７ｄ・・・第３接続構造部、１７ｅ・・・第４接続構造部、１７ｆ・・・第５接続構造部、２１・・・第１インタフェース回路、２３・・・第１共通データバス、２５・・・第１専用データバス、２７・・・第１切替回路、３１・・・第２インタフェース回路、３３・・・第２共通データバス、３５・・・第２専用データバス、３７・・・第２切替回路、３９・・・支持構造、４０ｂ・・・個別回路、４１・・・対象回路、４２ｂ、４２ｃ・・・格納回路、４３・・・保持回路、４５・・・記憶回路、４５ｂ・・・エリア、４６・・・第１レジスタ回路、４７・・・切替制御回路、４８・・・第２レジスタ回路、４９・・・記憶回路、４９ｂ、４９ｃ・・・記憶素子、５０・・・中央処理装置、５１、５３、５５、６１、６３、６５・・・専用インタフェース回路、５２・・・データセレクタ、５４・・・読出制御回路、５６・・・転送許可回路、５８・・・アドレス指定回路、６０・・・アドレスレジスタ、６２・・・アドレスセレクタ、６４・・・転送許可回路、６８ｂ、６８ｃ・・・アドレス線、７１・・・バス未使用検知回路、ＡＤ・・・データアドレス、ＡＤＴ・・・アドレス。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】