特開 2024-143867 ＰＷＭ制御装置、ＰＷＭ装置、ＰＷＭ制御信号を生成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024143867

(43)【公開日】2024-10-11

(54)【発明の名称】ＰＷＭ制御装置、ＰＷＭ装置、ＰＷＭ制御信号を生成する方法

(51)【国際特許分類】

   H02P 8/14 20060101AFI20241003BHJP

【ＦＩ】

H02P8/14

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2023056783

(22)【出願日】2023-03-30

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】飯田 康詞

【テーマコード（参考）】

5H580

【Ｆターム（参考）】

5H580CA02

5H580CA16

5H580CB04

5H580EE02

5H580FA22

5H580GG04

(57)【要約】

【課題】パルス幅変調によって制御される装置の周期を変更できるＰＷＭ制御装置を提供する。
【解決手段】ＰＷＭ制御装置１１は、クロック信号ＣＬＫに応答してクロック数をカウントするカウンタ回路１３と、パルス幅変調の変調速度を規定する基準値ＶＲＥＦを格納するレジスタ２１を含み、カウンタ回路１３のカウント値が基準値ＶＲＥＦに一致したことに応答して、再設定信号ＳＲＳＴ及び出力更新信号ＳＵＰＤを生成する比較回路１５と、パルス幅変調の制御ステップ数に対応する格納場所２３を有し、パルス幅変調の駆動データＤＤＡＴＡを格納場所２３に格納する駆動データ生成回路１７を備え、駆動データ生成回路１７は、出力更新信号ＳＵＰＤの受信に際して駆動データ生成回路１７の内部状態の更新を行って、次に出力されるべき駆動データＤＤＡＴＡを特定し、カウンタ回路１３は、再設定信号ＳＲＳＴに応答して再設定される。
【選択図】図１

【特許請求の範囲】

【請求項1】

クロック信号に応答してクロック数をカウントするように構成されるカウンタ回路と、
パルス幅変調の変調速度に関連付けられた基準値を格納するレジスタを含み、前記カウンタ回路のカウント値が前記基準値に一致したことに応答して、再設定信号及び出力更新信号を生成するように構成される比較回路と、
前記パルス幅変調の少なくとも制御ステップ数に対応する複数の格納場所を有し、前記パルス幅変調の駆動データを前記格納場所に格納するように構成される駆動データ生成回路と、
を備え、
前記駆動データ生成回路は、前記出力更新信号の受信に際して前記駆動データ生成回路の内部状態の更新を行って次に出力されるべき前記駆動データを特定すると共に特定された前記駆動データを出力し、
前記カウンタ回路は、前記再設定信号に応答して再設定される、
ＰＷＭ制御装置。

【請求項2】

前記格納場所は、前記パルス幅変調の制御ステップにおけるそれぞれの駆動データを格納するように構成される半導体メモリを含み、
前記格納場所は、それぞれのアドレスによって指し示され、
前記駆動データ生成回路は、
アクセスされるべき前記格納場所の前記アドレスを指し示すと共に前記出力更新信号の受信に応答して更新されるアドレスレジスタと、
前記アドレスレジスタによって指し示される前記格納場所の前記駆動データを出力する出力回路と、
を更に含む、
請求項１に記載されたＰＷＭ制御装置。

【請求項3】

前記半導体メモリは、ＲＯＭ又はＲＡＭの少なくとも一方を含む、
請求項２に記載されたＰＷＭ制御装置。

【請求項4】

前記格納場所の数及び前記アドレスは、前記制御ステップにデッドタイム期間を付与するデッドタイム相を構成できるように設定される、
請求項２に記載されたＰＷＭ制御装置。

【請求項5】

前記格納場所は直列に接続されて、前記格納場所の直列接続を形成し、
前記格納場所の前記直列接続の一端及び他端は、互いに接続され、
前記格納場所内の前記駆動データは、前記出力更新信号の受信に応答して前記直列接続における一方向又は前記一方向と異なる逆方向のいずれか一方の向きに移動し、
前記駆動データ生成回路は、出力回路を更に含み、前記出力回路は、前記直列接続の内の一接続点に接続されて、前記一接続点からの前記駆動データを出力するように構成される、
請求項１に記載されたＰＷＭ制御装置。

【請求項6】

前記格納場所の数は、前記パルス幅変調の制御ステップにデッドタイム期間を付与するデッドタイム相を構成できるように設定される、
請求項５に記載されたＰＷＭ制御装置。

【請求項7】

前記駆動データ生成回路からの前記駆動データに基づいて前記駆動データによって規定されるＰＷＭ制御信号にデッドタイム期間を付加するデッドタイム生成回路を更に備え、
前記デッドタイム生成回路は、前記駆動データ生成回路から前記ＰＷＭ制御信号を受ける、
請求項１に記載されたＰＷＭ制御装置。

【請求項8】

前記格納場所の各々は、前記パルス幅変調における駆動されるべき装置に正相信号及び前記正相信号に対する逆相信号を提供することを可能にするビット幅を有し、
前記デッドタイム生成回路は、
前記正相信号及び前記逆相信号をそれぞれ受ける第１シフトレジスタ及び第２シフトレジスタと、
前記正相信号、前記逆相信号、前記第１シフトレジスタ、及び前記第２シフトレジスタに基づいて、前記正相信号の遷移、及び前記逆相信号の遷移を検知するように構成される遷移検知回路と、
前記遷移検知回路からの信号に応答してカウントを開始すると共にデッドタイム期間の終期を規定するマスク信号を生成するマスクカウンタと、
前記マスクカウンタの出力及び前記第１シフトレジスタの出力に接続された第１ゲートと、
前記マスクカウンタの出力及び前記第２シフトレジスタの出力に接続された第２ゲートと、
を含む、請求項７に記載されたＰＷＭ制御装置。

【請求項9】

請求項１から請求項８のいずれか一項に記載されたＰＷＭ制御装置と、
前記ＰＷＭ制御装置の出力に接続された駆動回路と、
前記駆動回路に接続されると共に前記駆動回路からの信号によって駆動される装置と、
を備える、
ＰＷＭ装置。

【請求項10】

前記装置は、ステッピングモータを含む、
請求項９に記載されたＰＷＭ装置。

【請求項11】

クロック信号に応答して動作するカウンタ回路を用いてクロック数をカウントすることと、
前記カウンタ回路のカウント値がパルス幅変調の変調速度に関連付けられた基準値に一致したことに応答して、再設定信号及び出力更新信号を生成することと、
前記パルス幅変調の少なくとも制御ステップの数に対応する格納場所に、前記制御ステップにおけるそれぞれの駆動データを順に格納する駆動データ生成回路において、前記出力更新信号に応答して前記駆動データ生成回路の内部状態の更新を行うと共に更新された内部状態において出力されるべき前記駆動データを出力することと、
前記再設定信号に応答して前記カウンタ回路を初期化することと、
を備え、
前記内部状態の前記更新は、前記駆動データのうち次に出力されるべき駆動データを特定することを含む、
ＰＷＭ制御信号を生成する方法。

【請求項12】

前記駆動データ生成回路は、アドレスによって指定される複数のメモリを含み、
前記駆動データの前記更新は、アドレス値を更新することによって行われる、
請求項１１に記載された方法。

【請求項13】

前記格納場所は、直列に接続されて、前記格納場所の直列接続を形成し、
前記直列接続の一端及び他端は、互いに接続され、
前記内部状態の更新を行うことは、前記直列接続において、前記駆動データのそれぞれを一方向に移動することを含む、
請求項１１に記載された方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＰＷＭ制御装置、ＰＷＭ装置、及びＰＷＭ制御信号を生成する方法に関する。

【背景技術】

【0002】

特許文献１は、ステッピングモータの駆動制御を楽に行えることを開示する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００６－２１２２９７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ステッピングモータの速度を変えるために、例えばデューティを維持すると共に周期を変える。具体的には、速度を早くする場合は周期を短くし、速度を遅くする場合は周期を長くする。この制御をマイクロコンピュータを用いて行う装置では、以下の３つの手順が必要となる。

【0005】

第１手順は、周期の設定を変えることである。第２手順は、デューティを一定にするために、立上り変化点の設定を変えることである。第３手順は、デューティを一定にするために、立下り変化点の設定を変えることである。これらの手順は、マイクロコンピュータがパルス幅変調（ＰＷＭ）駆動装置のレジスタを書き換えることによって行われる。

【0006】

本発明は、パルス幅変調によって制御される装置の周期、例えばステッピングモータの速度、を変更できるＰＷＭ制御装置、ＰＷＭ装置、及びＰＷＭ制御信号を生成する方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の第１態様に係るＰＷＭ制御装置は、クロック信号に応答してクロック数をカウントするように構成されるカウンタ回路と、パルス幅変調の変調速度に関連付けられた基準値を格納するレジスタを含み、前記カウンタ回路のカウント値が前記基準値に一致したことに応答して、再設定信号及び出力更新信号を生成するように構成される比較回路と、前記パルス幅変調の少なくとも制御ステップ数に対応する複数の格納場所を有し、前記パルス幅変調の駆動データを前記格納場所に格納するように構成される駆動データ生成回路と、を備え、前記駆動データ生成回路は、前記出力更新信号の受信に際して前記駆動データ生成回路の内部状態の更新を行って次に出力されるべき前記駆動データを特定すると共に特定された前記駆動データを出力し、前記カウンタ回路は、前記再設定信号に応答して再設定される。

【0008】

本発明の第２態様に係るＰＷＭ装置は、上記の態様に従うＰＷＭ制御装置と、前記ＰＷＭ制御装置の出力に接続された駆動回路と、前記駆動回路に接続されると共に前記駆動回路からの信号によって駆動される装置と、を備える。

【0009】

本発明の第３態様に係るＰＷＭ制御信号を生成する方法は、クロック信号に応答して動作するカウンタ回路を用いてクロック数をカウントすることと、前記カウンタ回路のカウント値がパルス幅変調の変調速度に関連付けられた基準値に一致したことに応答して、再設定信号及び出力更新信号を生成することと、前記パルス幅変調の少なくとも制御ステップの数に対応する格納場所に、前記制御ステップにおけるそれぞれの駆動データを順に格納する駆動データ生成回路において、前記出力更新信号に応答して前記駆動データ生成回路の内部状態の更新を行うと共に更新された内部状態において出力されるべき前記駆動データを出力することと、前記再設定信号に応答して前記カウンタ回路を初期化することと、を備え、前記内部状態の前記更新は、前記駆動データのうち次に出力されるべき駆動データを特定することを含む。

【発明の効果】

【0010】

上記の側面によれば、パルス幅変調によって制御される装置の周期を変更できるＰＷＭ制御装置、ＰＷＭ装置、及びＰＷＭ制御信号を生成する方法が提供される。

【図面の簡単な説明】

【0011】

【図1】図１は、本実施形態に係るＰＷＭ制御装置及びＰＷＭ装置を概略的に示す図面である。

【図2】図２は、本実施形態に係る例示的なＰＷＭ制御装置及びＰＷＭ装置を概略的に示す図面である。

【図3】図３は、本実施形態に係る例示的なＰＷＭ制御装置及びＰＷＭ装置を概略的に示す図面である。

【図4】図４は、本実施形態に係るＰＷＭ制御装置及びＰＷＭ装置によって駆動可能な駆動対象の一例としてステッピングモータを概略的に示す図面である。

【図5】図５は、図４に示されるステッピングモータを駆動する駆動回路、具体的には、シリーズバイポーラ駆動回路、を示す図面である。

【図6】図６は、図５に示された駆動回路に適用可能な例示的な駆動シーケンスを示す図面である。

【図7】図７は、デッドタイム期間を含む駆動シーケンスにおける駆動回路の電流の流れを示す図面である。

【図8】図８は、図５に示された駆動回路に適用可能な例示的な駆動シーケンスを示す図面である。

【図9】図９は、図５に示された駆動回路に適用可能な例示的な駆動シーケンスを示す図面である。

【図10】図１０は、本実施形態に係るＰＷＭ制御装置及びＰＷＭ装置のデッドタイム生成回路を示す図面である。

【図11】図１１は、図１０に示されたデッドタイム生成回路における主要なノードの波形を示す図面である。

【図12】図１２は、本実施形態に係るＰＷＭ制御装置を用いてＰＷＭ制御信号を生成する方法の主要なステップを示す図面である。

【発明を実施するための形態】

【0012】

以下、図面を参照して本発明を実施するための各実施の形態について説明する。引き続く説明では、同一又は類似の部分には、同一又は類似の符号を付して、複写的な説明を省略する。

【0013】

図１は、本実施形態に係るＰＷＭ制御装置及びＰＷＭ装置を概略的に示す図面である。

【0014】

図１を参照すると、ＰＷＭ制御装置１１及びＰＷＭ装置１２が示される。ＰＷＭ装置１２は、ＰＷＭ制御装置１１に加えて、ＰＷＭ制御装置１１の出力に接続された駆動回路３０、駆動回路３０に接続される装置（対象物３３）を更に含むことができる。例示的な対象物３３は、ステッピングモータ（被駆動体）を含むことができる。

【0015】

ＰＷＭ制御装置１１は、パルス幅変調（ＰＷＭ）の制御を行うことができる。ＰＷＭ制御装置１１は、例えば半導体装置の形態で提供されることができる。

【0016】

ＰＷＭ制御装置１１は、カウンタ回路１３、比較回路１５、及び駆動データ生成回路１７を備え、カウンタ回路１３は、クロック信号ＣＬＫに応答してクロック数をカウントする。

【0017】

比較回路１５は、パルス幅変調の変調速度に関連付けられた基準値ＶＲＥＦを保持可能に格納するレジスタ２１を含む。レジスタ２１は、書換信号ＳＷＲＴによって変更される。比較回路１５は、カウンタ回路１３のカウント値ＳＣＮＴが基準値ＶＲＥＦに一致したことに応答して、再設定信号ＳＲＳＴ及び出力更新信号ＳＵＰＤを生成する。比較回路１５は、一致を検知するために、第１比較器２５を含むことができる。

【0018】

駆動データ生成回路１７は、パルス幅変調の少なくとも制御ステップ数に対応する複数の格納場所２３を有する。駆動データ生成回路１７は、パルス幅変調の制御ステップにおけるそれぞれの駆動データＤＤＡＴＡを格納場所２３に保持可能に格納すると共に出力更新信号ＳＵＰＤの受信に応答して駆動データＤＤＡＴＡのうちの1つを出力するように構成される。

【0019】

カウンタ回路１３は、再設定信号ＳＲＳＴに応答して再設定される。再設定は、例えば予め定められた値をカウンタレジスタ２７にロードすること、或いはカウンタレジスタ２７をリセットすること、のいずれかであることができる。

【0020】

ＰＷＭ制御装置１１によれば、駆動データ生成回路１７が、パルス幅変調の制御ステップにおけるそれぞれの駆動データＤＤＡＴＡを格納する格納場所２３を有する。比較回路１５は、カウンタ回路１３のカウント値ＳＣＮＴが基準値ＶＲＥＦに一致した際に、再設定信号ＳＲＳＴ及び出力更新信号ＳＵＰＤを生成する。駆動データ生成回路１７は、出力更新信号ＳＵＰＤを受ける入力１７ｂを有し、出力更新信号ＳＵＰＤの受信の度に、駆動データＤＤＡＴＡを順に出力１７ｃに提供する。パルス幅変調の変調速度は、基準値ＶＲＥＦに応じて変更可能である。また、パルス幅変調の駆動シーケンスは、パルス幅変調の制御ステップにおけるそれぞれの駆動データＤＤＡＴＡの配列に関連付けられる。

【0021】

駆動シーケンスは、例えば主として、１相励磁シーケンス、２相励磁シーケンス、１－２相励磁シーケンス、もしくは他の相数を有する各種励磁方式を包含することができる。

【0022】

パルス幅変調の駆動の向きは、配列内の駆動データＤＤＡＴＡを順方向に順次に出力すること、又は逆方向に順次に出力することによって規定される。

【0023】

駆動データ生成回路１７は、パルス幅変調の駆動の向きを規定する方向信号ＳＤＲＣＴを受けることができ、方向信号ＳＤＲＣＴは、パルス幅変調の駆動の向きを規定する。

【0024】

複数の格納場所２３は、引き続く説明から理解されるように、半導体メモリ、或いは保持回路の形態によって提供されることができる。

【0025】

半導体メモリは、アドレスによって指定されると共に駆動データＤＤＡＴＡを格納する格納場所２３を有する。保持回路は、駆動データＤＤＡＴＡを保持するようにリング状に接続された格納場所２３を有する。具体的には、半導体メモリは、出力更新信号ＳＵＰＤの受信に際してアドレスを変更することによって、駆動データＤＤＡＴＡを順に提供する。保持回路は、出力更新信号ＳＵＰＤの受信に際して格納場所２３内において駆動データＤＤＡＴＡを隣の格納場所２３に循環的に移動することによって、駆動データＤＤＡＴＡを順に提供する。

【0026】

ＰＷＭ制御装置１１は、駆動データ生成回路１７の出力１７ｃに接続された制御出力回路３１を含むことができる。制御出力回路３１は、駆動回路３０にＰＷＭ制御信号ＳＤＲＶを提供する。駆動回路３０は、ＰＷＭ制御信号ＳＤＲＶを受けて、ＰＷＭ駆動信号ＳＰＷＭによって対象物３３を駆動する。

【0027】

長い周期の駆動（例えば、ステッピングモータの遅い回転）は、大きな値をカウンタレジスタ２７に提供することによって実現される。また、短い周期の駆動（例えば、ステッピングモータの速い回転）は、小さな値をカウンタレジスタ２７に提供することによって実現される。駆動データＤＤＡＴＡの変更は、必要とされない。

【0028】

ＰＷＭ制御装置１１は、マイクロコンピュータ１０と同一の半導体装置に集積されることができる。マイクロコンピュータ１０は、割り込み無しにレジスタ２１に値の設定を行うことができる。

【0029】

図２は、本実施形態に係る例示的なＰＷＭ制御装置及びＰＷＭ装置を概略的に示す図面である。

【0030】

図２を参照すると、ＰＷＭ制御装置１１ａ及びＰＷＭ装置１２ａが示される。ＰＷＭ制御装置１１ａでは、格納場所２３は、パルス幅変調の制御ステップにおけるそれぞれの駆動データＤＤＡＴＡを格納する半導体メモリ４１として構成されることができる。半導体メモリ４１は、例えばＲＯＭ、ＲＡＭ、ＥＰＲＯＮ、ＥＥＰＲＯＭ、フラッシュメモリといったメモリ素子４０を含むことができる。

【0031】

格納場所２３の半導体メモリ４１は、それぞれのアドレスＡＤＲによって指し示される。半導体メモリ４１は、複数の制御シーケンスのための駆動データを格納することができ、使用する制御シーケンスは、選択信号によって特定されることができる。

【0032】

駆動データ生成回路１７は、アドレスレジスタ４３及び出力回路４５を含む。

【0033】

アドレスレジスタ４３は、アクセスされるべき半導体メモリ４１（格納場所２３）のアドレスＡＤＲを指し示す。アドレスＡＤＲは、出力更新信号ＳＵＰＤの受信に応答して更新される。

【0034】

具体的には、駆動データ生成回路１７は、アドレス更新器４７を含むことができる。

【0035】

アドレス更新器４７は、現在のアドレス値を保持すると共に、出力更新信号ＳＵＰＤの受信に応答して、保持するアドレス値を更新する。更新は、アドレス値の増加（インクリメント）又は減少（デクリメント）である。増加又は減少は、自然数「１」を単位にして行われることができる。方向信号ＳＤＲＣＴが、更新がアドレス値の増加及び減少のいずれかであるか、を特定する。アドレス値の増加又は減少は、パルス幅変調の制御ステップの更新の向きに関連している。

【0036】

具体的には、半導体メモリ４１のアドレスは、駆動シーケンスのパルス幅変調の制御ステップ数、例えば２相励磁シーケンスでは４ステップ、に関連付けられる。２相励磁シーケンスでは、半導体メモリ４１は、４つのアドレス（ＡＤＲ１、ＡＤＲ２、ＡＤＲ３、ＡＤＲ４）によって指し示される。例示的な更新では、半導体メモリ４１が、現在のアドレス（ＡＤＲ２）によって指し示されるとき、アドレス値を増加すると、半導体メモリ４１のアドレス値がアドレス（ＡＤＲ２）からアドレス（ＡＤＲ３）に更新される。また、アドレス値を減少すると、半導体メモリ４１のアドレス値がアドレス（ＡＤＲ２）からアドレス（ＡＤＲ１）に更新される。

【0037】

駆動データ生成回路１７は、シーケンスレジスタ４８及び第２比較器４９を含むことができる。

【0038】

例示的なシーケンスレジスタ４８は、使用中の駆動シーケンスの最小アドレス及び最大アドレスを保持する。シーケンスレジスタ４８は、使用中の駆動シーケンスの最小アドレス及び最大アドレスを示すデータＡＤＤ０を受ける。

【0039】

例示的な第２比較器４９は、アドレス更新器４７からの更新アドレス値がシーケンスレジスタ４８の最小アドレスと最大アドレスとの間にあることを比較によって判定する。

【0040】

具体的には、第２比較器４９は、更新アドレス値をシーケンスレジスタ４８の最小アドレスと比較する。更新アドレス値が最小アドレスより小さい場合、第２比較器４９は、受けた更新アドレス値を最大アドレスに置き換えて、置き換えたアドレス値を出力する。更新アドレス値が最小アドレス以上である場合、第２比較器４９は、受けた更新アドレス値をそのまま出力する。また、第２比較器４９は、更新アドレス値をシーケンスレジスタ４８の最大アドレスと比較する。更新アドレス値が最大アドレスより大きい場合、第２比較器４９は、受けた更新アドレス値を最小アドレスに置き換えて、置き換えたアドレス値を出力する。これらのアドレス更新によって、第２比較器４９は、制御シーケンスにおけるステップの連続性を維持できる。

【0041】

出力回路４５は、アドレス値によって指し示される半導体メモリ４１の駆動データＤＤＡＴＡを出力する。

【0042】

ＰＷＭ制御装１１ａによれば、半導体メモリ４１の数及び記憶内容の追加又は切り替えに応じて、複数のＰＷＭ駆動シーケンスの利用を可能にする。

【0043】

隣合う駆動シーケンス間に、デッドタイム期間を挿入することができる。デッドタイム期間は、隣合う駆動シーケンス間の一方から他方への遷移中に、ドライバからの駆動電流波形の重なりを低減できる。これによって、消費電流を低減できる。

【0044】

半導体メモリ４１は、隣合う駆動ステップ間にデッドタイム相（デッドタイム期間）を規定する駆動データＤＤＡＴＡを格納する追加のメモリ素子４０を含むことができる。具体的には、駆動データ生成回路１７は、通常の駆動ステップ、デッドタイムステップ、及び次の通常の駆動ステップの順に従った駆動データＤＤＡＴＡを提供する。デッドタイムステップの期間を通常の駆動ステップの期間より短くすることができる。この期間の違いは、カウンタ回路１３に、通常の駆動ステップの期間の基準値ＶＲＥＦと異なるデッドタイムステップの期間の別基準値を与えることによって実現される。

【0045】

ＰＷＭ制御装置１１ａによれば、半導体メモリ４１にデッドタイム期間に対応する駆動データＤＤＡＴＡを格納すると、ＰＷＭ駆動シーケンスにデッドタイム相を提供できる。

【0046】

図３は、本実施形態に係る例示的なＰＷＭ制御装置及びＰＷＭ装置を概略的に示す図面である。図３を参照すると、ＰＷＭ制御装置１１ｂ及びＰＷＭ装置１２ｂが示される。

【0047】

ＰＷＭ制御装置１１ｂの駆動データ生成回路１７では、格納場所２３は直列に接続されて、格納場所２３の直列接続２４を形成する。格納場所２３の直列接続２４の一端及び他端は互いに接続されて、閉じた回路を形成する。直列接続２４は、駆動データＤＤＡＴＡが出力更新信号ＳＵＰＤの受信に応答して直列接続２４における一方向及び逆方向の両向きに移動できるように構成されることができる。また、直列接続２４は、駆動データＤＤＡＴＡが出力更新信号ＳＵＰＤの受信に応答して直列接続における一方向に移動する、或いは逆方向に移動するように構成されることができる。直列接続２４における駆動データＤＤＡＴＡの移動方向は、方向信号ＳＤＲＣＴによって指定されることができる。

【0048】

格納場所２３の数は、制御ステップにデッドタイム期間を付与するデッドタイム相を構成できるように設定されることができる。具体的には、駆動データ生成回路１７は、通常の駆動ステップ、デッドタイムステップ、及び次の通常の駆動ステップの順に従った駆動データＤＤＡＴＡを提供する。

【0049】

ＰＷＭ制御装置１１ｂによれば、格納場所２３のリング状の直列接続２４にデッドタイム期間に対応する駆動データＤＤＡＴＡを格納すると、ＰＷＭ駆動シーケンスにデッドタイム相を提供できる。

【0050】

駆動データ生成回路１７は、出力更新信号ＳＵＰＤ及び方向信号ＳＤＲＣＴを受ける移動制御器２６を含むことができる。移動制御器２６は、直列接続２４内の駆動データＤＤＡＴＡの配置の更新及び更新における移動方向を制御する。

【0051】

出力回路４５は、直列接続２４内のいずれか一ノードに接続されて、一ノード上の駆動データＤＤＡＴＡを入力４５ｂに受けると共に、直列接続２４からの駆動データＤＤＡＴＡを出力４５ｃに提供する。

【0052】

ＰＷＭ制御装１１ｂによれば、複数の格納場所２３は、リング状に接続されることができる。リング状の直列接続２４内の格納場所２３の数及び格納場所２３の格納内容に応じて、様々なＰＷＭ駆動シーケンスの利用を可能にする。

【0053】

図４は、本実施形態に係るＰＷＭ制御装置及びＰＷＭ装置によって駆動可能な駆動対象の一例としてステッピングモータを概略的に示す図面である。図５は、図４に示されるステッピングモータを駆動する駆動回路、具体的には、シリーズバイポーラ駆動回路、を示す図面である。図６は、図５に示された駆動回路に適用可能な例示的な駆動シーケンスを示す図面である。

【0054】

図４を参照すると、駆動対象の一例としてステッピングモータ５１が示される。ステッピングモータ５１は、マグネットＭＧ（永久磁石）、及びマグネットＭＧの周囲に、対称に或いは非対称に、配置された複数のコイル（図４では、Ａ相コイルＣＬＡ、Ａ／相コイルＣＬＡ／、Ｂ相コイルＣＬＢ、及びＢ／相コイルＣＬＢ／）を含む。記号「／」は、符号上に置かれた、いわゆる「バー」を意味する。

【0055】

Ａ相コイルＣＬＡは、一端５１ａ及び他端５１ｂを有する。Ｂ相コイルＣＬＢは、一端５１ｃ及び他端５１ｄを有する。Ａ／相コイルＣＬＡ／は、一端５１ｅ及び他端５１ｆを有する。Ｂ／相コイルＣＬＢ／は、一端５１ｇ及び他端５１ｈを有する。

【0056】

図５を参照すると、ＰＷＭ装置５０は、ステッピングモータ５１を駆動する２つの駆動回路ＤＲＶＣ１及びＤＲＶＣ２が示されている。駆動回路ＤＲＶＣ１及びＤＲＶＣ２は、高電位電源線５２（例えば、Ｖｃｃ）と低電位電源線５４（例えば、０Ｖ）との間に接続される。

【0057】

駆動回路ＤＲＶＣ１は、高電位電源線５２と低電位電源線５４との間に直列に接続された駆動トランジスタＬＴＲ１及びＬＴＲ２、並びに高電位電源線５２と低電位電源線５４との間に直列に接続された駆動トランジスタＬＴＲ３及びＬＴＲ４を含む。駆動トランジスタＬＴＲ１及び駆動トランジスタＬＴＲ２は、第１共有ノードＳＮ１において互いに接続される。駆動トランジスタＬＴＲ３及び駆動トランジスタＬＴＲ４は、第２共有ノードＳＮ２において互いに接続される。

【0058】

また、駆動回路ＤＲＶＣ２では、高電位電源線５２と低電位電源線５４との間に直列に接続された駆動トランジスタＲＴＲ１及びＲＴＲ２、並びに高電位電源線５２と低電位電源線５４との間に直列に接続された駆動トランジスタＲＴＲ３及びＲＴＲ４を含む。駆動トランジスタＲＴＲ１及び駆動トランジスタＲＴＲ２は、第３共有ノードＳＮ３において互いに接続される。駆動トランジスタＲＴＲ３及び駆動トランジスタＲＴＲ４は、第４共有ノードＳＮ４において互いに接続される。

【0059】

駆動回路ＤＲＶＣ１は、ステッピングモータ５１のＡ相コイルＣＬＡ及びＡ／相コイルＣＬＡ／を駆動するように構成される。具体的には、Ａ相コイルＣＬＡ及びＡ／相コイルＣＬＡ／が、駆動回路ＤＲＶＣ１の第１共有ノードＳＮ１と第２共有ノードＳＮ２との間に直列に接続される。

【0060】

駆動回路ＤＲＶＣ２は、ステッピングモータ５１のＢ相コイルＣＬＢ及びＢ／相コイルＣＬＢ／を駆動するように構成される。具体的には、Ｂ相コイルＣＬＢ及びＢ／相コイルＣＬＢ／が、駆動回路ＤＲＶＣ２の第３共有ノードＳＮ３と第４共有ノードＳＮ４との間に直列に接続される。

【0061】

接続の具体例として、第１共有ノードＳＮ１は、Ａ相コイルＣＬＡの黒色端子に接続される。Ａ相コイルＣＬＡの黄色端子は、Ａ／相コイルＣＬＡ／の橙色端子に接続される。Ａ／相コイルＣＬＡ／の緑色端子は、第２共有ノードＳＮ２に接続される。

【0062】

また、第３共有ノードＳＮ３は、Ｂ相コイルＣＬＢの赤色端子に接続される。Ｂ相コイルＣＬＢの白色端子は、Ｂ／相コイルＣＬＢ／の茶色端子に接続される。Ｂ／相コイルＣＬＢ／の青色端子は、第４共有ノードＳＮ４に接続される。

【0063】

図６を参照すると、例示的な駆動シーケンス、例えば２相励磁シーケンスが示される。２相励磁シーケンスは、４つの駆動ステップを有する。図６には、Ａ相及びＢ相の駆動波形が示される一方で、Ａ／相及びＢ／相は、それぞれ、Ａ相及びＢ相の駆動波形の反転波形を有する。従って、例示的な一連の駆動データＤＤＡＴＡは、Ａ相、Ａ／相、Ｂ相、及びＢ／相にハイ（Ｈ）値又はロウ（Ｌ）値を指定する４ビットの値を含むことができる。

【0064】

例示的な駆動データＤＤＡＴＡは、（ＨＬＨＬ）、（ＬＨＨＬ）、（ＬＨＬＨ）、（ＨＬＬＨ）の順に配列される。

【0065】

駆動回路ＤＲＶＣ１では、駆動データＤＤＡＴＡに係るＰＷＭ駆動信号ＳＰＷＭは、図５に示されるように、駆動トランジスタ（ＬＴＲ１、ＬＴＲ２、ＬＴＲ３及びＬＴＲ４）の制御端子（ＬＣＴ１、ＬＣＴ２、ＬＣＴ３及びＬＣＴ４）に与えられる。また、駆動回路ＤＲＶＣ２では、ＰＷＭ駆動信号ＳＰＷＭは、駆動トランジスタ（ＲＴＲ１、ＲＴＲ２、ＲＴＲ３及びＲＴＲ４）の制御端子（ＲＣＴ１、ＲＣＴ２、ＲＣＴ３及びＲＣＴ４）に与えられる。

【0066】

図７は、デッドタイム期間を含む駆動シーケンスにおける駆動回路の電流の流れを示す図面である。図７において、符号「ＯＮ」及び「ＯＦＦ」は、それぞれ、駆動トランジスタの導通及び非導通を示す。Ａ相コイルＣＬＡ及びＡ／相コイルＣＬＡ／を駆動する駆動信号（図６のＡ相信号）が、それぞれ、駆動トランジスタＬＴＲ１及びＬＴＲ４に与えられる。Ａ／相コイルＣＬＡ／を駆動する駆動信号（図６のＡ相信号を反転したＡ／相信号）が、それぞれ、駆動トランジスタＬＴＲ２及びＬＴＲ３に与えられる。

【0067】

Ｓ１０１では、電流ＣＲＴ１は、駆動トランジスタＬＴＲ１、Ａ相コイルＣＬＡ、Ａ／相コイルＣＬＡ／、駆動トランジスタＬＴＲ４を順に流れる。

【0068】

Ｓ１０２では、電流は、いずれの駆動トランジスタ及びいずれのコイルにも流れない。これは、貫通電流がないことを示す。

【0069】

Ｓ１０３では、電流ＣＲＴ２は、駆動トランジスタＬＴＲ３、Ａ／相コイルＣＬＡ／、Ａ相コイルＣＬＡ、駆動トランジスタＬＴＲ２を順に流れる。

【0070】

ステッピングモータ５１では、マグネットＭＧ（永久磁石）の磁極の向きを変更できない一方で、Ａ相コイルＣＬＡ、Ａ／相コイルＣＬＡ／、Ｂ相コイルＣＬＢ、及びＢ／相コイルＣＬＢ／の各々は、駆動電流の向きに応じて規定される磁極方向を示す。これに従って、パルス幅変調には、様々な駆動方式がある。

【0071】

図８及び図９は、図５に示された駆動回路に適用可能な例示的な駆動シーケンスを示す図面である。図８を参照すると、１相励磁シーケンスが示されており、１相励磁シーケンスは４つのステップ（デッドタイム相を除く）を含む。また、図９を参照すると、１－２相励磁シーケンスが示されており、１－２相励磁シーケンスは８つのステップ（デッドタイム相を除く）を含む。

【0072】

ＰＷＭ制御装置１１ａ及びＰＷＭ装置１２ａを用いて、ステッピングモータ５１を駆動する手順を説明する。

【0073】

最初、ステッピングモータは停止状態に設定されている。停止状態では、駆動データ生成回路１７又は制御出力回路３１は、全ての駆動トランジスタを非導通にするＰＷＭ制御信号ＳＤＲＶを提供する。ＰＷＭ制御装置１１ａ及びＰＷＭ装置１２ａに、ステッピングモータ５１の回転方向に規定する方向信号ＳＤＲＣＴを設定する。ステッピングモータ５１の回転速度に合わせて、レジスタ２１に値を設定する。ステッピングモータ５１の駆動シーケンスに合わせて、半導体メモリ４１のエリアを選択する。

【0074】

次いで、ステッピングモータ５１の回転を開始する開始状態に、ＰＷＭ制御装置１１ａを設定する。クロック信号ＣＬＫに応答してカウンタ回路１３が動作して、出力制御信号ＳＵＰＤを生成する。駆動データ生成回路１７は、出力制御信号ＳＵＰＤに応答して、半導体メモリ４１のアドレスをインクリメント又はデクリメント、例えばインクリメントする。駆動データ生成回路１７は、アドレスレジスタ４３によって指定されたメモリ素子４０のデータを読み出して、駆動データＤＤＡＴＡを出力する。

【0075】

ステッピングモータ５１の回転方向を変えるときには、方向信号ＳＤＲＣＴを変更する。方向信号ＳＤＲＣＴの変更に応答して、半導体メモリ４１のアドレスをデクリメントするように設定される。ステッピングモータ５１の回転速度を速くするときは、レジスタ２１の値をより小さい値に変更する。ステッピングモータ５１の回転速度を遅くするときは、レジスタ２１の値をより大きい値に変更する。

【0076】

再び図１、図２及び図３を参照すると、デッドタイム期間のための駆動データＤＤＡＴＡが準備されていない場合には、ＰＷＭ装置１２及びＰＷＭ制御装置１１、１１ａ、１１ｂは、デッドタイム生成回路５５を更に備えることができる。デッドタイム生成回路５５は、駆動データＤＤＡＴＡによって規定される信号にデッドタイム期間を付加して、ＰＷＭ駆動信号ＳＰＷＭを生成する。ＰＷＭ装置１２、１２ａ、１２ｂ及びＰＷＭ制御装置１１、１１ａ、１１ｂによれば、デッドタイムは、ハードウエア回路によって生成されることができる。

【0077】

図１０は、本実施形態に係るＰＷＭ制御装置及びＰＷＭ装置のデッドタイム生成回路を示す図面である。図１０を参照すると、Ａ相コイルＣＬＡ及びＡ／相コイルＣＬＡ／を駆動する駆動信号を生成する回路が示される。図１１は、図１０に示されたデッドタイム生成回路における主要なノードの波形を示す図面である。

【0078】

格納場所２３の各々は、ＰＷＭ制御における駆動対象に正相及び逆相（正相の反転相）を提供することを可能にするビット幅を有する。駆動データＤＤＡＴＡは、駆動対象（例えば、対象物３３）への正相信号Ａ１ＩＮ及び逆相信号Ａ２ＩＮを形成する値を有する。図１１に示されるように、正相信号Ａ１ＩＮ及び逆相信号Ａ２ＩＮは、ほぼ同時刻に逆の論理値に遷移する。

【0079】

例示的なデッドタイム生成回路６１は、正相信号Ａ１ＩＮを受ける１又は複数の第１シフトレジスタ６２ｂと、逆相信号Ａ２ＩＮを受ける１又は複数の第２シフトレジスタ６２ｃとを含むことができる。第１シフトレジスタ６２ｂ及び第２シフトレジスタ６２ｃは、例えばクロック信号ＣＬＫに応答して動作する。第１シフトレジスタ６２ｂ及び第２シフトレジスタ６２ｃは、それぞれ、第１シフト信号Ａ１ＳＦＴ及び第２シフト信号Ａ２ＳＦＴを生成する。第１シフト信号Ａ１ＳＦＴ及び第２シフト信号Ａ２ＳＦＴは、ほぼ同時刻に逆の論理値に遷移する。

【0080】

デッドタイム生成回路６１は、遷移検知回路６３及びマスクカウンタ回路６４を更に含むことができる。遷移検知回路６３は、正相信号Ａ１ＩＮ及び逆相信号Ａ２ＩＮの遷移を検知して、開始信号ＳＴＲＴをマスクカウンタ回路６４に与える。

【0081】

例示的な遷移検知回路６３は、第１回路６３ａ、第２回路６３ｂ、及び第３回路６３ｃを含むことができる。第１回路６３ａは、正相信号Ａ１ＩＮと第１シフトレジスタ６２ｂの第１シフト信号Ａ１ＳＦＴとの排他的論理和を生成する。この演算は、正相信号Ａ１ＩＮの遷移を検出できる。第２回路６３ｂは、逆相信号Ａ２ＩＮと第２シフトレジスタ６２ｃの第２シフト信号Ａ２ＳＦＴとの排他的論理和を生成する。この演算は、逆相信号Ａ２ＩＮの遷移を検出できる。第３回路６３ｃは、正相信号Ａ１ＩＮと逆相信号Ａ２ＩＮとの排他的論理和を生成する。この演算は、正相信号Ａ１ＩＮ及び逆相信号Ａ２ＩＮが互いに逆相であることを検出できる。

【0082】

遷移検知回路６３は、第１回路６３ａの出力値「Ｈ」、第２回路６３ｂの出力値「Ｈ」、及び第３回路６３ｃの出力値「Ｈ」であるとき、開始信号ＳＴＲＴを生成する第４回路６３ｄを有する。遷移検知回路６３は、デッドタイム期間の始期を規定する開始信号ＳＴＲＴをマスクカウンタ回路６４に与える。

【0083】

デッドタイム生成回路６１は、第１ゲート６５ｂ及び第２ゲート６５ｃを含むことができ、本実施例では、第１ゲート６５ｂ及び第２ゲート６５ｃの各々は、論理積ゲートを含むことができる。第１ゲート６５ｂは、マスクカウンタ回路６４の出力及び第１シフトレジスタ６２ｂの出力に接続される。また、第２ゲート６５ｃは、マスクカウンタ回路６４の出力及び第２シフトレジスタ６２ｃの出力に接続される。第１ゲート６５ｂ及び第２ゲート６５ｃは、それぞれ、ＰＷＭ制御信号ＳＤＲＶ（Ａ１ＯＵＴ及びＡ２ＯＵＴ）を生成する。

【0084】

マスクカウンタ回路６４は、デッドタイム期間を規定するマスク信号ＭＳＫを生成する。具体的には、マスクカウンタ回路６４は、デッドタイム期間を規定する初期値を受ける。マスクカウンタ回路６４は、遷移検知回路６３からの開始信号ＳＴＲＴに応答して出力値を反転すると共に、この初期値の数だけクロック信号ＣＬＫをカウントして、出力値を再び反転する。最初の反転から次の反転までの期間が、デッドタイム期間の生成に利用される。マスクカウンタ回路６４の出力の二度目の変化は、デッドタイム期間の終期を規定する。

【0085】

マスク信号ＭＳＫは、第１ゲート６５ｂ及び第２ゲート６５ｃに与えられる。しかしながら、第１シフト信号Ａ１ＳＦＴ及び第２シフト信号Ａ２ＳＦＴが共に遷移する２つの隣接する時刻において、第１ゲート６５ｂ及び第２ゲート６５ｃの出力の変化は異なる。

【0086】

一方の時刻において、第１ゲート６５ｂ及び第２ゲート６５ｃは、以下のように動作する。

【0087】

具体的には、第１ゲート６５ｂは、マスクカウンタ回路６４からのマスク信号ＭＳＫの出力（例えば論理値「Ｌ」）に関係無く、第１シフト信号Ａ１ＳＦＴの遷移に応答してＰＷＭ駆動信号（Ａ１ＯＵＴ）を生成する。

【0088】

一方、第２ゲート６５ｃは、マスクカウンタ回路６４からのマスク信号ＭＳＫの出力（例えば論理値「Ｌ」）に応答して第２シフト信号Ａ２ＳＦＴの遷移を遅らせて、ＰＷＭ駆動信号（Ａ２ＯＵＴ）を生成する。これが、第１デッドタイム期間ＤＴ１を提供する。

【0089】

他方の時刻において、第１ゲート６５ｂ及び第２ゲート６５ｃは、以下のように動作する。

【0090】

具体的には、第２ゲート６５ｃは、マスクカウンタ回路６４からのマスク信号ＭＳＫの出力（例えば論理値「Ｌ」）に関係無く、第２シフト信号Ａ２ＳＦＴの遷移に応答してＰＷＭ駆動信号（Ａ２ＯＵＴ）を生成する。

【0091】

一方、第１ゲート６５ｂは、マスクカウンタ回路６４からのマスク信号ＭＳＫの出力（例えば論理値「Ｌ」）に応答して第１シフト信号Ａ１ＳＦＴの遷移を遅らせて、ＰＷＭ駆動信号（Ａ１ＯＵＴ）を生成する。これが、第２デッドタイム期間ＤＴ２を提供する。

【0092】

正相信号Ａ１ＩＮ及び逆相信号Ａ２ＩＮは、例えば、開始／停止信号ＳＴＲＴ／ＳＴＰを受ける論理ゲート６６ｂ及び論理ゲート６６ｃによって生成されることができる。論理ゲート６６ｂ及び論理ゲート６６ｃは、駆動データＤＤＡＴＡに係る信号を受ける。論理ゲート６６ｂ及び論理ゲート６６ｃは、例えば論理積ゲートを含むことができる。

【0093】

図１２は、本実施形態に係るＰＷＭ制御装置を用いてＰＷＭ制御信号を生成する方法の主要なステップを示す図面である。図１２を参照すると、制御フローチャート１００が示される。引き続く説明において、可能な場合には、既に使用された参照符号を理解の容易のために使用する。

【0094】

制御フローチャート１００は、例えば、ステップＳＴ１０１、ステップＳＴ１０２、ステップＳＴ１０３、及びステップＳＴ１０４を有することができる。

【0095】

ステップＳＴ１０１では、クロック信号ＣＬＫに応答して動作するカウンタ回路１３を用いてクロック数をカウントする。

【0096】

ステップＳＴ１０２では、パルス幅変調の変調速度に関連付けられた基準値ＶＲＥＦがカウンタ回路１３のカウント値に一致したことに応答して、再設定信号ＳＲＳＴ及び出力更新信号ＳＵＰＤを生成する。

【0097】

ステップＳＴ１０３では、格納場所２３に駆動データＤＤＡＴＡを順に格納する駆動データ生成回路１７において、出力更新信号ＳＵＰＤに応答して駆動データ生成回路１７の内部状態の更新を行う。内部状態の更新は、出力されるべき駆動データＤＤＡＴＡを特定することを含む。また、更新された内部状態において出力されるべき駆動データＤＤＡＴＡを出力する。

【0098】

ステップＳＴ１０４では、再設定信号ＳＲＳＴに応答してカウンタ回路１３を初期化する。

【0099】

制御フローチャート１００では、駆動データ生成回路１７は、アドレスによって指定される複数のメモリ素子４０を含むことができる。駆動データＤＤＡＴＡの更新は、アドレス値を更新することによって行われる。

【0100】

制御フローチャート１００では、内部状態の更新を行うことは、次の読み出されるべき格納場所２３のアドレスを指し示すアドレス値を更新することを含むことができる。

【0101】

制御フローチャート１００では、格納場所２３は直列に接続されて、格納場所２３の直列接続２４を形成する。格納場所２３の直列接続２４の一端及び他端は、互いに接続されて、これによって循環的に動作可能な閉じた回路を構成する。

【0102】

内部状態の更新を行うことは、格納場所２３の直列接続２４において、駆動データＤＤＡＴＡのそれぞれを一方向又は逆方向に移動することを含む。

【0103】

本実施形態によれば、パルス幅変調によって制御される装置の周期、例えばステッピングモータの速度を容易に変更できるＰＷＭ制御装置１１、１１ａ、１１ｂ、ＰＷＭ装置１２、１２ａ、１２ｂ、及びＰＷＭ制御信号を生成する方法が提供される。

【0104】

本実施形態に係る第１側面のＰＷＭ制御装置は、クロック信号に応答してクロック数をカウントするように構成されるカウンタ回路と、パルス幅変調の変調速度に関連付けられた基準値を格納するレジスタを含み、前記カウンタ回路のカウント値が前記基準値に一致したことに応答して、再設定信号及び出力更新信号を生成するように構成される比較回路と、前記パルス幅変調の少なくとも制御ステップ数に対応する複数の格納場所を有し、前記パルス幅変調の駆動データを前記格納場所に格納するように構成される駆動データ生成回路と、を備え、前記駆動データ生成回路は、前記出力更新信号の受信に際して前記駆動データ生成回路の内部状態の更新を行って次に出力されるべき前記駆動データを特定すると共に特定された前記駆動データを出力し、前記カウンタ回路は、前記再設定信号に応答して再設定される。

【0105】

第１側面に従う第２側面のＰＷＭ制御装置では、前記格納場所は、前記パルス幅変調の制御ステップにおけるそれぞれの駆動データを格納するように構成される半導体メモリを含み、前記格納場所は、それぞれのアドレスによって指し示され、前記駆動データ生成回路は、アクセスされるべき前記格納場所の前記アドレスを指し示すと共に前記出力更新信号の受信に応答して更新されるアドレスレジスタと、前記アドレスレジスタによって指し示される前記格納場所の前記駆動データを出力する出力回路と、を更に含むことができる。

【0106】

第２側面に従う第３側面のＰＷＭ制御装置では、前記半導体メモリは、ＲＯＭ又はＲＡＭの少なくとも一方を含むことができる。

【0107】

第２側面又は第３側面に従う第４側面のＰＷＭ制御装置では、前記格納場所の数及び前記アドレスは、前記制御ステップにデッドタイム期間を付与するデッドタイム相を構成できるように設定されることができる。

【0108】

第１側面から第４側面のいずれか一側面に従う第５側面のＰＷＭ制御装置では、前記格納場所は直列に接続されて、前記格納場所の直列接続を形成し、前記格納場所の前記直列接続の一端及び他端は、互いに接続され、前記格納場所内の前記駆動データは、前記出力更新信号の受信に応答して前記直列接続における一方向又は前記一方向と異なる逆方向のいずれか一方の向きに移動し、前記駆動データ生成回路は、出力回路を更に含み、前記出力回路は、前記直列接続の内の一接続点に接続されて、前記一接続点からの前記駆動データを出力するように構成されることができる。

【0109】

第１側面から第５側面のいずれか一側面に従う第６側面のＰＷＭ制御装置では、前記格納場所の数は、前記パルス幅変調の制御ステップにデッドタイム期間を付与するデッドタイム相を構成できるように設定されることができる。

【0110】

第１側面から第６側面のいずれか一側面に従う第７側面のＰＷＭ制御装置では、前記駆動データ生成回路からの前記駆動データに基づいて前記駆動データによって規定されるＰＷＭ制御信号にデッドタイム期間を付加するデッドタイム生成回路を更に備え、前記デッドタイム生成回路は、前記駆動データ生成回路から前記ＰＷＭ制御信号を受けることができる。

【0111】

第７側面に従う第８側面のＰＷＭ制御装置では、前記格納場所の各々は、前記パルス幅変調における駆動されるべき装置に正相信号及び前記正相信号に対する逆相信号を提供することを可能にするビット幅を有し、前記デッドタイム生成回路は、前記正相信号及び前記逆相信号をそれぞれ受ける第１シフトレジスタ及び第２シフトレジスタと、前記正相信号、前記逆相信号、前記第１シフトレジスタ、及び前記第２シフトレジスタに基づいて、前記正相信号の遷移、及び前記逆相信号の遷移を検知するように構成される遷移検知回路と、前記遷移検知回路からの信号に応答してカウントを開始すると共にデッドタイム期間の終期を規定するマスク信号を生成するマスクカウンタと、前記マスクカウンタの出力及び前記第１シフトレジスタの出力に接続された第１ゲートと、前記マスクカウンタの出力及び前記第２シフトレジスタの出力に接続された第２ゲートと、を含むことができる。

【0112】

本実施形態に従う第９側面のＰＷＭ装置は、第１側面から第８側面のいずれか一側面に従うＰＷＭ制御装置と、前記ＰＷＭ制御装置の出力に接続された駆動回路と、前記駆動回路に接続されると共に前記駆動回路からの信号によって駆動される装置と、を備えることができる。

【0113】

第９側面に従う第１０側面のＰＷＭ装置は、前記装置は、ステッピングモータを含むことができる。

【0114】

本実施形態に従う第１１側面のＰＷＭ装置は、ＰＷＭ制御信号を生成する方法を指向する。第１１側面は、第１側面から第１０側面のいずれか一側面に従う開示であることができる。第１１側面は、クロック信号に応答して動作するカウンタ回路を用いてクロック数をカウントすることと、前記カウンタ回路のカウント値がパルス幅変調の変調速度に関連付けられた基準値に一致したことに応答して、再設定信号及び出力更新信号を生成することと、前記パルス幅変調の少なくとも制御ステップの数に対応する格納場所に、前記制御ステップにおけるそれぞれの駆動データを順に格納する駆動データ生成回路において、前記出力更新信号に応答して前記駆動データ生成回路の内部状態の更新を行うと共に更新された内部状態において出力されるべき前記駆動データを出力することと、前記再設定信号に応答して前記カウンタ回路を初期化することと、を備え、前記内部状態の前記更新は、前記駆動データのうち次に出力されるべき駆動データを特定することを含むことができる。

【0115】

第１１側面に従う第１２側面のＰＷＭ装置では、前記駆動データ生成回路は、アドレスによって指定される複数のメモリを含み、前記駆動データの前記更新は、アドレス値を更新することによって行われることができる。

【0116】

第１１側面に従う第１３側面のＰＷＭ装置では、前記格納場所は、直列に接続されて、前記格納場所の直列接続を形成し、前記直列接続の一端及び他端は、互いに接続され、前記内部状態の更新を行うことは、前記直列接続において、前記駆動データのそれぞれを一方向に移動することを含むことができる。

【0117】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0118】

１０・・・マイクロコンピュータ、１１、１１ａ、１１ｂ・・・ＰＷＭ制御装置、１２、１２ａ、１２ｂ・・・ＰＷＭ装置、１３・・・カウンタ回路、１５・・・比較回路、１７・・・駆動データ生成回路、１７ｂ・・・入力、１７ｃ・・・出力、２１・・・レジスタ、２３・・・格納場所、２４・・・直列接続、２５・・・第１比較器、２６・・・移動制御器、２７・・・カウンタレジスタ、３０・・・駆動回路、３１・・・制御出力回路、３３・・・対象物、４０・・・メモリ素子、４１・・・半導体メモリ、４３・・・アドレスレジスタ、４５・・・出力回路、４５ｂ・・・入力、４５ｃ・・・出力、４７・・・アドレス更新器、４８・・・シーケンスレジスタ、４９・・・第２比較器、５０・・・ＰＷＭ装置、５１・・・ステッピングモータ、５５・・・デッドタイム生成回路、６１・・・デッドタイム生成回路、６２ｂ・・・シフトレジスタ、６２ｃ・・・シフトレジスタ、６３・・・遷移検知回路、６４・・・マスクカウンタ回路、Ａ１ＩＮ・・・正相信号、Ａ１ＳＦＴ・・・第１シフト信号、Ａ２ＩＮ・・・逆相信号、Ａ２ＳＦＴ・・・第２シフト信号、ＡＤＤ０・・・データ、ＡＤＲ・・・アドレス、ＣＬＫ・・・クロック信号、ＣＲＴ１、ＣＲＴ２・・・電流、ＤＤＡＴＡ・・・駆動データ、ＤＲＶＣ１・・・第１駆動回路、ＤＲＶＣ２・・・第２駆動回路、ＤＴ１、ＤＴ２・・・デッドタイム期間、ＳＤＲＣＴ・・・方向信号、ＳＤＲＶ・・・ＰＷＭ制御信号、ＳＰＷＭ・・・ＰＷＭ駆動信号、ＳＲＳＴ・・・再設定信号、ＳＵＰＤ・・・出力制御信号、ＳＵＰＤ・・・出力、更新信号、ＶＲＥＦ・・・基準値、ＳＷＲＴ・・・書換信号。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】