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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024144108
(43)【公開日】2024-10-11
(54)【発明の名称】基板ユニットの製造方法及び基板ユニット
(51)【国際特許分類】
H01L 21/20 20060101AFI20241003BHJP
H01L 21/308 20060101ALI20241003BHJP
【ＦＩ】
H01L21/20
H01L21/308 C
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2024006066
(22)【出願日】2024-01-18
(31)【優先権主張番号】P 2023051481
(32)【優先日】2023-03-28
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000000295
【氏名又は名称】沖電気工業株式会社
(74)【代理人】
【識別番号】100116964
【弁理士】
【氏名又は名称】山形 洋一
(74)【代理人】
【識別番号】100120477
【弁理士】
【氏名又は名称】佐藤 賢改
(74)【代理人】
【識別番号】100135921
【弁理士】
【氏名又は名称】篠原 昌彦
(72)【発明者】
【氏名】古田 裕典
(72)【発明者】
【氏名】小酒 達
(72)【発明者】
【氏名】伊田 孝寛
(72)【発明者】
【氏名】石川 琢磨
(72)【発明者】
【氏名】谷川 兼一
(72)【発明者】
【氏名】鈴木 貴人
(72)【発明者】
【氏名】北島 由隆
【テーマコード（参考）】
5F043
5F152
【Ｆターム（参考）】
5F043AA03
5F043AA14
5F043BB07
5F152LM09
5F152LN10
5F152LN19
5F152LN28
5F152LN29
5F152LP01
5F152LP08
5F152MM08
5F152MM11
5F152MM15
5F152MM18
5F152NN08
5F152NP05
5F152NP08
5F152NQ05
5F152NQ08
(57)【要約】
【課題】半導体機能層を成長させるための積層基板の再利用を可能にする。
【解決手段】基板ユニットの製造方法においては、基板（１０１、２０１）上に半導体積層体（１１０、２１０）を形成し、半導体積層体（１１０、２１０）上に犠牲層（１０５、２０５）を形成し、犠牲層（１０５、２０５）上に半導体機能層（１２０、２２０）を形成し、基板（１０１、２０１）における半導体積層体（１１０、２１０）が形成される形成面（１０１ａ、２０１ａ）と異なる裏面（１０１ｂ、２０１ｂ）、基板（１０１、２０１）の側面（１０１ｃ、２０１ｃ）、及び半導体積層体（１１０、２１０）の側面（１１０ｃ、２１０ｃ）を少なくとも覆う保護膜（１０９、２０９）を形成する。
【選択図】図５
【解決手段】基板ユニットの製造方法においては、基板（１０１、２０１）上に半導体積層体（１１０、２１０）を形成し、半導体積層体（１１０、２１０）上に犠牲層（１０５、２０５）を形成し、犠牲層（１０５、２０５）上に半導体機能層（１２０、２２０）を形成し、基板（１０１、２０１）における半導体積層体（１１０、２１０）が形成される形成面（１０１ａ、２０１ａ）と異なる裏面（１０１ｂ、２０１ｂ）、基板（１０１、２０１）の側面（１０１ｃ、２０１ｃ）、及び半導体積層体（１１０、２１０）の側面（１１０ｃ、２１０ｃ）を少なくとも覆う保護膜（１０９、２０９）を形成する。
【選択図】図５
【特許請求の範囲】
【請求項1】
基板上に半導体積層体を形成し、
前記半導体積層体上に犠牲層を形成し、
前記犠牲層上に半導体機能層を形成し、
前記基板における前記半導体積層体が形成される形成面と異なる裏面、前記基板の側面、及び前記半導体積層体の側面を少なくとも覆う保護膜を形成する
ことを特徴とする基板ユニットの製造方法。
前記半導体積層体上に犠牲層を形成し、
前記犠牲層上に半導体機能層を形成し、
前記基板における前記半導体積層体が形成される形成面と異なる裏面、前記基板の側面、及び前記半導体積層体の側面を少なくとも覆う保護膜を形成する
ことを特徴とする基板ユニットの製造方法。
【請求項2】
前記保護膜は、前記半導体機能層を形成した後に形成される
ことを特徴とする請求項１に記載の基板ユニットの製造方法。
ことを特徴とする請求項１に記載の基板ユニットの製造方法。
【請求項3】
前記保護膜は、前記基板、前記半導体積層体、前記犠牲層、及び前記半導体機能層の全体を覆うように形成される
ことを特徴とする請求項２に記載の基板ユニットの製造方法。
ことを特徴とする請求項２に記載の基板ユニットの製造方法。
【請求項4】
前記保護膜は、前記犠牲層をエッチングすることで、前記半導体機能層を前記半導体積層体から分離した後に形成される
ことを特徴とする請求項１に記載の基板ユニットの製造方法。
ことを特徴とする請求項１に記載の基板ユニットの製造方法。
【請求項5】
前記保護膜は、前記基板及び前記半導体積層体の全体を覆うように形成される
ことを特徴とする請求項４に記載の基板ユニットの製造方法。
ことを特徴とする請求項４に記載の基板ユニットの製造方法。
【請求項6】
前記半導体積層体の形成は、
前記基板上に第１の層を形成し、
前記第１の層上に前記第１の層と異なる材料で構成される第２の層を形成する、
ことで実行される
ことを特徴とする請求項１に記載の基板ユニットの製造方法。
前記基板上に第１の層を形成し、
前記第１の層上に前記第１の層と異なる材料で構成される第２の層を形成する、
ことで実行される
ことを特徴とする請求項１に記載の基板ユニットの製造方法。
【請求項7】
前記保護膜を形成した後に、前記第２の層をエッチャント材料でエッチングする
ことを特徴とする請求項６に記載の基板ユニットの製造方法。
ことを特徴とする請求項６に記載の基板ユニットの製造方法。
【請求項8】
前記第２の層をエッチングした後に、前記第１の層における前記第２の層が形成される面を機械研磨により平滑化する
ことを特徴とする請求項７に記載の基板ユニットの製造方法。
ことを特徴とする請求項７に記載の基板ユニットの製造方法。
【請求項9】
前記半導体積層体の形成は、
前記基板上に第１の層を形成し、
前記第１の層上に前記第１の層と異なる材料で構成される第２の層を形成し、
前記第２の層上に前記第１の層と同一の材料で構成される第３の層を形成する、
ことで実行される
ことを特徴とする請求項１に記載の基板ユニットの製造方法。
前記基板上に第１の層を形成し、
前記第１の層上に前記第１の層と異なる材料で構成される第２の層を形成し、
前記第２の層上に前記第１の層と同一の材料で構成される第３の層を形成する、
ことで実行される
ことを特徴とする請求項１に記載の基板ユニットの製造方法。
【請求項10】
基板と前記基板上に形成された半導体積層体とを有する積層基板に対して、前記基板における前記半導体積層体が形成される形成面と異なる裏面、前記基板の側面、及び前記半導体積層体の側面を少なくとも覆う保護膜を形成する
ことを特徴とする基板ユニットの製造方法。
ことを特徴とする基板ユニットの製造方法。
【請求項11】
基板と、
前記基板上に形成された半導体積層体と、
前記基板における前記半導体積層体が形成される形成面と異なる裏面、前記基板の側面、及び前記半導体積層体の側面を少なくとも覆う保護膜と
を有することを特徴とする基板ユニット。
前記基板上に形成された半導体積層体と、
前記基板における前記半導体積層体が形成される形成面と異なる裏面、前記基板の側面、及び前記半導体積層体の側面を少なくとも覆う保護膜と
を有することを特徴とする基板ユニット。
【請求項12】
前記保護膜は、前記基板及び前記半導体積層体の全体を覆う
ことを特徴とする請求項１１に記載の基板ユニット。
ことを特徴とする請求項１１に記載の基板ユニット。
【請求項13】
前記半導体積層体上に形成された犠牲層と、
前記犠牲層上に形成され、前記犠牲層のエッチングによって前記半導体積層体から分離可能である、半導体機能層と、
をさらに有することを特徴とする請求項１１に記載の基板ユニット。
前記犠牲層上に形成され、前記犠牲層のエッチングによって前記半導体積層体から分離可能である、半導体機能層と、
をさらに有することを特徴とする請求項１１に記載の基板ユニット。
【請求項14】
前記保護膜は、前記基板、前記半導体積層体、前記犠牲層、及び前記半導体機能層の全体を覆う
ことを特徴とする請求項１３に記載の基板ユニット。
ことを特徴とする請求項１３に記載の基板ユニット。
【請求項15】
前記半導体積層体は、前記基板と同一材料で形成されたバッファ層である
ことを特徴とする請求項１１に記載の基板ユニット。
ことを特徴とする請求項１１に記載の基板ユニット。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、基板ユニットの製造方法及び基板ユニットに関する。
【背景技術】
【0002】
半導体機能層としての半導体薄膜を結晶成長させるための基板の再利用を可能にする半導体装置の製造方法に関する技術が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００５－０１９５９０号公報（例えば、段落００３０、００４０参照）
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上記従来の技術のように基板の結晶成長面の保護を行うだけでは、エッチング処理による基板の損傷を十分に防ぐことができない。このため、基板とこの上に形成された半導体積層体とを含む積層基板を、次の半導体機能層の結晶成長のために再利用できないことが多い。
【0005】
本開示は、半導体機能層を成長させるための基板の損傷を軽減することができる基板ユニットの製造方法及び基板ユニットを提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の基板ユニットの製造方法においては、基板上に半導体積層体を形成し、前記半導体積層体上に犠牲層を形成し、前記犠牲層上に半導体機能層を形成し、前記基板における前記半導体積層体が形成される形成面と異なる裏面、前記基板の側面、及び前記半導体積層体の側面を少なくとも覆う保護膜を形成することを特徴とする。
【0007】
本開示の基板ユニットは、基板と、前記基板上に形成された半導体積層体と、前記基板における前記半導体積層体が形成される形成面と異なる裏面、前記基板の側面、及び前記半導体積層体の側面を少なくとも覆う保護膜とを有することを特徴とする。
【発明の効果】
【0008】
本開示によれば、半導体機能層を成長させるための基板の損傷を軽減することができ、基板及び半導体積層体の再利用の回数を増やすことができる。
【図面の簡単な説明】
【0009】
【図1】（Ａ）は、実施の形態１に係る基板ユニットの断面を示す概略図であり、（Ｂ）は、実施の形態１に係る基板ユニットの上面を示す概略図である。
【図2】実施の形態１に係る基板ユニットの製造方法を示すフローチャートである。
【図3】実施の形態１に係る基板ユニットの製造工程（その１）を示す概略断面図である。
【図4】実施の形態１に係る基板ユニットの製造工程（その２）を示す概略断面図である。
【図5】実施の形態１に係る基板ユニットの製造工程（その３）を示す概略断面図である。
【図6】（Ａ）及び（Ｂ）は、半導体機能層の剥離工程（その１）を示す概略断面図及び概略平面図である。
【図7】（Ａ）及び（Ｂ）は、半導体機能層の剥離工程（その２）を示す概略断面図及び概略平面図である。
【図8】（Ａ）及び（Ｂ）は、半導体機能層の剥離工程（その３）を示す概略断面図及び概略平面図である。
【図9】半導体機能層の剥離工程（その４）を示す概略断面図である。
【図10】実施の形態１に係る基板ユニットの再利用工程（その１）を示す概略断面図である。
【図11】実施の形態１に係る基板ユニットの再利用工程（その２）を示す概略断面図である。
【図12】実施の形態１に係る基板ユニットの再利用工程（その３）を示す概略断面図である。
【図13】実施の形態１に係る基板ユニットの再利用工程（その４）を示す概略断面図である。
【図14】実施の形態１に係る基板ユニットの機械研磨工程（その１）を示す概略断面図である。
【図15】実施の形態１に係る基板ユニットの機械研磨工程（その２）を示す概略断面図である。
【図16】実施の形態１に係る基板ユニットの再利用工程（その５）を示す概略断面図である。
【図17】実施の形態２に係る基板ユニットの元になる積層基板を示す概略図である。
【図18】実施の形態２に係る基板ユニットの断面を示す概略図である。
【図19】実施の形態２に係る基板ユニットの製造方法を示すフローチャートである。
【図20】実施の形態２に係る基板ユニットの製造工程（その１）を示す概略断面図である。
【図21】実施の形態２に係る基板ユニットの製造工程（その２）を示す概略断面図である。
【図22】（Ａ）及び（Ｂ）は、実施の形態２に係る基板ユニットの製造工程（その３）を示す概略断面図及び概略平面図である。
【図23】（Ａ）及び（Ｂ）は、実施の形態２に係る基板ユニットの製造工程（その４）を示す概略断面図及び概略平面図である。
【図24】（Ａ）及び（Ｂ）は、実施の形態２に係る基板ユニットの製造工程（その５）を示す概略断面図及び概略平面図である。
【図25】実施の形態２に係る基板ユニットの製造工程（その６）を示す概略断面図である。
【図26】実施の形態２に係る基板ユニットの製造工程（その７）を示す概略断面図である。
【図27】実施の形態２に係る基板ユニットの再利用工程（その１）を示す概略断面図である。
【図28】実施の形態２に係る基板ユニットの再利用工程（その２）を示す概略断面図である。
【図29】実施の形態２に係る基板ユニットの再利用工程（その３）を示す概略断面図である。
【図30】実施の形態２に係る基板ユニットの再利用工程（その４）を示す概略断面図である。
【図31】実施の形態２に係る基板ユニットの再利用工程（その５）を示す概略断面図である。
【図32】実施の形態２に係る基板ユニットの再利用工程（その６）を示す概略断面図である。
【図33】実施の形態１の変形例２に係る基板ユニットの元になる積層基板の断面を示す概略図である。
【図34】実施の形態１の変形例２に係る基板ユニットの断面を示す概略図である。
【発明を実施するための形態】
【0010】
以下に、本開示の実施の形態に係る基板ユニットの製造方法及び基板ユニットを、図面を参照しながら説明する。以下の実施の形態は、例にすぎず、本開示の範囲内で種々の変更が可能である。
【0011】
【0012】
基板ユニット１は、積層された複数の半導体層を有する積層基板１００と、積層基板１００の全体を覆う保護膜１０９とを有している。積層基板１００は、半導体基板（例えば、半導体ウエハ）である基板１０１と、基板１０１上に備えられた半導体積層体１１０と、半導体積層体１１０上に備えられた犠牲層１０５と、犠牲層１０５上に備えられた半導体機能層１２０とを有している。
【0013】
半導体積層体１１０は、結晶成長としてのエピタキシャル成長によって基板１０１上に形成された１つ又は複数の半導体層を有している。半導体積層体１１０の具体例は、後述される。
【0014】
犠牲層１０５は、結晶成長としてのエピタキシャル成長によって半導体積層体１１０上に形成された半導体層である。犠牲層１０５は、使用されるエッチャント材料によってエッチングされやすい（すなわち、他の層よりもエッチング速度が速い）材料で構成されている。犠牲層１０５の具体例は、後述される。
【0015】
半導体機能層１２０は、半導体素子が形成される半導体層である。図１（Ａ）に示される半導体機能層１２０からは、加工によって分割されて基板１０１上に２次元的に配置された複数の半導体素子（すなわち、分割された複数の半導体機能層１２０）が形成される。犠牲層１０５をエッチングすることで、複数の半導体素子の各々（すなわち、分割された複数の半導体機能層１２０の各々）を、半導体積層体１１０から分離可能（すなわち、剥離可能）である。個々の半導体機能層１２０は、半導体装置（例えば、光源、光検出器、画像センサ、など）又は半導体素子（例えば、発光素子、受光素子、圧電素子、など）としての機能を持つ。分離された半導体機能層１２０は、移動装置（図示せず）によって持ち上げられて運ばれ、実装基板（図示せず）上に、例えば、分子間力によって貼り付けられる。なお、半導体機能層１２０の具体例は、後述される。
【0016】
図１において、保護膜１０９は、積層基板１００の全体を覆っているが、保護膜１０９は、必ずしも積層基板１００の全体を覆う必要はない。保護膜１０９は、半導体機能層１２０の形成のために繰り返し使用される部分を覆う構造であればよい。例えば、保護膜１０９は、基板ユニット１において、基板１０１における半導体積層体１１０が形成される形成面１０１ａと異なる裏面１０１ｂ、基板１０１の側面１０１ｃ、及び半導体積層体１１０の側面１１０ｃを少なくとも覆うことが望ましい。言い換えると、保護膜１０９を裏面１０１ｂからバッファ層１０４（後述の図４から図９に示される。）の側面までに形成した基板ユニット１でもよい。そのような基板ユニット１により、半導体機能層１２０の形成後及び分離後におけるエッチング処理によって基板１とバッファ層１０４が侵食されることがなく、基板１０１及びバッファ層１０２（後述の図４から図１６に示される。）を繰り返し再利用することが可能になる。
【0017】
《１－２》実施の形態１の詳細
〈基板ユニットの製造〉
図２は、実施の形態１に係る基板ユニットの製造方法を示すフローチャートである。図３、図４、及び図５は、実施の形態１に係る基板ユニットの製造工程（その１、その２、及びその３）を示す概略断面図である。
〈基板ユニットの製造〉
図２は、実施の形態１に係る基板ユニットの製造方法を示すフローチャートである。図３、図４、及び図５は、実施の形態１に係る基板ユニットの製造工程（その１、その２、及びその３）を示す概略断面図である。
【0018】
図３及び図４に示されるように、実施の形態１に係る基板ユニットの製造方法では、エピタキシャル成長によって、半導体基板としての基板１０１上に半導体積層体１１０を成長させ（図２のステップＳ１０１）、半導体積層体１１０上に犠牲層１０５を成長させ（図２のステップＳ１０２）、犠牲層１０５上に半導体機能層１２０を成長させる（図２のステップＳ１０３）。基板１０１は、例えば、インジウムリン（ＩｎＰ）基板である。
【0019】
図４に示されるように、基板１０１上に成長した半導体積層体１１０は、ＩｎＰからなる第１の層としてのバッファ層１０２と、バッファ層１０２上に形成されたインジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）からなる第２の層としてのエッチングストップ層１０３と、エッチングストップ層１０３上に形成されたＩｎＰからなる第３の層としてのバッファ層１０４と、インジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）からなる犠牲層１０５と、を有している。また、犠牲層１０５は、ＩｎＧａＡｓのみで構成される単層でもよい。また、犠牲層１０５は、例えば、ＩｎＧａＡｓからなる層とインジウム・ガリウム・ヒ素・リン（ＩｎＧａＡｓＰ）からなる層、などの複数の材料の層で構成される多層構造でもよい。第１のエッチャント材料としてのバッファ層１０４のエッチャント材料は、塩酸、第２のエッチャント材料としてのエッチングストップ層１０３のエッチャント材料は、リン酸と過酸化水素水と混合液もしくはクエン酸と過酸化水素水の混合液、硫酸と過酸化水素水の混合液を用いる。犠牲層１０５もリン酸と過酸化水素水と混合液もしくはクエン酸と過酸化水素水の混合液、硫酸と過酸化水素水の混合液を用いる。
【0020】
バッファ層１０２は、基板１０１と同じ材料で形成することによって、基板１０１とバッファ層１０２の合計の厚みを増やすことができ、また、バッファ層１０２を設けることによって、後述する再利用（すなわち、リサイクル）工程における上層除去時にも、基板１０１の厚みを減らさないことが可能である。エッチングストップ層１０３は、アルミニウム・ガリウム・ヒ素（ＡｌＧａＡｓ）などの他の材料で形成されてもよい。半導体積層体１１０は、図４に示される構成のものに限定されない。
【0021】
図４に示されるように、犠牲層１０５上に成長した半導体機能層１２０は、ＩｎＰからなるｎ型クラッド層１０６と、ＩｎＧａＡｓ光吸収層としての活性層１０７と、ＩｎＰからなるｐ型クラッド層１０８とを有している。実施の形態１では、ｎ型クラッド層１０６とｐ型クラッド層１０８とは、基板１０１の材料と同じ材料で形成されている。
【0022】
次に、図５に示されるように、積層基板１００の全体を覆う保護膜１０９を形成する（図２のステップＳ１０４）。保護膜１０９は、例えば、有機金属材料で形成される。保護膜１０９は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。保護膜１０９は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などのような他の方法で形成されてもよい。保護膜１０９は、半導体機能層１２０の形成のために再利用される部分である、基板１０１における半導体積層体１１０の裏面１０１ｂ、基板１０１の側面１０１ｃ、及び半導体積層体１１０の側面１１０ｃを少なくとも覆うように形成される。ＡＬＤを用いる場合には、保護膜１０９の膜厚を均一化することができる。
【0023】
次に、ＡＬＤ加工により積層基板１００の周囲全体に保護膜１０９として、アルミニウムの酸化膜のアルミナを堆積する場合、トリメチルアルミニウム（ＴＭＡ）を平面素材上に流すとＴＭＡがその表面を覆うが、１層のＴＭＡが全面を覆うと、それ以上積層しない。ここで、窒素を流すと、余っているＴＭＡを除去でき、次に、水又はオゾンを流すとＴＭＡのメチル基が離れてアルミニウムが酸化されて、１層のアルミナ膜ができる。
【0024】
次に、残っている水及びオゾンを除去し、その後に再びＴＭＡを供給する。この操作を繰り返すと、複数の原子層のアルミナが堆積することになる。実施の形態１では、トリメチルアルミニウムを用いているが他の有機金属、例えば、（ＣＨ３）３Ｇａ（トリメチルガリウム）などでもよい。
【0025】
保護膜１０９は、他の有機物保護膜であるレジスト等であってもよい。
【0026】
〈半導体機能層の剥離〉
図６（Ａ）及び（Ｂ）、図７（Ａ）及び（Ｂ）、図８（Ａ）及び（Ｂ）は、半導体機能層１２０の剥離工程（その１、その２、その３）を示す概略断面図及び概略平面図である。図９は、半導体機能層の剥離工程（その４）を示す概略断面図である。これらの図では、基板１０１の平面形状を正方形として図示しているが、平面形状は図示の例に限定されない。
図６（Ａ）及び（Ｂ）、図７（Ａ）及び（Ｂ）、図８（Ａ）及び（Ｂ）は、半導体機能層１２０の剥離工程（その１、その２、その３）を示す概略断面図及び概略平面図である。図９は、半導体機能層の剥離工程（その４）を示す概略断面図である。これらの図では、基板１０１の平面形状を正方形として図示しているが、平面形状は図示の例に限定されない。
【0027】
次に、図６（Ａ）及び（Ｂ）に示されるように、ドライエッチングにより半導体機能層１２０及び犠牲層１０５をパターニングし、図７（Ａ）及び（Ｂ）に示されるように、ドライエッチングによりＩｎＰからなるｐ型クラッド層１０８とＩｎＧａＡｓからなる活性層１０７をパターニングする（図２のステップＳ１０５）。
【0028】
次に、図８（Ａ）及び（Ｂ）に示されるように、活性層１０７の側面とｐ型クラッド層１０８の上面及び側面を覆うように、機能層保護膜１２１を形成する（図２のステップＳ１０６）。機能層保護膜１２１は、例えば、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、又はＳｉＯ２などで形成される。
【0029】
次に、図９に示されるように、犠牲層１０５をウェットエッチング用のエッチャント材料によってエッチングして、移動装置（図示せず）によって半導体機能層１２０を持ち上げることで、半導体機能層１２０を半導体積層体１１０から分離（すなわち、剥離）する（図２のステップＳ１０７）。剥離された半導体機能層１２０（例えば、半導体機能層１２０の個片）は、所望の実装基板（図示せず）上に貼り付けられ（すなわち、転写され）、配線を設けられ半導体素子（例えば、発光素子、受光素子、圧電素子、など）として機能する。
【0030】
〈基板ユニットの再利用〉
図１０から図１３は、実施の形態１に係る基板ユニットの再利用工程（その１～その４）を示す概略断面図である。これらの図では、基板１０１の平面形状を正方形として図示しているが、平面形状は図示の例に限定されない。
図１０から図１３は、実施の形態１に係る基板ユニットの再利用工程（その１～その４）を示す概略断面図である。これらの図では、基板１０１の平面形状を正方形として図示しているが、平面形状は図示の例に限定されない。
【0031】
半導体機能層１２０を半導体積層体１１０から剥離した後に、図１０に示されるように、バッファ層１０４をウェットエッチングし、基板１０１、バッファ層１０２、エッチングストップ層１０３、及び保護膜１０９の一部が残った状態にする。次に、図１１に示されるように、保護膜１０９をエッチングする。なお、図１１及び図１２において、保護膜１０９を除去しないことも可能である。次に、図１２に示されるように、エッチングストップ層１０３をウェットエッチングする。このとき、露出したバッファ層１０２の上面は平滑度の低い荒れた状態であるため、研磨工程（ラッピング）により平滑化のための処理が行われる（図２のステップＳ１０８）。図１３は、平滑化された上面を持つ積層基板を示す。
【0032】
図１４及び図１５は、実施の形態１に係る基板ユニットの機械研磨工程（その１及びその２）を示す概略断面図である。図１４及び図１５は、図１０から図１２に示される工程の変形例を示す。つまり、図１０から図１２に示される工程は、図１４及び図１５に示される研磨装置１５０による機械研磨工程に置き替えられてもよい。機械研磨としては、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）が用いられる。図１４及び図１５に示される機械研磨工程によって、平滑化された上面を持つ積層基板が得られる。
【0033】
図１６は、実施の形態１に係る基板ユニットの再利用工程（その５）を示す概略断面図である。図１６に示されるように、図１５におけるバッファ層１０２上に、バッファ層を追加形成し（保護膜１０９より上に飛び出た面）、半導体積層体１１０の残りの層であるエッチングストップ層１０３及びバッファ層１０４、犠牲層１０５、及び半導体機能層１２０を順に成長させる（図２のステップＳ１０９）。また、図１３におけるバッファ層１０２上に、バッファ層を追加形成し、図４で示す様に再度各層を形成する。
【0034】
次に、図６（Ａ）及び（Ｂ）に示されるように、ドライエッチングにより半導体機能層１２０及び犠牲層１０５をパターニングし、図７（Ａ）及び（Ｂ）に示されるように、ドライエッチングによりＩｎＰからなるｐ型クラッド層１０８とＩｎＧａＡｓからなる活性層１０７をパターニングする（図２のステップＳ１１０）。
【0035】
次に、図８（Ａ）及び（Ｂ）に示されるように、活性層１０７の側面とｐ型クラッド層１０８の上面及び側面を覆うように、機能層保護膜１２１を形成する。
【0036】
【0037】
基板ユニットの再利用工程では、ステップＳ１０８からＳ１１１の工程（すなわち、半導体機能層を形成するための工程）を繰り返し行うことが可能である。また、再利用工程では、ＡＬＤ処理を行うことで、図５の基板ユニットを再度得ることができる。
【0038】
《１－３》実施の形態１の効果
以上のように、実施の形態１の製造方法又は基板ユニット１を用いれば、保護膜１０９を設けたことによりＩｎＰからなる基板１０１の損傷を軽減することができる。さらに、ＩｎＰからなるバッファ層１０２を含めて侵食が無い状態で基板１０１及びバッファ層１０２を繰り返し再利用することが可能になる。したがって、半導体機能層１２０を成長させるための基板１０１及び半導体積層体１１０の再利用の回数を増やすことができる。また、実施の形態１の半導体機能層１２０を形成した後に保護膜１０９を形成すると、犠牲層１０５のエッチング時に基板１０１へのダメージをさらに抑制し、再利用の回数をさらに増やすことができる。
以上のように、実施の形態１の製造方法又は基板ユニット１を用いれば、保護膜１０９を設けたことによりＩｎＰからなる基板１０１の損傷を軽減することができる。さらに、ＩｎＰからなるバッファ層１０２を含めて侵食が無い状態で基板１０１及びバッファ層１０２を繰り返し再利用することが可能になる。したがって、半導体機能層１２０を成長させるための基板１０１及び半導体積層体１１０の再利用の回数を増やすことができる。また、実施の形態１の半導体機能層１２０を形成した後に保護膜１０９を形成すると、犠牲層１０５のエッチング時に基板１０１へのダメージをさらに抑制し、再利用の回数をさらに増やすことができる。
【0039】
《２》実施の形態２
《２－１》実施の形態２の概要
図１７は、実施の形態２に係る基板ユニットの元になる積層基板を示す概略図である。図１８は、実施の形態２に係る基板ユニット２の断面を示す概略図である。図１８の基板ユニット２は、図１７の半導体機能層２２０を成長させるために用いられる。あるいは、図１８の基板ユニット２は、図１７の半導体機能層２２０を剥離した後における、基板２０１及び半導体積層体２１０を再利用して形成される。
《２－１》実施の形態２の概要
図１７は、実施の形態２に係る基板ユニットの元になる積層基板を示す概略図である。図１８は、実施の形態２に係る基板ユニット２の断面を示す概略図である。図１８の基板ユニット２は、図１７の半導体機能層２２０を成長させるために用いられる。あるいは、図１８の基板ユニット２は、図１７の半導体機能層２２０を剥離した後における、基板２０１及び半導体積層体２１０を再利用して形成される。
【0040】
基板ユニット２は、積層された複数の半導体層を有する積層基板２００と、積層基板２００の全体を覆う保護膜２０９とを有している。積層基板２００は、半導体基板（例えば、半導体ウエハ）である基板２０１と、基板２０１上に備えられた半導体積層体２１０とを有している。
【0041】
半導体積層体２１０は、結晶成長としてのエピタキシャル成長によって基板２０１上に形成された１つ又は複数の半導体層を有している。半導体積層体２１０の具体例は、後述される。
【0042】
図１７に示される犠牲層２０５は、結晶成長としてのエピタキシャル成長によって半導体積層体２１０上に形成された半導体層である。犠牲層２０５は、使用されるエッチャント材料によってエッチングされやすい（すなわち、他の層よりもエッチング速度が速い）材料で構成されている。犠牲層２０５の具体例は、後述される。
【0043】
図１７に示される半導体機能層２２０は、半導体素子が形成される半導体層である。実施の形態１の場合と同様に、半導体機能層２２０は、加工によって分割されて半導体ウエハ上に２次元的に配置される。犠牲層２０５をエッチングすることで、複数の半導体素子の各々（すなわち、分割された複数の半導体機能層２２０の各々）を、半導体積層体２１０から分離可能（すなわち、剥離可能）である。個々の半導体機能層２２０は、半導体装置（例えば、光源、光検出器、画像センサ、など）又は半導体素子（例えば、発光素子、受光素子、圧電素子、など）としての機能を持つ。分離された半導体機能層２２０は、移動装置（図示せず）によって持ち上げられて運ばれ、実装基板（図示せず）上に、例えば、分子間力によって貼り付けられる。なお、半導体機能層２２０の具体例は、後述される。
【0044】
図１８において、保護膜２０９は、積層基板２００の全体を覆っているが、保護膜２０９は、必ずしも積層基板２００の全体を覆う必要はない。保護膜２０９は、半導体機能層２２０の形成のために繰り返し使用される部分を覆う構造であればよい。例えば、保護膜２０９は、基板ユニット２において、基板２０１における半導体積層体２１０が形成される形成面２０１ａと異なる裏面２０１ｂ、基板２０１の側面２０１ｃ、及び半導体積層体１１０の側面２１０ｃを少なくとも覆うことが望ましい。
【0045】
《２－２》実施の形態２の詳細
〈基板ユニットの製造〉
図１９は、実施の形態２に係る基板ユニットの製造方法を示すフローチャートである。図２０及び図２１は、実施の形態２に係る基板ユニットの製造工程（その１及びその２）を示す概略断面図である。
〈基板ユニットの製造〉
図１９は、実施の形態２に係る基板ユニットの製造方法を示すフローチャートである。図２０及び図２１は、実施の形態２に係る基板ユニットの製造工程（その１及びその２）を示す概略断面図である。
【0046】
図２０及び図２１に示されるように、実施の形態２に係る基板ユニットの製造方法では、エピタキシャル成長によって、半導体基板としての基板２０１上に半導体積層体２１０を成長させ、半導体積層体２１０上に犠牲層２０５を成長させ、犠牲層１０５上に半導体機能層２２０を成長させる（図１９のステップＳ２０１）。基板２０１は、例えば、ＩｎＰ基板である。犠牲層２０５は、実施の形態１の犠牲層１０５の場合と同様に、ＩｎＧａＡｓのみで構成される単層でもよい。また、犠牲層２０５は、例えば、ＩｎＧａＡｓからなる層とＩｎＧａＡｓＰからなる層、などの複数の材料の層で構成される多層構造でもよい。
【0047】
図２１に示されるように、基板２０１上に成長した半導体積層体２１０は、ＩｎＰからなる第１の層としてのバッファ層２０２と、バッファ層２０２上に形成されたＩｎＧａＡｓからなる第２の層としてのエッチングストップ層２０３と、エッチングストップ層２０３上に形成されたＩｎＰからなる第３の層としてのバッファ層２０４とを有している。
【0048】
バッファ層２０２は、基板２０１と同じ材料で形成することによって、基板２０１とバッファ層２０２の合計の厚みを増やすことができ、また、バッファ層２０２を設けることによって、後述する再利用工程における上層除去時にも、基板２０１の厚みを減らさないことが可能である。エッチングストップ層２０３は、ＩｎＧａＡｓＰなどの他の材料で形成されてもよい。半導体積層体２１０は、図２１に示される構成のものに限定されない。ここで、実施の形態２においては、犠牲層２０５をＩｎＧａＡｓとし、エッチングストップ層２０３をＩｎＧａＡｓＰとすることが望ましい。これにより、犠牲層２０５に対するエッチングストップ層２０３のエッチング選択比が低くなるので、犠牲層２０５を除去する際のエッチングストップ層２０３の損傷を減らすことができる。
【0049】
図２１に示されるように、犠牲層２０５上に成長した半導体機能層２２０は、ＩｎＰからなるｎ型クラッド層２０６と、ＩｎＧａＡｓ光吸収層としての活性層２０７と、ＩｎＰからなるｐ型クラッド層２０８とを有している。実施の形態１では、ｎ型クラッド層２０６とｐ型クラッド層２０８とは、基板２０１の材料と同じ材料で形成されている。
【0050】
図２２（Ａ）及び（Ｂ）、図２３（Ａ）及び（Ｂ）、図２４（Ａ）及び（Ｂ）は、実施の形態２に係る基板ユニットの製造工程（その３、その４、その５）を示す概略断面図及び概略平面図である。これらの図では、基板２０１の平面形状を正方形として図示しているが、平面形状は図示の例に限定されない。
【0051】
次に、図２２（Ａ）及び（Ｂ）に示されるように、ドライエッチングにより半導体機能層２２０及び犠牲層２０５をパターニングし、図２３（Ａ）及び（Ｂ）に示されるように、ドライエッチングによりＩｎＰからなるｐ型クラッド層２０８とＩｎＧａＡｓからなる活性層２０７をパターニングする（図１９のステップＳ２０２）。
【0052】
次に、図２４（Ａ）及び（Ｂ）に示されるように、活性層２０７の側面とｐ型クラッド層２０８の上面及び側面を覆うように、機能層保護膜２２１を形成する。機能層保護膜２２１は、例えば、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、又はＳｉＯ２などで形成される。
【0053】
図２５は、実施の形態２に係る基板ユニットの製造工程（その７）を示す概略断面図である。図２５に示されるように、犠牲層２０５をウェットエッチング用のエッチャント材料によってエッチングして、移動装置（図示せず）によって半導体機能層２２０を持ち上げることで、半導体機能層２２０を半導体積層体２１０から分離（すなわち、剥離）する（図１９のステップＳ２０３）。剥離された半導体機能層２２０（例えば、半導体機能層２２０の個片）は、所望の実装基板（図示せず）上に貼り付けられ（すなわち、転写され）、配線を設けられ半導体素子（例えば、発光素子、受光素子、圧電素子、など）として機能する。
【0054】
図２６は、実施の形態２に係る基板ユニットの製造工程（その８）を示す概略断面図である。図２６に示されるように、基板２０１と半導体積層体２１０とからなる積層基板２００の全体を覆う保護膜２０９を形成する（図１９のステップＳ２０４）。保護膜２０９は、例えば、有機金属材料で形成される。保護膜２０９は、例えば、ＡＬＤにより形成される。保護膜２０９は、ＣＶＤなどのような他の方法で形成されてもよい。保護膜２０９は、必ずしも積層基板２００の全体を覆う必要はない。保護膜２０９は、半導体機能層２２０の形成のために再利用される部分である、基板２０１における半導体積層体２１０の裏面２０１ｂ、基板２０１の側面２０１ｃ、及び半導体積層体２１０の側面２１０ｃを少なくとも覆うように形成される。保護膜２０９は、実施の形態１における保護膜と同様である。
【0055】
【0056】
半導体機能層２２０を半導体積層体２１０から剥離した後に、図２７及び図２８に示されるように、バッファ層２０４をウェットエッチングし、基板２０１、バッファ層２０２、エッチングストップ層２０３、及び保護膜２０９の一部が残った状態にする。次に、図２９に示されるように、保護膜２０９をエッチングする。なお、図２９において、保護膜２０９を除去しないことも可能である。次に、図３０に示されるように、エッチングストップ層３０３をウェットエッチングする。このとき、露出したバッファ層３０２の上面は平滑度の低い荒れた状態であるため、研磨工程（ラッピング）により平滑化のための処理が行われる（図１９のステップＳ２０５）。図３１は、平滑化された上面を持つ積層基板を示す。なお、実施の形態１の場合と同様に、平滑化処理に、ＣＭＰを用いてもよい。
【0057】
図３２は、実施の形態１に係る基板ユニットの再利用工程（その６）を示す概略断面図である。図３２に示されるように、図３１におけるバッファ層２０２上に、半導体積層体２１０の残りの層であるエッチングストップ層２０３及びバッファ層２０４を順に成長させ、積層基板２００を形成する（図１９のステップＳ２０６）。
【0058】
次に、図２６に示されるように、積層基板２００の全体を覆う保護膜２０９を形成する（図１９のステップＳ２０７）。保護膜２０９は、半導体機能層２２０の形成のために再利用される部分である、基板２０１における半導体積層体２１０の裏面２０１ｂ、基板２０１の側面２０１ｃ、及び半導体積層体２１０の側面２１０ｃを少なくとも覆うように形成される。この処理によって、図２６に示される基板ユニット２が形成される。
【0059】
《２－３》実施の形態２の効果
以上のように、実施の形態２の製造方法又は基板ユニット２を用いれば、保護膜２０９を設けたことによりＩｎＰからなる基板２０１だけでなく、ＩｎＰからなるバッファ層２０２含めて侵食が全く無い状態で基板２０１及びバッファ層２０２を繰り返し再利用することが可能になる。したがって、半導体機能層２２０を成長させるための基板２０１及び半導体積層体２１０の再利用の回数を増やすことができる。また、半導体機能層２２０が半導体積層体２１０から分離するプロセスの後に保護膜２０９が形成されるので、前記分離するプロセスで発生し得る保護膜２０９の傷等の発生を低減することができる。従って、基板ユニットの再利用工程において、保護膜２０９の傷からのエッチング液（エッチャント）の侵入を防止し、再利用における歩留まりを向上させることができる。
以上のように、実施の形態２の製造方法又は基板ユニット２を用いれば、保護膜２０９を設けたことによりＩｎＰからなる基板２０１だけでなく、ＩｎＰからなるバッファ層２０２含めて侵食が全く無い状態で基板２０１及びバッファ層２０２を繰り返し再利用することが可能になる。したがって、半導体機能層２２０を成長させるための基板２０１及び半導体積層体２１０の再利用の回数を増やすことができる。また、半導体機能層２２０が半導体積層体２１０から分離するプロセスの後に保護膜２０９が形成されるので、前記分離するプロセスで発生し得る保護膜２０９の傷等の発生を低減することができる。従って、基板ユニットの再利用工程において、保護膜２０９の傷からのエッチング液（エッチャント）の侵入を防止し、再利用における歩留まりを向上させることができる。
【0060】
《３》変形例１
上記実施の形態１及び２では、成長の元となる基板１０１，２０１、半導体積層体１１０、２１０、及び犠牲層１０５、２０５の上層に成長させる半導体機能層１２０、２２０は、一例を示したが、半導体積層体１１０、２１０に追加の層を設けてもよく、犠牲層１０５、２０５に追加の層を設けてもよく、また、半導体機能層１２０、２２０に追加の上層を設けてもよい。また、半導体積層体１１０（２１０）をバッファ層１０２（２０２）、エッチングストップ層１０３（２０３）、バッファ層１０４（２０４）で構成したが、一層のみで構成してもよい。例えば、半導体積層体をバッファ層１０４（２０４）のみの構成としてもよい。
上記実施の形態１及び２では、成長の元となる基板１０１，２０１、半導体積層体１１０、２１０、及び犠牲層１０５、２０５の上層に成長させる半導体機能層１２０、２２０は、一例を示したが、半導体積層体１１０、２１０に追加の層を設けてもよく、犠牲層１０５、２０５に追加の層を設けてもよく、また、半導体機能層１２０、２２０に追加の上層を設けてもよい。また、半導体積層体１１０（２１０）をバッファ層１０２（２０２）、エッチングストップ層１０３（２０３）、バッファ層１０４（２０４）で構成したが、一層のみで構成してもよい。例えば、半導体積層体をバッファ層１０４（２０４）のみの構成としてもよい。
【0061】
上記実施の形態１及び２では、ＩｎＰ系の材料を用いて、積層基板１００、２００を形成した例を説明したが、ＧａＡｓ系の材料又はＧａＮ系の材料を用いて、積層基板１００、２００を形成してもよい。例えば、基板１０１，２０１の材料としてＧａＡｓを用い、バッファ層１０２、２０２の材料としてＧａＡｓを用い、エッチングストップ層１０３、２０３の材料としてＩｎＧａＰを用い、バッファ層１０４、２０４の材料としてＡｌＧａＡｓ又はＧａＡｓを用い、犠牲層１０５、２０５の材料としてＡｌＡｓを用いることができる。
【0062】
《４》変形例２
上述した実施の形態１では、半導体積層体１１０を、バッファ層１０２と、バッファ層１０２上に形成されたＩｎＧａＡｓからなるエッチングストップ層１０３と、エッチングストップ層１０３上に形成されたＩｎＰからなるバッファ層１０４とで構成し、犠牲層１０５を、ＩｎＧａＡｓとし、半導体機能層１２０を、犠牲層１０５上に形成されるＩｎＰからなるｎ型クラッド層１０６と、活性層（ＡＣ）１０７と、ＩｎＧａＡｓからなるｐ型クラッド層１０８とで構成した、積層基板１００を用いて基板ユニットを製造する例を説明した。しかし、図３３に示すように、半導体積層体１１１０を、ＩｎＰからなるバッファ層１１０２とＩｎＧａＡｓからなるエッチングストップ層１１０３とで構成し、犠牲層１１０５を、ＩｎＰとし、半導体機能層１１２０を、ＩｎＧａＡｓからなるｎ型クラッド層１１０６と活性層（ＡＣ）１１０７とＩｎＧａＡｓからなるｐ型クラッド層１１０８とで構成した積層基板１１００を用いて、変形例２に係る基板ユニットを製造することもできる。
上述した実施の形態１では、半導体積層体１１０を、バッファ層１０２と、バッファ層１０２上に形成されたＩｎＧａＡｓからなるエッチングストップ層１０３と、エッチングストップ層１０３上に形成されたＩｎＰからなるバッファ層１０４とで構成し、犠牲層１０５を、ＩｎＧａＡｓとし、半導体機能層１２０を、犠牲層１０５上に形成されるＩｎＰからなるｎ型クラッド層１０６と、活性層（ＡＣ）１０７と、ＩｎＧａＡｓからなるｐ型クラッド層１０８とで構成した、積層基板１００を用いて基板ユニットを製造する例を説明した。しかし、図３３に示すように、半導体積層体１１１０を、ＩｎＰからなるバッファ層１１０２とＩｎＧａＡｓからなるエッチングストップ層１１０３とで構成し、犠牲層１１０５を、ＩｎＰとし、半導体機能層１１２０を、ＩｎＧａＡｓからなるｎ型クラッド層１１０６と活性層（ＡＣ）１１０７とＩｎＧａＡｓからなるｐ型クラッド層１１０８とで構成した積層基板１１００を用いて、変形例２に係る基板ユニットを製造することもできる。
【0063】
変形例２では、図３４に示すように、基板１１０１上に半導体積層体１１１０、犠牲層１１０５、半導体機能層１１２０を順に積層した後に保護膜１１０９を形成する。保護膜１１０９の材料、形状、及び形成方法は、実施の形態１における保護膜１０９のものと同様である。それ以降の工程では、実施の形態１又は２と同様に、犠牲層１１０５を除去し、半導体機能層１１２０を半導体積層体１１１０から分離する。その後、図１４及び図１５に示す例と同様に、ＣＭＰにより研磨してエッチングストップ層１１０３を除去し、バッファ層１１０２の上面を平滑化処理することで、基板１１０１と、基板１１０１上の平滑化された上面を持つバッファ層１１０２と、基板１１０１の裏面１１０１ｂからバッファ層１１０２の側面１１０２ｃ（半導体積層体１１１０の側面である。）までを覆うように形成された保護膜１１０９を有する基板ユニットを得ることができる。
【0064】
このように、基板１１０１と犠牲層１１０５とが同一の材料（例えば、ＩｎＰ）とする場合であっても、半導体機能層１１２０を形成した後であって犠牲層１０５を除去する前に保護膜１１０９が形成されているので、犠牲層１１０５を除去するためのエッチャントによる損傷から基板１１０１の裏面１１０１ｂ、側面１１０１ｃ、及びバッファ層１１０２の側面１１０２ｃ（側面１１０１ｃ及び１１０２ｃは、半導体積層体１１１０の側面を形成している。）を保護することができる。
【0065】
なお、変形例２の積層基板１１００を、変形例１のように、ＧａＡｓ系の材料又はＧａＮ系の材料を用いて形成してもよい。
【符号の説明】
【0066】
１、２ 基板ユニット、 １００、２００、１１００ 積層基板、 １０１、２０１、１１０１ 基板、 １０１ａ、２０１ａ 形成面、 １０１ｂ、２０１ｂ、１１０１ｂ 裏面、 １０１ｃ、２０１ｃ、１１０１ｃ 基板の側面、 １０２、２０２、１１０２ バッファ層（第１の層）、 １１０２ｃ バッファ層の側面、 １０３、２０３、１１０３ エッチングストップ層（第２の層）、 １０４、２０４ バッファ層（第３の層）、 １０５、２０５、１１０５ 犠牲層、 １０６、２０６、１１０６ ｎ型クラッド層、 １０７、２０７、１１０７ 活性層、 １０８、２０８、１１０８ ｐ型クラッド層、 １０９、２０９、１１０９ 保護膜、 １１０、２１０、１１１０ 半導体積層体、 １１０ｃ、２１０ｃ 半導体積層体の側面、 １２０、２２０、１１２０ 半導体機能層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】