特開 2024-14465 半導体スイッチ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024014465

(43)【公開日】2024-02-01

(54)【発明の名称】半導体スイッチ

(51)【国際特許分類】

   H03K 17/04 20060101AFI20240125BHJP

   H03K 17/10 20060101ALI20240125BHJP

   H02M 1/00 20070101ALI20240125BHJP

   H02M 9/04 20060101ALI20240125BHJP

【ＦＩ】

H03K17/04 G

H03K17/10

H02M1/00 K

H02M9/04 Z

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022117311

(22)【出願日】2022-07-22

(71)【出願人】

【識別番号】504151365

【氏名又は名称】大学共同利用機関法人 高エネルギー加速器研究機構

(74)【代理人】

【識別番号】100163533

【弁理士】

【氏名又は名称】金山 義信

(74)【代理人】

【識別番号】100199842

【弁理士】

【氏名又は名称】坂井 祥平

(72)【発明者】

【氏名】内藤 孝

【テーマコード（参考）】

5H740

5J055

【Ｆターム（参考）】

5H740BA01

5H740BB01

5H740BB07

5H740BC01

5H740BC02

5H740HH07

5H740JA01

5H740JB01

5H740KK03

5H740KK05

5H740MM06

5J055AX03

5J055AX55

5J055BX16

5J055CX07

5J055DX31

5J055DX42

5J055DX72

5J055DX83

5J055EX29

5J055EX30

5J055EY01

5J055EY07

5J055EY10

5J055EY12

5J055EY13

5J055EY26

5J055GX01

5J055GX06

(57)【要約】

【課題】
動作電圧を低くすることができ、信頼性が高く、サイラトロンスイッチに対してコスト低減が実現できる半導体スイッチの提供。
【解決手段】サイリスタを多段接続した高電圧、大電流の半導体スイッチであって、サイリスタのゲートとカソードとが実質的にショートされたアバランシェモードサイリスタ１-１～１-Ｎが多段接続されたアバランシェ回路と、多段接続されたアバランシェモードサイリスタ１-１～１-Ｎの下段に多段接続されたゲートトリガーサイリスタ２-１～２-Ｍと、ゲートトリガーサイリスタ２-１～２-Ｍの各段に設けられ、各段のゲートトリガーサイリスタにゲート信号を供給する光トリガー部１０（トリガー回路）を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

サイリスタを多段接続した半導体スイッチであって、
前記サイリスタのゲートとカソードとが実質的にショートされたアバランシェモードサイリスタが多段接続されたアバランシェ回路と、
多段接続された前記アバランシェモードサイリスタの下段に多段接続されたゲートトリガーサイリスタと、
前記ゲートトリガーサイリスタの各段に設けられ、各段のゲート信号を供給するトリガー回路と、
を備えたことを特徴とする半導体スイッチ。

【請求項2】

請求項１に記載の半導体スイッチであって、
前記アバランシェ回路の最下段の電位を前記アバランシェモードサイリスタのブレークオーバー電圧に近い電位にすることを特徴とする半導体スイッチ。

【請求項3】

請求項１に記載の半導体スイッチであって、
前記アバランシェ回路の最下段の電位を前記アバランシェモードサイリスタのブレークオーバー電圧の８０～９０％の電位にすることを特徴とする半導体スイッチ。

【請求項4】

請求項１に記載の半導体スイッチであって、
前記アバランシェモードサイリスタ及び前記ゲートトリガーサイリスタの各段を分圧する分圧抵抗と、
前記分圧抵抗に並列接続されたツェナーダイオードと、
を備えたことを特徴とする半導体スイッチ。

【請求項5】

請求項１から４のいずれか１項に記載の半導体スイッチであって、
前記トリガー回路は、トリガーとして光を利用した光トリガーを用いた回路であることを特徴とする半導体スイッチ。

【請求項6】

請求項１から４のいずれか１項に記載の半導体スイッチであって、
前記トリガー回路は、トリガーとしてパルストランスを用いた回路であることを特徴とする半導体スイッチ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体のスイッチングデバイスであるサイリスタを用いて、高速、大電流のスイッチングが可能な半導体スイッチに関する。

【背景技術】

【0002】

サイリスタは、主にゲートからカソードへゲート電流を流すことにより、アノードとカソード間を導通させることが出来る３端子の半導体素子であり、ピーク電流は大きく流せるが、印加出来る電圧は１．５ｋＶと高くない。しかし、電力システム技術の分野においては高電圧、大電流を制御することが求められている。これまではサイラトロンスイッチと呼ばれるガス放電管が用いられているが、放電現象を用いているために、安定に動作させるためにはヒーター電源等の周辺回路が必要であり、高価であるとともに広い設置面積も必要である。そのため、サイリスタ等の半導体を用いたスイッチング回路の要求が高まっているが、例えば、４０ｋＶの高電圧のスイッチングをサイリスタで行うには、３０個程度を直列、並列に多段接続する必要があった。また、サイリスタにおいては、スイッチング時間を制御するためトリガー信号を供給することが行われるが、スイッチング回路を構成する全てのサイリスタにトリガー信号を供給するためには、多数の部品が必要となりコストが高くなるとともに、スイッチング性能のばらつきが大きくなる。

【0003】

図５を参照してサイリスタの動作特性について説明する。サイリスタは、アノード、カソード、ゲートの３つの端子があり、アノードの電位がカソードの電位より高いときに、ゲートに電流を流すと、サイリスタが導通する。なお、一度導通すると、ゲート電流が０になっても導通し続ける。図５は、横軸にアノードとカソードの間の電圧Ｖ、縦軸にアノードとカソードの間に流れる電流Ｉを示したＶ－Ｉ特性を示している。サイリスタは電圧（横軸）を印加した状態でゲート電流（Ｉ_Ｇ）を流すことによって、オフからオン状態になり急激に電流が増加する。ゲート電流（Ｉ_Ｇ）が大きいと、アノードとカソードの間の電圧Ｖが低くてもオフからオン状態になるが、ゲート電流（Ｉ_Ｇ）が小さいと、アノードとカソードの間の電圧Ｖを高くしないとオフからオン状態にならない。ゲート電流（Ｉ_Ｇ）がゼロであっても一定電圧を超過する超過電圧によって半導体内で電子雪崩（アバランシェ）が発生し、ゲート電流（Ｉ_Ｇ）を流した時と同様に回路がオン状態になる。ゲート電流（Ｉ_Ｇ）がゼロにおいてもオン状態になる電圧をブレークオーバー電圧（Ｖ_ＢＯ）と呼ぶ。ブレークオーバー電圧を超過する電圧を印加するとオン状態になり、このときのサイリスタのスイッチング速度は、サイリスタ個々の特性に依存するが、アバランシェでのスイッチング速度は通常の動作に比べて高速であることが知られている。

【0004】

アバランシェモード（アバランシェでのスイッチング）は通常の使い方ではないため、このモードでのサイリスタの特性が表記されたり、規格されたりすることはない。アバランシェモードでは一般の動作モードに比べると高い電圧を印加して動作させるので、スイッチングする電圧が同じ場合にはサイリスタの段数は減らすことができ、速いスイッチング速度が実現できる。アバランシェモードを利用した高速、大電流がスイッチング可能な半導体スイッチとして、複数のサイリスタが直列に多段接続されたサイリスタをゲート電流ゼロでスイッチさせるアバランシェ回路と、アバランシェ回路の最下段にトリガー信号を供給するトリガー回路と、を備え、アバランシェ回路の各サイリスタにブレークオーバー電圧に近い電圧を印加し、トリガー回路にトリガー信号を入力する半導体スイッチが、特許文献１に記載されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０２０－１０４１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記従来技術において、多段接続されたサイリスタはアノードとカソード間にブレークオーバー電圧以上の過大電圧を印加することによって、ゲートに入力がなくてもオフからオン状態に移行（アバランシェモード）する。そして、スイッチング速度はアバランシェモードを使うことによって高速になり、多段接続したサイリスタの各段のゲート入力は必要なくなる。

【0007】

しかし、特許文献１に記載の方法は、サイリスタをアバランシェモードで動作させるためには、多段接続したサイリスタに印加する電圧をブレークオーバー電圧に近い印加電圧にすると言う制約条件がある。この制約条件のため、スイッチングを起動する動作電圧を大きく低減させることが出来ず、例えば最大使用電圧の１／２以下では動作が難しく、半導体スイッチとしての適用範囲が限定されていた。また、高い電圧で使用できるサイリスタは種類が少なく選択肢が限られるため、異なる要求仕様に対応することが難しくなる。

【0008】

本発明の目的は、上記従来技術の課題を解決し、動作電圧を低くすることができ、信頼性が高く、サイラトロンスイッチに対してコスト低減が実現できる半導体スイッチを提供することにある。

【課題を解決するための手段】

【0009】

上記目的を達成するため、本発明は、サイリスタを多段接続した高電圧、大電流の半導体スイッチであって、前記サイリスタのゲートとカソードとが実質的にショートされたアバランシェモードサイリスタが多段接続されたアバランシェ回路と、多段接続された前記アバランシェモードサイリスタの下段に多段接続されたゲートトリガーサイリスタと、前記ゲートトリガーサイリスタの各段に設けられ、各段のゲート信号を供給するトリガー回路と、を備えたものである。

【0010】

また、上記の半導体スイッチにおいて、前記アバランシェ回路の最下段のアバランシェモードサイリスタのカソードの電位がブレークオーバー電圧に近い高電圧電位に設定されることが好ましい。

【0011】

さらに、上記の半導体スイッチにおいて、前記アバランシェ回路の最下段の前記アバランシェモードサイリスタのカソード電位がブレークオーバー電圧の８０～９０％の電位にされたことが望ましい。

【0012】

さらに、上記の半導体スイッチにおいて、前記アバランシェモードサイリスタ及び前記ゲートトリガーサイリスタの各段を分圧する分圧抵抗と、前記分圧抵抗に並列接続されたツェナーダイオードと、を備えたことが望ましい。

【0013】

さらに、上記の半導体スイッチにおいて、前記トリガー回路は、前記ゲートトリガーサイリスタの各段それぞれのサイリスタのゲートにトリガー電流を流すことでオン状態にするものであり、そのトリガーとして光を利用した光トリガーを用いることが好ましい。

【0014】

さらに、上記の半導体スイッチにおいて、前記トリガー回路は、そのトリガーとしてパルストランスを用いて、前記サイリスタのゲートにパルス電流を流すことでオン状態にする回路（以下、パルストランスを用いたトリガーを記す）を用いることが好ましい。

【発明の効果】

【0015】

本発明によれば、サイリスタのゲートとカソードとが実質的にショートされたアバランシェモードサイリスタが多段接続されたアバランシェ回路と、多段接続されたアバランシェモードサイリスタの下段に多段接続されたゲートトリガーサイリスタと、ゲートトリガーサイリスタの各段に設けられ、各段のゲート信号を供給するトリガー回路とを設けたので、従来よりも低い電圧で動作する半導体スイッチを提供することが出来る。
高速スイッチが可能であることから、本発明は、高電圧放電、例えば、電子銃電源、レーザーのスイッチ回路、あるいは、電力システムなど高電圧スイッチを必要とする技術分野に応用することができる。

【図面の簡単な説明】

【0016】

【図1】本発明の一実施形態に係る半導体スイッチの回路（光トリガーを用いたトリガー回路）である。

【図2】ゲートトリガーサイリスタとアバランシェモードサイリスタとの結線の違いを示した図である。

【図3】本発明の他の実施形態に係る半導体スイッチの回路（パルストランスを用いたトリガー回路）である。

【図4】一実施形態における半導体スイッチの特性を示した図である。

【図5】サイリスタの動作特性の説明図である。

【発明を実施するための形態】

【0017】

以下、本発明の実施形態について図面を参照して詳細に説明する。図１は本発明の一実施形態に係る半導体スイッチの回路を表す図である。アバランシェモードサイリスタ１-１～１-Ｎ、及び、ゲートトリガーサイリスタ２-１～２-Ｍは、高速、大電流がスイッチング可能なサイリスタである。後述するように、アバランシェモードサイリスタ１-１～１-Ｎと、その下位側に多段接続されたゲートトリガーサイリスタ２-１～２-Ｍでは、ゲートとカソードの接続方法が異なっており、それにより、印加電圧に対する電流の挙動が異なる。

【0018】

まず、ゲートトリガーサイリスタ２-１～２-Ｍについて説明する。
サイリスタは一般に、アノードとカソード間に電圧を印加した状態でゲート電流を流すことによってオフからオン状態になり急激に電流が増加する特性を有する。従って、通常はゲート電流によりアノード、カソード間の電流が制御される。このように制御されるサイリスタを本明細書では、以下「ゲートトリガーサイリスタ」ともいう。

【0019】

次に、アバランシェモードサイリスタ１-１～１-Ｎについて説明する。
図２は、通常のゲートトリガーサイリスタ（図２（ａ））とアバランシェモードサイリスタ（図２（ｂ））との結線の違いを示した図である。すでに申し述べたとおり、ゲートトリガーサイリスタ２-１～２-Ｍはゲートからカソードへゲート電流を流すことにより、アノードとカソード間を導通させて使用される。一方、アバランシェモードサイリスタ１-１～１-Ｎは、図２（ｂ）に示すようにゲートとカソードとが実質的にショートされた結線となっている。このように構成されたサイリスタを、本明細書では「アバランシェモードサイリスタ（ＡＭＴ：Ａｖａｌａｎｃｈｅ ｍｏｄｅ Ｔｈｙｒｉｓｔｏｒ）」という。ＡＭＴは、ゲートとカソードとを同電位にし、アノードとカソード間にブレークオーバー電圧以上の過大電圧を印加すると電流が流れオン状態へ移行する。

【0020】

なお、アバランシェモードサイリスタ１-１～１-Ｎ、及び、ゲートトリガーサイリスタ２-１～２-Ｍは、上述のように結線の仕方が異なっているが、素子自体は、実質的に同一のものを使用してもよいし、異なったものを使用してもよい。実質的に同一のものとしては、スイッチング速度が速いことが好ましく、また、パルスモードでのピーク電流が大きいものが好ましい。また、アバランシェモードサイリスタの段数及びゲートトリガーサイリスタの段数を増やすことで、サイリスタ１個当りに印加される電圧が下がるため、サイリスタの選択肢が増えることになる。スイッチング回路の要求性能に応じてサイリスタを適切に選択することで、既存のサイラトロンと同等もしくはそれ以上の特性にすることができ、さらに、特許文献１に記載されるような公知のアバランシェ回路を用いた半導体スイッチよりも低い電圧で動作させることができる。

【0021】

本実施形態の半導体スイッチは、高電圧の使用電圧ＨＶが印加されスイッチ動作を行う。アバランシェモードサイリスタ１-１～１-Ｎは、多段（例えば１７段）接続されアバランシェ回路（ブレークオーバー電圧以上の電圧が印加されてオンになる回路）を構成する。多段接続の最下位（最下段）となるアバランシェモードサイリスタ１-１のさらに下段には、ゲートトリガーサイリスタ２-１～２-Ｍが多段（例えば１０段）接続されている。なお、多段接続の意味は、必ずしも数が多いことでなく、二つ以上、複数段であればよく、また、電圧及び電流の要求性能に応じて直列の多段接続に限らず、直並列の多段接続としても良い。具体的には、高電圧の場合には直列に接続し、高電流の場合には並列に接続することになり、用いる個々のサイリスタの性能を考慮して多段の構成を選択する。

【0022】

使用電圧ＨＶは、抵抗Ｒ１で調整され、アバランシェモードサイリスタ１-１～１-Ｎの各段は分圧抵抗Ｒ２で、ゲートトリガーサイリスタ２-１～２-Ｍの各段は分圧抵抗Ｒ３でそれぞれの動作電圧に対応した電圧が印加されるように分圧される。分圧抵抗Ｒ２及び分圧抵抗Ｒ３だけでは、リーク電流の違いによってアンバランスが生じ、過大電圧でサイリスタを壊す恐れがある。

【0023】

そこで、各段に並列接続されたツェナーダイオードＺ１は、分圧抵抗Ｒ２及び分圧抵抗Ｒ３と併用して、アバランシェモードサイリスタ１-１～１-Ｎ及びゲートトリガーサイリスタ２-１～２-Ｍのそれぞれに過大電圧が印加されないように設けている。

【0024】

図１の半導体スイッチにおいて、コンデンサ１６に蓄積された電荷は各サイリスタをスイッチさせることによって負荷抵抗１７を流れる。そのため、各サイリスタがオンになり、アノード電圧が下がってもオン抵抗が十分に下がるまで遅れが生じ、１ｋＡ超える電流を短時間で流すことが出来ない。

【0025】

オン抵抗が下がる過渡状態で負荷電流がゆっくり増えて大電流が流れるようにするために、マグネチックスイッチ(ＭＳ)１５を抵抗Ｒ１とコンデンサ１６の間に設けている。マグネチックスイッチ(ＭＳ)１５は、磁化が急激に飽和するコアを用い、ＡＭＴがオンになってから負荷電流がピークに達するまでの時間を遅らせる。つまり、マグネチックスイッチ(ＭＳ)１５は、マグネチックスイッチ(ＭＳ)１５のコイルに流れる電流によってコアが飽和するまでは高インダクタンスとして働く。

【0026】

そして、マグネチックスイッチ(ＭＳ)１５は、コアが飽和すると低インダクタンスとして働き、コアが飽和するまでの時間は急激な電流変化を妨げる働きをする。ＡＭＴは、下段のＡＭＴがスイッチングすることで、すぐ上の段のＡＭＴにブレークオーバー電圧と同等以上の電圧が印加されるように設計することで、この段のＡＭＴも自発的にスイッチングする。このような自発的なスイッチングが上の段のＡＭＴに次々に伝搬するため、多段接続してもほとんどスイッチング速度が遅くならない。また、負荷電流は、アノード電圧がスイッチして、さらにマグネチックスイッチ(ＭＳ)１５が飽和してから、遅れて電流が流れ始める。

【0027】

光トリガー部１０は、光ファイバー１３-１～１３-Ｍを通った光が光トリガー受信回路１１－１～１１－Ｍ内にあるフォトカプラなどのスイッチを起動して、サイリスタのゲートにトリガー電流を流す役割をするトリガー回路であり、多段接続されたゲートトリガーサイリスタ２-１～２-Ｍの各段に設けられ、ゲート信号を各段にほぼ同時に供給する。

【0028】

光トリガー部１０は、上記の光ファイバー１３-１～１３-Ｍや光トリガー受信回路１１-１～１１-Ｍの他に、高電圧電位で光トリガー受信回路を駆動するための電圧を生成するＤＣ-ＤＣコンバータが必要となる。ＤＣ-ＤＣコンバータ回路は、直流電圧を交流電圧に変換する回路１４と高電圧電位の光トリガー受信回路とを絶縁する絶縁トランス１２-１～１２-Ｍ、光トリガー受信回路１１-１～１１-Ｍ内に設けられた交流直流変換回路からなる。

【0029】

アバランシェモードサイリスタ１-１～１-Ｎの最下段のＡ点は、アバランシェモードサイリスタ１-１のブレークオーバー電圧に近い電位、例えばブレークオーバー電圧の８０～９０％の電位が印加されている。アバランシェモードサイリスタ１-１のアノードは、さらに高い電圧が印加される。同様に、アバランシェモードサイリスタ１-２～１-Ｎのアノードも、ブレークオーバー電圧に近い電位、例えばブレークオーバー電圧の８０～９０％の電位が印加されている。

【0030】

Ａ点の電位は、光入力が光トリガー部１０へ行われ、ゲートトリガーサイリスタ２-１～２-Ｍの各段が導通すれば低電位となる。これにより、アバランシェモードサイリスタ１-１のカソードの電位が下がり、アバランシェモードサイリスタ１-１のアノードとカソード間の電圧はブレークオーバー電圧を超過し、オン状態になる。

【0031】

上段のアバランシェモードサイリスタ１-２は、アバランシェモードサイリスタ１-１がオン状態になると、ブレークオーバー電圧を超える電圧が印加されオン状態になる。以降、最上位（最上段）のアバランシェモードサイリスタ１-Ｎまで連鎖的にオン状態になっていく。このように、アバランシェモードサイリスタ１-１～１-Ｎは多段接続しても、ゲートに電流を入力する回路が無くともスイッチングするアバランシェ回路となる。

【0032】

半導体スイッチを構成するゲートトリガーサイリスタとアバランシェモードサイリスタが全てオン状態になると電流が流れるが、外部回路のコンデンサ１６と負荷抵抗１７で構成される微分回路によって微分波形の電流が得られる。

【0033】

本実施形態の半導体スイッチは、ゲートトリガーサイリスタ２-１～２-Ｍに印加する電圧とアバランシェモードサイリスタ１-１～１-Ｎに印加する電圧を、それぞれを構成するサイリスタと段数を選択することで、アバランシェモードサイリスタ１-１～１-Ｎの最下段のＡ点の電圧を任意に設定することができるので、従来よりも低い電圧で動作する半導体スイッチとなる。動作電圧も、ゲートトリガーサイリスタ２-１～２-Ｍとアバランシェモードサイリスタ１-１～１-Ｎを構成するサイリスタと段数の選択によって、広い範囲で設定することができる。

【0034】

例えば、アバランシェモードサイリスタ１-１～１-Ｎを１７段、ゲートトリガーサイリスタ２-１～２-Ｍを１０段で構成した半導体スイッチにおいて、最大使用電圧４０ｋＶに対して５ｋＶ程度から動作することを確認している。

【0035】

図３は、他の実施形態を示し、トリガー回路である図１の光トリガー部１０をトランストリガー部２０としたものである。他の構成は同じなので詳細な説明は省略する。トランストリガー部２０は、パルストランスを用いてトリガー信号を発生する回路であり、多段に直列接続されたゲートトリガーサイリスタ２-１～２-Ｍの各段に対応して高電圧絶縁されたパルストランス１９－１～１９－Ｍが設けられ、それぞれが直列接続されることによって、高電圧電位にある各段にトリガー電流を流す役割をする。

【0036】

直流電源２１が上段のパルストランス１９-Ｍに接続するように設けられ、ＭＯＳ ＦＥＴ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ－ｔｒａｎｓｉｓｔｏｒ）で構成されるゲートトリガー発生回路１８が最下段のパルストランス１９－１に接続するように設けられている。ゲートトリガー発生回路１８は、トリガーされてスイッチすれば、ゲート信号をゲートトリガーサイリスタ２-１～２-Ｍにほぼ同時に供給する。

【0037】

パルストランス１９-１～１９-Ｍの絶縁機能により、ゲートトリガー発生回路１８の入力側の電気がトランストリガー部２０の出力側に直接流れ込んでしまい、誤ってスイッチングが起こることを防げるため、出力側の負荷を保護することが出来る。また、ゲートトリガーサイリスタ２-１～２-Ｍ、アバランシェモードサイリスタ１-１～１-Ｎに突発的な電圧変動が起こったとしてもゲートトリガー発生回路１８を保護することが出来る。さらに、パルストランス１９-１～１９-Ｍは、外来ノイズを低減し、安全かつ低ノイズでトリガー信号を伝送出来る。

【0038】

図４は、アバランシェモードサイリスタ１-１～１-Ｎを１７段、ゲートトリガーサイリスタ２-１～２-Ｍを１０段として多段接続し、最大使用電圧を４０ｋＶとして作製した半導体スイッチの特性を示した図である。縦軸左側は電圧（４ｋｖ／ｄｉｖ）、右側が負荷電流（０．２ｋＡ／ｄｉｖ）、横軸は時間（２００ｎｓ／ｄｉｖ）である。半導体スイッチ回路に印加する電圧ＨＶは２８ｋＶ、負荷抵抗１７は１６Ω、コンデンサ１６は１７ｎＦとした例である。

【0039】

電圧は５０ｎｓ以下でスイッチしている。アバランシェモードサイリスタ１-１～１-Ｎは下段がオン状態になると連鎖的に次の段もオン状態になるため、多段接続してもほとんどスイッチング速度が遅くならない。負荷電流は電圧がスイッチしてから約３００ｎｓ遅れて電流が流れ始める。この遅れはマグネチックスイッチ(ＭＳ)１５によって調整されている。

【0040】

実験を行った半導体スイッチ回路は最大使用電圧を４０ｋＶで作製したものであるが、それを下回る２８ｋＶでも動作できていることが分かる。

【0041】

多段接続されたゲートトリガーサイリスタは、アバランシェモードサイリスタの下段に設けたので、動作範囲の広いアバランシェモードを用いた半導体スイッチを得ることが出来る。また、ゲートトリガーサイリスタのトリガー回路を絶縁回路としたので信頼性を向上できる。

【0042】

また、使用する個々のサイリスタや、ゲートトリガーサイリスタとアバランシェモードサイリスタの段数を選択することによって、定格電圧より大幅に低い電圧でもアバランシェモードサイリスタに必要な動作電圧が供給されスイッチ動作を行うことが出来る。発明者の検討では、本実施形態による半導体スイッチは最大使用電圧４０ｋＶに対し５ｋＶ程度と、最大使用電圧の１／８の電圧でも動作することを確認している。
本発明によれば、アバランシェモードサイリスタとそれを起動するための１段のトリガー回路からなる半導体スイッチに比べると、動作する電圧を低減できる。また、ゲートトリガーサイリスタのみで構成する場合に比べると、トリガー回路の段数を省略することが出来るため信頼性が増すと同時にコスト低減も可能となる。さらに、このように複数のゲートトリガーサイリスタからなるゲートトリガーサイリスタ部と、複数のアバランシェモードサイリスタからなるアバランシェモードサイリスタ部とを合わせて使う構成にすることで、定格電圧の低いサイリスタも使用できるようになる。その結果、使用電圧やスイッチング特性などの要求仕様に応じてサイリスタ、ゲートトリガーサイリスタ部あるいはアバランシェモードサイリスタ部の段数を選択することができ、回路構成の選択の幅が広がる。
また、上述の実施の形態ではゲートトリガーサイリスタ部にトリガー信号を出すゲートトリガー回路として、光トリガーを用いたトリガー回路と、パルストランスを用いたトリガー回路について述べたが、この２種類の回路に限られるものはない。例えば、トリガー電流を発生させるコンデンサーを使う回路なども用いることができ、また、複数のトリガー回路を組合わせて使用してもよい。

【符号の説明】

【0043】

１-１～１-Ｎ…アバランシェモードサイリスタ（ＡＭＴ）
２-１～２-Ｍ…ゲートトリガーサイリスタ
１０…光トリガー部
１１-１～１１-Ｍ…光トリガー受信回路
１２-１～１２-Ｍ…絶縁トランス
１３-１～１３-Ｍ…光ファイバー
１４…直流電圧を交流電圧に変換する回路
１５…マグネチックスイッチ(ＭＳ)
１６…コンデンサ
１７…負荷抵抗
１８…ゲートトリガー発生回路
１９-１～１９-Ｍ…パルストランス
２０…トランストリガー部
２１…電源
ＨＶ…使用電圧
Ｒ２、Ｒ３…分圧抵抗
Ｚ１…ツェナーダイオード

【図1】

【図2】

【図3】

【図4】

【図5】