特開 2024-144960 半導体装置及びテスト方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024144960

(43)【公開日】2024-10-15

(54)【発明の名称】半導体装置及びテスト方法

(51)【国際特許分類】

   G01R 31/28 20060101AFI20241004BHJP

   G01R 31/3185 20060101ALI20241004BHJP

   G06F 11/22 20060101ALI20241004BHJP

【ＦＩ】

G01R31/28 W

G01R31/3185

G06F11/22 673T

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023057157

(22)【出願日】2023-03-31

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】宮崎 浩一

【テーマコード（参考）】

2G132

5B048

【Ｆターム（参考）】

2G132AA01

2G132AB02

2G132AD06

2G132AG08

2G132AK15

2G132AK20

2G132AL32

5B048CC01

5B048DD07

(57)【要約】

【目的】回路規模の増大を抑えて、ＬＳＩテスタの適応可能周波数に依存することなく高速動作テストを行うことが可能な半導体装置及びそのテスト方法を提供することを目的とする。
【構成】本発明は、夫々が、個別にデータ信号を受信して受信したデータ信号に所定の信号処理を施すと共に、通常動作又はテスト動作を指示するテストモード信号を受ける複数の受信回路ブロックを含む半導体装置であって、複数の受信回路ブロックの各々は、自身が受信したデータ信号に位相同期したクロック信号を生成するＰＬＬ回路と、複数の受信回路ブロックのうちの自身の受信回路ブロック以外の他の受信回路ブロックのＰＬＬ回路が生成したクロック信号、及び自身の受信回路ブロックのＰＬＬ回路が生成したクロック信号のうちの一方をテストモード信号に基づき選択する第１のセレクタと、第１のセレクタが選択したクロック信号に同期させて所定の信号処理を行う信号処理回路と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

夫々が、個別にデータ信号を受信して受信した前記データ信号に所定の信号処理を施すと共に、通常動作又はテスト動作を指示するテストモード信号を受ける複数の受信回路ブロックを含む半導体装置であって、
前記複数の受信回路ブロックの各々は、
自身が受信したデータ信号に位相同期したクロック信号を生成するＰＬＬ回路と、
前記複数の受信回路ブロックのうちの自身の受信回路ブロック以外の他の受信回路ブロックの前記ＰＬＬ回路が生成した前記クロック信号、及び前記自身の受信回路ブロックの前記ＰＬＬ回路が生成した前記クロック信号のうちの一方を前記テストモード信号に基づき選択する第１のセレクタと、
前記第１のセレクタが選択した前記クロック信号に同期させて前記所定の信号処理を行う信号処理回路と、を含むことを特徴とする半導体装置。

【請求項2】

前記ＰＬＬ回路は、前記テストモード信号が前記通常動作を示す場合には前記自身の受信回路ブロックで受信した前記データ信号の周波数に対応した第１の周波数を有する前記クロック信号を生成する一方、前記テストモード信号が前記テスト動作を示す場合には前記第１の周波数よりも高い第２の周波数を有する前記クロック信号を生成することを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第１のセレクタは、前記テストモード信号が前記通常動作を示す場合には前記自身の受信回路ブロックの前記ＰＬＬ回路が生成した前記クロック信号を選択する一方、前記テストモード信号が前記テスト動作を示す場合には前記他の受信回路ブロックの前記ＰＬＬ回路が生成した前記クロック信号を選択することを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

テスト実行を促すテスト信号に応じて前記テスト動作を示す前記テストモード信号、及び所定のテストデータ信号を前記複数の受信回路ブロックの各々に供給するテスト制御回路を含み、
前記複数の受信回路ブロックの各々は、
前記自身の受信回路ブロックで受信した前記データ信号、及び前記テスト制御回路から供給された前記テストデータ信号を受け、前記テストモード信号が前記通常動作を示す場合には前記自身の受信回路ブロックで受信した前記データ信号を選択して前記信号処理回路に供給する一方、前記テストモード信号が前記テスト動作を示す場合には前記テストデータ信号を選択して前記信号処理回路に供給する第２のセレクタを更に含むことを特徴とする請求項１又は２に記載の半導体装置。

【請求項5】

前記テスト制御回路は、前記テストデータ信号を前記複数の受信回路ブロックの各々に供給した際に前記複数の受信回路ブロック各々の前記信号処理回路から出力された出力信号を取り込み、前記出力信号と所定の期待値とが一致しているか否かによって前記信号処理回路各々の良否を判定することを特徴とする請求項４に記載の半導体装置。

【請求項6】

請求項１に記載の半導体装置のテスト方法であって、
テスト実行を促すテスト信号に応じて前記テスト動作を示す前記テストモード信号を前記複数の受信回路ブロック各々の前記ＰＬＬ回路及び前記第１のセレクタに供給するステップと、
前記複数の受信回路ブロック各々の前記信号処理回路にテスト用のデータ信号を供給するステップと、
前記複数の受信回路ブロック各々の前記信号処理回路から出力された出力結果を順に取り込んで期待値と比較することで良否の判定を行うステップと、を有することを特徴とするテスト方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及び当該半導体装置のテスト方法に関する。

【背景技術】

【0002】

半導体ＩＣ（integrated circuit）チップの製品出荷前のテストでは、先ず、テスト対象となる半導体ＩＣチップにＬＳＩテスタを接続する。次に、このＬＳＩテスタにより、半導体ＩＣチップに形成されている回路群を仕様上の定格周波数で実際に動作させるためのテスト用の信号を当該半導体ＩＣチップに入力する。この際、当該テスト用の信号に応じて半導体ＩＣチップが動作して出力した出力結果をＬＳＩテスタで取り込み、引き続きその出力結果と期待値とを比較することで半導体ＩＣチップの良否を判定する。

【0003】

ところで、近年、画像の高解像度化に伴い、画像処理回路の動作周波数が高周波数化しており、このような画像処理回路を含む半導体ＩＣチップをテストする場合には、高周波数対応のＬＳＩテスタが必要となる。

【0004】

例えば、入力端子で受けた外部クロック信号に同期して動作する画像処理回路を含む半導体ＩＣチップをテストする場合、高周波数のクロック信号をテスト用の外部クロック信号として半導体ＩＣチップに供給することが可能な高周波数対応のＬＳＩテスタが必要となる。

【0005】

しかしながら、このような高周波数対応のＬＳＩテスタは高価であり、製造コストの増加を招くことになる。

【0006】

そこで、仕様上の定格周波数を有するテスト用のクロック信号を生成するＰＬＬ（Phase Locked Loop）回路と、このテスト用クロック信号及び上記した外部クロック信号のうちの一方を選択的に内部回路に供給する切替回路と、を半導体ＩＣチップに設けるようにした半導体集積回路が提案された（例えば、特許文献１参照）。

【0007】

かかる半導体集積回路をテストする場合、ＬＳＩテスタは自身で生成可能な、仕様上の定格周波数よりも低い周波数を有するクロック信号を外部クロック信号として半導体集積回路に供給しつつ、テスト用データ信号を半導体集積回路に供給する。この際、ＬＳＩテスタは、外部クロック信号を内部回路に供給させるように切替回路を制御する。ここで、当該外部クロック信号によってテスト用データ信号が半導体集積回路に取り込まれたら、ＬＳＩテスタは、外部クロック信号に代えて、ＰＬＬ回路で生成された定格周波数のテスト用クロック信号を内部回路に供給させるように切替回路を制御する。

【0008】

これにより、内部回路は、仕様上の定格周波数を有するテスト用クロック信号により、テスト用データ信号に基づく動作を行い、その動作に伴う出力結果をＬＳＩテスタに出力する。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２００２－１９６０４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかしながら、特許文献１に記載の半導体集積回路では、テスト用途の為だけにＰＬＬ回路と共に、当該ＰＬＬ回路に供給する基準クロックを生成する回路又は当該基準クロックを外部入力する為の入力端子が必要となり、回路規模が増大するという問題があった。

【0011】

そこで、本発明は、回路規模の増大を抑えて、ＬＳＩテスタの適応可能周波数に依存することなく高速動作テストを行うことが可能な半導体装置及びそのテスト方法を提供することを目的とする。

【課題を解決するための手段】

【0012】

本発明に係る半導体装置は、夫々が、個別にデータ信号を受信して受信した前記データ信号に所定の信号処理を施すと共に、通常動作又はテスト動作を指示するテストモード信号を受ける複数の受信回路ブロックを含む半導体装置であって、前記複数の受信回路ブロックの各々は、自身が受信したデータ信号に位相同期したクロック信号を生成するＰＬＬ回路と、前記複数の受信回路ブロックのうちの自身の受信回路ブロック以外の他の受信回路ブロックの前記ＰＬＬ回路が生成した前記クロック信号、及び前記自身の受信回路ブロックの前記ＰＬＬ回路が生成した前記クロック信号のうちの一方を前記テストモード信号に基づき選択する第１のセレクタと、前記第１のセレクタが選択した前記クロック信号に同期させて前記所定の信号処理を行う信号処理回路と、を含む。

【0013】

また、本発明に係る半導体装置のテスト方法は、上記半導体装置をテストするテスト方法であって、テスト実行を促すテスト信号に応じて前記テスト動作を示す前記テストモード信号を前記複数の受信回路ブロック各々の前記ＰＬＬ回路及び前記第１のセレクタに供給するステップと、前記複数の受信回路ブロック各々の前記信号処理回路にテスト用のデータ信号を供給するステップと、前記複数の受信回路ブロック各々の前記信号処理回路から出力された出力信号を順に取り込んでこれを期待値と比較することで良否の判定を行うステップと、を有する。

【発明の効果】

【0014】

本発明では、テスト動作時には各受信回路ブロックに含まれるＰＬＬ回路が生成するクロック信号の周波数を通常動作時よりも高い周波数に切り替える。そして、受信回路ブロックの各々では、自身以外の他の受信回路ブロックのＰＬＬ回路が生成したクロック信号によって自身の信号処理回路を動作させる。これにより、テスト用途の為だけに、ＬＳＩテスタの適応可能周波数よりも高い周波数のクロック信号を生成する発振回路を設けることなく、内部生成された高い周波数のクロック信号によって信号処理回路の動作をテストすることができる。

【0015】

よって、本発明によれば、回路規模の増大を抑えて、ＬＳＩテスタの適応可能周波数に依存することなく半導体装置に対して高速動作テストを行うことが可能となる。

【図面の簡単な説明】

【0016】

【図1】本発明に係る半導体装置としての半導体チップに形成されているデータ受信回路１００の構成を示すブロック図である。

【図2】受信回路ブロック１０＿１に含まれるレシーバ１１及び選択回路１２の内部構成を示すブロック図である。

【図3】ＰＬＬ回路１１２の内部構成を示すブロック図である。

【図4】テスト制御フローを示すフローチャートである。

【発明を実施するための形態】

【0017】

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

【0018】

図１は、本発明に係る半導体装置としての半導体チップに形成されているデータ受信回路１００の構成を示すブロック図である。

【0019】

尚、データ受信回路１００は、４系統の受信回路ブロック１０＿１～１０＿４、及びテスト制御回路２０を含む。

【0020】

受信回路ブロック１０＿１～１０＿４は、シリアル形態の２値（論理レベル０又は１）のデータ信号を差動信号化した、以下の４系統の差動シリアルデータ信号を個別に受ける。

【0021】

差動シリアルデータ信号（ＥＤＰ＿１Ｐ、ＥＤＰ＿１Ｎ）
差動シリアルデータ信号（ＥＤＰ＿２Ｐ、ＥＤＰ＿２Ｎ）
差動シリアルデータ信号（ＥＤＰ＿３Ｐ、ＥＤＰ＿３Ｎ）
差動シリアルデータ信号（ＥＤＰ＿４Ｐ、ＥＤＰ＿４Ｎ）
そして、受信回路ブロック１０＿１～１０＿４は、これら４系統の差動シリアルデータ信号を、夫々例えば８ビットのパラレル形態のデータに変換し、夫々を受信データＴＤ１～ＴＤ４として出力する。受信回路ブロック１０＿１～１０＿４は、当該受信データＴＤ１～ＴＤ４を、本半導体チップに形成されている主信号処理回路（図示せず）及びテスト制御回路２０に供給する。尚、かかる主信号処理回路は、受信データＴＤ１～ＴＤ４に基づき、本半導体チップの機能を司る各種の信号処理を行う。

【0022】

図１に示すように、受信回路ブロック１０＿１～１０＿４の各々は同一の内部構成、つまりレシーバ１１、選択回路１２、及びシリアルパラレル変換回路１３（以下、Ｓ／Ｐ変換回路１３と称する）を含む。

【0023】

以下に、受信回路ブロック１０＿１～１０＿４のうちから受信回路ブロック１０＿１を抜粋して、その内部構成について説明する。

【0024】

図２は、受信回路ブロック１０＿１に含まれるレシーバ１１及び選択回路１２の内部構成を示すブロック図である。

【0025】

図２に示すように、レシーバ１１は、シングルエンド変換回路１１１、及びＰＬＬ（Phase Locked Loop）回路１１２を含む。

【0026】

シングルエンド変換回路１１１は、差動シリアルデータ信号（ＥＤＰ＿１Ｐ、ＥＤＰ＿１Ｎ）を受け、その差動信号の形態をシングルエンド信号の形態、つまり単一の２値のシリアルデータ信号を復元する。そして、シングルエンド変換回路１１１は、この復元したシリアルデータ信号をシリアルデータ信号ＤＴＥとして選択回路１２及びＰＬＬ回路１１２に供給する。

【0027】

図３は、ＰＬＬ回路１１２の内部構成を示すブロック図である。

【0028】

図３に示すように、ＰＬＬ回路１１２は、位相比較器１１２０、ループフィルタ（ＬＰＦ）１１２１、ＶＣＯ（Voltage-controlled oscillator）１１２２、及び分周器１１２３を含む。

【0029】

位相比較器１１２０は、シリアルデータ信号ＤＴＥの立ち上り又は立ち下がりエッジの位相と、分周器１１２３から供給された分周発振信号ＦＶの立ち上り又は立ち下がりエッジの位相との位相差を検出する。位相比較器１１２０は、検出した位相差を表す位相差信号ＰＶをループフィルタ１１２１に供給する。ループフィルタ１１２１は、位相差信号ＰＶにおける低域成分の電圧を制御電圧ＣＶとしてＶＣＯ１１２２に供給する。ＶＣＯ１１２２は、制御電圧ＣＶの電圧値に対応した周波数を有する信号をクロック信号ＣＫＥとして分周器１１２３及び選択回路１２に供給する。

【0030】

分周器１１２３は、テスト制御回路２０から供給されたテストモード信号ＴＣ１に基づく分周比で、上記したクロック信号ＣＫＥを分周した分周発振信号ＦＶを生成し、これを位相比較器１１２０に供給する。例えば、分周器１１２３は、テストモード信号ＴＣ１が通常動作を示す場合には、第１の分周比でクロック信号ＣＫＥを分周する。一方、テストモード信号ＴＣ１がテスト動作を示す場合には、分周器１１２３は、の分周比より高い第２の分周比でクロック信号ＣＫＥを分周する。

【0031】

これにより、ＰＬＬ回路１１２は、シリアルデータ信号ＤＴＥのエッジのタイミングに位相同期し且つテストモード信号ＴＣ１に基づく周波数を有するクロック信号ＣＫＥを生成する。

【0032】

すなわち、ＰＬＬ回路１１２は、テストモード信号ＴＣ１が通常動作を示す場合には、所定の第１の周波数、つまり、受信したシリアルデータ信号ＤＴＥに位相同期しており且つ同一の周波数を有するクロック信号ＣＫＥを生成する。一方、当該テストモード信号ＴＣ１がテスト動作を示す場合には、この第１の周波数より高い第２の周波数を有するクロック信号ＣＫＥを生成する。

【0033】

そして、ＰＬＬ回路１１２は、生成したクロック信号ＣＫＥを選択回路１２に供給すると共に、この生成したクロック信号ＣＫＥをテストクロック信号ＣＫＩ２として、他の受信回路ブロック１０＿２の選択回路１２及びテスト制御回路２０に供給する。

【0034】

選択回路１２は、図２に示すように、クロック信号の選択を行うセレクタ１２１と、データ信号の選択を行うセレクタ１２２と、を含む。

【0035】

セレクタ１２１は、ＰＬＬ回路１１２から供給されたクロック信号ＣＫＥと、受信回路ブロック１０＿４から供給されたテストクロック信号ＣＫＩ１とのうちの一方を、テストモード信号ＴＣ１に従って選択する。すなわち、セレクタ１２１は、テストモード信号ＴＣ１が通常動作を示す場合には、クロック信号ＣＫＥ及びＣＫＩ１のうちからクロック信号ＣＫＥを選択する一方、テストモード信号ＴＣ１がテスト動作を示す場合にはテストクロック信号ＣＫＩ１を選択する。そして、セレクタ１２１は、クロック信号ＣＫＥ及びＣＫＩ１のうちで選択した方をクロック信号ＣＫとしてＳ／Ｐ変換回路１３に供給する。

【0036】

セレクタ１２２は、シングルエンド変換回路１１１から供給されたシリアルデータ信号ＤＴＥと、テスト制御回路２０から供給されたテストシリアルデータ信号ＴＤＴとのうちの一方を、上記テストモード信号ＴＣ１に従って選択する。すなわち、セレクタ１２２は、テストモード信号ＴＣ１が通常動作を示す場合には、シリアルデータ信号ＤＴＥ及びテストシリアルデータ信号ＴＤＴのうちから、シリアルデータ信号ＤＴＥを選択する。一方、テストモード信号ＴＣ１がテスト動作を示す場合には、セレクタ１２２は、テストシリアルデータ信号ＴＤＴを選択する。そして、セレクタ１２２は、シリアルデータ信号ＤＴＥ及びテストシリアルデータ信号ＴＤＴのうちで選択した方をシリアルデータ信号ＤＴとしてＳ／Ｐ変換回路１３に供給する。

【0037】

Ｓ／Ｐ変換回路１３は、選択回路１２から供給されたシリアルデータ信号ＤＴを、当該選択回路１２から供給されたクロック信号ＣＫに同期したタイミングで例えば８ビットのパラレル形態のデータに変換し、これを受信データＴＤ１としてテスト制御回路２０及び主信号処理回路（図示せず）に供給する。

【0038】

かかる構成により、受信回路ブロック１０＿１は、テストモード信号ＴＣ１が通常動作を示す場合には、先ず、受信した差動シリアルデータ信号（ＥＤＰ＿１Ｐ、ＥＤＰ＿１Ｎ）を２値のシングルエンド信号の形態に変換したものをシリアルデータ信号ＤＴＥとして取得する。そして、受信回路ブロック１０＿１では、シリアルデータ信号ＤＴＥに基づき、ＰＬＬ回路１１２がクロック信号ＣＫＥを生成し、当該クロック信号ＣＫＥに同期したタイミングでシリアルデータ信号ＤＴＥをパラレル形態に変換することで受信データＴＤ１を得る。一方、テストモード信号ＴＣ１がテスト動作を示す場合には、受信回路ブロック１０＿１は、テスト制御回路２０から供給されたテストシリアルデータ信号ＴＤＴを、受信回路ブロック１０＿４から供給されたテストクロック信号ＣＫＩ２に同期したタイミングでパラレル形態に変換することで受信データＴＤ１を得る。更に、受信回路ブロック１０＿１は、自身のＰＬＬ回路１１２で生成されたクロック信号ＣＫＥをテストクロック信号ＣＫＩ２として、受信回路ブロック１０＿２の選択回路１２に含まれるセレクタ１２１、及びテスト制御回路２０に供給する。

【0039】

尚、受信回路ブロック１０＿２～１０＿４の各々も、上記した受信回路ブロック１０＿１と同様な態様で、夫々が受信した差動シリアルデータ信号（ＥＤＰ＿２Ｐ、ＥＤＰ＿２Ｎ）～（ＥＤＰ＿４Ｐ、ＥＤＰ＿４Ｎ）に基づき受信データＴＤ２～ＴＤ４を取得する。

【0040】

ただし、受信回路ブロック１０＿２～１０＿４の各々は、テスト制御回路２０から、テストモード信号ＴＣ２～ＴＣ４を夫々個別に受ける。尚、テストモード信号ＴＣ２～ＴＣ４の各々も、テストモード信号ＴＣ１と同様に、通常動作又はテスト動作を指示する信号である。

【0041】

また、受信回路ブロック１０＿２は、自身のＰＬＬ回路１１２で生成されたクロック信号ＣＫＥをテストクロック信号ＣＫＩ３として受信回路ブロック１０＿３の選択回路１２のセレクタ１２１及びテスト制御回路２０に供給する。受信回路ブロック１０＿３は、自身のＰＬＬ回路１１２で生成されたクロック信号ＣＫＥをテストクロック信号ＣＫＩ４として受信回路ブロック１０＿４の選択回路１２のセレクタ１２１及びテスト制御回路２０に供給する。更に、受信回路ブロック１０＿４は、自身のＰＬＬ回路１１２で生成されたクロック信号ＣＫＥをテストクロック信号ＣＫＩ１として受信回路ブロック１０＿１の選択回路１２のセレクタ１２１及びテスト制御回路２０に供給する。

【0042】

テスト制御回路２０は、受信回路ブロック１０＿１～１０＿４各々のＳ／Ｐ変換回路１３に対してビルトインセルフテストを行い、その良否を示すテスト結果信号ＴＲＳＬＴを出力する。

【0043】

尚、テスト制御回路２０には、テストパターン回路及び期待値回路（いずれも図示せず）が含まれている。テストパターン回路は、Ｓ／Ｐ変換回路１３の動作を確認する為のテストシリアルデータ信号ＴＤＴを生成するテストデータ生成回路、或いは当該テストシリアルデータ信号ＴＤＴが予め記憶されているメモリ等から構成される。期待値回路は、当該テストシリアルデータ信号ＴＤＴをＳ／Ｐ変換回路１３に入力した際に当該Ｓ／Ｐ変換回路１３から出力されるであろう出力信号を期待値として生成する期待値生成回路、或いはこの期待値自体が予め記憶されているメモリ等から構成される。

【0044】

以下に、図１に示すデータ受信回路１００を含む半導体ＩＣチップの製品出荷前のテストについて、図４に示すテスト制御フローに沿って説明する。

【0045】

尚、当該テストを実施するにあたり、先ず、データ受信回路１００を含む半導体ＩＣチップをＬＳＩテスタに接続する。ＬＳＩテスタは、テスト実行を促すテスト信号ＴＳＴを当該半導体ＩＣチップに供給する。

【0046】

テスト制御回路２０は、テスト実行を促すテスト信号ＴＳＴに応じて、図４に示すテスト制御フローに沿って受信回路ブロック１０＿１～１０＿４各々のＳ／Ｐ変換回路１３に対してテストを行う。

【0047】

図４において、テスト制御回路２０は、まず、テスト対象とする受信回路ブロックを指定する受信回路ブロック番号ｎとして、初期値「１」を設定する（ステップＳ１１）。

【0048】

次に、テスト制御回路２０は、テスト動作を示すテストモード信号ＴＣ（ｎ）及びＴＣ（ｎ－１）を夫々受信回路ブロック１０＿１～１０＿４のうちのｎ及び（ｎ－１）番目の受信回路ブロックに供給する（ステップＳ１２）。つまり、ステップＳ１２では、テスト制御回路２０は、テスト動作を示すテストモード信号ＴＣ（ｎ）を受信回路ブロック１０＿（ｎ）に供給すると共に、テスト動作を示すテストモード信号ＴＣ（ｎ－１）を受信回路ブロック１０＿（ｎ－１）に供給する。ただし、「ｎ」が１である場合には、ステップＳ１２においてテスト制御回路２０は、テスト動作を示すテストモード信号ＴＣ１を受信回路ブロック１０＿１に供給すると共に、テスト動作を示すテストモード信号ＴＣ４を受信回路ブロック１０＿４に供給する。

【0049】

ステップＳ１２により、受信回路ブロック１０＿１～１０＿４のうちで上記した「ｎ」番にて指定される一対の受信回路ブロック各々のＰＬＬ回路１１２が、通常動作時の第１の周波数よりも高い第２の周波数を有するクロック信号ＣＫＥを生成する状態となる。この際、例えば受信回路ブロック１０＿（ｎ－１）のＰＬＬ回路１１２で生成されたクロック信号ＣＫＥは、テストクロック信号ＣＫＩ（ｎ）として受信回路ブロック１０＿（ｎ）の選択回路１２に供給され、この選択回路１２を介して当該受信回路ブロック１０＿（ｎ）のＳ／Ｐ変換回路１３に供給される。つまり、受信回路ブロック１０＿１のＰＬＬ回路１１２で生成されたクロック信号ＣＫＥは、テストクロック信号ＣＫＩ２として受信回路ブロック１０＿２の選択回路１２に供給され、この選択回路１２を介して当該受信回路ブロック１０＿２のＳ／Ｐ変換回路１３に供給される。また、受信回路ブロック１０＿２のＰＬＬ回路１１２で生成されたクロック信号ＣＫＥは、テストクロック信号ＣＫＩ３として受信回路ブロック１０＿３の選択回路１２に供給され、この選択回路１２を介して当該受信回路ブロック１０＿３のＳ／Ｐ変換回路１３に供給される。また、受信回路ブロック１０＿３のＰＬＬ回路１１２で生成されたクロック信号ＣＫＥは、テストクロック信号ＣＫＩ４として受信回路ブロック１０＿４の選択回路１２に供給され、この選択回路１２を介して当該受信回路ブロック１０＿４のＳ／Ｐ変換回路１３に供給される。

【0050】

ただし、「ｎ」が１である場合には、受信回路ブロック１０＿４のＰＬＬ回路１１２で生成されたクロック信号ＣＫＥが、テストクロック信号ＣＫＩ１として受信回路ブロック１０＿１の選択回路１２に供給され、この選択回路１２を介してＳ／Ｐ変換回路１３に供給される。

【0051】

次に、テスト制御回路２０は、テストデータ生成回路で生成されたテストシリアルデータ信号ＴＤＴをテストクロック信号ＣＫＩ（ｎ－１）に同期したタイミングで、受信回路ブロック１０＿１～１０＿４に供給する（ステップＳ１３）。ステップＳ１３により、テストシリアルデータ信号ＴＤＴは、受信回路ブロック１０＿（ｎ）の選択回路１２を介してＳ／Ｐ変換回路１３に供給される。よって、受信回路ブロック１０＿（ｎ）のＳ／Ｐ変換回路１３は、受信回路ブロック１０＿（ｎ－１）から供給されたテストクロック信号ＣＫＩ（ｎ－１）に同期したタイミングでテストシリアルデータ信号ＴＤＴをパラレル形態に変換したデータを受信データＴＤ（ｎ）としてテスト制御回路２０に供給する。

【0052】

ここで、テスト制御回路２０は、上記したように受信回路ブロック１０＿（ｎ）から出力された受信データＴＤ（ｎ）を取り込み（ステップＳ１４）、これが上記した期待値と一致しているか否かを判定する（ステップＳ１５）。

【0053】

かかるステップＳ１５において、一致していると判定した場合、テスト制御回路２０は、検査結果として「良」を示すテスト結果信号ＴＲＳＬＴをＬＳＩテスタに出力する（ステップＳ１６）。一方、当該ステップＳ１５において一致していないと判定した場合、テスト制御回路２０は、検査結果として「不良」を示すテスト結果信号ＴＲＳＬＴをＬＳＩテスタに出力する（ステップＳ１７）。

【0054】

ステップＳ１６又はＳ１７の実行後、テスト制御回路２０は、受信回路ブロック番号ｎが最大値の「４」であるか否かを判定する（ステップＳ１８）。ステップＳ１８において、受信回路ブロック番号ｎが最終の「４」ではないと判定した場合、テスト制御回路２０は、受信回路ブロック番号ｎに「１」を加算したものを新たな受信回路ブロック番号ｎとして設定する（ステップＳ１９）。ステップＳ１９の実行後、テスト制御回路２０は、上記したステップＳ１２に戻り前述したステップＳ１２～Ｓ１９の処理を再び実行する。

【0055】

ここで、テスト制御回路２０は、受信回路ブロック番号ｎが最終の「４」となるまで、ステップＳ１４～Ｓ１９の処理を繰り返し実行することで、受信回路ブロック１０＿１～１０＿４の各々毎に、その受信回路ブロックのＳ／Ｐ変換回路１３が良品であるか否かを示すテスト結果信号ＴＲＳＬＴをＬＳＩテスタに順次出力する。

【0056】

以上、詳述したように、データ受信回路１００では、テスト動作時には受信回路ブロック１０＿１～１０＿４の各々に含まれるＰＬＬ回路１１２が生成するクロック信号の周波数を通常動作時よりも高い周波数に切り替える。そして、受信回路ブロック１０＿１～１０＿４の各々では、自身以外の他の受信回路ブロックのＰＬＬ回路１１２で生成されたクロック信号によって自身のＳ／Ｐ変換回路１３を動作させることで、Ｓ／Ｐ変換回路１３の良否を判定する。

【0057】

かかる構成によれば、テスト用途の為だけに、ＬＳＩテスタの適応可能周波数よりも高い周波数のクロック信号を生成する発振回路（ＰＬＬ回路を含む）を搭載することなく、Ｓ／Ｐ変換回路１３の動作テストを行うことができる。

【0058】

よって、本発明によれば、回路規模の増大を抑え、且つＬＳＩテスタの適応可能周波数に依存することなく半導体ＩＣチップに対して製品出荷前の高速動作テストを行うことが可能となる。

【0059】

尚、上記実施例では、Ｓ／Ｐ変換回路１３をテスト対象としているが、クロック信号ＣＫＥに同期して動作する回路であれば、Ｓ／Ｐ変換回路以外の信号処理回路をテスト対象としても良い。

【0060】

また、上記実施例では、テスト対象となる回路ブロックが受信回路ブロック１０＿１～１０＿４の４つであるが、テスト対象とする回路ブロックの数は４つに限定されず、２つ、或いは５つ以上の複数であっても良い。

【0061】

要するに、各々が個別に受信したデータ信号（ＤＴＥ）に所定の信号処理（例えばＳ／Ｐ変換）を施す複数の受信回路ブロック（１０＿１～１０＿４）を含む半導体ＩＣチップをテストする為に、複数の受信回路ブロックの各々として、以下のＰＬＬ回路、第１のセレクタ及び信号処理回路を含むものであれば良い。

【0062】

ＰＬＬ回路（１１２）は、受信したデータ信号（ＤＴＥ）に位相同期したクロック信号（ＣＫＥ、ＣＫＩ）を生成する。第１のセレクタ（１２１）は、複数の受信回路ブロックのうちの自身の受信回路ブロック以外の他の受信回路ブロックのＰＬＬ回路（１１２）が生成したクロック信号（ＣＫＩ）、及び自身の受信回路ブロックのＰＬＬ回路（１１２）が生成したクロック信号（ＣＫＥ）のうちの一方を、テストモード信号（ＴＣ１～ＴＣ４）に基づき選択する。信号処理回路（１３）は、第１のセレクタが選択したクロック信号に同期させて所定の信号処理（例えばＳ／Ｐ変換）を行う。

【0063】

ここで、ＰＬＬ回路（１１２）は、テストモード信号（ＴＣ１～ＴＣ４）が通常動作を示す場合には自身の受信回路ブロックで受信したデータ信号（ＤＴＥ）の周波数に対応した第１の周波数を有するクロック信号（ＣＫＥ、ＣＫＩ）を生成する。一方、テストモード信号がテスト動作を示す場合には、ＰＬＬ回路（１１２）は第１の周波数よりも高い第２の周波数を有するクロック信号（ＣＫＥ、ＣＫＩ）を生成する。第１のセレクタ（１２１）は、テストモード信号が通常動作を示す場合には自身の受信回路ブロックのＰＬＬ回路が生成したクロック信号を選択して信号処理回路（１３）に供給する。一方、テストモード信号がテスト動作を示す場合には、第１のセレクタ（１２１）は、自身以外の他の受信回路ブロックのＰＬＬ回路が生成したクロック信号を選択して信号処理回路（１３）に供給する。

【0064】

かかる構成により、半導体装置としての半導体ＩＣチップのテスト動作時には各受信回路ブロックに含まれるＰＬＬ回路が生成するクロック信号の周波数を通常動作時よりも高い周波数に切り替える。そして、受信回路ブロックの各々では、自身以外の他の受信回路ブロックのＰＬＬ回路が生成したクロック信号によって自身の信号処理回路を動作させる。これにより、テスト用途の為だけに、ＬＳＩテスタの適応可能周波数よりも高い周波数のクロック信号を生成する発振回路を設けることなく、内部生成されたクロック信号によって信号処理回路に高速動作テストを施すことができる。

【0065】

よって、本発明によれば、回路規模の増大を抑えて、ＬＳＩテスタの適応可能周波数に依存することなく、半導体装置に対して製品出荷前の高速動作テストを行うことが可能となる。

【符号の説明】

【0066】

１１ レシーバ
１２ 選択回路
１３ シリアルパラレル変換回路
１０＿１～１０＿４ 受信回路ブロック
２０ テスト制御回路
１１２ ＰＬＬ回路
１２１、１２２ セレクタ

【図1】

【図2】

【図3】

【図4】