(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024145030
(43)【公開日】2024-10-15
(54)【発明の名称】半導体装置、時間計測方法及び時間計測プログラム
(51)【国際特許分類】
G06F 1/14 20060101AFI20241004BHJP
G06F 15/78 20060101ALI20241004BHJP
【ＦＩ】
G06F1/14
G06F15/78 517
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023057253
(22)【出願日】2023-03-31
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】源馬 和明
【テーマコード（参考）】
5B062
【Ｆターム（参考）】
5B062AA05
5B062HH01
(57)【要約】
【課題】消費電流を低減することができる半導体装置、時間計測方法及び時間計測プログラムを提供する。
【解決手段】一実施の形態によれば、半導体装置１は、演算処理装置１０と、演算処理装置１０に制御される複数の周辺回路４１と、周辺回路４１からの時間計測の要求に応じて実行した時間計測の結果を周辺回路４１に出力するタイミングマネジメント回路５０と、を備え、タイミングマネジメント回路５０は、時間計測の各要求に応じて、時間計測を実行する。
【選択図】図１０
【解決手段】一実施の形態によれば、半導体装置１は、演算処理装置１０と、演算処理装置１０に制御される複数の周辺回路４１と、周辺回路４１からの時間計測の要求に応じて実行した時間計測の結果を周辺回路４１に出力するタイミングマネジメント回路５０と、を備え、タイミングマネジメント回路５０は、時間計測の各要求に応じて、時間計測を実行する。
【選択図】図１０
【特許請求の範囲】
【請求項1】
演算処理装置と、
前記演算処理装置に制御される複数の周辺回路と、
前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、
を備え、
前記タイミングマネジメント回路は、前記時間計測の各要求に応じて、前記時間計測を実行する、
半導体装置。
前記演算処理装置に制御される複数の周辺回路と、
前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、
を備え、
前記タイミングマネジメント回路は、前記時間計測の各要求に応じて、前記時間計測を実行する、
半導体装置。
【請求項2】
前記タイミングマネジメント回路は、
前記複数の前記周辺回路のいずれかから第１の時間計測の第１の要求を受けると、前記第１の時間計測を開始し、
前記第１の時間計測の実行中に、第２の時間計測の第２の要求を受けると、前記第１の時間計測を継続しながら、第２の時間計測を開始する、
請求項１に記載の半導体装置。
前記複数の前記周辺回路のいずれかから第１の時間計測の第１の要求を受けると、前記第１の時間計測を開始し、
前記第１の時間計測の実行中に、第２の時間計測の第２の要求を受けると、前記第１の時間計測を継続しながら、第２の時間計測を開始する、
請求項１に記載の半導体装置。
【請求項3】
前記タイミングマネジメント回路における前記時間計測の基準となるクロック信号を生成するクロック生成回路をさらに備え、
前記タイミングマネジメント回路は、前記第1の時間計測及び前記第２の時間計測を実行する際に、前記クロック生成回路から生成された同じ前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行する、
請求項２に記載の半導体装置。
前記タイミングマネジメント回路は、前記第1の時間計測及び前記第２の時間計測を実行する際に、前記クロック生成回路から生成された同じ前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行する、
請求項２に記載の半導体装置。
【請求項4】
前記タイミングマネジメント回路は、
前記周辺回路から前記時間計測の前記要求を受けることによって、前記時間計測を実行し、
前記要求を受けた全ての前記時間計測の前記結果を出力した後で、次の前記要求を受けるまでは、前記時間計測を停止させる、
請求項１に記載の半導体装置。
前記周辺回路から前記時間計測の前記要求を受けることによって、前記時間計測を実行し、
前記要求を受けた全ての前記時間計測の前記結果を出力した後で、次の前記要求を受けるまでは、前記時間計測を停止させる、
請求項１に記載の半導体装置。
【請求項5】
前記タイミングマネジメント回路における前記時間計測の基準となるクロック信号を生成するクロック生成回路をさらに備え、
前記クロック生成回路は、
第１のクロック信号を生成する第１の発振回路と、
前記第１のクロック信号と異なる第２のクロック信号を生成する第２の発振回路と、
前記第２のクロック信号を分周して第３のクロック信号を生成する分周回路と、
前記第１のクロック信号、前記第２のクロック信号、及び、前記第３のクロック信号を含む複数の前記クロック信号から、前記要求に応じて前記時間計測に用いる前記クロック信号を選択する選択回路と、
を有し、
前記タイミングマネジメント回路は、
前記選択回路における前記クロック信号の選択を制御するクロック制御回路を有し、
前記第1の時間計測及び前記第２の時間計測を実行する際に、相互に異なる前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行する、
請求項２に記載の半導体装置。
前記クロック生成回路は、
第１のクロック信号を生成する第１の発振回路と、
前記第１のクロック信号と異なる第２のクロック信号を生成する第２の発振回路と、
前記第２のクロック信号を分周して第３のクロック信号を生成する分周回路と、
前記第１のクロック信号、前記第２のクロック信号、及び、前記第３のクロック信号を含む複数の前記クロック信号から、前記要求に応じて前記時間計測に用いる前記クロック信号を選択する選択回路と、
を有し、
前記タイミングマネジメント回路は、
前記選択回路における前記クロック信号の選択を制御するクロック制御回路を有し、
前記第1の時間計測及び前記第２の時間計測を実行する際に、相互に異なる前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行する、
請求項２に記載の半導体装置。
【請求項6】
前記クロック制御回路は、前記第１の発振回路における前記第１のクロック信号の生成及び停止、並びに、前記第２の発振回路における前記第２のクロック信号の生成及び停止を制御する、
請求項５に記載の半導体装置。
請求項５に記載の半導体装置。
【請求項7】
クロック信号は、高電圧状態及び低電圧状態を繰り返す信号を含み、
前記タイミングマネジメント回路は、
前記周辺回路から前記時間計測の前記要求を受けるとともに、前記周辺回路に前記時間計測の前記結果を出力するタイミング生成回路と、
前記クロック信号の前記高電圧状態または前記低電圧状態の数をカウントしたカウント数をカウンタ値として保持するカウンタ回路と、
を有し、
前記タイミング生成回路は、
前記要求を受けた前記時間計測における計測時間と、前記クロック信号と、から前記計測時間の目標の前記カウント数をターゲット値として算出する算出回路と、
前記ターゲット値を記憶する記憶部と、
前記カウンタ値と前記ターゲット値とを比較する比較部と、
を有する、
請求項１に記載の半導体装置。
前記タイミングマネジメント回路は、
前記周辺回路から前記時間計測の前記要求を受けるとともに、前記周辺回路に前記時間計測の前記結果を出力するタイミング生成回路と、
前記クロック信号の前記高電圧状態または前記低電圧状態の数をカウントしたカウント数をカウンタ値として保持するカウンタ回路と、
を有し、
前記タイミング生成回路は、
前記要求を受けた前記時間計測における計測時間と、前記クロック信号と、から前記計測時間の目標の前記カウント数をターゲット値として算出する算出回路と、
前記ターゲット値を記憶する記憶部と、
前記カウンタ値と前記ターゲット値とを比較する比較部と、
を有する、
請求項１に記載の半導体装置。
【請求項8】
前記タイミングマネジメント回路は、
クロック信号を用いて前記時間計測を実行する複数のカウンタ部と、
前記時間計測を要求した前記周辺回路に基づいて、前記カウンタ部で用いられる前記クロック信号を選択するクロック制御回路と、
を有し、
前記クロック制御回路は、各カウンタ部に対して相互に異なる前記クロック信号を選択する、
請求項１に記載の半導体装置。
クロック信号を用いて前記時間計測を実行する複数のカウンタ部と、
前記時間計測を要求した前記周辺回路に基づいて、前記カウンタ部で用いられる前記クロック信号を選択するクロック制御回路と、
を有し、
前記クロック制御回路は、各カウンタ部に対して相互に異なる前記クロック信号を選択する、
請求項１に記載の半導体装置。
【請求項9】
前記タイミングマネジメント回路は、前記周辺回路からの前記時間計測の前記要求の可否を判定する判定部を有し、
前記判定部は、実行中の前記時間計測を継続できない場合、及び、同時に計測できる前記時間計測の要求数の上限を超える場合の少なくともいずれかの場合に、前記要求を拒否する、
請求項１に記載の半導体装置。
前記判定部は、実行中の前記時間計測を継続できない場合、及び、同時に計測できる前記時間計測の要求数の上限を超える場合の少なくともいずれかの場合に、前記要求を拒否する、
請求項１に記載の半導体装置。
【請求項10】
前記周辺回路は、前記時間計測を行うカウンタ機能を有し、
前記判定部は、前記要求を拒否した場合に、前記周辺回路に前記周辺回路の前記カウンタ機能を用いて前記時間計測を実行させる、
請求項９に記載の半導体装置。
前記判定部は、前記要求を拒否した場合に、前記周辺回路に前記周辺回路の前記カウンタ機能を用いて前記時間計測を実行させる、
請求項９に記載の半導体装置。
【請求項11】
前記周辺回路は、タイマであり、
前記タイミングマネジメント回路は、前記カウンタ値を変換するカウンタ値変換部を有し、
前記カウンタ値変換部は、前記タイマから前記時間計測の前記要求を受けた場合に、変換した前記カウンタ値を前記タイマに出力する、
請求項７に記載の半導体装置。
前記タイミングマネジメント回路は、前記カウンタ値を変換するカウンタ値変換部を有し、
前記カウンタ値変換部は、前記タイマから前記時間計測の前記要求を受けた場合に、変換した前記カウンタ値を前記タイマに出力する、
請求項７に記載の半導体装置。
【請求項12】
演算処理装置と、
前記演算処理装置に制御される複数の周辺回路と、
前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、
を備えた半導体装置における時間計測方法であって、
前記タイミングマネジメント回路に、前記時間計測の各要求に応じて、前記時間計測を実行させるステップを備えた、
時間計測方法。
前記演算処理装置に制御される複数の周辺回路と、
前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、
を備えた半導体装置における時間計測方法であって、
前記タイミングマネジメント回路に、前記時間計測の各要求に応じて、前記時間計測を実行させるステップを備えた、
時間計測方法。
【請求項13】
前記時間計測を実行させるステップは、
前記複数の前記周辺回路のいずれかから第１の時間計測の第１の要求を受けると、前記第１の時間計測を開始させるステップと、
前記第１の時間計測の実施中に、第２の時間計測の第２の要求を受けると、前記第１の時間計測を継続しながら、第２の時間計測を開始させるステップと、
を有する、
請求項１２に記載の時間計測方法。
前記複数の前記周辺回路のいずれかから第１の時間計測の第１の要求を受けると、前記第１の時間計測を開始させるステップと、
前記第１の時間計測の実施中に、第２の時間計測の第２の要求を受けると、前記第１の時間計測を継続しながら、第２の時間計測を開始させるステップと、
を有する、
請求項１２に記載の時間計測方法。
【請求項14】
前記半導体装置は、前記タイミングマネジメント回路における前記時間計測の基準となるクロック信号を生成するクロック生成回路をさらに備え、
前記時間計測を実行させるステップにおいて、
前記第1の時間計測及び前記第２の時間計測を実行させる際に、前記クロック生成回路から生成された同じ前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行させる、
請求項１３に記載の時間計測方法。
前記時間計測を実行させるステップにおいて、
前記第1の時間計測及び前記第２の時間計測を実行させる際に、前記クロック生成回路から生成された同じ前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行させる、
請求項１３に記載の時間計測方法。
【請求項15】
前記時間計測を実行させるステップにおいて、
前記周辺回路から前記時間計測の前記要求を受けることによって、前記時間計測を実行させ、
前記要求を受けた全ての前記時間計測の結果を出力した後で、次の前記要求を受けるまでは、前記時間計測を停止させる、
請求項１２に記載の時間計測方法。
前記周辺回路から前記時間計測の前記要求を受けることによって、前記時間計測を実行させ、
前記要求を受けた全ての前記時間計測の結果を出力した後で、次の前記要求を受けるまでは、前記時間計測を停止させる、
請求項１２に記載の時間計測方法。
【請求項16】
前記半導体装置は、前記タイミングマネジメント回路における前記時間計測の基準となるクロック信号を生成するクロック生成回路をさらに備え、
前記クロック生成回路は、
第１のクロック信号を生成する第１の発振回路と、
前記第１のクロック信号と異なる第２のクロック信号を生成する第２の発振回路と、
前記第２のクロック信号を分周して第３のクロック信号を生成する分周回路と、
前記第１のクロック信号、前記第２のクロック信号、及び、前記第３のクロック信号を含む複数の前記クロック信号から、前記要求に応じて前記時間計測に用いる前記クロック信号を選択する選択回路と、
を有し、
前記時間計測を実行させるステップにおいて、
前記選択回路における前記クロック信号の選択を制御させ、
前記第1の時間計測及び前記第２の時間計測を実行させる際に、相互に異なる前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行させる、
請求項１３に記載の時間計測方法。
前記クロック生成回路は、
第１のクロック信号を生成する第１の発振回路と、
前記第１のクロック信号と異なる第２のクロック信号を生成する第２の発振回路と、
前記第２のクロック信号を分周して第３のクロック信号を生成する分周回路と、
前記第１のクロック信号、前記第２のクロック信号、及び、前記第３のクロック信号を含む複数の前記クロック信号から、前記要求に応じて前記時間計測に用いる前記クロック信号を選択する選択回路と、
を有し、
前記時間計測を実行させるステップにおいて、
前記選択回路における前記クロック信号の選択を制御させ、
前記第1の時間計測及び前記第２の時間計測を実行させる際に、相互に異なる前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行させる、
請求項１３に記載の時間計測方法。
【請求項17】
前記時間計測を実行させるステップにおいて、
前記第１の発振回路における前記第１のクロック信号の発振及び停止、並びに、前記第２の発振回路における前記第２のクロック信号の発振及び停止を制御させる、
請求項１６に記載の時間計測方法。
前記第１の発振回路における前記第１のクロック信号の発振及び停止、並びに、前記第２の発振回路における前記第２のクロック信号の発振及び停止を制御させる、
請求項１６に記載の時間計測方法。
【請求項18】
クロック信号は、高電圧状態及び低電圧状態を繰り返す信号を含み、
前記時間計測を実行させるステップは、
前記周辺回路から前記時間計測の前記要求を受けるステップと、
前記要求を受けた前記時間計測における計測時間と、前記クロック信号と、から前記計測時間の目標のカウント数をターゲット値として算出させるステップと、
前記ターゲット値を記憶させるステップと、
前記クロック信号の前記高電圧状態または前記低電圧状態の数をカウントした前記カウント数をカウンタ値として保持するステップと、
前記カウンタ値と前記ターゲット値とを比較するステップと、
前記カウンタ値と前記ターゲット値とが一致した場合に、前記周辺回路に前記時間計測の前記結果を出力するステップと、
を有する、
請求項１２に記載の時間計測方法。
前記時間計測を実行させるステップは、
前記周辺回路から前記時間計測の前記要求を受けるステップと、
前記要求を受けた前記時間計測における計測時間と、前記クロック信号と、から前記計測時間の目標のカウント数をターゲット値として算出させるステップと、
前記ターゲット値を記憶させるステップと、
前記クロック信号の前記高電圧状態または前記低電圧状態の数をカウントした前記カウント数をカウンタ値として保持するステップと、
前記カウンタ値と前記ターゲット値とを比較するステップと、
前記カウンタ値と前記ターゲット値とが一致した場合に、前記周辺回路に前記時間計測の前記結果を出力するステップと、
を有する、
請求項１２に記載の時間計測方法。
【請求項19】
前記時間計測を実行させるステップは、
前記時間計測を要求した前記周辺回路に基づいて、クロック信号を選択させるステップと、
前記クロック信号を用いて複数の前記時間計測を実行させるステップと、
を有し、
前記クロック信号を選択させるステップにおいて、
各時間計測に異なる前記クロック信号を選択させる、
請求項１２に記載の時間計測方法。
前記時間計測を要求した前記周辺回路に基づいて、クロック信号を選択させるステップと、
前記クロック信号を用いて複数の前記時間計測を実行させるステップと、
を有し、
前記クロック信号を選択させるステップにおいて、
各時間計測に異なる前記クロック信号を選択させる、
請求項１２に記載の時間計測方法。
【請求項20】
演算処理装置と、
前記演算処理装置に制御される複数の周辺回路と、
前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、
を備えた半導体装置における時間計測プログラムであって、
前記タイミングマネジメント回路に、前記時間計測の各要求に応じて、前記時間計測を実行させるステップをコンピュータに実行させる時間計測プログラム。
前記演算処理装置に制御される複数の周辺回路と、
前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、
を備えた半導体装置における時間計測プログラムであって、
前記タイミングマネジメント回路に、前記時間計測の各要求に応じて、前記時間計測を実行させるステップをコンピュータに実行させる時間計測プログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置、時間計測方法及び時間計測プログラムに関する。
【背景技術】
【0002】
非特許文献１には、マイクロコンピュータにおけるハードウェアのブロック図が記載されている。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】：「ＲＸ６６０グループ ユーザーズマニュアル ハードウェア編」、［online］、2022年3月、［2023年2月24日検索］、インターネット＜https://www.renesas.com/jp/ja/document/mah/rx660-group-users-manual-hardware?r=1618106＞
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）は、クロック生成回路、タイマ及び通信ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）等を備えている。クロック生成回路は、発振器の発振が安定するまで待つ発振安定待ち回路を有している。発振安定待ち回路は、発振器の発振が安定するまでの時間を計測する機能を有している。タイマ及び通信ＩＰ等の複数の周辺回路は、それぞれ、時間計測を行う機能を有している。各回路は、それぞれの時間計測の機能によって、それぞれ、同時に時間計測することができる。
【0005】
ＭＣＵにおける複数の回路が同時に時間計測を行うと、消費電流が増加する。また、多くの回路に時間計測のためのクロック信号が供給されると、クロック動作に伴う消費電流も増加する。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態によれば、半導体装置は、演算処理装置と、前記演算処理装置に制御される複数の周辺回路と、前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、を備え、前記タイミングマネジメント回路は、前記時間計測の各要求に応じて、前記時間計測を実行する。
【0008】
一実施の形態によれば、時間計測方法は、演算処理装置と、前記演算処理装置に制御される複数の周辺回路と、前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、を備えた半導体装置における時間計測方法であって、前記タイミングマネジメント回路に、前記時間計測の各要求に応じて、前記時間計測を実行させるステップを備える。
【0009】
一実施の形態によれば、時間計測プログラムは、演算処理装置と、前記演算処理装置に制御される複数の周辺回路と、前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、を備えた半導体装置における時間計測プログラムであって、前記タイミングマネジメント回路に、前記時間計測の各要求に応じて、前記時間計測を実行させるステップをコンピュータに実行させる。
【発明の効果】
【0010】
前記一実施の形態によれば、消費電流を低減することができる半導体装置、時間計測方法及び時間計測プログラムを提供することができる。
【図面の簡単な説明】
【0011】
【図1】比較例に係る半導体装置を例示したブロック図である。
【図2】比較例に係る半導体装置を例示したブロック図である。
【図3】比較例に係る半導体装置において、演算処理装置、クロック生成回路、タイマ及び通信ＩＰを例示したブロック図である。
【図4】実施形態１に係る半導体装置を例示したブロック図である。
【図5】比較例に係る半導体装置において、発振安定待ち回路を例示したブロック図である。
【図6】比較例に係る半導体装置において、発振安定待ち回路を例示したブロック図である。
【図7】実施形態１に係る半導体装置において、発振安定待ち回路及びタイミングマネジメント回路を例示したブロック図である。
【図8】比較例に係る半導体装置において、発振安定待ち回路の構成を例示したブロック図である。
【図9】実施形態１に係る半導体装置において、発振安定待ち回路及びタイミングマネジメント回路の構成を例示したブロック図である。
【図10】実施形態１に係る半導体装置において、演算処理装置、記憶装置、タイマ及びタイミングマネジメント回路を例示したブロック図である。
【図11】実施形態１に係る半導体装置において、クロック生成回路、タイマ、周辺回路、及び、タイミングマネジメント回路を例示したブロック図である。
【図12】比較例に係る半導体装置において、タイマを例示したブロック図である。
【図13】実施形態１に係る半導体装置において、タイマとタイミングマネジメント回路との関係を例示したブロック図である。
【図14】比較例に係る半導体装置において、コンペアマッチタイマ動作の設定手順を例示したフローチャート図である。
【図15】実施形態１に係る半導体装置において、コンペアマッチタイマ動作の設定手順を例示したフローチャート図である。
【図16】実施形態１に係る半導体装置を例示したブロック図である。
【図17】実施形態１に係る半導体装置において、クロック生成回路とタイミングマネジメント回路との関係、及び、タイミングマネジメント回路と周辺回路との関係を例示したブロック図である。
【図18】実施形態１に係る半導体装置のタイミングマネジメント回路を例示したブロック図である。
【図19】実施形態１に係る半導体装置において、１つの周辺回路から時間計測の要求を受けた単要求の場合におけるタイミングマネジメント回路のカウント動作を例示した図である。
【図20】実施形態１に係る半導体装置において、複数の周辺回路から時間計測の要求を受けた多重要求の場合におけるタイミングマネジメント回路のカウント動作を例示した図である。
【図21】実施形態１に係る半導体装置において、クロック生成回路及びタイミングマネジメント回路を例示したブロック図である。
【図22】実施形態１に係る半導体装置において、タイミングマネジメント回路におけるタイミング生成回路と周辺回路との接続関係を例示したブロック図である。
【図23】実施形態１に係る半導体装置において、タイミング生成回路の動作を例示したフローチャート図である。
【図24】実施形態１に係る半導体装置において、１つの周辺回路から時間計測の要求を受けた単要求の場合におけるタイミングマネジメント回路のカウント動作を例示した図である。
【図25】実施形態１に係る半導体装置において、複数の周辺回路から重複して時間計測の要求を受けた多重要求の場合におけるタイミングマネジメント回路のカウント動作を例示した図である。
【図26】実施形態１に係る半導体装置において、複数の周辺回路から重複して時間計測の要求を受けた多重要求の場合におけるクロック信号の切り替えを伴うタイミングマネジメント回路のカウント動作を例示した図である。
【図27】比較例に係る半導体装置において、時間計測での消費電流を例示したグラフであり、横軸は、電流を消費する部材を積み重ねた構成を示し、縦軸は、消費電流を示す。
【図28】実施形態１に係る半導体装置において、時間計測での消費電流を例示したグラフであり、横軸は、電流を消費する部材を積み重ねた構成を示し、縦軸は、消費電流を示す。
【図29】実施形態２に係る半導体装置を例示したブロック図である。
【図30】実施形態３に係る半導体装置において、演算処理装置、クロック生成回路、タイマ、周辺回路、及び、タイミングマネジメント回路を例示したブロック図である。
【発明を実施するための形態】
【0012】
説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【0013】
まず、＜比較例＞において、比較例に係る半導体装置を説明する。その後、＜発明者が新たに見出した課題＞において、比較例の半導体装置に対して、発明者が新たに見出した課題を説明する。そして、＜実施形態１＞において、実施形態１に係る半導体装置を説明する。なお、＜実施形態１＞においても、実施形態１に係る半導体装置の特徴を明確にするために、適宜、比較例の半導体装置と対比する。
【0014】
＜比較例＞
比較例に係る半導体装置を説明する。図１及び図２は、比較例に係る半導体装置を例示したブロック図である。図１は、図２の主要部の一部を一例として抽出したブロック図である。図１に示すように、比較例の半導体装置１０１は、演算処理装置１１０、内部周辺バス１１１、クロック生成回路１２０、及び、複数のタイマ１３０を備えている。タイマ１３０は、レジスタ１３１、カウンタ回路１３２、及び、クロック選択回路１３３を有している。なお、図面に示した「ＣＰＵ」、「ＩＮＴＥＲＮＡＬ ＰＥＲＩＰＨＥＲＡＬ ＢＵＳ」、「ＴＩＭＥＲ」、「ＣＬＯＣＫ ＧＥＮＥＲＡＴＩＯＮ ＣＩＲＣＵＩＴ」等の名称は、一例であり、これらに限定されない。
比較例に係る半導体装置を説明する。図１及び図２は、比較例に係る半導体装置を例示したブロック図である。図１は、図２の主要部の一部を一例として抽出したブロック図である。図１に示すように、比較例の半導体装置１０１は、演算処理装置１１０、内部周辺バス１１１、クロック生成回路１２０、及び、複数のタイマ１３０を備えている。タイマ１３０は、レジスタ１３１、カウンタ回路１３２、及び、クロック選択回路１３３を有している。なお、図面に示した「ＣＰＵ」、「ＩＮＴＥＲＮＡＬ ＰＥＲＩＰＨＥＲＡＬ ＢＵＳ」、「ＴＩＭＥＲ」、「ＣＬＯＣＫ ＧＥＮＥＲＡＴＩＯＮ ＣＩＲＣＵＩＴ」等の名称は、一例であり、これらに限定されない。
【0015】
演算処理装置１１０は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。なお、演算処理装置１１０は、半導体装置１０１内の他の装置及び回路の制御やデータの演算等の処理を行うものであれば、ＣＰＵに限らず、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）等でもよい。演算処理装置１１０は、内部周辺バス１１１に情報伝達が可能な状態で接続されている。
【0016】
クロック生成回路１２０は、クロック信号ＣＬＫを生成する。クロック信号ＣＬＫは、例えば、高電圧状態及び低電圧状態を周期的に繰り返す信号を含んでもよい。クロック生成回路１２０は、生成したクロック信号ＣＬＫを、複数のタイマ１３０に供給する。
【0017】
タイマ１３０は、内部周辺バス１１１に情報伝達が可能な状態で接続されている。例えば、複数のタイマ１３０の各レジスタ１３１は、内部周辺バス１１１に情報伝達が可能な状態で接続されている。レジスタ１３１は、カウンタ回路１３２及びクロック選択回路１３３を制御する。
【0018】
カウンタ回路１３２は、クロック信号ＣＬＫを用いて、時間計測を実行する。例えば、カウンタ回路１３２は、クロック信号ＣＬＫの高電圧状態または低電圧状態の数をカウントすることにより、時間計測を実行する。カウンタ回路１３２は、カウントしたカウント数を、時間計測の結果として、レジスタ１３１に出力する。
【0019】
クロック選択回路１３３は、クロック生成回路１２０からクロック信号ＣＬＫを受信する。クロック選択回路１３３は、受信したクロック信号ＣＬＫから所定のクロック信号ＣＬＫを選択する。クロック選択回路１３３は、レジスタ１３１による制御により、所定のクロック信号ＣＬＫを選択する。クロック選択回路１３３は、選択したクロック信号ＣＬＫをカウンタ回路１３２に供給する。クロック選択回路１３３は、クロック生成回路１２０におけるクロック信号ＣＬＫの生成を制御してもよい。
【0020】
図２に示すように、半導体装置１０１は、演算処理装置ＣＰＵ、演算処理装置ＭＰＵ、クロック生成回路１２０、記憶装置ＲＯＭ、記憶装置ＲＡＭ、三角関数演算器ＴＦＵ、割り込みコントローラＩＣＵ、データトランスファコントローラＤＴＣ、ＤＭＡコントローラＤＭＡＣ、バスコントローラＢＳＣを含んでもよい。また、半導体装置１０１は、タイマＴＭＲ、コンペアマッチタイマＣＭＴＷ、温度センサ（ＴＥＭＰＥＲＡＴＵＲＥ ＳＥＮＳＯＲ）、コンパレータ（ＣＯＭＰＡＲＡＴＯＲ）、及び、Ｄ／Ａコンバータ（ＣＯＮＶＥＲＴＥＲ）等の回路を含んでもよい。各回路は、命令バス（ＩＮＳＴＲＵＣＴＩＯＮ ＢＵＳ）、オペラントバス（ＯＰＥＲＡＮＴ ＢＵＳ）、内部メインバス（ＩＮＴＥＲＮＡＬ ＭＡＩＮ ＢＵＳ１及びＢＵＳ２）、内部周辺バス（ＩＮＴＥＲＮＡＬ ＯＥＲＩＰＨＥＲＡＬ ＢＵＳ）等のバスと情報伝達が可能な状態で接続されてもよい。
【0021】
図３は、比較例に係る半導体装置１０１において、演算処理装置１１０、クロック生成回路１２０、タイマ１３０及び通信ＩＰ１４０を例示したブロック図である。図３に示すように、半導体装置１０１は、演算処理装置１１０、クロック生成回路１２０、及び、複数のタイマ１３０に加えて、複数の通信ＩＰ１４０を備えてもよい。また、半導体装置１０１は、例えば、ＭＣＵを含んでもよい。
【0022】
クロック生成回路１２０は、発振器Ａ１２１ａ、発振器Ｂ１２１ｂ及び発振安定待ち回路１２３を有してもよい。発振安定待ち回路１２３は、発振器Ａ１２１ａ及び発振器Ｂ１２１ｂの発振が安定するまで待つ機能を有している。発振安定待ち回路１２３は、発振器Ａ１２１ａ及び発振器Ｂ１２１ｂの発振が安定するまでの時間を計測する機能を有している。
【0023】
＜発明者が新たに見出した課題＞
タイマ１３０及び通信ＩＰ１４０等の複数の周辺回路は、それぞれ、時間計測を行う機能を有している。したがって、発振安定待ち回路１２３、タイマ１３０、及び、通信ＩＰ１４０等の各回路は、それぞれの時間計測の機能によって、それぞれ同時に時間計測することができる。このような構成により、半導体装置１０１は、並列動作の自由度を向上させることができる。しかしながら、半導体装置１０１における各回路の時間計測を同時に動作させると、消費電流が増加する。また、時間計測のためにクロック信号ＣＬＫが供給される回路が多くなると、クロック動作に伴う消費電流も増加する。
タイマ１３０及び通信ＩＰ１４０等の複数の周辺回路は、それぞれ、時間計測を行う機能を有している。したがって、発振安定待ち回路１２３、タイマ１３０、及び、通信ＩＰ１４０等の各回路は、それぞれの時間計測の機能によって、それぞれ同時に時間計測することができる。このような構成により、半導体装置１０１は、並列動作の自由度を向上させることができる。しかしながら、半導体装置１０１における各回路の時間計測を同時に動作させると、消費電流が増加する。また、時間計測のためにクロック信号ＣＬＫが供給される回路が多くなると、クロック動作に伴う消費電流も増加する。
【0024】
近年、バッテリを用いた長時間動作の要求や、ＭＣＵへの機能追加に伴って、半導体装置１０１に対して、さらなる低消費電力化が求められている。以下の実施形態では、冗長となる時間計測を行う回路を最適化することで、消費電流を低減する。
【0025】
＜実施形態１＞
次に、実施形態１に係る半導体装置を説明する。本実施形態の半導体装置は、例えば、ＭＣＵの中に、集中的に時間計測を実行する回路を有する。また、本実施形態の半導体装置は、タイマや通信ＩＰ等の周辺回路から時間計測の要求を受けるとともに、周辺回路へ時間計測の結果を応答するインターフェースを備える。以下の実施形態において、このような回路をタイミングマネジメント回路と呼ぶ。
次に、実施形態１に係る半導体装置を説明する。本実施形態の半導体装置は、例えば、ＭＣＵの中に、集中的に時間計測を実行する回路を有する。また、本実施形態の半導体装置は、タイマや通信ＩＰ等の周辺回路から時間計測の要求を受けるとともに、周辺回路へ時間計測の結果を応答するインターフェースを備える。以下の実施形態において、このような回路をタイミングマネジメント回路と呼ぶ。
【0026】
図４は、実施形態１に係る半導体装置１を例示したブロック図である。図４に示すように、半導体装置１は、演算処理装置１０、クロック生成回路２０、タイマ３０、通信ＩＰ４０、及び、タイミングマネジメント回路５０を備えている。クロック生成回路２０は、発振器Ａ２１ａ、発振器Ｂ２１ｂ及び発振安定待ち回路２３を有してもよい。タイミングマネジメント回路５０は、時間計測を実行する機能を有している。半導体装置１は、タイマ３０及び通信ＩＰ４０等以外の複数の周辺回路を含んでもよい。複数の周辺回路は、演算処理装置１０に制御されている。
【0027】
クロック生成回路２０は、タイミングマネジメント回路５０における時間計測の基準となるクロック信号ＣＬＫを生成する。クロック生成回路２０における発振器Ａ２１ａから生成されたクロック信号ＣＬＫは、発振安定待ち回路２３を介して、演算処理装置１０に供給されてもよい。発振器Ｂ２１ｂから生成されたクロック信号ＣＬＫは、タイミングマネジメント回路５０に供給されてもよい。
【0028】
タイミングマネジメント回路５０は、クロック生成回路２０と情報伝達可能な状態で接続されている。具体的には、タイミングマネジメント回路５０は、発振安定待ち回路２３と情報伝達可能な状態で接続されている。タイミングマネジメント回路５０は、複数のタイマ３０及び複数の通信ＩＰ４０を含む周辺回路と情報伝達可能な状態で接続されてもよい。
【0029】
タイミングマネジメント回路５０は、発振安定待ち回路２３を制御する一方で、発振安定待ち回路２３は、タイミングマネジメント回路５０を制御する。例えば、発振安定待ち回路２３は、タイミングマネジメント回路５０に対して時間計測の要求を行う。一方、タイミングマネジメント回路５０は、発振安定待ち回路２３に対して時間計測の結果を出力する。
【0030】
また、タイミングマネジメント回路５０は、複数のタイマ３０及び複数の通信ＩＰ４０を含む複数の周辺回路を制御する一方で、複数の周辺回路は、タイミングマネジメント回路５０を制御する。例えば、タイマ３０及び通信ＩＰ４０等の周辺回路は、タイミングマネジメント回路５０に対して時間計測の要求を行う。一方、タイミングマネジメント回路５０は、周辺回路からの時間計測の要求に応じて実行した時間計測の結果を周辺回路に出力する。
【0031】
このように、タイミングマネジメント回路５０は、様々な時間計測を必要とする回路と接続関係にある。タイミングマネジメント回路５０は、供給されるクロック信号ＣＬＫを用いて時間を計測する機能をもつ。時間計測を必要とする周辺回路がタイミングマネジメント回路５０に対して時間計測の開始要求を出すと、一定時間経過後に、タイミングマネジメント回路５０は、時間計測の完了を通知する。タイミングマネジメント回路５０は、時間計測の結果を出力してもよい。
【0032】
複数の周辺回路から時間計測の要求を受けた場合には、タイミングマネジメント回路５０は、時間計測の各要求に応じて、時間計測を実行する。具体的には、タイミングマネジメント回路５０は、複数の周辺回路のいずれかから第１の時間計測の第１の要求を受けると、第１の時間計測を開始する。タイミングマネジメント回路５０は、第１の時間計測の実行中に、第２の時間計測の第２の要求を受けると、第１の時間計測を継続しながら、第２の時間計測を開始する。タイミングマネジメント回路５０は、第１の要求を受けた周辺回路と異なる周辺回路から第２の要求を受けてもよい。場合によっては、タイミングマネジメント回路５０は、第１の要求を受けた周辺回路から第２の要求を受けてもよい。
【0033】
また、本実施形態の半導体装置１における時間計測方法は、タイミングマネジメント回路５０に、時間計測の各要求に応じて、時間計測を実行させるステップを備えている。時間計測を実行させるステップは、複数の周辺回路のいずれかから第１の時間計測の第１の要求を受けると、第１の時間計測を開始させるステップと、第１の時間計測の実施中に、第２の時間計測の第２の要求を受けると、第１の時間計測を継続しながら、第２の時間計測を開始させるステップと、を有する。
【0034】
時間計測が不要な期間では、タイミングマネジメント回路５０は、内蔵された時間計測の機能を停止させる。したがって、タイミングマネジメント回路５０は、周辺回路から時間計測の要求を受けることによって、時間計測を実行する。よって、要求を受けた全ての時間計測の結果を出力した後で、次の時間計測の要求を受けるまでは、タイミングマネジメント回路５０は、時間計測を停止させる。
【0035】
図５及び図６は、比較例に係る半導体装置１０１において、発振安定待ち回路１２３ａ～１２３ｅを例示したブロック図である。図６は、図５の主要部の一部を一例として抽出したブロック図である。図７は、実施形態１に係る半導体装置１において、発振安定待ち回路２３ａ～２３ｃ及びタイミングマネジメント回路５０を例示したブロック図である。
【0036】
図５及び図６に示すように、比較例に係る半導体装置１０１は、発振器Ａ１２１ａ及び発振器Ｂ１２１ｂの他、複数の発振器１２１ｃ～１２１ｅ及び複数のオンチップオシレータ毎に発振安定待ち回路１２３ａ～１２３ｅを有している。そして、図６に示すように、複数の発振安定待ち回路１２３ａ～１２３ｃは、それぞれ、時間計測を行う機能を有している。時間計測を行う機能は、例えば、カウンタが行ってもよい。
【0037】
一方、図７に示すように、本実施形態の半導体装置１は、時間計測を行うカウンタの機能をタイミングマネジメント回路５０が担っている。本実施形態に係る半導体装置１は、複数の発振器Ａ２１ａ及び発振器Ｂ２１ｂ、並びに、複数のオンチップオシレータ毎に発振安定待ち回路２３ａ～２３ｃを有している。発振器Ａ２１ａ、発振器Ｂ２１ｂ及び発振器２１ｃが発振を開始するとき、発振安定待ち回路２３ａ～２３ｃは、タイミングマネジメント回路５０に時間計測の要求（ＲＥＱＵＥＳＴ）を出力する。そして、タイミングマネジメント回路５０は、時間計測を行う機能を担っている。タイミングマネジメント回路５０は、時間計測の結果（ＲＥＳＵＬＴ）を発振安定待ち回路２３ａ～２３ｃに対して出力する。
【0038】
図８は、比較例に係る半導体装置１０１において、発振安定待ち回路１２３ａ～１２３ｃを例示したブロック図である。図９は、実施形態１に係る半導体装置１において、発振安定待ち回路２３ａ～２３ｃ及びタイミングマネジメント回路５０を例示したブロック図である。
【0039】
図８に示すように、比較例に係る半導体装置１０１において、発振安定待ち回路１２３ａ～１２３ｃは、時間計測を行う機能と、ＡＮＤゲート等のような論理ゲートとを有してもよい。例えば、計測時間が所定の安定化待ち時間に一致した場合にクロック信号ＣＬＫを出力してもよい。
【0040】
一方、図９に示すように、本実施形態の半導体装置１において、発振安定待ち回路２３ａ～２３ｃは、ＡＮＤゲート等のような論理ゲートを有してもよい。発振安定待ち回路２３ａ～２３ｃは、タイミングマネジメント回路５０に対して、時間計測の要求を行う。タイミングマネジメント回路５０は、時間計測を行う機能を有している。タイミングマネジメント回路５０は、時間計測の結果を、発振安定待ち回路２３ａ～２３ｃに対して出力する。発振安定待ち回路２３ａ～２３ｃは、タイミングマネジメント回路５０が出力した計測時間が所定の安定待ち時間に一致した場合にクロック信号ＣＬＫを出力する。なお、図８及び図９において、発振安定待ち回路１２３ａ～１２３ｃ、発振安定待ち回路２３ａ～２３ｃ、及び、タイミングマネジメント回路５０は、簡略化されている。実際は、クロックハザードを防ぐなど複雑な回路を有してもよい。
【0041】
図１０は、実施形態１に係る半導体装置１における演算処理装置１０、記憶装置１２、タイマ３０及びタイミングマネジメント回路５０を例示したブロック図である。図１０に示すように、半導体装置１は、演算処理装置１０、タイマ３０及びタイミングマネジメント回路５０に加えて、記憶装置１２をさらに備えてもよい。タイマ３０は、レジスタ３１及びインターフェース回路３４を有している。タイミングマネジメント回路５０は、レジスタ５１及びカウンタ回路５２を有している。
【0042】
記憶装置１２は、演算処理装置１０を制御する命令コードを記憶する。例えば、記憶装置１２は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を含んでもよい。なお、記憶装置１２は、演算処理装置１０を制御する命令コードを記憶するものであれば、ＲＯＭに限らず、他の記憶装置でもよい。記憶装置１２は、演算処理装置１０に命令コードを出力する。
【0043】
演算処理装置１０は、記憶装置１２に記憶された命令コードによって制御されている。演算処理装置１０は、タイマ３０及びタイミングマネジメント回路５０を制御する。具体的には、演算処理装置１０は、タイマ３０のレジスタ３１に命令コードを書き込むことでタイマ３０の動作を設定する。また、演算処理装置１０は、タイミングマネジメント回路５０のレジスタ５１に命令コードを書き込むことでタイミングマネジメント回路５０の動作を設定する。
【0044】
レジスタ３１は、内部周辺バス１１に情報伝達可能な状態で接続されている。レジスタ３１は、書き込まれた命令コードに従って、タイマ３０の動作を制御する。インターフェース回路３４は、レジスタ３１に情報伝達可能な状態で接続されている。また、インターフェース回路３４は、タイミングマネジメント回路５０に情報伝達可能な状態で接続されている。タイマ３０は、インターフェース回路３４を介して、タイミングマネジメント回路５０に対して時間計測の要求を行う。また、タイマ３０は、インターフェース回路３４を介して、タイミングマネジメント回路５０から時間計測の結果を受け取る。
【0045】
レジスタ５１は、内部周辺バス１１に情報伝達可能な状態で接続されている。レジスタ５１は、書き込まれた命令コードに従って、タイミングマネジメント回路５０の動作を制御する。カウンタ回路５２は、時間計測を実行する。カウンタ回路５２は、クロック信号ＣＬＫの高電圧状態または低電圧状態の数をカウントすることにより、時間計測を実行する。タイミングマネジメント回路５０は、タイマ３０からの時間計測の要求を受けることによって、時間計測を実行し、実行した時間計測の結果をタイマ３０に出力する。タイミングマネジメント回路５０は、複数のタイマ３０から時間計測の要求を受けてもよい。
【0046】
図１１は、実施形態１に係る半導体装置１において、クロック生成回路２０、タイマ３０、周辺回路４１及びタイミングマネジメント回路５０を例示したブロック図である。周辺回路４１は、例えば、タイマ３０及び通信ＩＰ４０を含んでもよい。図１１に示すように、クロック生成回路２０は、発振回路Ａ２５ａ、発振回路Ｂ２５ｂ、分周回路２７、分周回路２８及び選択回路２９を有している。
【0047】
タイミングマネジメント回路５０は、カウンタ回路５２、クロック制御回路５３、タイミング生成回路５４、及び、カウンタ値変換部５５を有している。カウンタ回路５２は、カウンタ部５６を有している。タイミング生成回路５４は、比較部５７ａ、比較部５７ｂ、比較部５７ｃ、記憶部５８ａ、記憶部５８ｂ、記憶部５８ｃ、及び、算出回路５９を有している。
【0048】
発振回路Ａ２５ａは、クロック信号ＣＬＫを生成する。発振回路Ａ２５ａは、発振器Ａ２１ａを含んでもよい。発振回路Ａ２５ａは、生成したクロック信号ＣＬＫを選択回路２９に出力する。発振回路Ａ２５ａは、クロック制御回路５３の制御により、クロック信号ＣＬＫを生成し、生成したクロック信号ＣＬＫを選択回路２９に出力してもよい。
【0049】
発振回路Ｂ２５ｂは、クロック信号ＣＬＫを生成する。発振回路Ｂ２５ｂは、発振器Ｂ２１ｂを含んでもよい。発振回路Ｂ２５ｂは、生成したクロック信号ＣＬＫを選択回路２９に出力する。また、発振回路Ｂ２５ｂは、生成したクロック信号ＣＬＫを分周回路２７に出力してもよい。さらに、発振回路Ｂ２５ｂは、生成したクロック信号ＣＬＫを分周回路２８に出力してもよい。発振回路Ｂ２５ｂは、クロック制御回路５３の制御により、クロック信号ＣＬＫを生成し、生成したクロック信号ＣＬＫを選択回路２９、分周回路２７及び分周回路２８に出力してもよい。
【0050】
分周回路２７は、クロック信号ＣＬＫを分周する。分周回路２７は、分周して生成されたクロック信号ＣＬＫを選択回路２９に出力する。また、分周回路２８は、クロック信号ＣＬＫを分周する。分周回路２８は、分周して生成されたクロック信号ＣＬＫを選択回路２９に出力する。分周回路２７及び分周回路２８は、相互に異なる周波数のクロック信号ＣＬＫに分周してもよい。具体的には、分周回路２７及び分周回路２８は、発振回路Ｂ２５ｂから生成された同じクロック信号ＣＬＫを用いて、それぞれ、相互に異なる周波数のクロック信号ＣＬＫを生成してもよい。
【0051】
選択回路２９は、発振回路Ａ２５ａ、発振回路Ｂ２５ｂ、分周回路２７及び分周回路２８からクロック信号ＣＬＫを受信する。選択回路２９は、受信した複数のクロック信号ＣＬＫからクロック信号ＣＬＫを選択してカウンタ回路５２に出力する。例えば、選択回路２９は、クロック制御回路５３の制御により、複数のクロック信号ＣＬＫから所定のクロック信号ＣＬＫを選択してカウンタ回路５２に出力する。選択回路２９は、選択したクロック信号ＣＬＫをカウンタ回路５２におけるカウンタ部５６に出力する。
【0052】
このように、発振回路Ａ２５ａは、第１のクロック信号ＣＬＫを生成する。発振回路Ｂ２５ｂは、第１のクロック信号ＣＬＫと同じ周波数の第２のクロック信号ＣＬＫを生成してもよいし、第１のクロック信号ＣＬＫと異なる周波数の第２のクロック信号ＣＬＫを生成してもよい。分周回路２７は、第２のクロック信号ＣＬＫを分周して第３のクロック信号ＣＬＫを生成する。分周回路２８は、第２のクロック信号ＣＬＫを分周して第４のクロック信号ＣＬＫを生成する。分周回路２８は、第３のクロック信号ＣＬＫと同じ周波数の第４のクロック信号ＣＬＫを生成してもよいし、第３のクロック信号ＣＬＫと異なる周波数の第４のクロック信号ＣＬＫを生成してもよい。選択回路２９は、第１のクロック信号ＣＬＫ、第２のクロック信号ＣＬＫ、第３のクロック信号ＣＬＫ、及び、第４のクロック信号ＣＬＫから、時間計測の要求に応じて時間計測に用いるクロック信号ＣＬＫを選択する。
【0053】
タイミングマネジメント回路５０は、例えば、第1の時間計測及び第２の時間計測を実行する際に、クロック生成回路２０から生成された同じクロック信号ＣＬＫに基づいて、第1の時間計測及び第２の時間計測を実行してもよい。また、タイミングマネジメント回路５０は、第1の時間計測及び第２の時間計測を実行する際に、相互に異なるクロック信号ＣＬＫに基づいて、第1の時間計測及び第２の時間計測を実行してもよい。
【0054】
カウンタ回路５２は、クロック信号ＣＬＫの高電圧状態または低電圧状態の数をカウントしたカウント数をカウンタ値として保持する。具体的には、カウンタ部５６は、選択回路２９からクロック信号ＣＬＫを受信する。カウンタ部５６は、クロック信号ＣＬＫを用いて時間計測を実行する。カウンタ部５６はカウンタ値を生成する。カウンタ部５６は、生成したカウンタ値を、カウンタ値変換部５５、比較部５７ａ、比較部５７ｂ、及び、比較部５７ｃに出力する。
【0055】
クロック制御回路５３は、発振回路Ａ２５ａにおけるクロック信号ＣＬＫの生成及び停止、並びに、発振回路Ｂ２５ｂにおけるクロック信号ＣＬＫの生成及び停止を制御する。また、クロック制御回路５３は、選択回路２９におけるクロック信号ＣＬＫの選択を制御する。クロック制御回路５３は、算出回路５９の制御に基づいて、発振回路Ａ２５ａ、発振回路Ｂ２５ｂ、及び、選択回路２９の動作を制御する。
【0056】
クロック制御回路５３は、時間計測を要求した周辺回路４１に基づいて、カウンタ部５６で用いられるクロック信号ＣＬＫを選択する。例えば、クロック制御回路５３は、時間計測を要求した周辺回路４１が分解能の高い時間計測を必要とする場合には、高周波数のクロック信号ＣＬＫを選択する。
【0057】
タイミング生成回路５４は、周辺回路４１から時間計測の要求を受けるとともに、周辺回路４１に対して時間計測の結果を出力する。算出回路５９は、要求を受けた時間計測における計測時間と、クロック信号ＣＬＫと、から計測時間の目標のカウント数をターゲット値として算出する。このように、算出回路５９は、クロック設定と計測時間とからターゲット値を算出する。算出回路５９は、算出したターゲット値を記憶部５８ａ～５８ｃに記憶させる。
【0058】
比較部５７ａ～５７ｃは、カウンタ値とターゲット値とを比較する。カウンタ値は、クロック信号ＣＬＫの高電圧状態または低電圧状態の数をカウントしたカウント数である。記憶部５８ａ～５８ｃは、ターゲット値を記憶する。
【0059】
カウンタ値変換部５５は、カウンタ回路５２から受信したカウンタ値を変換して、タイマ３０に出力する。周辺回路４１がタイマ３０であり、タイミングマネジメント回路５０がタイマ３０から時間計測の要求を受けた場合には、カウンタ値変換部５５は、変換したカウンタ値をタイマ３０に出力する。このように、タイミングマネジメント回路５０は、周辺回路４１の要求に応じて、カウンタ回路５２のカウンタ値を変換して出力する機能を有してもよい。
【0060】
例えば、タイマ３０がタイミングマネジメント回路５０に対して時間計測を要求した時のタイマ３０のカウンタ値が１００であり、カウンタ回路５２のカウンタ値が０であるとする。また、タイマ３０とタイミングマネジメント回路５０とで同じ周波数のクロック信号ＣＬＫを用いているとする。その場合に、カウンタ回路５２のカウンタ値が、例えば、１５の場合には、カウンタ値変換部５５は、タイマ３０に対して、１１５を出力する。
【0061】
また、例えば、タイマ３０がタイミングマネジメント回路５０に対して時間計測を要求した時のタイマ３０のカウンタ値が１００であり、カウンタ回路５２のカウンタ値が０であるとする。また、タイマ３０で用いられているクロック信号ＣＬＫの周波数は、タイミングマネジメント回路５０で用いられているクロック信号ＣＬＫの周波数の２倍であるとする。その場合に、カウンタ回路５２のカウンタ値が、例えば、１５の場合には、カウンタ値変換部５５は、タイマ３０に対して、１３０を出力する。
【0062】
図１２は、比較例に係る半導体装置１０１において、タイマ１３０ａ及び１３０ｂを例示したブロック図である。図１２に示すように、比較例に係る半導体装置１０１のタイマ１３０ａは、比較器Ａ０、比較器Ｂ０及びカウンタ回路ＴＣＮＴを含む。タイマ１３０ｂは、比較器Ａ１、比較器Ｂ１及びカウンタ回路ＴＣＮＴを含む。なお、図が煩雑にならないように、いくつかの符号等を省略している。比較例の半導体装置１０１は、カウンタ回路ＴＣＮＴ及び比較器Ａ０等を用いて時間計測を行う。
【0063】
比較例に係る半導体装置１０１において、複数のタイマ１３０ａ及び１３０ｂ等のように、時間計測を必要とする複数の周辺回路４１が接続され、各周辺回路４１が時間計測を行う場合には、消費電流が増加する。
【0064】
図１３は、実施形態１に係る半導体装置１において、タイマ３０ａ及び３０ｂとタイミングマネジメント回路５０との関係を例示したブロック図である。図１３に示すように、本実施形態の半導体装置１は、タイマ３０ａ及び３０ｂに内蔵されたカウンタＴＣＮＴを使用しない。タイミングマネジメント回路５０は、複数の時間計測の機能を有している。タイミングマネジメント回路５０は、タイマ３０ａ及び３０ｂから時間計測の要求を入力され、時間計測した結果として、カウンタ値変換部５５が変換したカウンタ値をタイマ３０ａ及び３０ｂに出力する。なお、比較器Ａ０等は、タイミングマネジメント回路５０にある比較部５７ａ等を使用する構成、及び、タイマ３０ａ及び３０ｂに内蔵する比較器Ａ０等を使う構成のどちらの構成でもよい。
【0065】
次に、コンペアマッチタイマへの適用例を説明する。本実施形態の半導体装置１は、コンペアマッチタイマ機能に対応させることができる。以下で、比較例と対比させながら、本実施形態の機能を説明する。
【0066】
図１４は、比較例に係る半導体装置１０１において、コンペアマッチタイマ動作の設定手順を例示したフローチャート図である。図１４に示すように、比較例に係る半導体装置１０１において、コンペアマッチ機能を動作させるためには、まず、ステップＳ１１に示すように、コンペアマッチ動作の許可を行う。具体的には、ＣＭＷＩＯＲレジスタによりコンペアマッチ動作を許可する。ＣＭＷＩＯＲレジスタは、例えば、タイマＩ／Ｏコントロールレジスタである。
【0067】
次に、ステップＳ１２に示すように、コンペアマッチタイミングの設定を行う。具体的には、ＣＭＷＣＯＲレジスタにコンペアマッチを発生させるタイミングを設定する。ＣＭＷＣＯＲレジスタは、例えば、コンペアマッチコンスタントレジスタである。
【0068】
次に、ステップＳ１３に示すように、カウント動作を開始させる。具体的には、ＣＭＷＣＲレジスタを設定し、ＣＭＷＳＴＲ．ＳＴＲビットを”１”にしてカウント動作を開始させる。ＣＭＷＣＲレジスタは、例えば、タイマコントロールレジスタであり、ＣＭＷＳＴＲ．ＳＴＲビットは、タイマスタートレジスタのビットである。そして、コンペアマッチコンスタントレジスタに設定したタイミングと一致するまでカウント動作を行う。このようにして、比較例の半導体装置１０１は、コンペアマッチ動作を行う。
【0069】
次に、本実施形態に係る半導体装置１に、コンペアマッチタイマ機能を適用させる例を説明する。本実施形態の半導体装置１は、タイマ３０にカウンタ回路が設けられなくてもよい。図１５は、実施形態１に係る半導体装置１において、コンペアマッチタイマ動作の設定手順を例示したフローチャート図である。図１５におけるステップＳ２１～ステップＳ２２は、図１４におけるステップＳ１１～ステップＳ１２と同様である。
【0070】
次に、ステップＳ２３に示すように、タイマ３０は、タイミングマネジメント回路５０に時間計測を要求する。これにより、タイミングマネジメント回路５０は、時間計測を実行する。そして、タイミングマネジメント回路５０は、時間計測の結果として、カウンタ値をタイマ３０に出力する。したがって、ステップＳ２４に示すように、タイマ３０は、タイミングマネジメント回路５０から時間計測の結果を受け取る。このようにして、本実施形態の半導体装置１において、タイマ３０は、コンペマッチ動作を行うことができる。このように、本実施形態の半導体装置１は、タイミングマネジメント回路５０に時間計測を実行させることにより、コンペアマッチタイマ機能等のような比較例の半導体装置１０１と同様の機能を動作させることができる。
【0071】
図１６は、実施形態１に係る半導体装置１を例示したブロック図である。半導体装置１は、例えば、ＭＣＵを含む。図１６に示すように、半導体装置１は、演算処理装置１０、記憶装置１２、クロック生成回路２０、タイマ３０、通信ＩＰ４０、及び、タイミングマネジメント回路５０を備えている。タイマ３０及び通信ＩＰ４０を含む複数の周辺回路４１は、時間計測を必要とする回路を含んでもよい。タイミングマネジメント回路５０は、カウンタ回路５２等の時間計測を行う回路を含んでいる。半導体装置１におけるタイマ３０及び通信ＩＰ４０を含む複数の周辺回路４１は、他の半導体装置ＭＣＵ１及びＭＣＵ２等に情報伝達が可能な状態で接続されてもよい。
【0072】
クロック生成回路２０は、クロック生成機能及びクロック選択機能を有している。クロック生成回路２０において、クロック生成機能は、例えば、前述の発振回路Ａ２５ａ、発振回路Ｂ２５ｂ、分周回路２７及び分周回路２８を含む。クロック選択機能は、前述の選択回路２９を含む。演算処理装置１０は、記憶装置１２に書き込まれたプログラム（命令コード）を実行し、タイミングマネジメント回路５０及び周辺回路４１を設定する。
【0073】
図１７は、実施形態１に係る半導体装置１において、クロック生成回路２０とタイミングマネジメント回路５０との関係、及び、タイミングマネジメント回路５０と周辺回路４１との関係を例示したブロック図である。図１７に示すように、タイミングマネジメント回路５０は、時間計測用のカウンタ部５６を含んでいる。また、タイミングマネジメント回路５０は、クロック生成回路２０を制御する。
【0074】
前述したように、クロック生成回路２０は、発振回路Ａ２５ａ、発振回路Ｂ２５ｂ、分周回路２７、分周回路２８、及び、選択回路２９を含んでいる。タイミングマネジメント回路５０は、発振回路Ａ２５ａの発振及び停止、発振回路Ｂ２５ｂの発振及び停止、分周回路２７及び２８、並びに、選択回路２９を制御する。そして、タイミングマネジメント回路５０は、供給されるクロック信号ＣＬＫでカウンタ部５６を動作させる。また、タイミングマネジメント回路５０は、選択によってクロック信号ＣＬＫの周波数を調整する。さらに、タイミングマネジメント回路５０は、不要な発振回路Ａ２５ａ及び発振回路Ｂ２５ｂを停止することで消費電流を削減する。
【0075】
発振安定待ち回路２３、周辺ＩＰ４１ａ及び４１ｂ等を含む周辺回路４１は、動作中にタイミング生成が必要なときに、時間計測の開始の要求をタイミングマネジメント回路５０に出力する。予め計測時間が取り決められていない場合は、計測時間も通知する。タイミングマネジメント回路５０は、要求を受けて時間計測を開始し、決められた時間が経過した後に、計測完了の通知を出力する。
【0076】
図１８は、実施形態１に係る半導体装置１のタイミングマネジメント回路５０を例示したブロック図である。図１８に示すように、タイミングマネジメント回路５０は、カウンタ回路５２、クロック制御回路５３、及び、タイミング生成回路５４を有している。タイミング生成回路５４は、複数の周辺回路４１からの要求を受けて、時間計測用のカウンタ回路５２のカウント動作で必要となる最適なクロック信号ＣＬＫを選択する。そして、タイミング生成回路５４は、選択したクロック信号ＣＬＫを供給するように、クロック制御回路５３に要求する。カウンタ回路５２は、タイミング生成回路５４の制御に応じ、供給されるクロック信号ＣＬＫで必要な時間計測を行うためのカウント動作を実行する。
【0077】
図１９は、実施形態１に係る半導体装置１において、１つの周辺回路４１から時間計測の要求を受けた単要求の場合におけるタイミングマネジメント回路５０のカウント動作を例示した図である。図１９に示すように、タイミング生成回路５４は、１つの周辺回路４１からの要求ＲＥＱＵＥＳＴ１を受けて、時間計測用のカウンタ回路５２のカウント動作で必要となる最適なクロック信号ＣＬＫを選択する。タイミング生成回路５４は、選択したクロック信号ＣＬＫを供給するように、クロック制御回路５３に要求する。カウンタ回路５２は、タイミング生成回路５４の制御に応じ、供給されるクロック信号ＣＬＫを用いて、時間計測を行うためのカウント動作を実行する。時間計測の完了ＥＮＤ１の後に、タイミング生成回路５４は、計測結果を周辺回路４１に出力する。
【0078】
図２０は、実施形態１に係る半導体装置１において、複数の周辺回路４１から時間計測の要求を受けた多重要求の場合におけるタイミングマネジメント回路５０のカウント動作を例示した図である。図２０に示すように、タイミング生成回路５４は、まず、第１の周辺回路４１からの要求ＲＥＱＵＥＳＴ１を受けて、時間計測用のカウンタ回路５２のカウント動作で必要となる最適なクロック信号ＣＬＫを選択する。そして、タイミング生成回路５４は、選択した第１のクロック信号ＣＬＫを供給するように、クロック制御回路５３に要求する。カウンタ回路５２は、タイミング生成回路５４の制御に応じ、供給される第１のクロック信号ＣＬＫを用いて、時間計測を行うためのカウント動作を実行する。
【0079】
次に、第２の周辺回路４１からの要求ＲＥＱＵＥＳＴ２を受けて、時間計測用のカウンタ回路５２のカウント動作で必要となる最適なクロック信号ＣＬＫを選択する。そして、タイミング生成回路５４は、選択した第２のクロック信号ＣＬＫを供給するように、クロック制御回路５３に要求する。カウンタ回路５２は、タイミング生成回路５４の制御に応じ、供給される第２のクロック信号ＣＬＫを用いて、時間計測を行うためのカウント動作を実行する。
【0080】
次に、第２の周辺回路４１からの要求ＲＥＱＵＥＳＴ２による時間計測の完了ＥＮＤ２の後に、タイミング生成回路５４は、計測結果を第２の周辺回路４１に出力する。次に、第１の周辺回路４１からの要求ＲＥＱＵＥＳＴ１による時間計測の完了ＥＮＤ１の後に、タイミング生成回路５４は、計測結果を第１の周辺回路４１に出力する。この例では、第１のクロック信号ＣＬＫの周波数は、第２のクロック信号ＣＬＫの周波数よりも少ない。また、第１の周辺回路４１からの要求ＲＥＱＵＥＳＴ１により計測した計測時間は、第２の周辺回路４１からの要求ＲＥＱＵＥＳＴ２により計測した計測時間よりも長い。
【0081】
図２１は、実施形態１に係る半導体装置１において、クロック生成回路２０及びタイミングマネジメント回路５０を例示したブロック図である。図２１に示すように、タイミングマネジメント回路５０において、クロック制御回路５３は、タイミング生成回路５４からの要求を受けて、クロック生成回路２０を制御する。例えば、分解能の高い時間計測が必要な場合は、高い周波数のクロック信号ＣＬＫを生成する発振器を動作させる。
【0082】
クロック制御回路５３は、選択回路２９を制御して、カウンタ回路５２に供給するクロック信号ＣＬＫを選択する。また、クロック制御回路５３は、選択回路２９を制御して、分周回路２７及び分周回路２８の分周比を選択する。このようにして、クロック制御回路５３は、必要最低限の周波数のクロック信号ＣＬＫをカウンタ回路５２に供給させる。
【0083】
図２２は、実施形態１に係る半導体装置１において、タイミングマネジメント回路５０におけるタイミング生成回路５４と周辺回路４１との接続関係を例示したブロック図である。図２２に示すように、タイミング生成回路５４は、ターゲット値を算出する算出回路５９、カウンタ値とターゲット値とを比較する比較部５７ａ～５７ｃ、及び、ターゲット値を記憶する記憶部５８ａ～５８ｃを備えている。なお、タイミングマネジメント回路５０は、前述したカウンタ値変換部５５を含まなくてもよい。
【0084】
図２３は、実施形態１に係る半導体装置１において、タイミング生成回路５４の動作を例示したフローチャート図である。図２３のステップＳ３１に示すように、タイミング生成回路５４は、周辺回路４１から時間計測の開始の要求を受ける。次に、ステップＳ３２に示すように、タイミング生成回路５４は、クロック制御回路５３から現在のクロック設定を取り込む。次に、ステップＳ３３に示すように、タイミング生成回路５４は、カウンタ回路５２から現在のカウンタ値を取り込む。
【0085】
次に、ステップＳ３４に示すように、タイミング生成回路５４は、クロック設定とカウンタ値とからターゲット値を算出する。具体的には、算出回路５９は、クロック信号ＣＫＬの周波数と、現在のカウンタ値とから、時間計測の目標カウント数となるターゲット値を算出する。算出回路５９は、算出したターゲット値を記憶部５８ａ～５８ｃに記憶させる。
【0086】
次に、ステップＳ３５に示すように、タイミング生成回路５４は、必要であれば、クロック制御回路５３にカウント用クロック信号ＣＬＫを変更させてもよい。また、タイミング生成回路５４は、必要であれば、変更したクロック信号ＣＬＫに合わせて、ターゲット値を変更してもよい。例えば、他の時間計測の要求におけるクロック設定が異なる場合には、タイミング生成回路５４は、カウント用クロック信号ＣＬＫ及びターゲット値を変更する。
【0087】
次に、ステップＳ３６に示すように、タイミング生成回路５４は、カウンタ値とターゲット値とが一致するまで待つ。そして、ステップＳ３７に示すように、カウンタ値とターゲット値とが一致したら、タイミング生成回路５４は、時間計測の完了を周辺回路４１に通知し、時間計測の結果を出力する。
【0088】
次に、ステップＳ３８に示すように、タイミング生成回路５４は、必要であれば、クロック制御回路５３にクロック信号ＣＬＫを停止させ、カウンタ回路５２にクロック信号ＣＬＫのカウントを停止させる。また、必要であれば、タイミング生成回路５４は、カウント用クロック信号ＣＬＫをクロック制御回路５３に変更させてもよい。また、タイミング生成回路５４は、必要であれば、ターゲット値を変更してもよい。
【0089】
次に、１つの周辺回路４１から時間計測の要求を受けた単要求の場合におけるタイミングマネジメント回路５０のカウント動作を説明する。単要求の場合には、上述した図２３のタイミング生成回路５４の動作をそのまま適用することができる。
【0090】
図２４は、実施形態１に係る半導体装置１において、１つの周辺回路４１から時間計測の要求を受けた単要求の場合におけるタイミングマネジメント回路５０のカウント動作を例示した図である。図２４に示すように、タイミング生成回路５４は、１つの周辺回路４１から、時間計測（ＣＯＵＮＴ ＴＩＭＥ１）の開始の要求（ＲＥＱＵＥＳＴ１）を受ける。次に、タイミング生成回路５４は、クロック制御回路５３から現在のクロック設定（ＣＬＫ ＳＥＴ Ａ）を取り込む。次に、タイミング生成回路５４は、カウンタ回路５２から現在のカウンタ値（ＡＡＡ）を取り込む。
【0091】
次に、タイミング生成回路５４は、クロック設定とカウンタ値とからターゲット値を算出する。具体的には、算出回路５９は、クロック信号ＣＫＬの周波数と、現在のカウンタ値（ＡＡＡ）とから、時間計測の目標カウント数となるターゲット値（ＡＡＡ＋α）を算出する。次に、タイミング生成回路５４は、カウンタ値がターゲット値（ＡＡＡ＋α）と一致するまで待つ。そして、カウンタ値とターゲット値とが一致したら、タイミング生成回路５４は、時間計測の完了（ＥＮＤ１）を周辺回路４１に通知する。
【0092】
次に、タイミング生成回路５４は、他の時間計測の要求がない場合には、クロック制御回路５３にクロック信号ＣＬＫを停止させ、カウンタ回路５２にクロック信号ＣＬＫのカウントを停止させてもよい。また、タイミング生成回路５４は、クロック制御回路５３にカウント用クロック信号ＣＬＫを変更させてもよい。
【0093】
次に、周辺回路４１から時間計測（ＣＯＵＮＴ ＴＩＭＥ２）の開始の要求（ＲＥＱＵＥＳＴ２）を受けた場合には、タイミング生成回路５４は、要求（ＲＥＱＵＥＳＴ１）と同様に処理を行う。すなわち、タイミング生成回路５４は、クロック制御回路５３から現在のクロック設定（ＣＬＫ ＳＥＴ Ｂ）を取り込み、カウンタ回路５２から現在のカウンタ値（ＢＢＢ）を取り込む。そして、タイミング生成回路５４は、クロック設定とカウンタ値とからターゲット値（ＢＢＢ＋β）を算出する。カウンタ値とターゲット値とが一致したら、タイミング生成回路５４は、時間計測の完了（ＥＮＤ２）を周辺回路４１に通知する。
【0094】
次に、複数の周辺回路４１から重複して時間計測の要求を受けた多重要求の場合におけるタイミングマネジメント回路５０のカウント動作を説明する。多重要求の場合には、上述した図２３のタイミング生成回路５４の動作を重複させて適用することができる。
【0095】
図２５は、実施形態１に係る半導体装置１において、複数の周辺回路４１から重複して時間計測の要求を受けた多重要求の場合におけるタイミングマネジメント回路５０のカウント動作を例示した図である。まず、クロック信号ＣＬＫの切り替えを伴わない場合を説明する。図２５に示すように、タイミング生成回路５４は、周辺回路４１から時間計測（ＣＯＵＮＴ ＴＩＭＥ１）の開始の要求（ＲＥＱＵＥＳＴ１）を受ける。次に、タイミング生成回路５４は、クロック制御回路５３から現在のクロック設定（ＣＬＫ ＳＥＴ Ａ）を取り込む。次に、タイミング生成回路５４は、カウンタ回路５２から現在のカウンタ値（Ａ）を取り込む。
【0096】
次に、タイミング生成回路５４は、クロック設定とカウンタ値とからターゲット値を算出する。具体的には、算出回路５９は、クロック信号ＣＫＬの周波数と、現在のカウンタ値（Ａ）とから、時間計測の目標カウント数となるターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ １）を算出する。次に、タイミング生成回路５４は、カウンタ値がターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ １）と一致するまで待つ。
【0097】
多重要求の場合には、カウンタ値がターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ １）と一致するまで待つ間に、タイミング生成回路５４は、周辺回路４１から時間計測（ＣＯＵＮＴ ＴＩＭＥ ２）の開始の要求（ＲＥＱＵＥＳＴ２）を受ける。この場合には、タイミング生成回路５４は、クロック制御回路５３からクロック設定（ＣＬＫ ＳＥＴ Ａ）を取り込む。次に、タイミング生成回路５４は、カウンタ回路５２から現在のカウンタ値（Ａ＋α）を取り込む。次に、タイミング生成回路５４は、クロック設定とカウンタ値とからターゲット値を算出する。具体的には、算出回路５９は、クロック信号ＣＫＬの周波数と、現在のカウンタ値（Ａ＋α）とから、時間計測の目標カウント数となるターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ ２）を算出する。次に、タイミング生成回路５４は、カウンタ値がターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ２）と一致するまで待つ。
【0098】
カウンタ値と、いずれかのターゲット値とが一致したら、タイミング生成回路５４は、時間計測の完了（ＥＮＤ１またはＥＮＤ２）を周辺回路４１に通知する。例えば、カウンタ値と、ターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ ２）とが一致したら、タイミング生成回路５４は、時間計測の完了（ＥＮＤ２）を周辺回路４１に通知する。次に、カウンタ値と、ターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ １）とが一致したら、タイミング生成回路５４は、時間計測の完了（ＥＮＤ１）を周辺回路４１に通知する。
【0099】
次に、多重要求において、クロック信号ＣＬＫの切り替えを伴う場合のタイミングマネジメント回路５０のカウント動作を説明する。図２６は、実施形態１に係る半導体装置１において、複数の周辺回路４１から重複して時間計測の要求を受けた多重要求の場合におけるクロック信号ＣＬＫの切り替えを伴うタイミングマネジメント回路５０のカウント動作を例示した図である。図２６に示すように、タイミング生成回路５４は、周辺回路４１から時間計測（ＣＯＵＮＴ ＴＩＭＥ １）の開始の要求（ＲＥＱＵＥＳＴ１）を受ける。次に、タイミング生成回路５４は、クロック制御回路５３から現在のクロック設定（ＣＬＫ ＳＥＴ Ａ）を取り込む。次に、タイミング生成回路５４は、カウンタ回路５２から現在のカウンタ値（Ａ）を取り込む。
【0100】
次に、タイミング生成回路５４は、クロック設定とカウンタ値とからターゲット値を算出する。具体的には、算出回路５９は、クロック信号ＣＫＬの周波数と、現在のカウンタ値（Ａ）とから、時間計測の目標カウント数となるターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ １）を算出する。次に、タイミング生成回路５４は、カウンタ値がターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ １）と一致するまで待つ。
【0101】
多重要求の場合には、カウンタ値がターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ １）と一致するまで待つ間に、タイミング生成回路５４は、周辺回路４１から時間計測（ＣＯＵＮＴ ＴＩＭＥ ２）の開始の要求（ＲＥＱＵＥＳＴ２）を受け取る。この例では、要求（ＲＥＱＵＥＳＴ２）は、クロック信号ＣＬＫの切り替えを伴っている。この場合には、タイミング生成回路５４は、クロック制御回路５３にクロック設定を切り替えさせる。具体的には、タイミング生成回路５４は、周辺回路４１の要求（ＲＥＱＵＥＳＴ２）に応じたクロック設定（ＣＬＫ ＳＥＴ Ｂ）を取り込む。次に、タイミング生成回路５４は、カウンタ回路５２から現在のカウンタ値（Ａ＋α）を取り込む。
【0102】
次に、タイミング生成回路５４は、クロック設定とカウンタ値とからターゲット値を算出する。具体的には、算出回路５９は、要求（ＲＥＱＵＥＳＴ２）に対応したクロック設定（ＣＬＫ ＳＥＴ Ｂ）及びカウンタ値（Ａ＋α）から、要求（ＲＥＱＵＥＳＴ２）のターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ ２）を算出する。また、クロック信号ＣＬＫの切り替えに伴って、算出回路５９は、要求（ＲＥＱＵＥＳＴ１）に対応したターゲット値を再度、算出し直す。具体的には、算出回路５９は、設定し直したクロック設定（ＣＬＫ ＳＥＴ Ｂ）及びカウンタ値（Ａ＋α）から、ターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ １１）を算出し直す。次に、タイミング生成回路５４は、カウンタ値がターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ ２）、または、ターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ １１）と一致するまで待つ。
【0103】
カウンタ値と、いずれかのターゲット値とが一致したら、タイミング生成回路５４は、時間計測の完了（ＥＮＤ１またはＥＮＤ２）を周辺回路４１に通知する。例えば、カウンタ値と、ターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ ２）とが一致したら、タイミング生成回路５４は、時間計測の完了（ＥＮＤ２）を周辺回路４１に通知する。次に、カウンタ値と、ターゲット値（ＴＡＲＧＥＴ ＶＡＬＵＥ １１）とが一致したら、タイミング生成回路５４は、時間計測の完了（ＥＮＤ１）を周辺回路４１に通知する。
【0104】
次に、本実施形態の効果を説明する。図２７は、比較例に係る半導体装置１０１において、時間計測での消費電流を例示したグラフであり、横軸は、電流を消費する部材を積み重ねた構成を示し、縦軸は、消費電流を示す。図２８は、実施形態１に係る半導体装置１において、時間計測での消費電流を例示したグラフであり、横軸は、電流を消費する部材を積み重ねた構成を示し、縦軸は、消費電流を示す。
【0105】
図２７に示すように、比較例の半導体装置１０１において、タイマＴＭＲ０、タイマＴＭＲ１及びタイマＴＭＲ２を含む複数のタイマ３０にそれぞれ設けられた時間計測の機能は、それぞれ時間計測を行う。そうすると、半導体装置１０１における消費電流は、タイマＴＭＲ０、タイマＴＭＲ１及びタイマＴＭＲ２が消費する消費電流である０．１２９ｍＡにＣＴＳバッファ電流を含めた電流量になる。
【0106】
一方、図２８に示すように、本実施形態の半導体装置１では、タイマＴＭＲ０、タイマＴＭＲ１及びタイマＴＭＲ２を含む複数のタイマ３０における時間計測をタイミングマネジメント回路５０が実行する。よって、複数の周辺回路４１は、時間計測を実行する必要がないので、時間計測で消費される消費電流を低減させることができる。例えば、半導体装置１における消費電流は、タイミングマネジメント回路５０が消費する消費電流である０．０４３ｍＡにＣＴＳバッファ電流を含めた電流量になる。
【0107】
また、クロック信号を供給する供給先を低減させることができるので、クロック信号ＣＬＫの伝達経路で消費する電流を低減させることができる。さらに、時間計測のクロック信号ＣＬＫを分配する分配量を低減させることができる。よって、クロック信号ＣＬＫの伝達系統を簡素化させることができる。これにより、タイミング設計を容易化することができ、ＣＴＳバッファの削減、つまり、クロック生成回路２０の動作電流を低減させることができる。
【0108】
例えば、比較例の半導体装置１０１は、周辺回路として、回路ＰＷＭを７個、回路ＵＡＲＴを３個有している。回路ＰＷＭ及び回路ＵＡＲＴは、時間計測を行う機能を有している。１つの回路ＰＷＭの消費電流は、例えば、０．１８ｍＡであり、１つの回路ＵＡＲＴの消費電流は、例えば、０．１５ｍＡである。そうすると、比較例の半導体装置１０１において、回路ＰＷＭ及び回路ＵＡＲＴを動作させる消費電流は、０．１８×７＋０．１５×３＝１．７１ｍＡとなる。
【0109】
一方、本実施形態の半導体装置１は、周辺回路として、回路ＰＷＭを７個、回路ＵＡＲＴを３個の他に、さらに、時間計測を実行するタイミングマネジメント回路５０を有している。そして、タイミングマネジメント回路５０は、回路ＰＷＭ及び回路ＵＡＲＴの時間計測を担っている。回路ＰＷＭ及び回路ＵＡＲＴの消費電流のうち、時間計測の消費電流を７０％程度と推定すると、１．７１×０．７＝１．２０ｍＡとなる。よって、回路ＰＷＭ及び回路ＵＡＲＴの消費電流のうち、時間計測以外の消費電流は、１．７１－１．２０＝０．５１ｍＡとなる。タイミングマネジメント回路５０の時間計測の消費電流を０．１ｍＡとすると、本実施形態の半導体装置１において、回路ＰＷＭ及び回路ＵＡＲＴを動作させる消費電流は、０．５１＋０．１＝０．６１ｍＡとなる。このように、本実施形態の半導体装置１は、消費電流を大幅に低減させることができる。
【0110】
＜実施形態２＞
次に、実施形態２に係る半導体装置を説明する。本実施形態の半導体装置は、多重要求に対応するために、発振回路毎に独立したカウンタ部を有している。前述の半導体装置１においては、カウンタ部５６に供給するクロック源を、発振回路Ａ２５ａまたは発振回路Ｂ２５ｂに切り替える場合に、切り替えに時間を要することがある。多重要求が頻発すると、クロック信号ＣＬＫの切り替えとカウンタ動作が追従できなくなる恐れがある。そこで、本実施形態では、そのような多重要求の頻発に対する対策として、クロック信号ＣＬＫの切り替え時間が生じないように複数のカウンタ部を有している。
次に、実施形態２に係る半導体装置を説明する。本実施形態の半導体装置は、多重要求に対応するために、発振回路毎に独立したカウンタ部を有している。前述の半導体装置１においては、カウンタ部５６に供給するクロック源を、発振回路Ａ２５ａまたは発振回路Ｂ２５ｂに切り替える場合に、切り替えに時間を要することがある。多重要求が頻発すると、クロック信号ＣＬＫの切り替えとカウンタ動作が追従できなくなる恐れがある。そこで、本実施形態では、そのような多重要求の頻発に対する対策として、クロック信号ＣＬＫの切り替え時間が生じないように複数のカウンタ部を有している。
【0111】
図２９は、実施形態２に係る半導体装置２を例示したブロック図である。図２９に示すように、本実施形態の半導体装置２におけるタイミングマネジメント回路５０は、複数のカウンタ部Ａ５６ａ及びカウンタ部Ｂ５６ｂを有している。カウンタ部Ａ５６ａ及びカウンタ部Ｂ５６ｂは、それぞれ、クロック信号ＣＬＫを用いて時間計測を実行する。タイミング生成回路５４は、カウンタ部Ａ５６ａ及びカウンタ部Ｂ５６ｂのうち、どちらを使用するか、周辺回路４１の時間計測の要求毎に選択する。クロック制御回路５３は、時間計測の要求を行った周辺回路４１に基づいて、カウンタ部Ａ５６ａ及びカウンタ部Ｂ５６ｂで用いられるクロック信号ＣＬＫを選択する。クロック制御回路５３は、各カウンタ部Ａ５６ａ及びカウンタ部Ｂ５６ｂに異なるクロック信号ＣＬＫを選択してもよい。
【0112】
このような構成とすることにより、クロック信号ＣＬＫを切り替える場合の切り替え時間を低減することができる。よって、多重要求が頻発しても、クロック信号ＣＬＫの切り替えとカウンタ動作を追従させることができる。また、本実施形態のタイミングマネジメント回路５０は、非同期クロック信号ＣＬＫの切り替えによる計測時間の誤差発生も解消することができる。
【0113】
＜実施形態３＞
次に、実施形態３に係る半導体装置を説明する。本実施形態の半導体装置は、タイミングマネジメント回路５０以外の、例えば、周辺回路４１に時間計測を行う機能を持たせている。図３０は、実施形態３に係る半導体装置３において、演算処理装置１０、クロック生成回路２０、タイマ３０、周辺回路４１、及び、タイミングマネジメント回路５０を例示したブロック図である。
次に、実施形態３に係る半導体装置を説明する。本実施形態の半導体装置は、タイミングマネジメント回路５０以外の、例えば、周辺回路４１に時間計測を行う機能を持たせている。図３０は、実施形態３に係る半導体装置３において、演算処理装置１０、クロック生成回路２０、タイマ３０、周辺回路４１、及び、タイミングマネジメント回路５０を例示したブロック図である。
【0114】
図３０に示すように、本実施形態の半導体装置３において、タイミングマネジメント回路５０は、時間計測を行うことができる要求数に限りがあるカウンタ回路５２を有し、通信ＩＰ４０等の周辺回路４１にもカウンタ回路等の時間計測を行うカウンタ機能を配置させている。そして、タイミングマネジメント回路５０は、周辺回路４１からの時間計測の要求の可否を判定する判定部６０を有している。判定部６０は、タイミングマネジメント回路５０のカウンタ回路５２のみで動作できると判定した場合は、周辺回路４１からの時間計測の要求を受ける。よって、周辺回路４１に配置されたカウンタ回路は動作しない。
【0115】
一方、判定部６０は、実行中の時間計測を継続できない場合、及び、同時に計測できる時間計測の要求数の上限を超える場合の少なくともいずれかの場合に、周辺回路４１からの時間計測の要求を拒否する。要求を拒否した場合には、判定部６０は、周辺回路４１に対して、周辺回路４１が有するカウンタ機能を用いて時間計測を実行させる。例えば、時間計測の複数の要求が同時に発生して、タイミングマネジメント回路５０において時間計測ができない場合は、周辺回路４１に配置されたカウンタ回路等を動作させる。消費電流の削減効果は小さくなるが、半導体装置３における時間計測の動作を継続させることができる。
【0116】
なお、タイミングマネジメント回路５０が時間計測を行うことができない場合とは、時間計測の複数の要求が同時に発生して、タイミングマネジメント回路５０の許容範囲を超える場合に限らない。例えば、時間計測ができない場合とは、クロック信号ＣＬＫを切り替えると、動作中の時間計測を正確に継続することができなくなる場合を含んでもよい。また、時間計測ができない場合とは、タイミングマネジメント回路５０と周辺回路４１とのインターフェースＩ／Ｆの形式により、同時に時間計測の要求を受けられなくなる条件に達した時を含んでもよい。
【0117】
以上、本発明者によってなされた開示を実施の形態に基づき具体的に説明したが、本開示は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、以下に示すように、時間計測方法をコンピュータに実行させる時間計測プログラムも本実施形態１～３の技術思想の範囲内である。記憶装置１２は、半導体装置１の各構成が行う処理をプログラムにして記憶してもよい。演算処理装置１０は、記憶装置１２からプログラムをメモリへ読み込ませ、当該プログラムを実行してもよい。これにより、演算処理装置１０は、タイミングマネジメント回路５０における各構成の機能を実現する。
【0118】
時間計測プログラムは、非一時的なコンピュータ可読媒体又は実体のある記憶媒体に格納されてもよい。限定ではなく例として、コンピュータ可読媒体又は実体のある記憶媒体は、random-access memory（RAM）、read-only memory（ROM）、フラッシュメモリ、solid-state drive（SSD）又はその他のメモリ技術、CD-ROM、digital versatile disc（DVD）、Blu-ray（登録商標）ディスク又はその他の光ディスクストレージ、磁気カセット、磁気テープ、磁気ディスクストレージ又はその他の磁気ストレージデバイスを含む。時間計測プログラムは、一時的なコンピュータ可読媒体又は通信媒体上で送信されてもよい。限定ではなく例として、一時的なコンピュータ可読媒体又は通信媒体は、電気的、光学的、音響的、またはその他の形式の伝搬信号を含む。
【0119】
（付記Ａ１）
演算処理装置と、
前記演算処理装置に制御される複数の周辺回路と、
前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、
を備えた半導体装置における時間計測方法であって、
前記タイミングマネジメント回路に、前記時間計測の各要求に応じて、前記時間計測を実行させるステップを備えた、
時間計測方法。
（付記Ａ２）
前記時間計測を実行させるステップは、
前記複数の前記周辺回路のいずれかから第１の時間計測の第１の要求を受けると、前記第１の時間計測を開始させるステップと、
前記第１の時間計測の実施中に、第２の時間計測の第２の要求を受けると、前記第１の時間計測を継続しながら、第２の時間計測を開始させるステップと、
を有する、
付記Ａ１に記載の時間計測方法。
（付記Ａ３）
前記半導体装置は、前記タイミングマネジメント回路における前記時間計測の基準となるクロック信号を生成するクロック生成回路をさらに備え、
前記時間計測を実行させるステップにおいて、
前記第1の時間計測及び前記第２の時間計測を実行させる際に、前記クロック生成回路から生成された同じ前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行させる、
付記Ａ２に記載の時間計測方法。
（付記Ａ４）
前記時間計測を実行させるステップにおいて、
前記周辺回路から前記時間計測の前記要求を受けることによって、前記時間計測を実行させ、
前記要求を受けた全ての前記時間計測の結果を出力した後で、次の前記要求を受けるまでは、前記時間計測を停止させる、
付記Ａ１に記載の時間計測方法。
（付記Ａ５）
前記半導体装置は、前記タイミングマネジメント回路における前記時間計測の基準となるクロック信号を生成するクロック生成回路をさらに備え、
前記クロック生成回路は、
第１のクロック信号を生成する第１の発振回路と、
前記第１のクロック信号と異なる第２のクロック信号を生成する第２の発振回路と、
前記第２のクロック信号を分周して第３のクロック信号を生成する分周回路と、
前記第１のクロック信号、前記第２のクロック信号、及び、前記第３のクロック信号を含む複数の前記クロック信号から、前記要求に応じて前記時間計測に用いる前記クロック信号を選択する選択回路と、
を有し、
前記時間計測を実行させるステップにおいて、
前記選択回路における前記クロック信号の選択を制御させ、
前記第1の時間計測及び前記第２の時間計測を実行させる際に、相互に異なる前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行させる、
付記Ａ２に記載の時間計測方法。
（付記Ａ６）
前記時間計測を実行させるステップにおいて、
前記第１の発振回路における前記第１のクロック信号の発振及び停止、並びに、前記第２の発振回路における前記第２のクロック信号の発振及び停止を制御させる、
付記Ａ５に記載の時間計測方法。
（付記Ａ７）
クロック信号は、高電圧状態及び低電圧状態を繰り返す信号を含み、
前記時間計測を実行させるステップは、
前記周辺回路から前記時間計測の前記要求を受けるステップと、
前記要求を受けた前記時間計測における計測時間と、前記クロック信号と、から前記計測時間の目標のカウント数をターゲット値として算出させるステップと、
前記ターゲット値を記憶させるステップと、
前記クロック信号の前記高電圧状態または前記低電圧状態の数をカウントした前記カウント数をカウンタ値として保持するステップと、
前記カウンタ値と前記ターゲット値とを比較するステップと、
前記カウンタ値と前記ターゲット値とが一致した場合に、前記周辺回路に前記時間計測の前記結果を出力するステップと、
を有する、
付記Ａ１に記載の時間計測方法。
（付記Ａ８）
前記時間計測を実行させるステップは、
前記時間計測を要求した前記周辺回路に基づいて、クロック信号を選択させるステップと、
前記クロック信号を用いて複数の前記時間計測を実行させるステップと、
を有し、
前記クロック信号を選択させるステップにおいて、
各時間計測に異なる前記クロック信号を選択させる、
付記Ａ１に記載の時間計測方法。
（付記Ａ９）
前記時間計測を実行させるステップは、
前記周辺回路からの前記時間計測の前記要求の可否を判定させるステップと、
実行中の前記時間計測を継続できない場合、及び、同時に計測できる前記時間計測の要求数の上限を超える場合の少なくともいずれかの場合に、前記要求を拒否させるステップと、
を有する、
付記Ａ１に記載の時間計測方法。
（付記Ａ１０）
前記周辺回路は、前記時間計測を行うカウンタ機能を有し、
前記要求を拒否した場合に、前記周辺回路に前記周辺回路の前記カウンタ機能を用いて前記時間計測を実行させるステップをさらに備えた、
付記Ａ９に記載の時間計測方法。
（付記Ａ１１）
前記周辺回路は、タイマであり、
前記時間計測を実行させるステップは、
前記タイマから前記時間計測の前記要求を受けた場合に、前記カウンタ値を変換するステップと、
変換した前記カウンタ値を前記タイマに出力させるステップと、
を有する、
付記Ａ７に記載の時間計測方法。
（付記Ｂ１）
演算処理装置と、
前記演算処理装置に制御される複数の周辺回路と、
前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、
を備えた半導体装置における時間計測プログラムであって、
前記タイミングマネジメント回路に、前記時間計測の各要求に応じて、前記時間計測を実行させるステップをコンピュータに実行させる時間計測プログラム。
（付記Ｂ２）
前記時間計測を実行させるステップは、
前記複数の前記周辺回路のいずれかから第１の時間計測の第１の要求を受けると、前記第１の時間計測を開始させるステップと、
前記第１の時間計測の実施中に、第２の時間計測の第２の要求を受けると、前記第１の時間計測を継続しながら、第２の時間計測を開始させるステップと、
を有する、
付記Ｂ１に記載の時間計測プログラム。
（付記Ｂ３）
前記半導体装置は、前記タイミングマネジメント回路における前記時間計測の基準となるクロック信号を生成するクロック生成回路をさらに備え、
前記時間計測を実行させるステップにおいて、
前記第1の時間計測及び前記第２の時間計測を実行させる際に、前記クロック生成回路から生成された同じ前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行させる、
付記Ｂ２に記載の時間計測プログラム。
（付記Ｂ４）
前記時間計測を実行させるステップにおいて、
前記周辺回路から前記時間計測の前記要求を受けることによって、前記時間計測を実行させ、
前記要求を受けた全ての前記時間計測の結果を出力した後で、次の前記要求を受けるまでは、前記時間計測を停止させる、
付記Ｂ１に記載の時間計測プログラム。
（付記Ｂ５）
前記半導体装置は、前記タイミングマネジメント回路における前記時間計測の基準となるクロック信号を生成するクロック生成回路をさらに備え、
前記クロック生成回路は、
第１のクロック信号を生成する第１の発振回路と、
前記第１のクロック信号と異なる第２のクロック信号を生成する第２の発振回路と、
前記第２のクロック信号を分周して第３のクロック信号を生成する分周回路と、
前記第１のクロック信号、前記第２のクロック信号、及び、前記第３のクロック信号を含む複数の前記クロック信号から、前記要求に応じて前記時間計測に用いる前記クロック信号を選択する選択回路と、
を有し、
前記時間計測を実行させるステップにおいて、
前記選択回路における前記クロック信号の選択を制御させ、
前記第1の時間計測及び前記第２の時間計測を実行させる際に、相互に異なる前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行させる、
付記Ｂ２に記載の時間計測プログラム。
（付記Ｂ６）
前記時間計測を実行させるステップにおいて、
前記第１の発振回路における前記第１のクロック信号の発振及び停止、並びに、前記第２の発振回路における前記第２のクロック信号の発振及び停止を制御させる、
付記Ｂ５に記載の時間計測プログラム。
（付記Ｂ７）
クロック信号は、高電圧状態及び低電圧状態を繰り返す信号を含み、
前記時間計測を実行させるステップは、
前記周辺回路から前記時間計測の前記要求を受けるステップと、
前記要求を受けた前記時間計測における計測時間と、前記クロック信号と、から前記計測時間の目標のカウント数をターゲット値として算出させるステップと、
前記ターゲット値を記憶させるステップと、
前記クロック信号の前記高電圧状態または前記低電圧状態の数をカウントした前記カウント数をカウンタ値として保持するステップと、
前記カウンタ値と前記ターゲット値とを比較するステップと、
前記カウンタ値と前記ターゲット値とが一致した場合に、前記周辺回路に前記時間計測の前記結果を出力するステップと、
を有する、
付記Ｂ１に記載の時間計測プログラム。
（付記Ｂ８）
前記時間計測を実行させるステップは、
前記時間計測を要求した前記周辺回路に基づいて、クロック信号を選択させるステップと、
前記クロック信号を用いて複数の前記時間計測を実行させるステップと、
を有し、
前記クロック信号を選択させるステップにおいて、
各時間計測に異なる前記クロック信号を選択させる、
付記Ｂ１に記載の時間計測プログラム。
（付記Ｂ９）
前記時間計測を実行させるステップは、
前記周辺回路からの前記時間計測の前記要求の可否を判定させるステップと、
実行中の前記時間計測を継続できない場合、及び、同時に計測できる前記時間計測の要求数の上限を超える場合の少なくともいずれかの場合に、前記要求を拒否させるステップと、
を有する、
付記Ｂ１に記載の時間計測プログラム。
（付記Ｂ１０）
前記周辺回路は、前記時間計測を行うカウンタ機能を有し、
前記要求を拒否した場合に、前記周辺回路に前記周辺回路の前記カウンタ機能を用いて前記時間計測を実行させるステップをさらに備えた、
付記Ｂ９に記載の時間計測プログラム。
（付記Ｂ１１）
前記周辺回路は、タイマであり、
前記時間計測を実行させるステップは、
前記タイマから前記時間計測の前記要求を受けた場合に、前記カウンタ値を変換するステップと、
変換した前記カウンタ値を前記タイマに出力させるステップと、
を有する、
付記Ｂ７に記載の時間計測プログラム。
演算処理装置と、
前記演算処理装置に制御される複数の周辺回路と、
前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、
を備えた半導体装置における時間計測方法であって、
前記タイミングマネジメント回路に、前記時間計測の各要求に応じて、前記時間計測を実行させるステップを備えた、
時間計測方法。
（付記Ａ２）
前記時間計測を実行させるステップは、
前記複数の前記周辺回路のいずれかから第１の時間計測の第１の要求を受けると、前記第１の時間計測を開始させるステップと、
前記第１の時間計測の実施中に、第２の時間計測の第２の要求を受けると、前記第１の時間計測を継続しながら、第２の時間計測を開始させるステップと、
を有する、
付記Ａ１に記載の時間計測方法。
（付記Ａ３）
前記半導体装置は、前記タイミングマネジメント回路における前記時間計測の基準となるクロック信号を生成するクロック生成回路をさらに備え、
前記時間計測を実行させるステップにおいて、
前記第1の時間計測及び前記第２の時間計測を実行させる際に、前記クロック生成回路から生成された同じ前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行させる、
付記Ａ２に記載の時間計測方法。
（付記Ａ４）
前記時間計測を実行させるステップにおいて、
前記周辺回路から前記時間計測の前記要求を受けることによって、前記時間計測を実行させ、
前記要求を受けた全ての前記時間計測の結果を出力した後で、次の前記要求を受けるまでは、前記時間計測を停止させる、
付記Ａ１に記載の時間計測方法。
（付記Ａ５）
前記半導体装置は、前記タイミングマネジメント回路における前記時間計測の基準となるクロック信号を生成するクロック生成回路をさらに備え、
前記クロック生成回路は、
第１のクロック信号を生成する第１の発振回路と、
前記第１のクロック信号と異なる第２のクロック信号を生成する第２の発振回路と、
前記第２のクロック信号を分周して第３のクロック信号を生成する分周回路と、
前記第１のクロック信号、前記第２のクロック信号、及び、前記第３のクロック信号を含む複数の前記クロック信号から、前記要求に応じて前記時間計測に用いる前記クロック信号を選択する選択回路と、
を有し、
前記時間計測を実行させるステップにおいて、
前記選択回路における前記クロック信号の選択を制御させ、
前記第1の時間計測及び前記第２の時間計測を実行させる際に、相互に異なる前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行させる、
付記Ａ２に記載の時間計測方法。
（付記Ａ６）
前記時間計測を実行させるステップにおいて、
前記第１の発振回路における前記第１のクロック信号の発振及び停止、並びに、前記第２の発振回路における前記第２のクロック信号の発振及び停止を制御させる、
付記Ａ５に記載の時間計測方法。
（付記Ａ７）
クロック信号は、高電圧状態及び低電圧状態を繰り返す信号を含み、
前記時間計測を実行させるステップは、
前記周辺回路から前記時間計測の前記要求を受けるステップと、
前記要求を受けた前記時間計測における計測時間と、前記クロック信号と、から前記計測時間の目標のカウント数をターゲット値として算出させるステップと、
前記ターゲット値を記憶させるステップと、
前記クロック信号の前記高電圧状態または前記低電圧状態の数をカウントした前記カウント数をカウンタ値として保持するステップと、
前記カウンタ値と前記ターゲット値とを比較するステップと、
前記カウンタ値と前記ターゲット値とが一致した場合に、前記周辺回路に前記時間計測の前記結果を出力するステップと、
を有する、
付記Ａ１に記載の時間計測方法。
（付記Ａ８）
前記時間計測を実行させるステップは、
前記時間計測を要求した前記周辺回路に基づいて、クロック信号を選択させるステップと、
前記クロック信号を用いて複数の前記時間計測を実行させるステップと、
を有し、
前記クロック信号を選択させるステップにおいて、
各時間計測に異なる前記クロック信号を選択させる、
付記Ａ１に記載の時間計測方法。
（付記Ａ９）
前記時間計測を実行させるステップは、
前記周辺回路からの前記時間計測の前記要求の可否を判定させるステップと、
実行中の前記時間計測を継続できない場合、及び、同時に計測できる前記時間計測の要求数の上限を超える場合の少なくともいずれかの場合に、前記要求を拒否させるステップと、
を有する、
付記Ａ１に記載の時間計測方法。
（付記Ａ１０）
前記周辺回路は、前記時間計測を行うカウンタ機能を有し、
前記要求を拒否した場合に、前記周辺回路に前記周辺回路の前記カウンタ機能を用いて前記時間計測を実行させるステップをさらに備えた、
付記Ａ９に記載の時間計測方法。
（付記Ａ１１）
前記周辺回路は、タイマであり、
前記時間計測を実行させるステップは、
前記タイマから前記時間計測の前記要求を受けた場合に、前記カウンタ値を変換するステップと、
変換した前記カウンタ値を前記タイマに出力させるステップと、
を有する、
付記Ａ７に記載の時間計測方法。
（付記Ｂ１）
演算処理装置と、
前記演算処理装置に制御される複数の周辺回路と、
前記周辺回路からの時間計測の要求に応じて実行した前記時間計測の結果を前記周辺回路に出力するタイミングマネジメント回路と、
を備えた半導体装置における時間計測プログラムであって、
前記タイミングマネジメント回路に、前記時間計測の各要求に応じて、前記時間計測を実行させるステップをコンピュータに実行させる時間計測プログラム。
（付記Ｂ２）
前記時間計測を実行させるステップは、
前記複数の前記周辺回路のいずれかから第１の時間計測の第１の要求を受けると、前記第１の時間計測を開始させるステップと、
前記第１の時間計測の実施中に、第２の時間計測の第２の要求を受けると、前記第１の時間計測を継続しながら、第２の時間計測を開始させるステップと、
を有する、
付記Ｂ１に記載の時間計測プログラム。
（付記Ｂ３）
前記半導体装置は、前記タイミングマネジメント回路における前記時間計測の基準となるクロック信号を生成するクロック生成回路をさらに備え、
前記時間計測を実行させるステップにおいて、
前記第1の時間計測及び前記第２の時間計測を実行させる際に、前記クロック生成回路から生成された同じ前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行させる、
付記Ｂ２に記載の時間計測プログラム。
（付記Ｂ４）
前記時間計測を実行させるステップにおいて、
前記周辺回路から前記時間計測の前記要求を受けることによって、前記時間計測を実行させ、
前記要求を受けた全ての前記時間計測の結果を出力した後で、次の前記要求を受けるまでは、前記時間計測を停止させる、
付記Ｂ１に記載の時間計測プログラム。
（付記Ｂ５）
前記半導体装置は、前記タイミングマネジメント回路における前記時間計測の基準となるクロック信号を生成するクロック生成回路をさらに備え、
前記クロック生成回路は、
第１のクロック信号を生成する第１の発振回路と、
前記第１のクロック信号と異なる第２のクロック信号を生成する第２の発振回路と、
前記第２のクロック信号を分周して第３のクロック信号を生成する分周回路と、
前記第１のクロック信号、前記第２のクロック信号、及び、前記第３のクロック信号を含む複数の前記クロック信号から、前記要求に応じて前記時間計測に用いる前記クロック信号を選択する選択回路と、
を有し、
前記時間計測を実行させるステップにおいて、
前記選択回路における前記クロック信号の選択を制御させ、
前記第1の時間計測及び前記第２の時間計測を実行させる際に、相互に異なる前記クロック信号に基づいて、前記第1の時間計測及び前記第２の時間計測を実行させる、
付記Ｂ２に記載の時間計測プログラム。
（付記Ｂ６）
前記時間計測を実行させるステップにおいて、
前記第１の発振回路における前記第１のクロック信号の発振及び停止、並びに、前記第２の発振回路における前記第２のクロック信号の発振及び停止を制御させる、
付記Ｂ５に記載の時間計測プログラム。
（付記Ｂ７）
クロック信号は、高電圧状態及び低電圧状態を繰り返す信号を含み、
前記時間計測を実行させるステップは、
前記周辺回路から前記時間計測の前記要求を受けるステップと、
前記要求を受けた前記時間計測における計測時間と、前記クロック信号と、から前記計測時間の目標のカウント数をターゲット値として算出させるステップと、
前記ターゲット値を記憶させるステップと、
前記クロック信号の前記高電圧状態または前記低電圧状態の数をカウントした前記カウント数をカウンタ値として保持するステップと、
前記カウンタ値と前記ターゲット値とを比較するステップと、
前記カウンタ値と前記ターゲット値とが一致した場合に、前記周辺回路に前記時間計測の前記結果を出力するステップと、
を有する、
付記Ｂ１に記載の時間計測プログラム。
（付記Ｂ８）
前記時間計測を実行させるステップは、
前記時間計測を要求した前記周辺回路に基づいて、クロック信号を選択させるステップと、
前記クロック信号を用いて複数の前記時間計測を実行させるステップと、
を有し、
前記クロック信号を選択させるステップにおいて、
各時間計測に異なる前記クロック信号を選択させる、
付記Ｂ１に記載の時間計測プログラム。
（付記Ｂ９）
前記時間計測を実行させるステップは、
前記周辺回路からの前記時間計測の前記要求の可否を判定させるステップと、
実行中の前記時間計測を継続できない場合、及び、同時に計測できる前記時間計測の要求数の上限を超える場合の少なくともいずれかの場合に、前記要求を拒否させるステップと、
を有する、
付記Ｂ１に記載の時間計測プログラム。
（付記Ｂ１０）
前記周辺回路は、前記時間計測を行うカウンタ機能を有し、
前記要求を拒否した場合に、前記周辺回路に前記周辺回路の前記カウンタ機能を用いて前記時間計測を実行させるステップをさらに備えた、
付記Ｂ９に記載の時間計測プログラム。
（付記Ｂ１１）
前記周辺回路は、タイマであり、
前記時間計測を実行させるステップは、
前記タイマから前記時間計測の前記要求を受けた場合に、前記カウンタ値を変換するステップと、
変換した前記カウンタ値を前記タイマに出力させるステップと、
を有する、
付記Ｂ７に記載の時間計測プログラム。
【符号の説明】
【0120】
１、２、３ 半導体装置
１０ 演算処理装置
１１ 内部周辺バス
１２ 記憶装置
２０ クロック生成回路
２１ａ 発振器Ａ
２１ｂ 発振器Ｂ
２３、２３ａ、２３ｂ、２３ｃ 発振安定待ち回路
２５ａ 発振回路Ａ
２５ｂ 発振回路Ｂ
２７、２８ 分周回路
２９ 選択回路
３０、３０ａ、３０ｂ タイマ
３１ レジスタ
３４ インターフェース回路
４０ 通信ＩＰ
４１ 周辺回路
５０ タイミングマネジメント回路
５１ レジスタ
５２ カウンタ回路
５３ クロック制御回路
５４ タイミング生成回路
５５ カウンタ値変換部
５６ カウンタ部
５６ａ カウンタ部Ａ
５６ｂ カウンタ部Ｂ
５７ａ、５７ｂ、５７ｃ 比較部
５８ａ、５８ｂ、５８ｃ 記憶部
５９ 算出回路
６０ 判定部
１０１ 半導体装置
１１０ 演算処理装置
１１１ 内部周辺バス
１２０ クロック生成回路
１２１ａ 発振器Ａ
１２１ｂ 発振器Ｂ
１２１ｃ、１２１ｄ、１２１ｅ 発振器
１２３、１２３ａ、１２３ｂ、１２３ｃ、１２３ｄ、１２３ｅ 発振安定待ち回路
１３０、１３０ａ、１３０ｂ タイマ
１３１ レジスタ
１３２ カウンタ回路
１３３ クロック選択回路
１４０ 通信ＩＰ
Ａ０、Ａ１ 比較器
Ｂ０、Ｂ１ 比較器
ＢＳＣ バスコントローラ
ＣＬＫ クロック信号
ＣＭＴＷ コンペアマッチタイマ
ＣＰＵ、ＭＰＵ 演算処理装置
ＤＭＡＣ ＤＭＡコントローラ
ＤＴＣ データトランスファコントローラ
ＩＣＵ 割り込みコントローラ
ＲＡＭ、ＲＯＭ 記憶装置
ＴＣＮＴ カウンタ回路
ＴＦＵ 三角関数演算器
ＴＭＲ タイマ
１０ 演算処理装置
１１ 内部周辺バス
１２ 記憶装置
２０ クロック生成回路
２１ａ 発振器Ａ
２１ｂ 発振器Ｂ
２３、２３ａ、２３ｂ、２３ｃ 発振安定待ち回路
２５ａ 発振回路Ａ
２５ｂ 発振回路Ｂ
２７、２８ 分周回路
２９ 選択回路
３０、３０ａ、３０ｂ タイマ
３１ レジスタ
３４ インターフェース回路
４０ 通信ＩＰ
４１ 周辺回路
５０ タイミングマネジメント回路
５１ レジスタ
５２ カウンタ回路
５３ クロック制御回路
５４ タイミング生成回路
５５ カウンタ値変換部
５６ カウンタ部
５６ａ カウンタ部Ａ
５６ｂ カウンタ部Ｂ
５７ａ、５７ｂ、５７ｃ 比較部
５８ａ、５８ｂ、５８ｃ 記憶部
５９ 算出回路
６０ 判定部
１０１ 半導体装置
１１０ 演算処理装置
１１１ 内部周辺バス
１２０ クロック生成回路
１２１ａ 発振器Ａ
１２１ｂ 発振器Ｂ
１２１ｃ、１２１ｄ、１２１ｅ 発振器
１２３、１２３ａ、１２３ｂ、１２３ｃ、１２３ｄ、１２３ｅ 発振安定待ち回路
１３０、１３０ａ、１３０ｂ タイマ
１３１ レジスタ
１３２ カウンタ回路
１３３ クロック選択回路
１４０ 通信ＩＰ
Ａ０、Ａ１ 比較器
Ｂ０、Ｂ１ 比較器
ＢＳＣ バスコントローラ
ＣＬＫ クロック信号
ＣＭＴＷ コンペアマッチタイマ
ＣＰＵ、ＭＰＵ 演算処理装置
ＤＭＡＣ ＤＭＡコントローラ
ＤＴＣ データトランスファコントローラ
ＩＣＵ 割り込みコントローラ
ＲＡＭ、ＲＯＭ 記憶装置
ＴＣＮＴ カウンタ回路
ＴＦＵ 三角関数演算器
ＴＭＲ タイマ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】