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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024145429
(43)【公開日】2024-10-15
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/739 20060101AFI20241004BHJP
H01L 29/78 20060101ALI20241004BHJP
H01L 29/06 20060101ALI20241004BHJP
H01L 29/861 20060101ALI20241004BHJP
H01L 21/265 20060101ALI20241004BHJP
H01L 21/8234 20060101ALI20241004BHJP
【ＦＩ】
H01L29/78 655G
H01L29/78 657D
H01L29/78 657F
H01L29/78 657A
H01L29/78 652Q
H01L29/78 652P
H01L29/78 653A
H01L29/78 652J
H01L29/78 652D
H01L29/91 C
H01L29/78 655D
H01L29/06 301G
H01L29/06 301V
H01L29/06 301S
H01L21/265 F
H01L29/91 J
H01L27/06 102A
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023057773
(22)【出願日】2023-03-31
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100088672
【弁理士】
【氏名又は名称】吉竹 英俊
(74)【代理人】
【識別番号】100088845
【弁理士】
【氏名又は名称】有田 貴弘
(72)【発明者】
【氏名】吉田 拓弥
【テーマコード（参考）】
5F048
【Ｆターム（参考）】
5F048AC10
5F048BC03
5F048BC12
5F048BD07
5F048BF06
(57)【要約】
【課題】スナップバック現象およびオン抵抗の増加を抑制しつつ、チップ面内の温度均一性を向上させる半導体装置を提供する。
【解決手段】本開示に係る半導体装置は、半導体基板は、トランジスタが形成されたトランジスタ領域と、ダイオードが形成された複数のダイオード領域と、トランジスタ領域および複数のダイオード領域を含むセル領域の周囲の終端領域と、を備え、トランジスタ領域は、終端領域に少なくとも一部が接する第２のトランジスタ領域と、第２のトランジスタ領域以外の複数のダイオード領域の間に配置された第１のトランジスタ領域と、を有し、平面視において、第１のトランジスタ領域の複数のダイオード領域の配列方向である第１の方向の第１の幅および、複数のダイオード領域のそれぞれの第１の方向の第２の幅は、それぞれ均等であって、第２のトランジスタ領域の第１の方向の第３の幅は、第１のトランジスタ領域の第１の幅よりも小さい。
【選択図】図２３
【解決手段】本開示に係る半導体装置は、半導体基板は、トランジスタが形成されたトランジスタ領域と、ダイオードが形成された複数のダイオード領域と、トランジスタ領域および複数のダイオード領域を含むセル領域の周囲の終端領域と、を備え、トランジスタ領域は、終端領域に少なくとも一部が接する第２のトランジスタ領域と、第２のトランジスタ領域以外の複数のダイオード領域の間に配置された第１のトランジスタ領域と、を有し、平面視において、第１のトランジスタ領域の複数のダイオード領域の配列方向である第１の方向の第１の幅および、複数のダイオード領域のそれぞれの第１の方向の第２の幅は、それぞれ均等であって、第２のトランジスタ領域の第１の方向の第３の幅は、第１のトランジスタ領域の第１の幅よりも小さい。
【選択図】図２３
【特許請求の範囲】
【請求項1】
トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
前記半導体基板は、
前記トランジスタが形成されたトランジスタ領域と、
前記ダイオードが形成された複数のダイオード領域と、
前記トランジスタ領域および前記複数のダイオード領域を含むセル領域の周囲の終端領域と、を備え、
前記トランジスタ領域は、
前記終端領域に少なくとも一部が接する第２のトランジスタ領域と、前記第２のトランジスタ領域以外の前記複数のダイオード領域の間に配置された第１のトランジスタ領域と、を有し、
平面視において、前記第１のトランジスタ領域の前記複数のダイオード領域の配列方向である第１の方向の第１の幅および、前記複数のダイオード領域のそれぞれの前記第１の方向の第２の幅は、それぞれ均等であって、
前記第２のトランジスタ領域の前記第１の方向の第３の幅は、前記第１のトランジスタ領域の前記第１の幅よりも小さい、半導体装置。
前記半導体基板は、
前記トランジスタが形成されたトランジスタ領域と、
前記ダイオードが形成された複数のダイオード領域と、
前記トランジスタ領域および前記複数のダイオード領域を含むセル領域の周囲の終端領域と、を備え、
前記トランジスタ領域は、
前記終端領域に少なくとも一部が接する第２のトランジスタ領域と、前記第２のトランジスタ領域以外の前記複数のダイオード領域の間に配置された第１のトランジスタ領域と、を有し、
平面視において、前記第１のトランジスタ領域の前記複数のダイオード領域の配列方向である第１の方向の第１の幅および、前記複数のダイオード領域のそれぞれの前記第１の方向の第２の幅は、それぞれ均等であって、
前記第２のトランジスタ領域の前記第１の方向の第３の幅は、前記第１のトランジスタ領域の前記第１の幅よりも小さい、半導体装置。
【請求項2】
前記第１のトランジスタ領域の前記第１の幅に対する前記第２のトランジスタ領域の前記第３の幅の比率は０．５以下である、請求項１記載の半導体装置。
【請求項3】
平面視において、前記複数のダイオード領域の面積の総和は、
前記トランジスタ領域の面積の総和よりも小さい、請求項１または請求項２記載の半導体装置。
前記トランジスタ領域の面積の総和よりも小さい、請求項１または請求項２記載の半導体装置。
【請求項4】
前記第２のトランジスタ領域の前記第３の幅は、
前記半導体基板の厚み以上である、請求項１記載の半導体装置。
前記半導体基板の厚み以上である、請求項１記載の半導体装置。
【請求項5】
前記トランジスタ領域および前記複数のダイオード領域の平面視形状はストライプ状であって、
前記第１のトランジスタ領域は、複数の第１のトランジスタ領域であって、
前記複数の第１のトランジスタ領域と前記複数のダイオード領域は、互いに平行して交互に配置され、
前記複数の第１のトランジスタ領域と前記複数のダイオード領域との配列の最終列は、ダイオード領域が配置され、
前記第２のトランジスタ領域は、
前記配列の前記最終列の前記ダイオード領域に隣接して配置される、請求項１記載の半導体装置。
前記第１のトランジスタ領域は、複数の第１のトランジスタ領域であって、
前記複数の第１のトランジスタ領域と前記複数のダイオード領域は、互いに平行して交互に配置され、
前記複数の第１のトランジスタ領域と前記複数のダイオード領域との配列の最終列は、ダイオード領域が配置され、
前記第２のトランジスタ領域は、
前記配列の前記最終列の前記ダイオード領域に隣接して配置される、請求項１記載の半導体装置。
【請求項6】
前記複数のダイオード領域の平面視形状はアイランド状であって、
前記複数のダイオード領域は、マトリクス状に配置され、
前記第１のトランジスタ領域は、
前記アイランド状の前記複数のダイオード領域の間に配置され、
前記第２のトランジスタ領域は、
前記第１のトランジスタ領域および前記複数のダイオード領域が配置された領域の外周に配置され、前記複数のダイオード領域の一部は、前記第２のトランジスタ領域に隣接して配置される、請求項１記載の半導体装置。
前記複数のダイオード領域は、マトリクス状に配置され、
前記第１のトランジスタ領域は、
前記アイランド状の前記複数のダイオード領域の間に配置され、
前記第２のトランジスタ領域は、
前記第１のトランジスタ領域および前記複数のダイオード領域が配置された領域の外周に配置され、前記複数のダイオード領域の一部は、前記第２のトランジスタ領域に隣接して配置される、請求項１記載の半導体装置。
【請求項7】
前記複数のダイオード領域は、
第１のダイオード領域と、前記第１のダイオード領域よりも順方向電圧降下が小さい第２のダイオード領域を有し、
前記第２のダイオード領域は、
前記第２のトランジスタ領域に隣接して配置される、請求項１記載の半導体装置。
第１のダイオード領域と、前記第１のダイオード領域よりも順方向電圧降下が小さい第２のダイオード領域を有し、
前記第２のダイオード領域は、
前記第２のトランジスタ領域に隣接して配置される、請求項１記載の半導体装置。
【請求項8】
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、を備え、
前記第２のダイオード領域は、
前記第４半導体層の平面視での配置面積が前記第１のダイオード領域と比べて大きい、請求項７記載の半導体装置。
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、を備え、
前記第２のダイオード領域は、
前記第４半導体層の平面視での配置面積が前記第１のダイオード領域と比べて大きい、請求項７記載の半導体装置。
【請求項9】
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、を備え、
前記第２のダイオード領域は、
前記第１半導体層の平面視での配置面積が前記第１のダイオード領域と比べて大きい、請求項７記載の半導体装置。
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、を備え、
前記第２のダイオード領域は、
前記第１半導体層の平面視での配置面積が前記第１のダイオード領域と比べて大きい、請求項７記載の半導体装置。
【請求項10】
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの配置間隔が前記第１のダイオード領域と比べて小さい、請求項７記載の半導体装置。
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの配置間隔が前記第１のダイオード領域と比べて小さい、請求項７記載の半導体装置。
【請求項11】
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの幅が前記第１のダイオード領域と比べて大きい、請求項７記載の半導体装置。
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの幅が前記第１のダイオード領域と比べて大きい、請求項７記載の半導体装置。
【請求項12】
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの深さが前記第１のダイオード領域と比べて深い、請求項７記載の半導体装置。
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの深さが前記第１のダイオード領域と比べて深い、請求項７記載の半導体装置。
【請求項13】
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの少なくとも一部を覆うように設けられた層間絶縁膜を有する、請求項７記載の半導体装置。
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの少なくとも一部を覆うように設けられた層間絶縁膜を有する、請求項７記載の半導体装置。
【請求項14】
前記第２のダイオード領域は、
キャリアライフタイムが前記第１のダイオード領域と比べて長い、請求項７記載の半導体装置。
キャリアライフタイムが前記第１のダイオード領域と比べて長い、請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は半導体装置に関し、特に、逆導通半導体装置に関する。
【背景技術】
【0002】
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）と還流ダイオード（ＦＷＤ：Free Wheeling Diode）が共通の半導体基板に設けられた半導体装置として、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Reverse Conducting IGBT）が知られている。
【0003】
このような半導体装置においては、例えば、特許文献１の図１に開示されるように、平面視でＩＧＢＴ領域とダイオード領域とが交互に配置された構成を有している。平面視でＩＧＢＴ領域とダイオード領域とが交互に配置された構成では、ＩＧＢＴ動作時とダイオード動作時に発生する熱を相互に分散させる作用があり、その効果は各々の領域を多く分割することで大きくなる。しかし、電気的な導通動作時は互いに隣接するＩＧＢＴ領域とダイオード領域との境界でＩＧＢＴ領域のチャネル部とダイオード領域のカソード部の間に電子電流によるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）としてのユニポーラ動作が発生する。ダイオード領域に挟まれるＩＧＢＴ領域、またはＩＧＢＴ領域に挟まれるダイオード領域において、配列方向の幅が小さくなると、ユニポーラ動作する割合が増加するため、ビルトイン電圧を超えても伝導度変調が起きにくくなり、スナップバック現象およびオン抵抗が増加し、定常損失が増加する問題を有していた。
【0004】
また、特許文献１では、配列方向の中央部のＩＧＢＴ領域に比べて、それ以外の部分でのＩＧＢＴ領域の幅が狭くなっているため、スナップバック現象およびオン抵抗の増加を抑制するための配列方向のＩＧＢＴ領域の幅を維持しつつ、発熱分散の効果を多く得るための配列の分割数を最大化することが困難であった。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０２１－２８９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本開示は上記のような問題を解決するためになされたものであり、スナップバック現象およびオン抵抗の増加を抑制しつつ、チップ面内の温度均一性を向上させる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本開示に係る半導体装置は、トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、前記半導体基板は、前記トランジスタが形成されたトランジスタ領域と、前記ダイオードが形成された複数のダイオード領域と、前記トランジスタ領域および前記複数のダイオード領域を含むセル領域の周囲の終端領域と、を備え、前記トランジスタ領域は、前記終端領域に少なくとも一部が接する第２のトランジスタ領域と、前記第２のトランジスタ領域以外の前記複数のダイオード領域の間に配置された第１のトランジスタ領域と、を有し、平面視において、前記第１のトランジスタ領域の前記複数のダイオード領域の配列方向である第１の方向の第１の幅および、前記複数のダイオード領域のそれぞれの前記第１の方向の第２の幅は、それぞれ均等であって、前記第２のトランジスタ領域の前記第１の方向の第３の幅は、前記第１のトランジスタ領域の前記第１の幅よりも小さい。
【発明の効果】
【0008】
本開示に係る半導体装置によれば、トランジスタ領域とダイオード領域との境界部で発生するユニポーラ電流の割合をトランジスタ領域で均等にでき、スナップバック現象およびオン抵抗の増加を抑制しつつ、半導体装置の面内の温度均一性を向上させることができる。
【図面の簡単な説明】
【0009】
【図1】ＲＣ－ＩＧＢＴである半導体装置を示す平面図である。
【図2】ＲＣ－ＩＧＢＴである半導体装置を示す平面図である。
【図3】ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の部分平面図である。
【図4】ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の部分断面図である。
【図5】ＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の部分断面図である。
【図6】ＲＣ－ＩＧＢＴにおけるダイオード領域の部分平面図である。
【図7】ＲＣ－ＩＧＢＴにおけるダイオード領域の部分断面図である。
【図8】ＲＣ－ＩＧＢＴにおけるダイオード領域の部分断面図である。
【図9】ＲＣ－ＩＧＢＴのＩＧＢＴ領域とダイオード領域の境界部分の断面図である。
【図10】ＲＣ－ＩＧＢＴのＩＧＢＴ領域と終端領域の境界部分の断面図である。
【図11】ＲＣ－ＩＧＢＴのＩＧＢＴ領域と終端領域の境界部分の断面図である。
【図12】ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。
【図13】ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。
【図14】ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。
【図15】ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。
【図16】ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。
【図17】ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。
【図18】ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。
【図19】ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。
【図20】ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。
【図21】ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。
【図22】ＲＣ－ＩＧＢＴの製造方法を説明する断面図である。
【図23】実施の形態１に係るＲＣ－ＩＧＢＴの全体構成を示す平面図である。
【図24】実施の形態１に係るＲＣ－ＩＧＢＴの構成を示す部分断面図である。
【図25】実施の形態１に係るＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の幅の比率を変えた場合のシミュレーション結果を示す図である。
【図26】実施の形態１に係るＲＣ－ＩＧＢＴにおけるＩＧＢＴ領域の幅の比率を変えた場合のシミュレーション結果を示す図である。
【図27】実施の形態１に係るＲＣ－ＩＧＢＴの全体構成を示す平面図である。
【図28】実施の形態２に係るＲＣ－ＩＧＢＴの全体構成を示す平面図である。
【図29】実施の形態２に係るＲＣ－ＩＧＢＴの全体構成を示す平面図である。
【図30】実施の形態２に係るＲＣ－ＩＧＢＴの全体構成を示す平面図である。
【図31】実施の形態２に係るＲＣ－ＩＧＢＴの全体構成を示す平面図である。
【図32】実施の形態２に係るＲＣ－ＩＧＢＴの全体構成を示す平面図である。
【図33】実施の形態２に係るＲＣ－ＩＧＢＴのダイオード領域の順方向電圧降下を低減する構造１を説明する図である。
【図34】実施の形態２に係るＲＣ－ＩＧＢＴのダイオード領域の順方向電圧降下を低減する構造１を説明する図である。
【図35】実施の形態２に係るＲＣ－ＩＧＢＴのダイオード領域の順方向電圧降下を低減する構造１を説明する図である。
【図36】実施の形態２に係るＲＣ－ＩＧＢＴのダイオード領域の順方向電圧降下を低減する構造１を説明する図である。
【図37】実施の形態２に係るＲＣ－ＩＧＢＴのダイオード領域の順方向電圧降下を低減する構造２を説明する図である。
【図38】実施の形態２に係るＲＣ－ＩＧＢＴのダイオード領域の順方向電圧降下を低減する構造２を説明する図である。
【図39】実施の形態２に係るＲＣ－ＩＧＢＴのダイオード領域の順方向電圧降下を低減する構造２を説明する図である。
【図40】実施の形態２に係るＲＣ－ＩＧＢＴのダイオード領域の順方向電圧降下を低減する構造３を説明する図である。
【図41】実施の形態２に係るＲＣ－ＩＧＢＴのダイオード領域の順方向電圧降下を低減する構造３を説明する図である。
【図42】実施の形態２に係るＲＣ－ＩＧＢＴのダイオード領域の順方向電圧降下を低減する構造３を説明する図である。
【図43】実施の形態２に係るＲＣ－ＩＧＢＴのダイオード領域の順方向電圧降下を低減する構造３を説明する図である。
【図44】実施の形態２に係るＲＣ－ＩＧＢＴのダイオード領域の順方向電圧降下を低減する構造３を説明する図である。
【発明を実施するための形態】
【0010】
＜はじめに＞
以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ－型は不純物濃度がｎ型よりも低濃度であることを示し、ｎ＋型は不純物濃度がｎ型よりも高濃度であることを示す。同様に、ｐ－型は不純物濃度がｐ型よりも低濃度であることを示し、ｐ＋型は不純物濃度がｐ型よりも高濃度であることを示す。
以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ－型は不純物濃度がｎ型よりも低濃度であることを示し、ｎ＋型は不純物濃度がｎ型よりも高濃度であることを示す。同様に、ｐ－型は不純物濃度がｐ型よりも低濃度であることを示し、ｐ＋型は不純物濃度がｐ型よりも高濃度であることを示す。
【0011】
また、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【0012】
また、以下の説明では、「上」、「下」、「側」、「おもて」および「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
【0013】
図１は、ＲＣ－ＩＧＢＴである半導体装置を示す平面図である。また、図２は、他の構成のＲＣ－ＩＧＢＴである半導体装置を示す平面図である。図１に示す半導体装置１００は、ＩＧＢＴ領域１０とダイオード領域２０とがストライプ状に並んで設けられたものであり、単に「ストライプ型」と呼んでよい。図２に示す半導体装置１０１は、ダイオード領域２０が縦方向と横方向に複数設けられ、ダイオード領域２０の周囲にＩＧＢＴ領域１０が設けられたものであり、単に「アイランド型」と呼んでよい。
【0014】
（１）ストライプ型の全体平面構造
図１において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０およびダイオード領域２０は、半導体装置１００の一端側から他端側に延伸し、ＩＧＢＴ領域１０およびダイオード領域２０の延伸方向と直交する方向に交互にストライプ状に設けられている。図１では、ＩＧＢＴ領域１０を３個、ダイオード領域を２個で示し、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれた構成で示しているが、ＩＧＢＴ領域１０とダイオード領域２０の数はこれに限るものでなく、ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数も２個以上でも２個以下でもよい。また、図１のＩＧＢＴ領域１０とダイオード領域２０の場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図１において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０およびダイオード領域２０は、半導体装置１００の一端側から他端側に延伸し、ＩＧＢＴ領域１０およびダイオード領域２０の延伸方向と直交する方向に交互にストライプ状に設けられている。図１では、ＩＧＢＴ領域１０を３個、ダイオード領域を２個で示し、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれた構成で示しているが、ＩＧＢＴ領域１０とダイオード領域２０の数はこれに限るものでなく、ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数も２個以上でも２個以下でもよい。また、図１のＩＧＢＴ領域１０とダイオード領域２０の場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
【0015】
図１に示すように、紙面下側のＩＧＢＴ領域１０に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１００を制御するための制御パッド４１が設けられる領域である。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲には半導体装置１００の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１００のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲ（Field Limiting Ring）および濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ(Variation of Lateral Doping)を設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数およびＶＬＤに用いられる濃度分布は、半導体装置１００の耐圧設計によって適宜選択してよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルおよびダイオードセルを設けてもよい。
【0016】
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ、４１ｅであってよい。電流センスパッド４１ａは、半導体装置１００のセル領域に流れる電流を検知するための制御パッドで、半導体装置１００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
【0017】
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層に電気的に接続され、ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ、４１ｅは、半導体装置１００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１００の温度を測定する。
【0018】
（２）アイランド型の全体平面構造
図２において、半導体装置１０１は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ダイオード領域２０は、半導体装置内の縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域２０は周囲をＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図２では、ダイオード領域２０は紙面左右方向に４列、紙面上限方向に２行のマトリクス状に設けた構成で示しているが、ダイオード領域２０の個数および配置はこれに限るものではなく、ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられ、それぞれのダイオード領域２０が周囲をＩＧＢＴ領域１０に囲まれた構成であればよい。
図２において、半導体装置１０１は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ダイオード領域２０は、半導体装置内の縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域２０は周囲をＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図２では、ダイオード領域２０は紙面左右方向に４列、紙面上限方向に２行のマトリクス状に設けた構成で示しているが、ダイオード領域２０の個数および配置はこれに限るものではなく、ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられ、それぞれのダイオード領域２０が周囲をＩＧＢＴ領域１０に囲まれた構成であればよい。
【0019】
図２に示すように、ＩＧＢＴ領域１０の紙面下側に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１０１を制御するための制御パッド４１が設けられる領域である。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲には半導体装置１０１の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１０１のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域およびパッド領域４０を合わせた領域を囲ったＦＬＲ（Field Limiting Ring）および濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ(Variation of Lateral Doping)を設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数およびＶＬＤに用いられる濃度分布は、半導体装置１０１の耐圧設計によって適宜選択してよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルおよびダイオードセルを設けてもよい。
【0020】
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ、４１ｅであってよい。電流センスパッド４１ａは、半導体装置１０１のセル領域に流れる電流を検知するための制御パッドで、半導体装置１０１のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
【0021】
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１０１をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層およびｎ＋型ソース層に電気的に接続され、ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ、４１ｅは、半導体装置１０１に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１０１の温度を測定する。
【0022】
（３）ＩＧＢＴ領域１０の一般的構造
図３は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。また、図４および図５は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す断面図である。図３は、図１に示した半導体装置１００または図２に示した半導体装置１０１における破線で囲った領域８２を拡大して示したものである。図４は、図３に示した半導体装置１００または半導体装置１０１の破線Ａ－Ａにおける矢示方向断面図であり、図５は、図３に示した半導体装置１００または半導体装置１０１の破線Ｂ－Ｂにおける矢示方向断面図である。
図３は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。また、図４および図５は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す断面図である。図３は、図１に示した半導体装置１００または図２に示した半導体装置１０１における破線で囲った領域８２を拡大して示したものである。図４は、図３に示した半導体装置１００または半導体装置１０１の破線Ａ－Ａにおける矢示方向断面図であり、図５は、図３に示した半導体装置１００または半導体装置１０１の破線Ｂ－Ｂにおける矢示方向断面図である。
【0023】
図３に示すように、ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。半導体装置１００では、アクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０の長手方向に延伸しておりＩＧＢＴ領域１０の長手方向がアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向となっている。一方、半導体装置１０１では、ＩＧＢＴ領域１０に長手方向と短手方向の区別が特段にないが、紙面左右方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよく、紙面上下方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよい。
【0024】
アクティブトレンチゲート１１は、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられて構成されている。ダミートレンチゲート１２は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられて構成されている。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体装置１００または半導体装置１０１の第１主面上に設けられるエミッタ電極に電気的に接続される。
【0025】
ｎ＋型ソース層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型ソース層１３は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１７／ｃｍ３～１．０×１０２０／ｃｍ３である。ｎ＋型ソース層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。ｐ＋型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にも設けられる。ｐ＋型コンタクト層１４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。
【0026】
図３に示すように半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０では、アクティブトレンチゲート１１が３本並んだ隣に、ダミートレンチゲート１２が３本並び、ダミートレンチゲート１２が３本並んだ隣に、アクティブトレンチゲート１１が３本並んだ構成をしている。ＩＧＢＴ領域１０は、このようにアクティブトレンチゲート１１の組とダミートレンチゲート１２の組が交互に並んだ構成をしている。図３では、１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってよく、ダミートレンチゲート１２の数は０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチの全てをアクティブトレンチゲート１１としてもよい。
【0027】
図４は、半導体装置１００または半導体装置１０１の図３における破線Ａ－Ａでの矢示方向断面図であり、ＩＧＢＴ領域１０の断面図である。半導体装置１００または半導体装置１０１は、半導体基板からなる第２半導体層であるｎ－型ドリフト層１を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１５／ｃｍ３である。半導体基板は、図４においては、ｎ＋型ソース層１３およびｐ＋型コンタクト層１４からｐ型コレクタ層１６までの範囲である。図４においてｎ＋型ソース層１３およびｐ＋型コンタクト層１４の紙面上端を半導体基板の第１主面、ｐ型コレクタ層１６の紙面下端を半導体基板の第２主面と呼ぶ。半導体基板の第１主面は、半導体装置１００のおもて面側の主面であり、半導体基板の第２主面は、半導体装置１００の裏面側の主面である。半導体装置１００は、セル領域であるＩＧＢＴ領域１０において、第１主面と第１主面に対向する第２主面との間にｎ－型ドリフト層１を有している。
【0028】
図４に示すように、ＩＧＢＴ領域１０では、ｎ－型ドリフト層１の第１主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられている。ｎ型キャリア蓄積層２は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１３／ｃｍ３～１．０×１０１７／ｃｍ３である。なお、半導体装置１００または半導体装置１０１は、ｎ型キャリア蓄積層２が設けられずに、図４で示したｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型キャリア蓄積層２を設けることによって、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
【0029】
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層１である半導体基板内に拡散させることで形成される。
【0030】
ｎ型キャリア蓄積層２の第１主面側には、ｐ型ベース層１５が設けられている。ｐ型ベース層１５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。ｐ型ベース層１５の第１主面側には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接してｎ＋型ソース層１３が設けられ、残りの領域にｐ＋型コンタクト層１４が設けられている。ｎ＋型ソース層１３およびｐ＋型コンタクト層１４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。
【0031】
また、半導体装置１００または半導体装置１０１は、ｎ－型ドリフト層１の第２主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。ｎ型バッファ層３は、半導体装置１００がオフ状態のときにｐ型ベース層１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層３は、例えば、リン（Ｐ）あるいはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。ｎ型バッファ層３のｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１８／ｃｍ３である。
【0032】
なお、半導体装置１００または半導体装置１０１は、ｎ型バッファ層３が設けられずに、図４で示したｎ型バッファ層３の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
【0033】
半導体装置１００または半導体装置１０１は、ｎ型バッファ層３の第２主面側に、ｐ型コレクタ層１６が設けられている。すなわち、ｎ－型ドリフト層１と第２主面との間に、ｐ型コレクタ層１６が設けられている。ｐ型コレクタ層１６は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型コレクタ層１６は半導体基板の第２主面を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、終端領域３０にも設けられており、ｐ型コレクタ層１６のうち終端領域３０に設けられた部分はｐ型終端コレクタ層１６ａを構成している。また、ｐ型コレクタ層１６は、ＩＧＢＴ領域１０からダイオード領域２０に一部がはみ出して設けられてもよい。
【0034】
図４に示すように、半導体装置１００または半導体装置１０１は、半導体基板の第１主面からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることでアクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。また、トレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることでダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型ソース層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
【0035】
図４に示すように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板の第１主面の層間絶縁膜４が設けられていない領域の上、および層間絶縁膜４の上にはバリアメタル５が形成されている。バリアメタル５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。図４に示すように、バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触し、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａと電気的に接続されている。バリアメタル５の上には、エミッタ電極６（第１電極）が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ-Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。また、隣接する層間絶縁膜４間等の微細な領域であって、エミッタ電極６では良好な埋め込みが得られない領域がある場合には、エミッタ電極６よりも埋め込み性が良好なタングステンを微細な領域に配置して、タングステンの上にエミッタ電極６を設けてもよい。なお、バリアメタル５を設けずに、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａの上にエミッタ電極６を設けてもよい。また、ｎ＋型ソース層１３などのｎ型の半導体層の上のみにバリアメタル５を設けてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。なお、図４では、ダミートレンチゲート１２のダミートレンチ電極１２ａの上には層間絶縁膜４が設けられない図を示したが、層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成してもよい。層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成した場合には、別の断面においてエミッタ電極６とダミートレンチ電極１２ａとを電気的に接続すればよい。
【0036】
ｐ型コレクタ層１６の第２主面側には、コレクタ電極７（第２電極）が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミ合金またはアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
【0037】
図５は、半導体装置１００または半導体装置１０１の図３における破線Ｂ－Ｂでの矢示方向断面図であり、ＩＧＢＴ領域１０の断面図である。図４に示した破線Ａ－Ａでの矢示方向断面図とは、アクティブトレンチゲート１１に接して、半導体基板の第１主面側に設けられるｎ＋型ソース層１３が、図５の破線Ｂ－Ｂでの矢示方向断面には見られない点が異なる。つまり、図３に示したように、ｎ＋型ソース層１３は、ｐ型ベース層の第１主面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを合わせて呼ぶｐ型ベース層のことである。
【0038】
（４）ダイオード領域２０の一般的構造
図６は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域の構成を示す部分拡大平面図である。また、図７および図８は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域の構成を示す断面図である。図６は、図１に示した半導体装置１００または半導体装置１０１における破線で囲った領域８３を拡大して示したものである。図７は、図６に示した半導体装置１００の破線Ｃ－Ｃにおける矢示方向断面図である。図８は、図６に示した半導体装置１００の破線Ｄ－Ｄにおける矢示方向断面図である。
図６は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域の構成を示す部分拡大平面図である。また、図７および図８は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域の構成を示す断面図である。図６は、図１に示した半導体装置１００または半導体装置１０１における破線で囲った領域８３を拡大して示したものである。図７は、図６に示した半導体装置１００の破線Ｃ－Ｃにおける矢示方向断面図である。図８は、図６に示した半導体装置１００の破線Ｄ－Ｄにおける矢示方向断面図である。
【0039】
ダイオードトレンチゲート２１は、半導体装置１００または半導体装置１０１の第１主面に沿ってセル領域であるダイオード領域２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート２１は、ダイオード領域２０の半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることで構成される。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。隣接する２つのダイオードトレンチゲート２１の間には、第４半導体層であるｐ＋型コンタクト層２４および第３半導体層であるｐ型アノード層２５が設けられている。ｐ＋型コンタクト層２４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型アノード層２５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ＋型コンタクト層２４とｐ型アノード層２５とはダイオードトレンチゲート２１の長手方向に交互に設けられている。
【0040】
図７は、半導体装置１００または半導体装置１０１の図６における破線Ｃ－Ｃでの矢示方向断面図であり、ダイオード領域２０の断面図である。半導体装置１００または半導体装置１０１は、ダイオード領域２０においてもＩＧＢＴ領域１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１とＩＧＢＴ領域１０のｎ－型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。図７において半導体基板は、ｐ＋型コンタクト層２４から第１半導体層であるｎ＋型カソード層２６までの範囲である。図７においてｐ＋型コンタクト層２４の紙面上端を半導体基板の第１主面、ｎ＋型カソード層２６の紙面下端を半導体基板の第２主面と呼ぶ。ダイオード領域２０の第１主面とＩＧＢＴ領域１０の第１主面は同一面であり、ダイオード領域２０の第２主面とＩＧＢＴ領域１０の第２主面は同一面である。
【0041】
図７に示すように、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第１主面側にｎ型キャリア蓄積層２が設けられ、ｎ－型ドリフト層１の第２主面側にｎ型バッファ層３が設けられている。ダイオード領域２０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３と同一の構成である。なお、ＩＧＢＴ領域１０およびダイオード領域２０にｎ型キャリア蓄積層２は必ずしも設ける必要はなく、ＩＧＢＴ領域１０にｎ型キャリア蓄積層２を設ける場合であっても、ダイオード領域２０にはｎ型キャリア蓄積層２を設けない構成としてもよい。また、ＩＧＢＴ領域１０と同じく、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２およびｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
【0042】
ｎ型キャリア蓄積層２の第１主面側には、ｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１と第１主面との間に設けられている。ｐ型アノード層２５は、ＩＧＢＴ領域１０のｐ型ベース層１５とｐ型不純物の濃度を同じ濃度にして、ｐ型アノード層２５とｐ型ベース層１５とを同時に形成してもよい。また、ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域２０に注入される正孔の量を減少させるように構成してもよい。ダイオード動作時に注入される正孔の量を減少させることでダイオード動作時のリカバリ損失を低減することができる。
【0043】
ｐ型アノード層２５の第１主面側には、ｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４のｐ型不純物と同じ濃度としてよく、異なる濃度としてもよい。ｐ＋型コンタクト層２４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層２４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層２４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
【0044】
ダイオード領域２０には、ｎ型バッファ層３の第２主面側に、ｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は、ｎ－型ドリフト層１と第２主面との間に設けられている。ｎ＋型カソード層２６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２１／ｃｍ３である。図２で示したように、ｎ＋型カソード層２６は、ダイオード領域２０の一部または全部に設けられる。ｎ＋型カソード層２６は半導体基板の第２主面を構成している。なお、図示していないが、上述のようにｎ＋型カソード層２６を形成した領域に、さらにｐ型不純物を選択的に注入して、ｎ＋型カソード層２６を形成した領域の一部をｐ型半導体としてｐ＋型カソード層を設けてもよい。このように、ｎ＋型カソード層とｐ＋型カソード層とを半導体基板の第２主面に沿って交互に配置したダイオードは、ＲＦＣ（Relaxed Field of Cathode）ダイオードと呼称される。
【0045】
図７に示すように、半導体装置１００または半導体装置１０１のダイオード領域２０には、半導体基板の第１主面からｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。ダイオード領域２０のトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることでダイオードトレンチゲート２１が構成されている。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
【0046】
図７に示すように、ダイオードトレンチ電極２１ａ、およびｐ＋型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とオーミック接触し、ダイオードトレンチ電極およびｐ＋型コンタクト層２４に電気的に接続されている。バリアメタル５は、ＩＧＢＴ領域１０のバリアメタル５と同一の構成であってよい。バリアメタル５の上には、エミッタ電極６が設けられる。ダイオード領域２０に設けられるエミッタ電極６は、ＩＧＢＴ領域１０に設けられたエミッタ電極６と連続して形成されている。なお、ＩＧＢＴ領域１０の場合と同様に、バリアメタル５を設けずに、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。なお、図７では、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上には層間絶縁膜４が設けられない図を示したが、層間絶縁膜４をダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に形成してもよい。層間絶縁膜４をダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に形成した場合には、別の断面においてエミッタ電極６とダイオードトレンチ電極２１ａとを電気的に接続すればよい。
【0047】
ｎ＋型カソード層２６の第２主面側には、コレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０に設けられたコレクタ電極７と連続して形成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続され、カソード電極としても機能する。
【0048】
図８は、半導体装置１００または半導体装置１０１の図６における破線Ｄ－Ｄでの矢示方向断面図であり、ダイオード領域２０の矢示方向断面図である。図７に示した破線Ｃ－Ｃでの矢示方向断面図とは、ｐ型アノード層２５とバリアメタル５との間に、ｐ＋型コンタクト層２４が設けられておらず、ｐ型アノード層２５が半導体基板の第１主面を構成している点が異なる。つまり、図７で示したｐ＋型コンタクト層２４は、ｐ型アノード層２５の第１主面側に選択的に設けられている。
【0049】
（５）ＩＧＢＴ領域１０とダイオード領域２０との境界領域
図９は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。図９は、図１に示した半導体装置１００または半導体装置１０１における破線Ｇ－Ｇにおける矢示方向断面図である。
図９は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図である。図９は、図１に示した半導体装置１００または半導体装置１０１における破線Ｇ－Ｇにおける矢示方向断面図である。
【0050】
図９に示すように、ＩＧＢＴ領域１０の第２主面側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出して設けられている。このように、ｐ型コレクタ層１６をダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とアクティブトレンチゲート１１との距離を大きくすることができ、還流ダイオード動作時にゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れるのを抑制することができる。距離Ｕ１は、例えば１００μｍであってよい。なお、ＲＣ－ＩＧＢＴである半導体装置１００または半導体装置１０１の用途によっては、距離Ｕ１がゼロまたは１００μｍより小さい距離であってもよい。
【0051】
（６）終端領域３０の一般的構造
図１０および図１１は、ＲＣ－ＩＧＢＴである半導体装置の終端領域の構成を示す断面図である。図１０は、図１または図２における破線Ｅ－Ｅでの矢示方向断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての断面図である。また、図１１は、図１における破線Ｆ－Ｆでの矢示方向断面図であり、ダイオード領域２０から終端領域３０にかけての断面図である。
図１０および図１１は、ＲＣ－ＩＧＢＴである半導体装置の終端領域の構成を示す断面図である。図１０は、図１または図２における破線Ｅ－Ｅでの矢示方向断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての断面図である。また、図１１は、図１における破線Ｆ－Ｆでの矢示方向断面図であり、ダイオード領域２０から終端領域３０にかけての断面図である。
【0052】
図１０および図１１に示すように、半導体装置１００の終端領域３０は、半導体基板の第１主面と第２主面との間にｎ－型ドリフト層１を有している。終端領域３０の第１主面および第２主面は、それぞれＩＧＢＴ領域１０およびダイオード領域２０の第１主面および第２主面と同一面である。また、終端領域３０のｎ－型ドリフト層１は、それぞれＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同一構成であり連続して一体的に形成されている。
【0053】
ｎ－型ドリフト層１の第１主面側、すなわち半導体基板の第１主面とｎ－型ドリフト層１との間にｐ型終端ウェル層３１が設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１４／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０およびダイオード領域２０が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層３１は複数のリング状に設けられており、ｐ型終端ウェル層３１が設けられる数は、半導体装置１００または半導体装置１０１の耐圧設計によって適宜選択される。また、ｐ型終端ウェル層３１のさらに外縁側にはｎ＋型チャネルストッパ層３２が設けられており、ｎ＋型チャネルストッパ層３２はｐ型終端ウェル層３１を取り囲んでいる。
【0054】
ｎ－型ドリフト層１と半導体基板の第２主面との間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１６ａを含めてｐ型コレクタ層１６と呼んでもよい。また、図１に示した半導体装置１００のようにダイオード領域２０が終端領域３０と隣接して設けられる構成では、図１１に示すように、ｐ型終端コレクタ層１６ａは、ダイオード領域２０側の端部が距離Ｕ２だけダイオード領域２０にはみ出して設けられている。このように、ｐ型終端コレクタ層１６ａをダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とｐ型終端ウェル層３１との距離を大きくすることができ、ｐ型終端ウェル層３１がダイオードのアノードとして動作するのを抑制することができる。距離Ｕ２は、例えば１００μｍであってよい。
【0055】
半導体基板の第２主面上にはコレクタ電極７が設けられている。コレクタ電極７は、ＩＧＢＴ領域１０およびダイオード領域２０を含むセル領域から終端領域３０まで連続して一体的に形成されている。一方、終端領域３０の半導体基板の第１主面上にはセル領域から連続しているエミッタ電極６と、エミッタ電極６とは分離された終端電極６ａとが設けられる。
【0056】
エミッタ電極６と終端電極６ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（semi-insulating Silicon Nitride：半絶縁性シリコン窒化膜）であってよい。終端電極６ａとｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２とは、終端領域３０の第１主面上に設けられた層間絶縁膜４に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域３０には、エミッタ電極６、終端電極６ａおよび半絶縁性膜３３を覆って終端保護膜３４が設けられている。終端保護膜３４は、例えば、ポリイミドで形成してよい。
【0057】
（７）ＲＣ－ＩＧＢＴの一般的な製造方法
図１２～図２２は、ＲＣ－ＩＧＢＴである半導体装置の製造方法を示す図である。図１２～図１９は半導体装置１００または半導体装置１０１のおもて面側を形成する工程を示す図であり、図２０～図２２は、半導体装置１００または半導体装置１０１の裏面側を形成する工程を示す図である。
図１２～図２２は、ＲＣ－ＩＧＢＴである半導体装置の製造方法を示す図である。図１２～図１９は半導体装置１００または半導体装置１０１のおもて面側を形成する工程を示す図であり、図２０～図２２は、半導体装置１００または半導体装置１０１の裏面側を形成する工程を示す図である。
【0058】
まず、図１２に示すようにｎ－型ドリフト層１を構成する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Floating Zone）法で作製された、いわゆるＦＺウエハまたはＭＣＺ（Magnetic field applied Czochralski）法で作製された、いわゆるＭＣＺウエハを用いてよく、ｎ型不純物を含むｎ型ウエハであってよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択され、例えば、耐圧が１２００Ｖの半導体装置では、半導体基板を構成するｎ－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。図１２に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層１となっているが、このような半導体基板の第１主面側または第２主面側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型あるいはｎ型の半導体層を形成し、半導体装置１００または半導体装置１０１は製造される。
【0059】
図１２に示すように、ｎ－型ドリフト層１を構成する半導体基板は、ＩＧＢＴ領域１０およびダイオード領域２０になる領域を備えている。また、図示しないがＩＧＢＴ領域１０およびダイオード領域２０になる領域の周囲には終端領域３０となる領域を備えている。以下では、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０の構成の製造方法について主として説明するが、半導体装置１００または半導体装置１０１の終端領域３０については周知の製造方法により作製してよい。例えば、終端領域３０に耐圧保持構造としてｐ型終端ウェル層３１を有するＦＬＲを形成する場合、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０を加工する前にｐ型不純物イオンを注入して形成してもよく、半導体装置１００のＩＧＢＴ領域１０あるいはダイオード領域２０にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入して形成してもよい。
【0060】
次に、図１３に示すように、半導体基板の第１主面側からリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層２を形成する。また、半導体基板の第１主面側からボロン（Ｂ）などのｐ型不純物を注入してｐ型ベース層１５およびｐ型アノード層２５を形成する。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物およびｐ型不純物は、半導体基板の第１主面上にマスク処理を施した後イオン注入されるため、半導体基板の第１主面側に選択的に形成される。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、ＩＧＢＴ領域１０およびダイオード領域２０に形成され、終端領域３０でｐ型終端ウェル層３１に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理を言う。
【0061】
ｐ型ベース層１５およびｐ型アノード層２５は、同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型ベース層１５とｐ型アノード層２５の深さおよびｐ型不純物濃度は同じになり同一の構成となる。また、マスク処理によりｐ型ベース層１５とｐ型アノード層２５とに別々にｐ型不純物をイオン注入することで、ｐ型ベース層１５とｐ型アノード層２５の深さおよびｐ型不純物濃度を異ならせてもよい。
【0062】
また、別の断面において形成されるｐ型終端ウェル層３１は、ｐ型アノード層２５と同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型終端ウェル層３１とｐ型アノード層２５との深さおよびｐ型不純物濃度は同じになり同一の構成とすることが可能である。また、ｐ型終端ウェル層３１とｐ型アノード層２５とを同時にｐ型不純物をイオン注入して形成して、ｐ型終端ウェル層３１とｐ型アノード層２５とのｐ型不純物濃度を異なる濃度とすることも可能である。この場合、何れか一方または双方のマスクをメッシュ状のマスクとして、開口率を変更すればよい。
【0063】
また、マスク処理によりｐ型終端ウェル層３１およびｐ型アノード層２５を別々にｐ型不純物をイオン注入することで、ｐ型終端ウェル層３１およびｐ型アノード層２５の深さおよびｐ型不純物濃度を異ならせてもよい。ｐ型終端ウェル層３１、ｐ型ベース層１５、およびｐ型アノード層２５を同時にｐ型不純物をイオン注入して形成してもよい。
【0064】
次に、図１４に示すように、マスク処理によりＩＧＢＴ領域１０のｐ型ベース層１５の第１主面側に選択的にｎ型不純物を注入してｎ＋型ソース層１３を形成する。注入するｎ型不純物は、例えば、ヒ素（Ａｓ）またはリン（Ｐ）であってよい。また、マスク処理により、ＩＧＢＴ領域１０のｐ型ベース層１５の第１主面側に選択的にｐ型不純物を注入してｐ＋型コンタクト層１４を形成し、ダイオード領域２０のｐ型アノード層２５の第１主面側に選択的にｐ型不純物を注入してｐ＋型コンタクト層２４を形成する。注入するｐ型不純物は、例えばボロン（Ｂ）またはアルミニウム（Ａｌ）であってよい。
【0065】
次に、図１５に示すように、半導体基板の第１主面側からｐ型ベース層１５およびｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチ８を形成する。ＩＧＢＴ領域１０において、ｎ＋型ソース層１３を貫通するトレンチ８は、側壁がｎ＋型ソース層１３の一部を構成する。トレンチ８は、半導体基板上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によってトレンチ８を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成してよい。図１５では、ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを同じにして形成しているが、ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを異ならせてもよい。トレンチ８のピッチは平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。
【0066】
次に、図１６に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ８の内壁および半導体基板の第１主面に酸化膜９を形成する。トレンチ８の内壁に形成された酸化膜９のうち、ＩＧＢＴ領域１０のトレンチ８に形成された酸化膜９がアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂおよびダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂである。また、ダイオード領域２０のトレンチ８に形成された酸化膜９がダイオードトレンチ絶縁膜２１ｂである。半導体基板の第１主面に形成された酸化膜９は後の工程で除去される。
【0067】
次に、図１７に示すように、内壁に酸化膜９を形成したトレンチ８内に、ＣＶＤ（chemical vapor deposition）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａを形成する。
【0068】
次に、図１８に示すように、ＩＧＢＴ領域１０のアクティブトレンチゲート１１のゲートトレンチ電極１１ａ上に層間絶縁膜４を形成した後に半導体基板の第１主面に形成された酸化膜９を除去する。層間絶縁膜４は、例えば、ＳｉＯ２であってよい。そして、マスク処理により堆積させた層間絶縁膜４にコンタクトホールを形成する。コンタクトホールは、ｎ＋型ソース層１３上、ｐ＋型コンタクト層１４上、ｐ＋型コンタクト層２４上、ダミートレンチ電極１２ａ上およびダイオードトレンチ電極２１ａ上に形成される。
【0069】
次に、図１９に示すように、半導体基板の第１主面および層間絶縁膜４上にバリアメタル５を形成し、さらにバリアメタル５の上にエミッタ電極６を形成する。バリアメタル５は、窒化チタンをＰＤＶ（physical vapor deposition）またはＣＶＤによって成膜することで形成される。
【0070】
エミッタ電極６は、例えば、スパッタリングまたは蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ-Ｓｉ系合金）をバリアメタル５の上に堆積させて形成してよい。また、形成したアルミシリコン合金の上に、無電解めっきまたは電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極６としてもよい。エミッタ電極６をめっきで形成すると、エミッタ電極６として厚い金属膜を容易に形成することができるので、エミッタ電極６の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極６を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施してもよい。
【0071】
次に、図２０に示すように、半導体基板の第２主面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ～２００μｍであってよい。
【0072】
次に、図２１に示すように、半導体基板の第２主面側からｎ型不純物を注入しｎ型バッファ層３を形成する。さらに、半導体基板の第２主面側からｐ型不純物を注入しｐ型コレクタ層１６を形成する。ｎ型バッファ層３はＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０に形成してよく、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成してもよい。
【0073】
ｎ型バッファ層３は、例えば、リン（Ｐ）イオンを注入して形成してよい。また、プロトン（Ｈ＋）を注入して形成してよい。さらに、プロトンとリンの両方を注入して形成してよい。プロトンは比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層３をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に幅が広いｎ型バッファ層３を形成することができる。
【0074】
また、リンはプロトンに比較して、ｎ型不純物としての活性化率を高くすることができるので、リンでｎ型バッファ層３を形成することにより薄板化した半導体基板であってもより確実に空乏層がパンチスルーするのを抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してｎ型バッファ層３を形成するのが好ましく、この際には、プロトンはリンよりも第２主面から深い位置に注入される。
【0075】
ｐ型コレクタ層１６は、例えば、ボロン（Ｂ）を注入して形成してよい。ｐ型コレクタ層１６は、終端領域３０にも形成され、終端領域３０のｐ型コレクタ層１６がｐ型終端コレクタ層１６ａとなる。半導体基板の第２主面側からイオン注入した後に、第２主面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化しｐ型コレクタ層１６が形成される。この際、半導体基板の第２主面から比較的浅い位置に注入されたｎ型バッファ層３のためのリンも同時に活性化される。一方、プロトンは３５０℃～５００℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が３５０℃～５００℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の第２主面近傍のみを高温にできるため、プロトンを注入した後であってもｎ型不純物およびｐ型不純物の活性化に用いることができる。
【0076】
次に、図２２に示すように、ダイオード領域２０にｎ＋型カソード層２６を形成する。ｎ＋型カソード層２６は、例えば、リン（Ｐ）を注入して形成してよい。図２２に示すように、ＩＧＢＴ領域１０とダイオード領域２０との境界からダイオード領域２０側に距離Ｕ１の位置に、ｐ型コレクタ層１６とｎ＋型カソード層２６との境界が位置するように、リンが第２主面側からマスク処理により選択的に注入される。ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１６を形成するためのｐ型不純物の注入量より多い。図２２では、第２主面からのｐ型コレクタ層１６とｎ＋型カソード層２６の深さを同じに示しているが、ｎ＋型カソード層２６の深さはｐ型コレクタ層１６の深さ以上である。ｎ＋型カソード層２６が形成される領域は、ｐ型不純物が注入された領域にｎ型不純物を注入してｎ型半導体にする必要があるので、ｎ＋型カソード層２６が形成される領域の全てで注入されたｐ型不純物の濃度をｎ型不純物の濃度より高くする。
【0077】
次に、半導体基板の第２主面上にコレクタ電極７を形成することで、図９に示した断面構成を得ることができる。コレクタ電極７は、第２主面のＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０の全面に亘って形成される。また、コレクタ電極７は、半導体基板であるｎ型ウエハの第２主面の全面に亘って形成してよい。コレクタ電極７は、スパッタリングまたは蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ-Ｓｉ系合金）またはチタン（Ｔｉ）などを堆積させて形成してよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成してもよい。さらには、ＰＶＤで形成した金属膜上に無電解めっきまたは電解めっきで、さらに金属膜を形成してコレクタ電極７としてもよい。
【0078】
以上のような工程により半導体装置１００または半導体装置１０１は作製される。半導体装置１００または半導体装置１０１は、１枚のｎ型ウエハにマトリクス状に複数作製されるので、レーザーダイシングまたはブレードダイシングにより個々の半導体装置１００または半導体装置１０１に切り分けることで半導体装置１００または半導体装置１０１は完成する。
【0079】
＜実施の形態１＞
＜ストライプ型の半導体装置への適用＞
次に、本開示に係る実施の形態１について説明するが、まず、本開示をストライプ型の半導体装置に適用する場合について説明する。図２３は、本開示をストライプ型の半導体装置に適用した場合の実施の形態１のＲＣ－ＩＧＢＴ１００Ａの全体構成を示す平面図である。図２３に示すように、ＲＣ－ＩＧＢＴ１００Ａは、図１に示した半導体装置１００と同様に、平面視形状がストライプ状のＩＧＢＴ領域１０（第１のトランジスタ領域）とダイオード領域２０とが交互に設けられている。なお、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
＜ストライプ型の半導体装置への適用＞
次に、本開示に係る実施の形態１について説明するが、まず、本開示をストライプ型の半導体装置に適用する場合について説明する。図２３は、本開示をストライプ型の半導体装置に適用した場合の実施の形態１のＲＣ－ＩＧＢＴ１００Ａの全体構成を示す平面図である。図２３に示すように、ＲＣ－ＩＧＢＴ１００Ａは、図１に示した半導体装置１００と同様に、平面視形状がストライプ状のＩＧＢＴ領域１０（第１のトランジスタ領域）とダイオード領域２０とが交互に設けられている。なお、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【0080】
また、ＲＣ－ＩＧＢＴ１００Ａでは、ＩＧＢＴ領域１０とダイオード領域２０の配列の外側にＩＧＢＴ領域５０（第２のトランジスタ領域）が設けられ、ＩＧＢＴ領域１０、ダイオード領域２０およびＩＧＢＴ領域５０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲にはＲＣ－ＩＧＢＴ１００Ａの耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。
【0081】
図２３では、ＩＧＢＴ領域１０を４個、ダイオード領域を５個、ＩＧＢＴ領域５０を２個示し、全てのＩＧＢＴ領域１０がダイオード領域２０で挟まれた構成で示しているが、ＩＧＢＴ領域１０とダイオード領域２０の数はこれに限るものではなく、ＩＧＢＴ領域１０とダイオード領域２０の配列の外側にＩＧＢＴ領域５０が設けられていればよい。
【0082】
図２３のＩＧＢＴ領域１０における破線で囲った領域８２の拡大図は、図３と同じであり、図３に示した破線Ａ－Ａにおける矢示方向断面図は、図４と同じである。図３に示した破線Ｂ－Ｂにおける矢示方向断面図は、図５と同じである。
【0083】
また、図２３のダイオード領域２０における破線で囲った領域８３の拡大図は、図６と同じであり、図６に示した破線Ｃ－Ｃにおける矢示方向断面図は、図７と同じである。図６に示した破線Ｄ－Ｄにおける矢示方向断面図は、図８と同じである。また、図２３の終端領域３０における破線Ｅ－Ｅにおける矢示方向断面図は、図１０と同じである。
【0084】
図２４は、図２３における破線Ｆ－Ｆにおける矢示方向断面図である。図２４では、ＩＧＢＴ領域１０、ダイオード領域２０、ＩＧＢＴ領域５０および終端領域３０の概略の断面構成を示しており、トレンチゲート、層間絶縁膜等は図示を省略している。なお、図４～８および９の断面図と同一の構成については同一の符号を付し、重複する説明は省略する。
【0085】
図２３において、ＩＧＢＴ領域１０、ダイオード領域２０、ＩＧＢＴ領域５０および終端領域３０のそれぞれの配列方向の幅は、幅ＷＤ、幅ＷＡ、幅ＷＥおよび幅ＷＴで表されている。
【0086】
ＩＧＢＴ領域１０の幅ＷＤは、全て均等の幅とすることができる。ＩＧＢＴ領域１０に流れる電流において、ＩＧＢＴ領域１０とダイオード領域２０との境界部で発生するユニポーラ電流の割合が各ＩＧＢＴ領域１０で均等にでき、コレクタエミッタ間飽和電圧（ＶＣＥｓａｔ）の増加およびスナップバック現象の抑制が容易となる。
【0087】
また、ダイオード領域２０の幅ＷＡは、全て均等の幅とすることができる。ダイオード領域２０に流れる電流において、ＩＧＢＴ領域１０とダイオード領域２０との境界部およびＩＧＢＴ領域５０とダイオード領域２０との境界部で発生するユニポーラ電流の割合が各ダイオード領域２０で均等にでき、順方向電圧降下（ＶＦ）の増加およびスナップバック現象の抑制を容易が容易となる。
【0088】
また、ＩＧＢＴ領域１０の幅ＷＤおよびダイオード領域２０の幅ＷＡを均等の幅とすることで、スナップバック現象およびオン抵抗の増加を抑制するための配列方向のＩＧＢＴ領域の幅を維持しつつ、発熱分散の効果を多く得るための配列の分割数を最大化することができる。
【0089】
また、ＩＧＢＴ領域５０の幅ＷＥは、全て均等の幅とすることができ、ＩＧＢＴ領域５０の幅ＷＥは、ＩＧＢＴ領域１０の幅ＷＤよりも小さくすることができる。
【0090】
また、ＩＧＢＴ領域５０の幅ＷＥとＩＧＢＴ領域１０の幅ＷＤとの比率ＷＥ／ＷＤは０．５以下が望ましい。
【0091】
【0092】
図２５は、ＩＧＢＴ領域５０の幅ＷＥとＩＧＢＴ領域１０の幅ＷＤの比率ＷＥ／ＷＤと、ダイオード熱抵抗Ｒｔｈ（ｊ－ｃ）との関係を示し、横軸にＷＥ／ＷＤを示し、縦軸には正規化されたダイオード熱抵抗Ｒｔｈ（ｊ－ｃ）を示している。ダイオード熱抵抗Ｒｔｈ（ｊ－ｃ）は、ダイオードの接合部とダイオードを収容するケース間のジャンクション-ケース間熱抵抗とも呼ばれる。
【0093】
図２６は、比率ＷＥ／ＷＤと、終端領域の温度との関係を示し、横軸にＷＥ／ＷＤを示し、縦軸には正規化された終端領域の温度を示している。
【0094】
図２５から、比率ＷＥ／ＷＤが小さくなると、ダイオード熱抵抗Ｒｔｈ（ｊ－ｃ）を低減する効果が得られることが判る。これは、ＩＧＢＴ領域１０の幅ＷＤが大きくなることで、隣接するダイオード領域２０での発熱を、より多くＩＧＢＴ領域１０に分散することができるためである。
【0095】
また、図２６から、比率ＷＥ／ＷＤが小さくなると、ダイオード動作時における終端領域３０の発熱量が大きくなることが判る。これは、ＩＧＢＴ領域５０の幅ＷＥが小さくなることによって、ダイオード領域２０での発熱を幅ＷＥのＩＧＢＴ領域５０を介して終端領域３０まで分散できるためである。
【0096】
終端領域３０自体は、ＲＣ－ＩＧＢＴ１００Ａの電気的動作に寄与せず、発熱しない領域であるが、ＩＧＢＴ領域５０の幅ＷＥが小さくなることでダイオード領域２０の発熱分散に寄与する。また、図２５および図２６から、比率ＷＥ／ＷＤが０．５以下でその効果がより大きくなることが判る。
【0097】
なお、ＩＧＢＴ領域５０は、その幅ＷＥが小さくなってもダイオード領域２０に挟まれるＩＧＢＴ領域１０と異なり、ダイオード領域２０との境界が１方向のみとなるため、ＩＧＢＴ領域５０に流れ込むユニポーラ電流は少なく、飽和電圧（ＶＣＥｓａｔ）増加およびスナップバック現象の抑制しつつ、終端領域３０を温度分散に活用できる効果が得られる。
【0098】
さらに、ダイオード領域２０の面積の総和（Ｓ１）は、ＩＧＢＴ領域１０の面積とＩＧＢＴ領域５０との面積の総和（Ｓ２）よりも小さい方が望ましい。ダイオード領域２０の面積の総和（Ｓ１）が小さいため、ダイオードの熱抵抗が高く、終端領域３０を温度分散に活用できる効果がより高くなる。なお、ダイオード領域２０の面積の総和（Ｓ１）とＩＧＢＴ領域５０との面積の総和（Ｓ２）との比率（Ｓ１／Ｓ２）の一例としては２／３が挙げられる。この比率は、ＲＣ－ＩＧＢＴチップの用途に応じた損失性能によって最適化設計され、ＲＣ－ＩＧＢＴチップをスイッチングデバイスとして使う場合は、ダイオード領域の面積の総和（Ｓ１）を小さく設計する。
【0099】
図２５および図２６から、比率ＷＥ／ＷＤが０．５以下とすることが望ましいと言えるが、ＩＧＢＴ領域５０の幅ＷＥの下限値は、半導体基板からなるｎ－型ドリフト層１の厚みｔ（図２４）とする。ＩＧＢＴ領域５０の幅ＷＥが小さい、すなわちダイオード領域２０と終端領域３０の間隔が短くなることによって、終端領域３０のｐ型終端ウェル層３１（図２４）とダイオード領域２０のｎ＋型カソード層２６とでダイオード動作し、リカバリ電流、およびリカバリ損失が増加するので、それを抑制するためにｎ－型ドリフト層１の厚み程度の幅のＩＧＢＴ領域５０を設ける。
【0100】
例えば、ｎ－型ドリフト層１の厚み方向に通電する際の紙面左右方向へのキャリアの拡散角度を４５°とする場合、ｎ－型ドリフト層１の厚みｔ（図２４）に対して、ダイオード領域２０と終端領域３０との間隔を厚みｔ以上にすることで、リカバリ電流およびリカバリ損失が増加することを抑制できる。また、比率ＷＥ／ＷＤを０．５以上とすることで、終端領域３０を温度分散に活用できる効果も得ることができる。
【0101】
以上をまとめると、０．５×ＷＤ≧ＷＥ≧ｔとなるようにＩＧＢＴ領域５０の幅ＷＥを設定することで、ダイオードのリカバリ電流およびリカバリ損失が増加することを抑制でき、終端領域３０を温度分散に活用できる。
【0102】
＜アイランド型の半導体装置への適用＞
次に、本開示をアイランド型の半導体装置に適用する場合について説明する。図２７は、アイランド型の半導体装置に適用した場合の実施の形態１のＲＣ－ＩＧＢＴ１０１Ａの全体構成を示す平面図である。図２７に示すように、ＲＣ－ＩＧＢＴ１０１Ａは、図２に示した半導体装置１０１と同様に、平面視形状がアイランド状のダイオード領域２０が縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域２０の間にＩＧＢＴ領域１０が配置されており、ダイオード領域２０は周囲をＩＧＢＴ領域１０に取り囲まれている。なお、図２に示した半導体装置１０１と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、本開示をアイランド型の半導体装置に適用する場合について説明する。図２７は、アイランド型の半導体装置に適用した場合の実施の形態１のＲＣ－ＩＧＢＴ１０１Ａの全体構成を示す平面図である。図２７に示すように、ＲＣ－ＩＧＢＴ１０１Ａは、図２に示した半導体装置１０１と同様に、平面視形状がアイランド状のダイオード領域２０が縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域２０の間にＩＧＢＴ領域１０が配置されており、ダイオード領域２０は周囲をＩＧＢＴ領域１０に取り囲まれている。なお、図２に示した半導体装置１０１と同一の構成については同一の符号を付し、重複する説明は省略する。
【0103】
また、ＲＣ－ＩＧＢＴ１０１Ａでは、ＩＧＢＴ領域１０とダイオード領域２０とが配置された領域を囲むようにＩＧＢＴ領域５０が設けられ、ＩＧＢＴ領域１０、ダイオード領域２０およびＩＧＢＴ領域５０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲にはＲＣ－ＩＧＢＴ１０１Ａの耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。
【0104】
図２７では、ダイオード領域２０は紙面左右方向に４列、紙面上下方向に３行のマトリクス状に設けた構成としているが、ダイオード領域２０の個数および配置はこれに限るものではなく、ＩＧＢＴ領域１０とダイオード領域２０とが配置された領域を囲むようにＩＧＢＴ領域５０が設けられていればよい。
【0105】
紙面左右方向のダイオード領域２０間のＩＧＢＴ領域１０の幅ＷＤｘは、全て均等の幅とすることができ、紙面上下方向のダイオード領域２０間のＩＧＢＴ領域１０の幅ＷＤｙは、全て均等の幅とすることができるが、幅ＷＤｘと幅ＷＤｙは同じである必要はない。
【0106】
ダイオード領域２０の紙面左右方向の幅ＷＡｘは、全て均等の幅とすることができ、ダイオード領域２０の紙面上下方向の幅ＷＡｙは、全て均等の幅とすることができるが、幅ＷＡｘと幅ＷＡｙは同じである必要はない。
【0107】
ＩＧＢＴ領域５０の紙面左右方向の幅ＷＥｘは、全て均等の幅とすることができ、紙面上下方向の幅ＷＥｙは、全て均等の幅とすることができるが、幅ＷＥｘと幅ＷＥｙは同じである必要はない。
【0108】
ＩＧＢＴ領域５０の幅ＷＥｘおよび幅ＷＥｙは、それぞれ紙面左右方向および紙面上下方向の少なくとも１方向で、ＩＧＢＴ領域１０の幅ＷＤｘおよびＷＤｙよりも小さくすることができる。
【0109】
また、ＩＧＢＴ領域５０の幅ＷＥｘとＩＧＢＴ領域１０の幅ＷＤｘとの比率ＷＥｘ／ＷＤｘ、およびＩＧＢＴ領域５０の幅ＷＥｙとＩＧＢＴ領域１０の幅ＷＤｙとの比率ＷＥｙ／ＷＤｙは、何れも０．５以下が望ましい。
【0110】
さらに、ダイオード領域２０の面積の総和（Ｓ１）は、ＩＧＢＴ領域１０の面積とＩＧＢＴ領域５０の面積の総和（Ｓ２）によりも小さい方が望ましい。
【0111】
ＩＧＢＴ領域５０の幅ＷＥｘおよび幅ＷＥｙは、半導体基板からなるｎ－型ドリフト層１の厚みｔ（図２４）以上が望ましい。また、比率ＷＥｘ／ＷＤｘおよび比率ＷＥｙ／ＷＤｙを０．５以上とすることができる。
【0112】
以上をまとめると、０．５×ＷＤｘ≧ＷＥｘ≧ｔ、０．５×ＷＤｙ≧ＷＥｙ≧ｔとなるようにＩＧＢＴ領域５０の幅ＷＥｘおよびＷＥｙを設定することで、ダイオードのリカバリ電流およびリカバリ損失が増加することを抑制でき、終端領域３０を温度分散に活用できる。
【0113】
なお、図２７では、ダイオード領域２０を平面視で四角形としているが、円形または六角形などの多角形とすることができる。また、ダイオード領域２０の配列もマトリクス状に限定されず、千鳥配置のような配列とすることができ、本開示をアイランド型の半導体装置に適用することで、ダイオード領域２０の形状のバリエーションを増やすことができる。
【0114】
＜実施の形態２＞
次に、本開示に係る実施の形態２について説明する。図２８は、本開示をストライプ型の半導体装置に適用した場合の実施の形態２のＲＣ－ＩＧＢＴ１００Ｂの構成を示す平面図である。図２８に示すＲＣ－ＩＧＢＴ１００Ｂにおいては、図２３に示したＲＣ－ＩＧＢＴ１００Ａに対して、ストライプ状のダイオード領域２０ａ（第１のダイオード領域）およびダイオード領域２０ｂ（第２のダイオード領域）を備えている点で異なっており、チップの中央部において３個のダイオード領域２０ａがＩＧＢＴ領域１０と交互に配置され、ダイオード領域２０ａの配列の両外側に、それぞれＩＧＢＴ領域１０を間に介してダイオード領域２０ｂが配置されている。
次に、本開示に係る実施の形態２について説明する。図２８は、本開示をストライプ型の半導体装置に適用した場合の実施の形態２のＲＣ－ＩＧＢＴ１００Ｂの構成を示す平面図である。図２８に示すＲＣ－ＩＧＢＴ１００Ｂにおいては、図２３に示したＲＣ－ＩＧＢＴ１００Ａに対して、ストライプ状のダイオード領域２０ａ（第１のダイオード領域）およびダイオード領域２０ｂ（第２のダイオード領域）を備えている点で異なっており、チップの中央部において３個のダイオード領域２０ａがＩＧＢＴ領域１０と交互に配置され、ダイオード領域２０ａの配列の両外側に、それぞれＩＧＢＴ領域１０を間に介してダイオード領域２０ｂが配置されている。
【0115】
なお、ＩＧＢＴ領域１０とダイオード領域２０ａおよび２０ｂの配列の外側にＩＧＢＴ領域５０が設けられている構成を含め、図２３に示したＲＣ－ＩＧＢＴ１００Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【0116】
ダイオード領域２０ｂは、ダイオード領域２０ａに対し、順方向電圧降下（ＶＦ）が低いことを特徴とする。これは、ダイオード領域２０ａとダイオード領域２０ｂは、並列で電気的な動作を行うため、キルヒホッフの法則から、順方向電圧降下（ＶＦ）が低い、すなわち抵抗が低いダイオード領域２０ｂに多くの電流が流れることになり、ダイオード動作時の発熱をダイオード領域２０ｂに隣接するＩＧＢＴ領域５０を介して終端領域３０により多く分散させることができ、チップ全体として温度の均一性を向上させる効果が得られる。
【0117】
図２９は、本開示をアイランド型の半導体装置に適用した場合の実施の形態２のＲＣ－ＩＧＢＴ１０１Ｂの構成を示す平面図である。図２９に示すＲＣ－ＩＧＢＴ１０１Ｂにおいては、図２７に示したＲＣ－ＩＧＢＴ１０１Ａに対して、アイランド状のダイオード領域２０ａおよびダイオード領域２０ｂを備えている点で異なっており、ダイオード領域２０ａおよび２０ｂは、チップ内の縦方向および横方向にそれぞれ複数並んで配置されており、合わせて紙面左右方向に４列、紙面上下方向に３行のマトリクス状に配置されている。そのうち４個のダイオード領域２０ｂはチップの中央部から最も離れた位置である四隅にそれぞれ配置され、８個のダイオード領域２０ａは、四隅以外の領域に配置されている。
【0118】
なお、ＩＧＢＴ領域１０とダイオード領域２０ａおよび２０ｂが配置された領域の外側にＩＧＢＴ領域５０が設けられている構成を含め、図２７に示したＲＣ－ＩＧＢＴ１０１Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【0119】
ダイオード領域２０ｂは、ダイオード領域２０ａに対し、順方向電圧降下（ＶＦ）が低いことを特徴とする。これは、ダイオード領域２０ａとダイオード領域２０ｂは、並列で電気的な動作を行うため、キルヒホッフの法則から、順方向電圧降下（ＶＦ）が低い、すなわち抵抗が低いダイオード領域２０ｂに多くの電流が流れることになり、ダイオード動作時の発熱をダイオード領域２０ｂに隣接するＩＧＢＴ領域５０を介して終端領域３０により多く分散させることができ、チップ全体として温度の均一性を向上させる効果が得られる。
【0120】
図３０は、ダイオード領域２０ａおよび２０ｂの配置の他の例を示しており、図２９に示したＲＣ－ＩＧＢＴ１０１Ｂに対し、ダイオード領域２０ｂの配置数を増やしたＲＣ－ＩＧＢＴ１０１Ｂ０を示す平面図である。図３０に示すＲＣ－ＩＧＢＴ１０１Ｂ０においては、ＩＧＢＴ領域５０と隣接する位置にＩＧＢＴ領域５０に沿ってダイオード領域２０ｂが配置され、ダイオード領域２０ａは、マトリクスの中央部に２個だけ配置されている。
【0121】
ＩＧＢＴ領域５０と隣接する位置にＩＧＢＴ領域５０に沿って複数のダイオード領域２０ｂを配置することで、ダイオード動作時の発熱をダイオード領域２０ｂに隣接するＩＧＢＴ領域５０を介して終端領域３０にさらに多く分散させることができ、チップ全体として温度の均一性を向上させる効果が高くなる。
【0122】
＜変形例＞
図３１は、本開示をストライプ型の半導体装置に適用した場合の実施の形態２の変形例のＲＣ－ＩＧＢＴ１００Ｂ１の構成を示す平面図である。図３１に示すＲＣ－ＩＧＢＴ１００Ｂ１においては、図２８に示したＲＣ－ＩＧＢＴ１００Ｂに対して、ストライプ状のダイオード領域２０ｃをさらに備えている点で異なっており、チップの中央部において１個のダイオード領域２０ａが配置され、その両側にＩＧＢＴ領域１０を間に介してダイオード領域２０ｂが配置され、ダイオード領域２０ｂよりも外側に、ＩＧＢＴ領域１０を間に介してダイオード領域２０ｃが配置されている。
図３１は、本開示をストライプ型の半導体装置に適用した場合の実施の形態２の変形例のＲＣ－ＩＧＢＴ１００Ｂ１の構成を示す平面図である。図３１に示すＲＣ－ＩＧＢＴ１００Ｂ１においては、図２８に示したＲＣ－ＩＧＢＴ１００Ｂに対して、ストライプ状のダイオード領域２０ｃをさらに備えている点で異なっており、チップの中央部において１個のダイオード領域２０ａが配置され、その両側にＩＧＢＴ領域１０を間に介してダイオード領域２０ｂが配置され、ダイオード領域２０ｂよりも外側に、ＩＧＢＴ領域１０を間に介してダイオード領域２０ｃが配置されている。
【0123】
なお、ＩＧＢＴ領域１０とダイオード領域２０ａ、２０ｂおよび２０ｃの配列の外側にＩＧＢＴ領域５０が設けられている構成を含め、図２３に示したＲＣ－ＩＧＢＴ１００Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【0124】
ダイオード領域２０ｂは、ダイオード領域２０ａに対し、順方向電圧降下（ＶＦ）が低く、ダイオード領域２０ｃは、ダイオード領域２０ｂに対し、順方向電圧降下（ＶＦ）が低いことを特徴とする。順方向電圧降下（ＶＦ）が最も低い、すなわち抵抗が最も低いダイオード領域２０ｃに最も多くの電流が流れることになり、ダイオード動作時の発熱をダイオード領域２０ｃに隣接するＩＧＢＴ領域５０を介して終端領域３０により多く分散させることができ、チップ全体として温度の均一性をさらに向上させることができる。
【0125】
図３２は、本開示をアイランド型の半導体装置に適用した場合の実施の形態２の変形例のＲＣ－ＩＧＢＴ１０１Ｂ１の構成を示す平面図である。図３２に示すＲＣ－ＩＧＢＴ１０１Ｂ１においては、図２９に示したＲＣ－ＩＧＢＴ１０１Ｂに対して、アイランド状のダイオード領域２０ｃをさらに備えている点で異なっており、ダイオード領域２０ａは、マトリクスの中央部に２個だけ配置され、４個のダイオード領域２０ｃがチップの中央部から最も離れた位置である四隅にそれぞれ配置され、６個のダイオード領域２０ｂは、四隅以外のＩＧＢＴ領域５０と隣接する位置に配置されている。
【0126】
なお、ＩＧＢＴ領域１０とダイオード領域２０ａ、２０ｂおよび２０ｃが配置された領域の外側にＩＧＢＴ領域５０が設けられている構成を含め、図２７に示したＲＣ－ＩＧＢＴ１０１Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【0127】
ダイオード領域２０ｂは、ダイオード領域２０ａに対し、順方向電圧降下（ＶＦ）が低く、ダイオード領域２０ｃは、ダイオード領域２０ｂに対し、順方向電圧降下（ＶＦ）が低いことを特徴とする。順方向電圧降下（ＶＦ）が最も低い、すなわち抵抗が最も低いダイオード領域２０ｃに最も多くの電流が流れ、その次に抵抗が低いダイオード領域２０ｂに多くの電流が流れることになる。
【0128】
このようなダイオード領域２０ｂおよび２０ｃをＩＧＢＴ領域５０と隣接する位置にＩＧＢＴ領域５０に沿って配置することで、ダイオード動作時の発熱をダイオード領域２０ｃに隣接するＩＧＢＴ領域５０を介して終端領域３０により多く分散させることができ、チップ全体として温度の均一性をさらに向上させることができる。
【0129】
図３１のＲＣ－ＩＧＢＴ１００Ｂ１および図３２のＲＣ－ＩＧＢＴ１０１Ｂ１においては、３種類のダイオード領域を設け構成を示したが、ダイオード領域の種類はこれに限定されず、４種類、５種類など、種類をさらに増やし、チップの外側に向かうほど、順方向電圧降下（ＶＦ）を低くすることができる。
【0130】
【0131】
ここで、図２８～図３０においては、ダイオード領域２０ａおよび２０ｂに破線で囲った領域８３ａおよび８３ｂを示しており、図３１および図３２においては、ダイオード領域２０ａ、２０ｂおよび２０ｃに破線で囲った領域８３ａ、８３ｂおよび８３ｃを示しており、以下、この領域の拡大図を参照して説明する。
【0132】
ダイオード領域２０ｂおよび２０ｃの順方向電圧降下（ＶＦ）の低減は、領域８３ａに対して領域８３ｂおよび８３ｃの構造を変えることで実現できる。
【0133】
図３３は、ダイオード領域２０ａの破線で囲った領域８３ａの拡大図であり、ダイオードトレンチゲート２１は、ダイオード領域２０ａの半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることで構成される。隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４およびｐ型アノード層２５が設けられている。ｐ＋型コンタクト層２４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型アノード層２５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ＋型コンタクト層２４とｐ型アノード層２５とはダイオードトレンチゲート２１の長手方向に交互に設けられている。
【0134】
図３３におけるｐ型アノード層２５の幅Ｗｐおよびｐ＋型コンタクト層２４の幅Ｗｐ＋の少なくとも一方を変化させることで、順方向電圧降下（ＶＦ）を低減することができる。図３４～図３６は、ｐ型アノード層２５の幅Ｗｐおよびｐ＋型コンタクト層２４の幅Ｗｐ＋の少なくとも一方を変化させた構造を例示する平面図であり、領域８３ｂおよび８３ｃの構造は、これらの中から選択することができる。
【0135】
【0136】
【0137】
図２６は、ｐ＋型コンタクト層２４を隣接する２つのダイオードトレンチゲート２１の間の全面に配置した構造となっている。
【0138】
図３４～図３６においては、何れも図３３におけるｐ＋型コンタクト層２４よりもｐ＋型コンタクト層２４の配置面積が大きいことが特徴であり、ｐ型アノード層２５からの正孔の注入効率を増加させることで、順方向電圧降下（ＶＦ）を低くしている。
【0139】
ｐ＋型コンタクト層２４の幅Ｗｐ＋の大きさの範囲は、ｐ型アノード層２５の幅Ｗｐとｐ＋型コンタクト層２４の幅Ｗｐ＋との和を幅Ｗｐｐとするなら、Ｗｐ＋／Ｗｐｐ＝０．０５、すなわち幅Ｗｐ＋の割合が５％の場合が下限となり、Ｗｐ＋／Ｗｐｐ＝１．０、すなわち幅Ｗｐ＋の割合が１００％の場合が上限となる。
【0140】
＜順方向電圧降下を低減する構造２＞
次に、実施の形態２おけるダイオード領域２０ｂおよび２０ｃの順方向電圧降下（ＶＦ）を低減する構造２について図３７～図３９を用いて説明する。図３７～図３９は、図３３に示した破線Ｃ－Ｃにおける矢示方向断面図である。なお、図３７～図３９において、図７に示した半導体装置１００または半導体装置１０１と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、実施の形態２おけるダイオード領域２０ｂおよび２０ｃの順方向電圧降下（ＶＦ）を低減する構造２について図３７～図３９を用いて説明する。図３７～図３９は、図３３に示した破線Ｃ－Ｃにおける矢示方向断面図である。なお、図３７～図３９において、図７に示した半導体装置１００または半導体装置１０１と同一の構成については同一の符号を付し、重複する説明は省略する。
【0141】
ダイオード領域２０ｂおよび２０ｃの順方向電圧降下（ＶＦ）の低減は、カソード層の大きさを変えることで実現できる。
【0142】
図３７は、カソード層が、ｎ＋型カソード層２６ａとｐ型カソード層２６ｂとが半導体基板の第２主面に沿って交互に配置された構成を採り、ＲＦＣダイオードのカソード層を構成している。
【0143】
図３７において、ｎ＋型カソード層２６ａの幅Ｗｎ＋とｐ型カソード層２６ｂの幅Ｗｐｃとを示しており、ｎ＋型カソード層２６ａの幅Ｗｎ＋がｐ型カソード層２６ｂの幅Ｗｐｃより大きいことが特徴であり、ｎ＋型カソード層２６ａからの電子の注入効率を増加させ、順方向電圧降下（ＶＦ）を低くすることができる。なお、ｐ型カソード層２６ｂの幅Ｗｐｃがｎ＋型カソード層２６ａの幅Ｗｎ＋よりも小さい場合でも同様である。
【0144】
また、図３７では１次元の幅Ｗｎ＋および幅Ｗｐｃで比較しているが、紙面に対する奥行き方向も含む２次元での面積で比較する場合も、ｎ＋型カソード層２６ａの面積をｐ型カソード層２６ｂの面積よりも大きくすることで、同様の効果を得ることができる。
【0145】
図３８は、カソード層が、ｎ＋型カソード層２６ａとｎ型カソード層２６ｃとが半導体基板の第２主面に沿って交互に配置された構成を採っている。
【0146】
図３８において、ｎ＋型カソード層２６ａの幅Ｗｎ＋とｎ型カソード層２６ｃの幅Ｗｎを示しており、ｎ型カソード層２６ｃはｎ＋型カソード層２６ａよりキャリア濃度が低く、ｎ型カソード層２６ｃの幅Ｗｎよりもｎ＋型カソード層２６ａの幅Ｗｎ＋が大きいことが特徴であり、ｎ＋型カソード層２６ａからの電子の注入効率を増加させ、順方向電圧降下（ＶＦ）を低くすることができる。なお、ｎ型カソード層２６ｃの幅Ｗｎがｎ＋型カソード層２６ａの幅Ｗｎ＋よりも小さい場合でも同様である。
【0147】
また、図３８では１次元の幅Ｗｎ＋および幅Ｗｎで比較しているが、紙面に対する奥行き方向も含む２次元での面積で比較する場合も、ｎ＋型カソード層２６ａの面積をｎ型カソード層２６ｃの面積よりも大きくすることで、同様の効果を得ることができる。
【0148】
図３９は、カソード層が、ｎ＋型カソード層２６ａだけで構成された場合を示している。ｎ＋型カソード層２６ａの配置面積が大きいほど順方向電圧降下（ＶＦ）は小さくなる。このため、図３９のカソード層の構成を採るダイオード領域は、ダイオード領域２０ｂまたは２０ｃとして配置し、ダイオード領域２０ａには、図３７または図３８のカソード層の構成を採るダイオード領域を配置する。
【0149】
【0150】
図４０および図４１は、ダイオード領域２０ｂおよび２０ｃの破線で囲った領域８３ｂおよび８３ｃの拡大図であり、図４２および図４３は、それぞれ図４０および図４１に示した破線Ｃ－Ｃにおける矢示方向断面図である。なお、図４２および図４３において、図７に示した半導体装置１００または半導体装置１０１と同一の構成については同一の符号を付し、重複する説明は省略する。
【0151】
ダイオード領域２０ｂおよび２０ｃの順方向電圧降下（ＶＦ）の低減は、隣り合うダイオードトレンチゲート間でのキャリア蓄積効果を高めることで実現できる。
【0152】
図４０および図４１において、ダイオードトレンチゲート２１の配置間隔を間隔Ｐｔｒ、ダイオードトレンチゲート２１の幅を幅Ｗｔｒとして示しており、図４０および図４１は、ダイオードトレンチゲート２１の間隔Ｐｔｒおよび幅ｔｒを変化させた構成の一例を示している。
【0153】
図４０および図４２に示す構造は、図３３に示したダイオード領域２０ａの破線で囲った領域８３ａのダイオードトレンチゲート２１の間隔Ｐｔｒに対して、ダイオードトレンチゲート２１の間隔Ｐｔｒが小さいことが特徴である。間隔Ｐｔｒが小さいことでｐ型アノード層２５も小さくなり、ｐ型アノード層２５を介してエミッタ電極（アノード電極）６に流れるキャリアが制限され、ｐ型アノード層２５の下でのキャリア蓄積効果が高くなって、順方向電圧降下（ＶＦ）を低くすることができる。
【0154】
図４１および図４３に示す構造は、図３３に示したダイオード領域２０ａの破線で囲った領域８３ａのダイオードトレンチゲート２１の幅Ｗｔｒに対して、ダイオードトレンチゲート２１の幅Ｗｔｒが大きいことが特徴である。幅Ｗｔｒが大きいことでｐ型アノード層２５が小さくなり、ｐ型アノード層２５を介してエミッタ電極（アノード電極）６に流れるキャリアが制限され、ｐ型アノード層２５の下でのキャリア蓄積効果が高くなって、順方向電圧降下（ＶＦ）を低くすることができる。
【0155】
また、図４３に示す構造は、マイクロローディング効果によって、図３３に示したダイオード領域２０ａの破線で囲った領域８３ａのダイオードトレンチゲート２１の深さよりも、ダイオードトレンチゲート２１の深さＤｔｒが深くなるため、ｐ型アノード層２５の下でのキャリア蓄積効果がさらに高まり、順方向電圧降下（ＶＦ）をさらに低くすることができる。
【0156】
図４４は、図３３に示した破線Ｃ－Ｃにおける矢示方向断面図である。なお、図４４において、図７に示した半導体装置１００または半導体装置１０１と同一の構成については同一の符号を付し、重複する説明は省略する。
【0157】
図４４に示す構造は、ｐ＋型コンタクト層２４上に、複数のダイオードトレンチゲート２１上に渡るように部分的に層間絶縁膜４が形成されており、層間絶縁膜４の幅を幅Ｗｃで示している。なお、図４４ではｐ＋型コンタクト層２４の真上に層間絶縁膜４が設けられているが、図３３に示した破線Ｄ－Ｄにおける矢示方向断面図では、ｐ型アノード層２５の真上に層間絶縁膜４が設けられることになる。
【0158】
このように、ｐ＋型コンタクト層２４およびｐ型アノード層２５の真上に層間絶縁膜４を設けることで、ｐ＋型コンタクト層２４およびｐ型アノード層２５を介してエミッタ電極（アノード電極）６に流れるキャリアが制限され、ｐ型アノード層２５の下でのキャリア蓄積効果が高くなって、順方向電圧降下（ＶＦ）を低くすることができる。
【0159】
なお、層間絶縁膜４の幅Ｗｃをさらに大きくすることで、さらに順方向電圧降下（ＶＦ）を低くすることができる。なお、幅Ｗｃが大き過ぎるとリカバリ耐量が低下する可能性があるので、幅Ｗｃは２０μｍ以下とすることが望ましい。
【0160】
また、図４４では１次元の幅Ｗｃのみを示しているが、紙面に対する奥行き方向も含む２次元での面積を大きくする場合もさらに順方向電圧降下（ＶＦ）を低くすることができる。
【0161】
＜順方向電圧降下を低減する構造４＞
次に、実施の形態２おけるダイオード領域２０ｂおよび２０ｃの順方向電圧降下（ＶＦ）を低減する構造４について説明する。
次に、実施の形態２おけるダイオード領域２０ｂおよび２０ｃの順方向電圧降下（ＶＦ）を低減する構造４について説明する。
【0162】
ダイオード領域２０ｂおよび２０ｃの順方向電圧降下（ＶＦ）の低減は、ダイオード領域２０ｂおよび２０ｃのキャリアライフタイムを長くすることで実現できる。キャリアが、ライフタイムを変化させる方法は、ダイオード領域への電子線照射またはヘリウムイオン照射などを挙げることができる。
【0163】
より具体的には、図２２に示したｎ＋型カソード層２６を形成した状態の半導体基板において、キャリアライフタイムを長くしたい領域、例えば、ダイオード領域２０ｂの上をステンレススチールマスクまたはアルミニウムマスクで覆い、半導体基板の上方から１００ｋｅＶ～３０ＭｅＶのエネルギー範囲で加速させた電子線、ヘリウムイオン、プロトンを照射する。これにより、マスクで覆われないダイオード領域２０ａのダイオードトレンチゲート２１の底部より下のｎ－型ドリフト層１に結晶欠陥層を形成することで、キャリアライフタイムが短くなる。
【0164】
これにより、ダイオード領域２０ｂのキャリアライフタイムはダイオード領域２０ａよりも長くなり、順方向電圧降下（ＶＦ）を低減することができる。なお、ダイオード領域２０ｂとダイオード領域２０ｃとでキャリアライフタイムを変えたい場合は、例えば，電子線照射でライフタイム制御する場合、遮蔽マスクを２枚用いることでダイオード領域２０ａ、２０ｂ、２０ｃを作り分けることができる。例えば、ダイオード領域２０ｂ、２０ｃを遮蔽するマスクＡと、ダイオード領域２０ｃを遮蔽するマスクＢを準備し、１回目の電子線照射ではマスクＡを使用してダイオード領域２０ａのライフタイムを短くする。２回目の電子線照射ではマスクＢを使用してダイオード領域２０ａおよび２０ｂのライフタイムを短くする。これによりダイオード領域２０ｃのキャリアライフタイムが最も長く、ダイオード領域２０ａのキャリアライフタイムが最も短くなり、ダイオード領域２０ｂのキャリアライフタイムは、両者の間となる。
【0165】
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【0166】
以上説明した本開示を付記としてまとめて記載する。
【0167】
（付記１）
トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
前記半導体基板は、
前記トランジスタが形成されたトランジスタ領域と、
前記ダイオードが形成された複数のダイオード領域と、
前記トランジスタ領域および前記複数のダイオード領域を含むセル領域の周囲の終端領域と、を備え、
前記トランジスタ領域は、
前記終端領域に少なくとも一部が接する第２のトランジスタ領域と、前記第２のトランジスタ領域以外の前記複数のダイオード領域の間に配置された第１のトランジスタ領域と、を有し、
平面視において、前記第１のトランジスタ領域の前記複数のダイオード領域の配列方向である第１の方向の第１の幅および、前記複数のダイオード領域のそれぞれの前記第１の方向の第２の幅は、それぞれ均等であって、
前記第２のトランジスタ領域の前記第１の方向の第３の幅は、前記第１のトランジスタ領域の前記第１の幅よりも小さい、半導体装置。
トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
前記半導体基板は、
前記トランジスタが形成されたトランジスタ領域と、
前記ダイオードが形成された複数のダイオード領域と、
前記トランジスタ領域および前記複数のダイオード領域を含むセル領域の周囲の終端領域と、を備え、
前記トランジスタ領域は、
前記終端領域に少なくとも一部が接する第２のトランジスタ領域と、前記第２のトランジスタ領域以外の前記複数のダイオード領域の間に配置された第１のトランジスタ領域と、を有し、
平面視において、前記第１のトランジスタ領域の前記複数のダイオード領域の配列方向である第１の方向の第１の幅および、前記複数のダイオード領域のそれぞれの前記第１の方向の第２の幅は、それぞれ均等であって、
前記第２のトランジスタ領域の前記第１の方向の第３の幅は、前記第１のトランジスタ領域の前記第１の幅よりも小さい、半導体装置。
【0168】
（付記２）
前記第１のトランジスタ領域の前記第１の幅に対する前記第２のトランジスタ領域の前記第３の幅の比率は０．５以下である、付記１記載の半導体装置。
前記第１のトランジスタ領域の前記第１の幅に対する前記第２のトランジスタ領域の前記第３の幅の比率は０．５以下である、付記１記載の半導体装置。
【0169】
（付記３）
平面視において、前記複数のダイオード領域の面積の総和は、
前記トランジスタ領域の面積の総和よりも小さい、付記１または付記２記載の半導体装置。
平面視において、前記複数のダイオード領域の面積の総和は、
前記トランジスタ領域の面積の総和よりも小さい、付記１または付記２記載の半導体装置。
【0170】
（付記４）
前記第２のトランジスタ領域の前記第３の幅は、
前記半導体基板の厚み以上である、付記１から付記３の何れか１つに記載の半導体装置。
前記第２のトランジスタ領域の前記第３の幅は、
前記半導体基板の厚み以上である、付記１から付記３の何れか１つに記載の半導体装置。
【0171】
（付記５）
前記トランジスタ領域および前記複数のダイオード領域の平面視形状はストライプ状であって、
前記第１のトランジスタ領域は、複数の第１のトランジスタ領域であって、
前記複数の第１のトランジスタ領域と前記複数のダイオード領域は、互いに平行して交互に配置され、
前記複数の第１のトランジスタ領域と前記複数のダイオード領域との配列の最終列は、ダイオード領域が配置され、
前記第２のトランジスタ領域は、
前記配列の前記最終列の前記ダイオード領域に隣接して配置される、付記１から付記４の何れか１つに記載の半導体装置。
前記トランジスタ領域および前記複数のダイオード領域の平面視形状はストライプ状であって、
前記第１のトランジスタ領域は、複数の第１のトランジスタ領域であって、
前記複数の第１のトランジスタ領域と前記複数のダイオード領域は、互いに平行して交互に配置され、
前記複数の第１のトランジスタ領域と前記複数のダイオード領域との配列の最終列は、ダイオード領域が配置され、
前記第２のトランジスタ領域は、
前記配列の前記最終列の前記ダイオード領域に隣接して配置される、付記１から付記４の何れか１つに記載の半導体装置。
【0172】
（付記６）
前記複数のダイオード領域の平面視形状はアイランド状であって、
前記複数のダイオード領域は、マトリクス状に配置され、
前記第１のトランジスタ領域は、
前記アイランド状の前記複数のダイオード領域の間に配置され、
前記第２のトランジスタ領域は、
前記第１のトランジスタ領域および前記複数のダイオード領域が配置された領域の外周に配置され、前記複数のダイオード領域の一部は、前記第２のトランジスタ領域に隣接して配置される、付記１から付記４の何れか１つに記載の半導体装置。
前記複数のダイオード領域の平面視形状はアイランド状であって、
前記複数のダイオード領域は、マトリクス状に配置され、
前記第１のトランジスタ領域は、
前記アイランド状の前記複数のダイオード領域の間に配置され、
前記第２のトランジスタ領域は、
前記第１のトランジスタ領域および前記複数のダイオード領域が配置された領域の外周に配置され、前記複数のダイオード領域の一部は、前記第２のトランジスタ領域に隣接して配置される、付記１から付記４の何れか１つに記載の半導体装置。
【0173】
（付記７）
前記複数のダイオード領域は、
第１のダイオード領域と、前記第１のダイオード領域よりも順方向電圧降下が小さい第２のダイオード領域を有し、
前記第２のダイオード領域は、
前記第２のトランジスタ領域に隣接して配置される、付記１記載の半導体装置。
前記複数のダイオード領域は、
第１のダイオード領域と、前記第１のダイオード領域よりも順方向電圧降下が小さい第２のダイオード領域を有し、
前記第２のダイオード領域は、
前記第２のトランジスタ領域に隣接して配置される、付記１記載の半導体装置。
【0174】
（付記８）
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、を備え、
前記第２のダイオード領域は、
前記第４半導体層の平面視での配置面積が前記第１のダイオード領域と比べて大きい、付記７記載の半導体装置。
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、を備え、
前記第２のダイオード領域は、
前記第４半導体層の平面視での配置面積が前記第１のダイオード領域と比べて大きい、付記７記載の半導体装置。
【0175】
（付記９）
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、を備え、
前記第２のダイオード領域は、
前記第１半導体層の平面視での配置面積が前記第１のダイオード領域と比べて大きい、付記７記載の半導体装置。
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、を備え、
前記第２のダイオード領域は、
前記第１半導体層の平面視での配置面積が前記第１のダイオード領域と比べて大きい、付記７記載の半導体装置。
【0176】
（付記１０）
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの配置間隔が前記第１のダイオード領域と比べて小さい、付記７記載の半導体装置。
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの配置間隔が前記第１のダイオード領域と比べて小さい、付記７記載の半導体装置。
【0177】
（付記１１）
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの幅が前記第１のダイオード領域と比べて大きい、付記７記載の半導体装置。
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの幅が前記第１のダイオード領域と比べて大きい、付記７記載の半導体装置。
【0178】
（付記１２）
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの深さが前記第１のダイオード領域と比べて深い、付記７記載の半導体装置。
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの深さが前記第１のダイオード領域と比べて深い、付記７記載の半導体装置。
【0179】
（付記１３）
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの少なくとも一部を覆うように設けられた層間絶縁膜を有する、付記７記載の半導体装置。
前記複数のダイオード領域は、
前記半導体基板の第２主面側に設けられた第２導電型の第１半導体層と、
前記第１半導体層上に設けられた第２導電型の第２半導体層と、
前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
前記第３半導体層上に設けられた第１導電型の第４半導体層と、
前記第４半導体層に電気的に接続された第１電極と、
前記第１半導体層に電気的に接続された第２電極と、
前記第１主面から前記第２半導体層に達するように設けられた複数のトレンチゲートと、を備え、
前記第２のダイオード領域は、
前記複数のトレンチゲートの少なくとも一部を覆うように設けられた層間絶縁膜を有する、付記７記載の半導体装置。
【0180】
（付記１４）
前記第２のダイオード領域は、
キャリアライフタイムが前記第１のダイオード領域と比べて長い、付記７記載の半導体装置。
前記第２のダイオード領域は、
キャリアライフタイムが前記第１のダイオード領域と比べて長い、付記７記載の半導体装置。
【符号の説明】
【0181】
１ ｎ－型ドリフト層、６ エミッタ電極、７ コレクタ電極、１０，５０ ＩＧＢＴ領域、２０，２０ａ，２０ｂ，２０ｃ ダイオード領域、２１ ダイオードトレンチゲート、２５ ｐ型アノード層、２６ａ ｎ＋型カソード層、３０ 終端領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】