特開 2024-145662 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024145662

(43)【公開日】2024-10-15

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G06F 12/00 20060101AFI20241004BHJP

   G06F 5/06 20060101ALI20241004BHJP

【ＦＩ】

G06F12/00 594

G06F5/06 650

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023058112

(22)【出願日】2023-03-31

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】藪下 敦士

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA07

5B160AA20

5B160AC07

5B160CA17

5B160MB03

(57)【要約】

【課題】ＦＩＦＯメモリ回路からバスを介してデータを転送するとき、バス占有率が高くなることを回避できる半導体装置を提供する。
【解決手段】半導体装置１１は、バス幅Ｗｂに等しい数の第１格納回路１７を有するバッファ回路１３と、ビットデータ幅Ｗｄを有するＦＩＦＯメモリ回路１５と、ＦＩＦＯメモリ回路１５のリードポインタ値及びライトポインタ値をそれぞれ保持するリードポインタ２３及びライトポインタ２５を制御するポインタ制御回路１７を備え、バス幅Ｗｂは、ビットデータ幅Ｗｄのｎ倍（ｎは２以上の自然数である）以上の値であり、ポインタ制御回路１７は、アクセス要求に応答して、ライトポインタ値とリードポインタ値とが互いに異なるときバッファ回路１３に読出指示信号ＳＲＤを提供し、バッファ回路１３は、読出指示信号ＳＲＤの受信に応答して、リードポインタ値のアドレスのＦＩＦＯメモリ回路のデータを第１格納回路に格納する。
【選択図】図１

【特許請求の範囲】

【請求項1】

バス幅Ｗｂのバスに送信又は受信の少なくとも一方を行うように接続されると共に前記バス幅Ｗｂに等しい又はより大きい数の第１格納回路を有するバッファ回路と、
前記バッファ回路に接続されると共にビットデータ幅Ｗｄ及び複数の段数Ｓｆを有するＦＩＦＯメモリ回路と、
前記ＦＩＦＯメモリ回路のリードポインタ値及びライトポインタ値をそれぞれリードポインタ及びライトポインタに保持すると共に前記リードポインタ及び前記ライトポインタを制御するように構成されるポインタ制御回路と、
を備え、
前記バス幅Ｗｂは、前記ビットデータ幅Ｗｄのｎ倍（ｎは２以上の自然数である）以上の値であり、
前記ポインタ制御回路は、アクセス要求に応答して、前記ライトポインタ値と前記リードポインタ値とが互いに異なるとき前記バッファ回路に読出指示信号を提供するように構成され、
前記読出指示信号は、前記リードポインタ値を含み、
前記ポインタ制御回路は、前記読出指示信号を提供した後に前記リードポインタ値の更新を行い、
前記バッファ回路は、前記リードポインタ値の受信に応答して、受信した前記リードポインタ値のアドレスの前記ＦＩＦＯメモリ回路のデータを前記第１格納回路に格納し、
前記ポインタ制御回路は、
更新された前記リードポインタ値が前記ライトポインタ値に一致すること、及び
前記バッファ回路の前記第１格納回路が満杯になること、
の少なくともいずれか一方が満たされるとき、前記読出指示信号を前記バッファ回路に与えない、
半導体装置。

【請求項2】

前記バッファ回路は、前記第１格納回路のデータを前記バスに提供した後に、「出力完了」を示す完了信号を前記ポインタ制御回路に送り、
前記ポインタ制御回路は、前記完了信号の受信に応答して、前記ライトポインタ値と前記リードポインタ値とが互いに異なるとき、前記読出指示信号を前記バッファ回路に送る、
請求項１に記載された半導体装置。

【請求項3】

前記バッファ回路は、前記アクセス要求を受けると共に、受けた前記アクセス要求を前記ポインタ制御回路に送り、
前記ポインタ制御回路は、前記アクセス要求に応答して、前記ライトポインタ値と前記リードポインタ値とが一致するとき、「データ無し」を示す第１信号を前記バッファ回路に返し、
前記バッファ回路は、前記アクセス要求の送信元に、「データ無し」を示す応答を送信する、
請求項１に記載された半導体装置。

【請求項4】

前記ポインタ制御回路は、更新された前記リードポインタ値が前記ライトポインタ値に一致したとき、「追加データ無し」を示す第２信号を前記バッファ回路に返し、
前記バッファ回路は、前記第１格納回路のデータを前記バスに提供する、
請求項１から請求項３のいずれか一項に記載された半導体装置。

【請求項5】

前記バッファ回路は、前記第２信号の受信に応答して、前記ＦＩＦＯメモリ回路からのデータが格納されていない前記第１格納回路にブランクコードを格納する、
請求項４に記載された半導体装置。

【請求項6】

前記バッファ回路は、前記バッファ回路が前記第１格納回路のデータを前記バスに提供した後に、前記第１格納回路にブランクコードを格納する、
請求項１から請求項３のいずれか一項に記載された半導体装置。

【請求項7】

前記ＦＩＦＯメモリ回路に接続されるデータ入力回路を更に備え、
前記ポインタ制御回路は、前記データ入力回路からデータ受信を示す受信信号を受けたことに応答して、前記データ入力回路に前記ライトポインタ値を送る共に前記ライトポインタ値を更新し、
前記データ入力回路は、前記ライトポインタ値が示すアドレスに従って、受けたデータを前記ＦＩＦＯメモリ回路に送る、
請求項１から請求項３のいずれか一項に記載された半導体装置。

【請求項8】

前記データ入力回路は、シリアルバスに接続される、
請求項７に記載された半導体装置。

【請求項9】

前記バッファ回路は、前記バスを介して中央処理装置に結合されている、
請求項１から請求項３のいずれか一項に記載された半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

特許文献１は、異なるデータバス幅を有するデータ処理装置間のデータ転送に用いられるＦＩＦＯメモリ装置を開示する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開2000-089932号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

バス幅（例えば、３２ビット）と異なるビット幅（例えば、８ビット）を有するＦＩＦＯメモリでは、ＦＩＦＯメモリは、バスに結合された中央処理装置（ＣＰＵ）からリードアクセス要求に応答して、リードポインタが示すアドレスのＦＩＦＯメモリ回路の８ビットデータを３２ビットリードデータとしてバスに出力する。また、このようなアクセスは、ＦＩＦＯメモリ回路の８ビットデータの読み出しが完了するまで繰り返される。このようなアクセスは、バスの占有率を高める。

【0005】

本発明は、ＦＩＦＯメモリ回路からバスを介してデータを転送するとき、バス占有率が高くなることを避けることができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の第１態様に係る半導体装置は、バス幅Ｗｂのバスに送信又は受信の少なくとも一方を行うように接続されると共に前記バス幅Ｗｂに等しい又はより大きい数の第１格納回路を有するバッファ回路と、前記バッファ回路に接続されると共にビットデータ幅Ｗｄ及び複数の段数Ｓｆを有するＦＩＦＯメモリ回路と、前記ＦＩＦＯメモリ回路のリードポインタ値及びライトポインタ値をそれぞれリードポインタ及びライトポインタに保持すると共に前記リードポインタ及び前記ライトポインタを制御するように構成されるポインタ制御回路と、を備え、前記バス幅Ｗｂは、前記ビットデータ幅Ｗｄのｎ倍（ｎは２以上の自然数である）以上の値であり、前記ポインタ制御回路は、アクセス要求に応答して、前記ライトポインタ値と前記リードポインタ値とが互いに異なるとき前記バッファ回路に読出指示信号を提供するように構成され、前記読出指示信号は、前記リードポインタ値を含み、前記ポインタ制御回路は、前記読出指示信号を提供した後に前記リードポインタ値の更新を行い、前記バッファ回路は、前記リードポインタ値の受信に応答して、受信した前記リードポインタ値のアドレスの前記ＦＩＦＯメモリ回路のデータを前記第１格納回路に格納し、前記ポインタ制御回路は、更新された前記リードポインタ値が前記ライトポインタ値に一致すること、及び前記バッファ回路の前記第１格納回路が満杯になること、の少なくともいずれか一方が満たされるとき、前記読出指示信号を前記バッファ回路に与えない。

【発明の効果】

【0007】

上記の態様によれば、ＦＩＦＯメモリ回路からバスを介してデータを転送するとき、バス占有率が高くなることを避けることができる半導体装置が提供される。

【図面の簡単な説明】

【0008】

【図1】図１は、本実施形態に係る半導体装置を概略的に示す図面である。

【図2】図２は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【図3】図３は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【図4】図４は、例示的なＦＩＦＯメモリ回路を用いてデータを書き込み又は読み出す具体例を示す図面である。

【図5】図５は、例示的なＦＩＦＯメモリ回路を用いてデータを書き込み又は読み出す具体例を示す図面である。

【図6】図６は、例示的なＦＩＦＯメモリ回路を用いてデータを書き込み又は読み出す具体例を示す図面である。

【発明を実施するための形態】

【0009】

以下、図面を参照して本発明を実施するための各実施の形態について説明する。引き続く説明において、同一又は類似の部分には同一又は類似の符号を付して複写的な説明を省略する。

【0010】

図１は、本実施形態に係る半導体装置を概略的に示す図面である。

【0011】

半導体装置１１は、バッファ回路１３、ＦＩＦＯメモリ回路１５（ファーストイン・ファーストアウト・メモリ回路）、及びポインタ制御回路１７を備える。

【0012】

バッファ回路１３は、バス幅Ｗｂのバス１０に送信又は受信の少なくとも一方を行うように接続され、また第１格納回路１９を有する。第１格納回路１９は、バス幅Ｗｂに等しい又はより大きいビットデータ幅Ｗｄを有する。

【0013】

ＦＩＦＯメモリ回路１５は、複数のメモリ２１を含み、またバッファ回路１３に接続される。メモリ２１の各々は、ビットデータ幅Ｗｄを有すると共に、メモリ２１は、ファーストイン・ファーストアウトの動作を可能にするように配列された複数の段数Ｓｆを有する。

【0014】

バス幅Ｗｂは、ビットデータ幅Ｗｄのｎ倍（ｎは２以上の自然数である）に等しい値、又はより大きい値である。

【0015】

ポインタ制御回路１７は、ＦＩＦＯメモリ回路１５のリードポインタ２３及びライトポインタ２５を有すると共に、リードポインタ２３及びライトポインタ２５を制御するように構成される。リードポインタ２３及びライトポインタ２５は、メモリ２１に関連付けられたアドレスを格納できる。リードポインタ２３及びライトポインタ２５は、それぞれ、リードポインタ値ＶＲＰ及びライトポインタ値ＶＷＰを保持する。リードポインタ値ＶＲＰは、ＦＩＦＯメモリ回路１５のメモリ２１の配列において、次に読み出されるアドレスである。これ故に、リードポインタ値ＶＲＰによって指し示されるメモリ２１は、使用中である。ライトポインタ値ＶＷＰは、ＦＩＦＯメモリ回路１５のメモリ２１の配列において、次に書き込まれるアドレスである。これ故に、ライトポインタ値ＶＷＰによって指し示されるメモリ２１は、使用可能である。

【0016】

ポインタ制御回路１７は、ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとが互いに異なる（ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとの差がゼロではない）とき、ＦＩＦＯメモリ回路１５へのアクセス要求ＳＡＣＳに応答して、バッファ回路１３に読出指示信号ＳＲＤを送信するように構成される。読出指示信号ＳＲＤは、リードポインタ値ＶＲＰを含む。ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとの異同は、以下のように特定されることができる。具体的には、ライトポインタ値ＶＷＰ及びリードポインタ値ＶＲＰの一方から他方を引き算する。得られた演算値のビット値の論路和を計算すると、ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとの一致／不一致を特定できる。

【0017】

半導体装置１１によれば、ポインタ制御回路１７は、ポインタ管理回路２０を含むことができる。ポインタ管理回路２０は、ライトポインタ値ＶＷＰ及びリードポインタ値ＶＲＰに関連付けられる演算、及びライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとが異なることの判定を行うように構成される。

【0018】

バッファ回路１３は、リードポインタ値ＶＲＰの受信に応答して、受信したリードポインタ値ＶＲＰのアドレスのＦＩＦＯメモリ回路１５のデータを第１格納回路１９に格納するように構成される。これによって、現在のリードポインタ値ＶＲＰによって指し示されたメモリ２１内のデータは、バッファ回路１３によって読み出されて、第１格納回路１９に格納される。この一連の処理は、読出指示信号ＳＲＤをバッファ回路１３に提供することによって行われる。

【0019】

ポインタ制御回路１７は、読出指示信号ＳＲＤを提供した後に、リードポインタ値ＶＲＰの更新を行う。この更新は、更新前のリードポインタ値ＶＲＰへの「１」の加算又は更新前のリードポインタ値ＶＲＰからの「１」の減算を含む。

【0020】

ポインタ制御回路１７は、以下の少なくともいずれか一方が満たされるとき、読出指示信号ＳＲＤをバッファ回路１３に与えない。更新されたリードポインタ値ＶＲＰがライトポインタ値ＶＷＰに一致すること；及び、バッファ回路１３の第１格納回路１９が満杯になること。

【0021】

また、ポインタ制御回路１７は、以下の少なくともいずれか一方が満たされるまで、読出指示信号ＳＲＤを与えることを繰り返す。更新されたリードポインタ値ＶＲＰがライトポインタ値ＶＷＰに一致すること；及び、バッファ回路１３の第１格納回路１９が満杯になること。

【0022】

具体的には、１回目の読出指示信号ＳＲＤをバッファ回路１３に提供した結果、更新されたリードポインタ値ＶＲＰがライトポインタ値ＶＷＰに一致するとき、ポインタ制御回路１７は、次の読出指示信号ＳＲＤをバッファ回路１３に与えない。このとき、読出指示信号ＳＲＤの提供は１回である。

【0023】

また、ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとの差が大きい場合には、バッファ回路１３の第１格納回路１９が満杯になるまで、読出指示信号ＳＲＤの送信及びリードポインタ値ＶＲＰの更新を繰り返す。

【0024】

バス幅ＷｂがＦＩＦＯメモリ回路１５のビットデータ幅Ｗｄより大きい半導体装置１１によれば、ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとの差に基づき、ＦＩＦＯメモリ回路１５内における転送されるべき格納データの数を特定できる。バッファ回路１３は、ＦＩＦＯメモリ回路１５内のメモリ２１からのデータを第１格納回路１９内に配列させる。バッファ回路１３は、配列の完了の後に、受けたデータをバス１０に提供できる。

【0025】

具体的には、半導体装置１１では、バッファ回路１３は、第１格納回路１９のデータをバス１０に提供した後に、「出力完了」を示す完了信号ＳＣＭＰをポインタ制御回路１７に送ることができる。ポインタ制御回路１７は、完了信号ＳＣＭＰの受信に応答して、ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとが互いに異なるとき、次の読出指示信号ＳＲＤをバッファ回路１３に送る。

【0026】

バッファ回路１３は、第１格納回路１９のデータをバス１０に出力するに先立って、バス１０が未使用であることを確認する。

【0027】

半導体装置１１によれば、ポインタ制御回路１７は、バッファ回路１３からの完了信号ＳＣＭＰの受信に応答して。ポインタ制御回路１７は、ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとの一致／不一致を特定する。ポインタ制御回路１７は、ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとが互いに異なるとき、ポインタ制御回路１７は、現在のリードポインタ値ＶＲＰを含む次の読出指示信号ＳＲＤをバッファ回路１３に与える。このような手順に従って、ＦＩＦＯメモリ回路１５のメモリ２１のビットデータ幅Ｗｄに関係なく、バッファ回路１３の第１格納回路１９の配列数に従って、ＦＩＦＯメモリ回路１５のデータを順にバス１０に出力できる。

【0028】

具体的には、バッファ回路１３はアクセス要求ＳＡＣＳを受けると共に、受けたアクセス要求ＳＡＣＳをポインタ制御回路１７に送ることができる。ポインタ制御回路１７は、アクセス要求ＳＡＣＳに応答して、ライトポインタ値ＶＷＰ及びリードポインタ値ＶＲＰの状態を特定する。

【0029】

ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとが一致するとき、「データ無し」を示す第１信号Ｓ１を読出指示信号ＳＲＤの代わりにバッファ回路１３に返す。バッファ回路１３は、依頼元に、「データ無し」を示す信号、例えば第１信号Ｓ１を返す。

【0030】

ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとが互いに異なるとき、ポインタ制御回路１７は、アクセス要求ＳＡＣＳに応答して、読出指示信号ＳＲＤを生成する。

【0031】

半導体装置１１によれば、ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとが異なることは、ＦＩＦＯメモリ回路１５のリードデータの有無を特定するために利用されることができる。

【0032】

具体的には、半導体装置１１では、ポインタ制御回路１７が、第１格納回路１９のデータをバス１０に提供したバッファ回路１３から「出力完了」を示す完了信号ＳＣＭＰを受ける。ポインタ制御回路１７は、更新されたリードポインタ値ＶＲＰとライトポインタ値ＶＷＰとが異なるとき、読出指示信号ＳＲＤのバッファ回路１３への送信を再開する。この再開の後に、ポインタ制御回路１７が、更新されたリードポインタ値ＶＲＰとライトポインタ値ＶＷＰとが一致することを特定したとき、読出指示信号ＳＲＤの代わりに、「追加データ無し」を示す第２信号Ｓ２をバッファ回路１３に返す。バッファ回路１３は、第２信号Ｓ２の受信に応答して、第１格納回路１９内のデータをバス１０に提供する。

【0033】

バッファ回路１３は、第２信号Ｓ２の受信に応答して、ＦＩＦＯメモリ回路１５からのデータが格納されていない第１格納回路１９にブランクコードを格納することができる。

【0034】

半導体装置１１によれば、バス幅Ｗｂに満たないデータ幅のデータをバッファ回路１３がバス１０に送信するに先立って、バッファ回路１３は、未格納の第１格納回路１９にブランクコードを送る。

【0035】

或いは、バッファ回路１３は、バッファ回路１３が第１格納回路１９のデータをバス１０に提供した後に、第１格納回路１９にブランクコードを格納することができる。

【0036】

半導体装置１１によれば、バッファ回路１３がバス１０に送信するに先立って、バッファ回路１３は、第１格納回路１９にブランクコードを格納すると共に、ＦＩＦＯメモリ回路１５からのデータを第１格納回路１９に上書きすることができる。

【0037】

半導体装置１１は、さらに、ＦＩＦＯメモリ回路１５に接続されるデータ入力回路３１を更に備えることができる。データ入力回路３１は、バス１０と異なる通信路１２に接続されることができる。データ入力回路３１は、通信路１２からのデータを受ける。通信路１２は、半導体装置１１の外部又は内部に位置する別回路３５に接続されることができる。通信路１２は、有線又は無線のいずれの通信路を含むことができる。

【0038】

ポインタ制御回路１７は、データ入力回路３１からデータ受信を示す受信信号ＳＲＣＶを受けたことに応答して、データ入力回路３１に、ライトポインタ値ＶＷＰを含む書込指示信号ＳＷＲを送る共にライトポインタ値ＶＷＰを更新する。ライトポインタ値ＶＷＰの更新はリードポインタ値ＶＲＰと同様に行われることができる。データ入力回路３１は、ライトポインタ値ＶＷＰが示すアドレスに従って、受けたデータをＦＩＦＯメモリ回路１５のメモリ２１に格納する。

【0039】

データ入力回路３１は、通信路１２としてシリアルバスに接続されることができる。データ入力回路３１は、データ形式の変換、具体的には、シリアルデータ形式からパラレルデータ形式への変換を行う。

【0040】

データ入力回路３１によるデータ格納及びバッファ回路１３のデータ読出は、独立して生じる。ＦＩＦＯメモリ回路１５は、バッファ回路１３及びデータ入力回路３１からのアクセスに従って動作する。

【0041】

例示的なデータ入力回路３１は、複数の第２格納回路３３を含むことができる。第２格納回路３３の数は、例えばビットデータ幅Ｗｄに等しい、又はより大きくてもよい。データ入力回路３１は、通信路１２からのデータを順に、第２格納回路３３に格納する。データ入力回路３１は、ビットデータ幅Ｗｄに等しい数のデータを第２格納回路３３に格納した後に、データ入力回路３１は、「格納完了」を示す信号をポインタ制御回路１７に送信する。データ入力回路３１は、更なるデータを受信するときは、受信信号ＳＲＣＶをポインタ制御回路１７に送信して、更新されたライトポインタ値ＶＷＰを含む書込指示信号ＳＷＲを受ける。

【0042】

バッファ回路１３は、バス１０を介して中央処理装置４１に結合されている。半導体装置１１によれば、バッファ回路１３からのデータ送信が、中央処理装置４１に結合されるバス１０を占有する時間を低減できる。

【0043】

バッファ回路１３では、ＦＩＦＯメモリ回路１５からの読出データがバス１０のＭＳＢからＬＳＢの向きに配列されることができる。或いは、ＦＩＦＯメモリ回路１５からの読出データは、バス１０のＬＳＢからＭＳＢの向きに配列されることができる。

【0044】

例示的なバッファ回路１３は、バス１０から入力データを受けるように構成されることができる。入力データはバス幅Ｗｂに等しい又はより大きい数の第１格納回路１９とは別個の格納回路に格納されることができる。

【0045】

図２は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【0046】

バッファ回路１３は、ＦＩＦＯメモリ回路１５のメモリ２１のビットデータ幅Ｗｄに等しい幅の読出バッファ４３、第１切替回路４５、及び切替制御回路４７を含むことができる。バッファ回路１３は、リードポインタ値ＶＲＰによって指定されたＦＩＦＯメモリ回路１５のメモリ２１からのデータを読出バッファ４３に受け取る。読出バッファ４３は、第１切替回路４５に接続されている。第１切替回路４５は、第１格納回路１９の配列に複数のデータ線（Ｄ１、Ｄ２、Ｄ３、Ｄ４）によって接続される。切替制御回路４７は、読出バッファ４３のデータをデータ線（例えば、データ線Ｄ１、Ｄ２、Ｄ３、Ｄ４）のいずれか一つに振り分ける。具体的には、切替制御回路４７は、読出指示信号ＳＲＤの受信の回数に従って、データ線を（例えば、データ線Ｄ１、Ｄ２、Ｄ３、Ｄ４）を順に、又はデータ線Ｄ４、Ｄ３、Ｄ２、Ｄ１を順に）選択する。なお、この振り分けは、ＭＳＢ順又はＬＳＢ順を規定する。第１切替回路４５は、読出バッファ４３内のデータを第１格納回路１９の配列の一部分に順に転送する。

【0047】

バッファ回路１３は、第２切替回路４９を含むことができる。切替制御回路４７は、第２切替回路４９を制御して、読出バッファ４３のデータ及びブランクコードのいずれかを第１切替回路４５に送ることができる。ブランクコードは、例えば切替制御回路４７に格納されている。

【0048】

図２を参照すると、ポインタ制御回路１７は、ポインタ管理回路２０、リードポインタ２３及びライトポインタ２５に加えて、第１カウンタ回路５１、及び第１比較回路５３を含むことができる。

【0049】

第１カウンタ回路５１は、読出指示信号ＳＲＤの送信の回数をカウントするように構成される。第１比較回路５３は、第１カウンタ回路５１の回数が、値ｎ（＝バス幅Ｗｂ／ビットデータ幅Ｗｄ）に一致したとき、信号ＳＩＮＴを第１カウンタ回路５１及びポインタ管理回路２０に送信する。

【0050】

第１カウンタ回路５１は、信号ＳＩＮＴに応答して初期化される。

【0051】

ポインタ管理回路２０は、信号ＳＩＮＴに応答して、更なる読出指示信号ＳＲＤの送信を中断する。

【0052】

半導体装置１１によれば、ポインタ制御回路１７の先導によりＦＩＦＯメモリ回路１５からバッファ回路１３にデータを与えるとき、ポインタ制御回路１７は、第１カウンタ回路５１によってバッファ回路１３へのデータ送信回数を管理する。この管理によって、バッファ回路１３への過剰なデータ送信を回避する。

【0053】

図３は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【0054】

バッファ回路１３は、読出バッファ４３、第１切替回路４５、及び切替制御回路４７に加えて、第２カウンタ回路５７及び第２比較回路５５を更に含むことができる。

【0055】

第２カウンタ回路５７は、読出指示信号ＳＲＤの受信の回数をカウントする。バッファ回路１３は、第２カウンタ回路５７の値に応じて、ＦＩＦＯメモリ回路１５のデータを順に第１格納回路１９の配列に格納する。

【0056】

第２比較回路５５は、第１格納回路１９の配列が満杯になったことを第２カウンタ回路５７のカウント値が示すとき、換言すれば、第２カウンタ回路５７の回数が値ｎ（＝バス幅Ｗｂ／ビットデータ幅Ｗｄ）に一致したとき、第１格納回路１９の配列が満杯になったことを示す第３信号Ｓ３を生成する。バッファ回路１３は、第３信号Ｓ３をポインタ制御回路１７に送る。ポインタ制御回路１７は、第３信号Ｓ３に受信に応答して、更なる読出指示信号ＳＲＤをバッファ回路１３に送ることを中断する。

【0057】

第２カウンタ回路５７の値は、切替制御回路４７に与えられて、第１切替回路４５の制御に使用されることができる。

【0058】

半導体装置１１によれば、バッファ回路１３の先導によりＦＩＦＯメモリ回路１５からバッファ回路１３にデータを与えるとき、第３信号Ｓ３は、第１格納回路１９の配列が満杯になったことをポインタ制御回路１７に知らせることができる。

【0059】

バッファ回路１３は、バス１０が未使用であることを確認した後に、第１格納回路１９のデータをバス１０に出力する。バッファ回路１３は、第１格納回路１９のデータをバス１０に提供した後に、「出力完了」を示す完了信号ＳＣＭＰをポインタ制御回路１７に送る。ポインタ制御回路１７は、完了信号ＳＣＭＰの受信に応答して、ライトポインタ値ＶＷＰとリードポインタ値ＶＲＰとが互いに異なるとき、次の読出指示信号ＳＲＤをバッファ回路１３に送る。

【0060】

半導体装置１１によれば、更新されたリードポインタ値ＶＲＰとライトポインタ値ＶＷＰとが異なるときは、ＦＩＦＯメモリ回路１５に送信されるべき残余のデータがあることを示す。これに従って、ポインタ制御回路１７は、読出指示信号ＳＲＤの送信を再開する。

【0061】

図４は、従来におけるＦＩＦＯメモリ回路を用いてデータを書き込み又は読み出す具体例を示す図面である。この従来におけるＦＩＦＯメモリ回路は、１６段のメモリを含み、各メモリは、８ビット幅を有する。バスのバス幅Ｗｂは３２ビットである。

【0062】

ＳＴ１０１では、１６段のメモリの全てが、空（ｅｍｐｔｙ）である。リードポインタｒｐ及びライトポインタｗｐは、メモリの第１段目を指し示す。

【0063】

ＳＴ１０２では、ＦＩＦＯメモリ回路は、通信路から１つのデータを受信して、第１データは、第１段目のメモリに書き込まれて、第１段目のメモリは「ｄａｔａ１」を格納する。ライトポインタｗｐは更新されて、メモリの第２段目を指し示す。リードポインタｒｐの位置は変わらない。

【0064】

ＳＴ１０３では、ＦＩＦＯメモリ回路は、通信路から１つのデータを受信して、第２データは、第２段目のメモリに書き込まれて、第２段目のメモリは「ｄａｔａ２」を格納する。ライトポインタｗｐは、更新されて、メモリの第３段目を指し示す。リードポインタｒｐの位置は変わらない。

【0065】

ＳＴ１０４では、このような順次のデータの受信、及びデータの格納を繰り返して、ＦＩＦＯメモリ回路は、通信路から１つのデータを受信して、第１６データは、第１６段目のメモリに書き込まれて、第１６段目のメモリは「ｄａｔａ１６」を格納する。リードポインタｒｐの位置は変わらない。ライトポインタｗｐは更新されて、メモリの第１段目を指し示す。

【0066】

ＳＴ１０５では、中央処理装置からアクセス要求に応答して、図４（ｂ）に示されるような３２ビットデータをバスに送信し、この３２ビットデータは第１段目のメモリの「ｄａｔａ１」と３つのブランクコードを含む。リードポインタｒｐは更新されて、メモリの第２段目を指し示す。ライトポインタｗｐの位置は変わらない。

【0067】

ＳＴ１０６では、中央処理装置からアクセス要求に応答して、図４（ｃ）に示されるような３２ビットデータをバスに送信し、この３２ビットデータは、第２段目のメモリの「ｄａｔａ２」と３つのブランクコードを含む。リードポインタｒｐは更新されて、メモリの第３段目を指し示す。ライトポインタｗｐの位置は変わらない。

【0068】

ＳＴ１０７では、このような順次のデータの送信を繰り返して、ＦＩＦＯメモリ回路は、図４（ｄ）に示されるような３２ビットデータをバスに送信し、この３２ビットデータは、第１６段目のメモリの「ｄａｔａ１６」と３つのブランクコードを含む。リードポインタｒｐは更新されて、メモリの第１段目を指し示す。ライトポインタｗｐの位置は変わらない。

【0069】

このＦＩＦＯメモリ回路は、３２ビット幅のバスを用いて８ビットデータの転送を繰り返す。

【0070】

図５は、例示的なＦＩＦＯメモリ回路を用いてデータを書き込み又は読み出す具体例を示す図面である。この例示的なＦＩＦＯメモリ回路は、１６段のメモリを含み、各メモリは、８ビット幅を有する。バスのバス幅Ｗｂは３２ビットである。

【0071】

ＳＴ２０１では、１６段のメモリの全てに、「ｄａｔａ１」から「ｄａｔａ１６」が格納されており、リードポインタｒｐ及びライトポインタｗｐは、メモリの第１段目を指し示す。

【0072】

ＳＴ２０２では、３２ビット幅のバスに合わせて、最初の４段のメモリのデータ「ｄａｔａ１」から「ｄａｔａ４」が読み出されて、リードポインタｒｐは更新されて、メモリの第５段目を指し示す。ライトポインタｗｐの位置は変わらない。この４段のメモリのデータ「ｄａｔａ１」から「ｄａｔａ４」は、図５（ｂ）に示されるようにバッファ回路１３の第１格納回路１９に順に格納されている。バッファ回路１３は、第１格納回路１９のデータをバス１０に出力する。

【0073】

ＳＴ２０３では、３２ビット幅のバスに合わせて、次の４段のメモリのデータ「ｄａｔａ５」から「ｄａｔａ８」が読み出されて、リードポインタｒｐは更新されて、メモリの第９段目を指し示す。ライトポインタｗｐの位置は変わらない。この４段のメモリのデータ「ｄａｔａ５」から「ｄａｔａ８」は、図５（ｃ）に示されるようにバッファ回路１３の第１格納回路１９に順に格納されている。バッファ回路１３は、第１格納回路１９のデータをバス１０に出力する。

【0074】

ＳＴ２０４では、３２ビット幅のバスに合わせて、更なる次の４段のメモリのデータ「ｄａｔａ９」から「ｄａｔａ１２」が読み出されて、リードポインタｒｐは更新されて、メモリの第１３段目を指し示す。ライトポインタｗｐの位置は変わらない。この４段のメモリのデータ「ｄａｔａ９」から「ｄａｔａ１２」は、図５（ｄ）に示されるようにバッファ回路１３の第１格納回路１９に順に格納されている。バッファ回路１３は、第１格納回路１９のデータをバス１０に出力する。

【0075】

ＳＴ２０５では、３２ビット幅のバスに合わせて、また更なる次の４段のメモリのデータ「ｄａｔａ１３」から「ｄａｔａ１６」が読み出されて、リードポインタｒｐは更新されて、メモリの第１段目を指し示す。ライトポインタｗｐの位置は変わらない。この４段のメモリのデータ「ｄａｔａ１３」から「ｄａｔａ１６」は、図５（ｅ）に示されるようにバッファ回路１３の第１格納回路１９に順に格納されている。バッファ回路１３は、第１格納回路１９のデータをバス１０に出力する。

【0076】

このＦＩＦＯメモリ回路は、３２ビット幅のバスを用いて４つの８ビットデータの転送を繰り返す。

【0077】

図６は、例示的なＦＩＦＯメモリ回路を用いてデータを書き込み又は読み出す具体例を示す図面である。この例示的なＦＩＦＯメモリ回路は、１６段のメモリを含み、各メモリは、８ビット幅を有する。バスのバス幅Ｗｂは３２ビットである。

【0078】

ＳＴ３０１では、１６段のメモリのうち１０段目まで、「ｄａｔａ１」から「ｄａｔａ１０」が格納されており、ライトポインタｗｐは、メモリの第１１段目を指し示す。リードポインタｒｐは、メモリの第１段目を指し示す。

【0079】

ＳＴ３０２では、３２ビット幅のバスに合わせて、最初の４段のメモリのデータ「ｄａｔａ１」から「ｄａｔａ４」が読み出されて、リードポインタｒｐは更新されて、メモリの第５段目を指し示す。ライトポインタｗｐの位置は変わらない。この４段のメモリのデータ「ｄａｔａ１」から「ｄａｔａ４」は、図６（ｂ）に示されるようにバッファ回路１３の第１格納回路１９に順に格納されている。バッファ回路１３は、第１格納回路１９のデータをバス１０に出力する。

【0080】

ＳＴ３０３では、３２ビット幅のバスに合わせて、次の４段のメモリのデータ「ｄａｔａ５」から「ｄａｔａ８」が読み出されて、リードポインタｒｐは更新されて、メモリの第９段目を指し示す。ライトポインタｗｐの位置は変わらない。この４段のメモリのデータ「ｄａｔａ５」から「ｄａｔａ８」は、図６（ｃ）に示されるようにバッファ回路１３の第１格納回路１９に順に格納されている。バッファ回路１３は、第１格納回路１９のデータをバス１０に出力する。

【0081】

ＳＴ３０４では、３２ビット幅のバスに合わせて、更なる次の２段のメモリのデータ「ｄａｔａ９」及び「ｄａｔａ１０」が読み出されて、リードポインタｒｐは更新されて、メモリの第１１段目を指し示す。ライトポインタｗｐの位置は変わらない。次の２段のメモリのデータ「ｄａｔａ９」から「ｄａｔａ１０」は、図５（ｄ）に示されるようにバッファ回路１３の第１格納回路１９に順に格納され、また未使用の第１格納回路１９にはブランクコードが格納される。バッファ回路１３は、第１格納回路１９のデータ及びブランクコードをバス１０に出力する。

【0082】

このＦＩＦＯメモリ回路は、３２ビット幅のバスを用いて４つの８ビットデータ及びブランクコードの転送を繰り返す。

【0083】

以上説明した実施形態によれば、ＦＩＦＯメモリ回路からバスを介してデータを転送するとき、バス占有率が高くなることを避けることができる半導体装置が提供される。

【0084】

本実施形態は、以下の示されるようにいくつかの側面を有する。

【0085】

本実施形態に係る第１側面は半導体装置を含む。この半導体装置は、バス幅Ｗｂのバスに送信又は受信の少なくとも一方を行うように接続されると共に前記バス幅Ｗｂに等しい又はより大きい数の第１格納回路を有するバッファ回路と、前記バッファ回路に接続されると共にビットデータ幅Ｗｄ及び複数の段数Ｓｆを有するＦＩＦＯメモリ回路と、前記ＦＩＦＯメモリ回路のリードポインタ値及びライトポインタ値をそれぞれリードポインタ及びライトポインタに保持すると共に前記リードポインタ及び前記ライトポインタを制御するように構成されるポインタ制御回路と、を備え、前記バス幅Ｗｂは、前記ビットデータ幅Ｗｄのｎ倍（ｎは２以上の自然数である）以上の値であり、前記ポインタ制御回路は、アクセス要求に応答して、前記ライトポインタ値と前記リードポインタ値とが互いに異なるとき前記バッファ回路に読出指示信号を提供するように構成され、前記読出指示信号は、前記リードポインタ値を含み、前記ポインタ制御回路は、前記読出指示信号を提供した後に前記リードポインタ値の更新を行い、前記バッファ回路は、前記リードポインタ値の受信に応答して、受信した前記リードポインタ値のアドレスの前記ＦＩＦＯメモリ回路のデータを前記第１格納回路に格納し、前記ポインタ制御回路は、更新された前記リードポインタ値が前記ライトポインタ値に一致すること、及び前記バッファ回路の前記第１格納回路が満杯になること、の少なくともいずれか一方が満たされるとき、前記読出指示信号を前記バッファ回路に与えない。

【0086】

第１側面に従う第２側面の半導体装置では、前記バッファ回路は、前記第１格納回路のデータを前記バスに提供した後に、「出力完了」を示す完了信号を前記ポインタ制御回路に送り、前記ポインタ制御回路は、前記完了信号の受信に応答して、前記ライトポインタ値と前記リードポインタ値とが互いに異なるとき、前記読出指示信号を前記バッファ回路に送る。

【0087】

第１側面又は第２側面に従う第３側面の半導体装置では、前記バッファ回路は、前記アクセス要求を受けると共に、受けた前記アクセス要求を前記ポインタ制御回路に送り、前記ポインタ制御回路は、前記アクセス要求に応答して、前記ライトポインタ値と前記リードポインタ値とが一致するとき、「データ無し」を示す第１信号を前記バッファ回路に返し、前記バッファ回路は、前記アクセス要求の送信元に、「データ無し」を示す応答を送信することができる。

【0088】

第１側面から第３側面のいずれか一側面に従う第４側面の半導体装置では、前記ポインタ制御回路は、更新された前記リードポインタ値が前記ライトポインタ値に一致したとき、「追加データ無し」を示す第２信号を前記バッファ回路に返し、前記バッファ回路は、前記第１格納回路のデータを前記バスに提供することができる。

【0089】

第４側面に従う第５側面の半導体装置では、前記バッファ回路は、前記第２信号の受信に応答して、前記ＦＩＦＯメモリ回路からのデータが格納されていない前記第１格納回路にブランクコードを格納することができる。

【0090】

第１側面から第３側面のいずれか一側面に従う第６側面の半導体装置では、前記バッファ回路は、前記バッファ回路が前記第１格納回路のデータを前記バスに提供した後に、前記第１格納回路にブランクコードを格納することができる。

【0091】

第１側面から第６側面のいずれか一側面に従う第７側面の半導体装置は、前記ＦＩＦＯメモリ回路に接続されるデータ入力回路を更に備え、前記ポインタ制御回路は、前記データ入力回路からデータ受信を示す受信信号を受けたことに応答して、前記データ入力回路に前記ライトポインタ値を送る共に前記ライトポインタ値を更新し、前記データ入力回路は、前記ライトポインタ値が示すアドレスに従って、受けたデータを前記ＦＩＦＯメモリ回路に送ることができる。

【0092】

第７側面に従う第８側面の半導体装置では、前記データ入力回路は、シリアルバスに接続されることができる。

【0093】

第１側面から第８側面のいずれか一側面に従う第９側面の半導体装置では、前記バッファ回路は、前記バスを介して中央処理装置に結合されていることができる。

【0094】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0095】

１０・・・バス、１１・・・半導体装置、１２・・・通信路、１３・・・バッファ回路、１５・・・ＦＩＦＯメモリ回路、１７・・・ポインタ制御回路、１９・・・第１格納回路、２０・・・ポインタ管理回路、２１・・・メモリ、２３・・・リードポインタ、２５・・・ライトポインタ、３１・・・データ入力回路、３３・・・第２格納回路、４１・・・中央処理装置、４３・・・読出バッファ、４５・・・第１切替回路、４７・・・切替制御回路、４９・・・第２切替回路、５１・・・第１カウンタ回路、５３・・・第１比較回路、５５・・・第２比較回路、５７・・・第２カウンタ回路、Ｄ１、Ｄ２、Ｄ３、Ｄ４・・・データ線、Ｓ１・・・第１信号、Ｓ２・・・第２信号、Ｓ３・・・第３信号、ＳＡＣＳ・・・アクセス要求、ＳＣＭＰ・・・完了信号、ＳＲＣＶ・・・受信信号、ＳＲＤ・・・読出指示信号、ＳＷＲ・・・書込指示信号、Ｓｆ・・・段数、ＶＲＰ・・・リードポインタ値、ＶＷＰ・・・ライトポインタ値、Ｗｂ・・・バス幅、Ｗｄ・・・ビットデータ幅、ｒｐ・・・リードポインタ、ｗｐ・・・ライトポインタ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】