特開 2024-145663 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024145663

(43)【公開日】2024-10-15

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G01R 31/28 20060101AFI20241004BHJP

   G06F 11/22 20060101ALI20241004BHJP

   G01R 31/3193 20060101ALI20241004BHJP

   H01L 21/822 20060101ALI20241004BHJP

【ＦＩ】

G01R31/28 V

G06F11/22 673E

G01R31/3193

H01L27/04 T

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023058113

(22)【出願日】2023-03-31

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】甲斐 康員

【テーマコード（参考）】

2G132

5B048

5F038

【Ｆターム（参考）】

2G132AA01

2G132AA03

2G132AA09

2G132AB07

2G132AC03

2G132AD08

2G132AK09

2G132AK18

5B048CC01

5F038DT03

5F038DT10

5F038DT15

(57)【要約】

【課題】実動作における信号遅延を検出できる半導体装置を提供する。
【解決手段】半導体装置１１は、カウンタ回路１３と、テストされるべき信号ＴＥＳＴ＿ＩＮを受ける入力１５ｂと、信号ＴＥＳＴ＿ＩＮのアクティブ期間に周期信号ＳＰＲＤをカウンタ回路１３に与える出力１５ｃとを有するスイッチ回路１５と、カウンタ回路１３からのカウント信号ＳＣＮＴのカウント値を基準値ＳＲＥＤと比較して、判定結果を示す判定信号ＳＤＥＴを生成するように構成された処理回路１７を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

カウンタ回路と、
テストされるべき信号を受ける入力、及び前記信号のアクティブ期間に周期信号を前記カウンタ回路に与える出力を有するスイッチ回路と、
前記カウンタ回路からのカウント信号のカウント値を基準値と比較して、判定結果を示す判定信号を生成するように構成された処理回路と、
を備える、
半導体装置。

【請求項2】

前記スイッチ回路は、発振器を含み、
前記発振器は、前記信号の前記アクティブ期間に動作して、前記周期信号を生成する、
請求項１に記載された半導体装置。

【請求項3】

前記発振器は、リングオシレータを含む、
請求項２に記載された半導体装置。

【請求項4】

前記スイッチ回路は、クロック信号を受け、
前記スイッチ回路は、前記アクティブ期間に前記クロック信号と同等の信号を前記周期信号として出力する、
請求項１に記載された半導体装置。

【請求項5】

前記基準値を格納する記憶回路を更に備える、
請求項１に記載された半導体装置。

【請求項6】

前記記憶回路は、不揮発性半導体メモリを含む、
請求項５に記載された半導体装置。

【請求項7】

前記記憶回路は、少なくとも１つのヒューズ素子を含む、
請求項５に記載された半導体装置。

【請求項8】

前記スイッチ回路の前記入力に前記信号を提供する論理ゲートを更に備え、
前記論理ゲートは、第１遷移を有する第１信号を受ける第１入力と、第２遷移を有する第２信号を受ける第２入力とを有し、
前記論理ゲートは、前記第１遷移と前記第２遷移との間の期間に前記アクティブ期間を有する信号を生成する、
請求項１から請求項７のいずれか一項に記載された半導体装置。

【請求項9】

前記スイッチ回路の前記入力に接続されるセレクタを更に備え、
前記スイッチ回路は、テストされるべき前記信号を前記セレクタを介して受ける、
請求項１から請求項７のいずれか一項に記載された半導体装置。

【請求項10】

前記処理回路は、中央処理装置を含む、
請求項１に記載された半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

特許文献１は、半導体集積回路装置を開示する。半導体集積回路装置は、複数の信号遅延パスと、メモリを含む遅延故障検出回路とを有する。遅延故障検出回路は、複数の信号遅延パスのいずれかにおいて遅延故障が生じた旨を出力する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開2010-287860号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体装置では、トランジスタといった素子によって構成される複数の論理ゲートを含む信号伝搬経路を含む。信号伝搬経路は、設計上の信号遅延と、設計上の信号遅延と異なる事象、実動作における信号遅延とを示す。実動作における信号遅延は、例えば経年劣化による信号遅延を含む。

【0005】

本発明は、実動作における信号遅延を検出できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の第１態様に係る半導体装置は、カウンタ回路と、テストされるべき信号を受ける入力、前記信号のアクティブ期間に周期信号を前記カウンタ回路に与える出力を有するスイッチ回路と、前記カウンタ回路からのカウント信号のカウント値を基準値と比較して、判定結果を示す判定信号を生成するように構成された処理回路を備える。

【発明の効果】

【0007】

上記の態様によれば、実動作における信号遅延を検出できる半導体装置を提供できる。

【図面の簡単な説明】

【0008】

【図1】図１は、本実施形態に係る半導体装置を概略的に示す図面である。

【図2】図２は、図１に示された半導体装置における主要ノードの波形を示す図面である。

【図3】図３は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【図4】図４は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【図5】図５は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【図6】図６は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【図7】図７は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【発明を実施するための形態】

【0009】

以下、図面を参照して本発明を実施するための各実施の形態について説明する。引き続く説明では、同一又は類似の部分には、同一又は類似の符号を付して、複写的な説明を省略する。

【0010】

図１は、本実施形態に係る半導体装置を概略的に示す図面である。半導体装置１１は、カウンタ回路１３、スイッチ回路１５、及び処理回路１７を備える。カウンタ回路１３、スイッチ回路１５、及び処理回路１７は、例えば検知回路１０を構成することができる。

【0011】

スイッチ回路１５は、少なくとも１つの入力１５ｂ、及び出力１５ｃを有する。スイッチ回路１５は、入力１５ｂに、テストされるべき信号ＴＥＳＴ＿ＩＮを受ける。この信号ＴＥＳＴ＿ＩＮは、論理値「Ｈ」及び論理値「Ｌ」の一方から他方へ遷移する第１遷移、並びに論理値「Ｈ」及び論理値「Ｌ」の他方から一方へ遷移する第２遷移を有し、第１遷移及び第２遷移は隣合っており、第１遷移が第２遷移に先立つ。引き続く説明において、信号ＴＥＳＴ＿ＩＮの第１遷移と第２遷移との間の期間は、信号のアクティブ期間として参照される。スイッチ回路１５は、アクティブ期間に周期信号をカウンタ回路１３に出力１５ｃから与える。カウンタ回路１３は、スイッチ回路１５からの周期信号ＳＰＲＤをカウントする。処理回路１７は、カウンタ回路１３からのカウント信号ＳＣＮＴのカウント値を基準値ＳＲＥＦと比較して、判定結果を生成する。

【0012】

例示的な判定では、処理回路１７の判定結果が値（「１」）を含むとき、テストされるべき信号ＴＥＳＴ＿ＩＮを出力した回路は、期待される動作している。処理回路１７の判定結果が値（「０」）を含むとき、テストされるべき信号ＴＥＳＴ＿ＩＮを出力した回路は、期待される動作していない可能性がある。処理回路１７は、判定結果示す判定信号ＳＤＥＴを生成する。

【0013】

半導体装置１１は、少なくとも１つの基準値ＳＲＥＦを含む記憶回路２１を備えることができる。記憶回路２１は、不揮発性メモリ２３を含み、不揮発性メモリ２３は、例えば不揮発性半導体メモリ素子及びヒューズ素子を含むことができる。半導体装置１１は、基準値ＳＲＥＦとして互いに異なる複数の値を含むことができる。信号ＴＥＳＴ＿ＩＮのために、例えば、大きな値（ＳＲＥＦ１）、標準的な値（ＳＲＥＦ２）、及び小さい値（ＳＲＥＦ３）が準備されることができる。検知回路１０は、記憶回路２１を含んでいても良い

【0014】

図２は、図１に示された半導体装置における主要ノードの波形を示す図面である。時刻ｔ０において、リセット系信号ＲＥＳＥＴＢ（論理値「Ｈ」を持つ）が、カウンタ回路１３の入力１３ｂに与えられると、カウンタ回路１３がアクティブになる。時刻ｔ１において、信号ＴＥＳＴ＿ＩＮが、アクティブ値（例えば、論理値「Ｌ」から論理値「Ｈ」）に遷移する。スイッチ回路１５は、カウンタ回路１３の入力１３ｃに周期信号ＳＰＲＤを提供する（図２の波形ｎｏｄｅ１）。カウンタ回路１３は、周期信号ＳＰＲＤのトグルをカウントする。時刻ｔ２において、信号ＴＥＳＴ＿ＩＮが、非アクティブ値（例えば、論理値「Ｈ」から論理値「Ｌ」）に遷移する。この遷移に応答して、スイッチ回路１５は、カウンタ回路１３への周期信号ＳＰＲＤの提供を停止すると共に、カウンタ回路１３のカウント値が確定される。

【0015】

カウンタ回路１３は、時刻ｔ１と時刻ｔ２との期間に受けた周期信号ＳＰＲＤをカウントして、カウント値を生成する。次いで、このカウント値は、処理回路１７に送られる。処理回路１７は、カウンタ回路１３から送られたカウント信号ＳＣＮＴのカウント値を基準値ＳＲＥＦと比較して、判定結果を生成する。処理回路１７の判定結果は、カウント信号ＳＣＮＴのカウント値が基準値ＳＲＥＦ以下であることを示す第１値（例えば「１」）を含み、カウント信号ＳＣＮＴのカウント値が基準値ＳＲＥＦより大きいことを示す第２値（例えば「０」）を含むことができる。

【0016】

図２から理解されるように、周期信号ＳＰＲＤの周期は、信号ＴＥＳＴ＿ＩＮのアクティブ期間に比べて小さい。周期信号ＳＰＲＤの周期が小さいと、信号ＴＥＳＴ＿ＩＮのアクティブ期間の長さをより正確にカウント値として見積もることができる。

【0017】

図３は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【0018】

半導体装置１１では、例示的なスイッチ回路１５は、発振器２５を含むことができる。例示的な発振器２５は、図３に示されるように、例えばリングオシレータを含むことができる。リングオシレータは、一般的には、奇数段の否定論理ゲートの直列接続１８を含み、直列接続１８の出力が直列接続１８の入力に帰還されるように構成される。直列接続１８における否定論理ゲートの段数は、例えば３、５又は５より大きな奇数であることができる。小さい段数のリングオシレータによれば、周期信号ＳＰＲＤの周期を短くでき、これ故に、信号ＴＥＳＴ＿ＩＮのアクティブ期間の長さをより詳細にカウント値として見積もることを可能にする。

【0019】

例示的な発振器２５は、否定論理ゲートの直列接続に否定論理積ゲート（又は否定論理和ゲート）を含むことができる。否定論理積ゲート１６の一入力は、信号ＴＥＳＴ＿ＩＮを受けることができ、他入力は、否定論理ゲートの直列接続１８の帰還ラインを受けることができる。否定論理和ゲートの一入力は、信号ＴＥＳＴ＿ＩＮの反転信号を受けることができ、他入力は、否定論理ゲートの直列接続１８の帰還信号を受けることができる。

【0020】

発振器２５は、信号ＴＥＳＴ＿ＩＮのアクティブ期間に動作して、周期信号を生成する。

【0021】

図４は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【0022】

半導体装置１１では、例示的なスイッチ回路１５は、入力１５ｄにクロック信号ＣＬＫを受けることができる。スイッチ回路１５は、否定論理積ゲート１６を介して信号ＴＥＳＴ＿ＩＮのアクティブ期間に周期信号としてクロック信号ＣＬＫと同等な信号を出力１５ｃより出力する。

【0023】

図５は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【0024】

半導体装置１１は、スイッチ回路１５の入力１５ｂに信号ＴＥＳＴ＿ＩＮを提供する論理ゲート２７を更に備えることができる。論理ゲート２７は、第１入力２７ｂ、第２入力２７ｃ、及び出力２７ｄを有する。例示的な論理ゲート２７は、多入力を有し、これらの入力に受けた波形に応答して、信号ＴＥＳＴ＿ＩＮを生成し、この後に、スイッチ回路１５は、生成された信号ＴＥＳＴ＿ＩＮを受ける。

【0025】

論理ゲート２７は、第１入力２７ｂに、第１信号ＴＥＳＴ＿ＩＮ１を受けると共に、第２入力２７ｃに、第２信号ＴＥＳＴ＿ＩＮ２を受ける。第１信号ＴＥＳＴ＿ＩＮ１は、時刻ｔ３に第１遷移（例えば論理値「Ｌ」から論理値「Ｈ」）を有する。第２信号ＴＥＳＴ＿ＩＮ２は、時刻ｔ４に第２遷移（例えば論理値「Ｌ」から論理値「Ｈ」）を有する。論理ゲート２７は、第１信号ＴＥＳＴ＿ＩＮ１及び第２信号ＴＥＳＴ＿ＩＮ２から、テストされるべき信号ＴＥＳＴ＿ＩＮを生成して、出力２７ｄに提供する。信号ＴＥＳＴ＿ＩＮは、時刻ｔ３に第３遷移（例えば論理値「Ｌ」から論理値「Ｈ」）を有すると共に、時刻ｔ４に第４遷移（例えば論理値「Ｈ」から論理値「Ｌ」）を有する。信号ＴＥＳＴ＿ＩＮのアクティブ期間は、第３遷移及び第４遷移によって規定され、また第１信号ＴＥＳＴ＿ＩＮ１の第１遷移と第２信号ＴＥＳＴ＿ＩＮ２の第２遷移との間隔に関連付けられる。第１遷移及び第２遷移の時刻は、それぞれ、第３遷移及び第４遷移の時刻に関連付けられる。論理値「Ｈ」から論理値「Ｌ」への遷移は、否定論理ゲートを用いて論理値「Ｌ」から論理値「Ｈ」への遷移に変更されることができる。また、論理値「Ｌ」から論理値「Ｈ」への遷移は、否定論理ゲートを用いて論理値「Ｈ」から論理値「Ｌ」への遷移に変更されることができる。具体的には、論理ゲート２７は、例えば論理積ゲートを含むことができ、論理積ゲートは、ある期間に共に論理値「Ｈ」を有する複数の入力信号からのアクティブ期間を特定することができる。また、論理ゲート２７は、例えば論理和ゲートを含むことができ、論理和ゲートは、ある期間に共に論理値「Ｌ」を有する複数の入力信号からのアクティブ期間を特定することができる。

【0026】

図６は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【0027】

半導体装置１１は、スイッチ回路１５の入力１５ｂに接続されて、入力１５ｂに信号ＴＥＳＴ＿ＩＮを提供するセレクタ２９を更に備えることができる。スイッチ回路１５は、テストされるべき信号ＴＥＳＴ＿ＩＮをセレクタ２９を介して受ける。

【0028】

セレクタ２９、例えば４入力のセレクタは、論理ゲート２７、第１回路３１、第２回路３２、及び第３回路３３からのテストされるべき信号を受ける。セレクタ２９は、これらのテストされるべき信号のうちの１つを選択信号ＳＳＥＬに応答してスイッチ回路１５に提供することができる。

【0029】

図７は、本実施形態に係る例示的な半導体装置を概略的に示す図面である。

【0030】

半導体装置１１は、例えば半導体チップ１４の形態を有することができる。例示的な半導体装置１１は、処理回路１７として中央処理装置（ＣＰＵ）を含み、記憶回路２１として不揮発性半導体メモリ回路（ＮＶＭ）を含む。例示的な半導体装置１１は、第１周辺回路４１、第２周辺回路４２、第３周辺回路４３及び第４周辺回路４４を含むことができる。例示的な半導体装置１１では、処理回路１７（ＣＰＵ）、記憶回路２１（ＮＶＭ）、第１周辺回路４１、第２周辺回路４２、第３周辺回路４３及び第４周辺回路４４は、共通バス１２を介して接続される。

【0031】

例示的な第１周辺回路４１、第２周辺回路４２、第３周辺回路４３及び第４周辺回路４４の少なくとも一部は、１又は複数の検知回路１０を含むことができる。これらの周辺回路は、検知回路１０を用いて個々に信号（例えば、ＴＥＳＴ＿ＩＮ）の検査を行うことができる。記憶回路２１は、実動作中、例えば電源起動の際に、半導体装置１１を用いて、例示的な第１周辺回路４１、第２周辺回路４２、第３周辺回路４３及び第４周辺回路４４を検査することができる。また、記憶回路２１は、実動作中に半導体装置１１を用いて、例示的な第１周辺回路４１、第２周辺回路４２、第３周辺回路４３及び第４周辺回路４４を検査するプログラムコードを含むことができる。

【0032】

本実施形態によれば、実動作における信号遅延を検出できる半導体装置１１を提供することができる。

【0033】

具体的には、半導体集積回路といった半導体装置１１において、実動作に用いられる単一の信号の遷移間隔及び複数の信号の遷移間の間隔を、アクティブ期間の時間変化として見積もることができる。この時間の変化は、故障及び経年劣化といった様々な事象に起因する。また、検知回路１０を動作させれば、実動作中の半導体装置１１において検出を可能にする。例示的なスイッチ回路１５のリングオシレータ及びカウンタ回路１３は、小規模な回路として提供される。

【0034】

カウンタ回路１３が計数したカウント値と記憶回路２１に格納された基準値（カウント値に換算された値）の大きさを比較することができ、或いはカウント値の範囲（例えば、下限値及び上限値）を示す基準値ＳＲＥＦと比較することができる。処理回路１７は、中央処理装置とは別のハードウエアとして構築されることができ、これによって、検知回路１０は、中央処理装置及び共通バスから独立して、信号（ＴＥＳＴ＿ＩＮ）の検査を行うことができる。

【0035】

半導体装置１１は、例えば以下のように作製されることができる。半導体装置１１は、例えばＭＯＳトランジスタといった電界効果トランジスタを製造する半導体プロセスを用いて作製されることができる。具体的には、半導体プロセスを半導体ウエハに適用して、ウエハ生産物を作製する。ウエハ生産物は、複数の半導体チップを提供可能な区画の配列を有する。また、ウエハ生産物から複数の半導体チップを作製することができる。さらに、半導体チップをパッケージ内に組み込んで組立体を作製することができる。ウエハ生産物、半導体チップ、及び組立体に電気的特性の検査を適用することができる。この検査において、基準値ＳＲＥＦは、出荷時の電気特性テストの値、並びに半導体チップ及び組立体毎の測定値に基づき特定される、或いは算出される、ことができる。特定された基準値ＳＲＥＦは、ウエハ生産物、半導体チップ、及び組立体における不揮発性メモリに書き込まれて、書き込み済みのウエハ生産物、半導体チップ、及び組立体を製造することができる。このような測定から基準値ＳＲＥＦを作成すると、基準値ＳＲＥＦは、発振器及びリングオシレータといった半導体装置の内蔵回路の製造バラツキから逃れることができ、基準値ＳＲＥＦの特定の煩雑さを回避できる。つまり、基準値ＳＲＥＦは、基準値ＳＲＥＦを特定する時点における内蔵回路に固有の特性を考慮した値として規定されることができる。これ故に、半導体装置１１は、発振器及びリングオシレータの特性ばらつきを許容することができ、これは、発振器及びリングオシレータといった回路の特性ばらつきを小さくするためにこれらの回路が複雑化又は大規模化にされることを防ぐ。この結果、リングオシレータといった簡素な回路を発振器として用いることができる。例えば、半導体チップ内のリングオシレータの特性を測定して、その特性に基づき基準値ＳＲＥＦを得ることができる。

【0036】

アクティブ期間は、論理値「Ｈ」又は論理値「Ｌ」のいずれであってもよい。比較される基準値は、記憶回路２１に格納される基準値（ＳＲＥＦ）より演算処置されたものであってもよい。

【0037】

本実施形態は、以下の示されるような様々な側面を有する。

【0038】

本実施形態に係る第１側面の半導体装置は、カウンタ回路と、テストされるべき信号を受ける入力、及び前記信号のアクティブ期間に周期信号を前記カウンタ回路に与える出力を有するスイッチ回路と、前記カウンタ回路からのカウント信号のカウント値を基準値と比較して、判定結果を示す判定信号を生成するように構成された処理回路と、を備える。

【0039】

第１側面に従う第２側面の半導体装置では、前記スイッチ回路は、発振器を含み、前記発振器は、前記信号の前記アクティブ期間に動作して、前記周期信号を生成することができる。

【0040】

第２側面に従う第３側面の半導体装置では、前記発振器は、リングオシレータを含むことができる。

【0041】

第１側面に従う第４側面の半導体装置では、前記スイッチ回路は、クロック信号を受け、前記スイッチ回路は、前記アクティブ期間に前記クロック信号と同等の信号を前記周期信号として出力することができる。

【0042】

第１側面から第４側面のいずれか一側面に従う第５側面の半導体装置は、前記基準値を格納する記憶回路を更に備えることができる。

【0043】

第５側面に従う第６側面の半導体装置では、前記記憶回路は、不揮発性半導体メモリを含むことができ、及び／又は前記記憶回路は、少なくとも１つのヒューズ素子を含むことができる。

【0044】

第１側面から第６側面のいずれか一側面に従う第７側面の半導体装置は、前記スイッチ回路の前記入力に前記信号を提供する論理ゲートを更に備え、前記論理ゲートは、第１遷移を有する第１信号を受ける第１入力と、第２遷移を有する第２信号を受ける第２入力とを有し、前記論理ゲートは、前記第１遷移と前記第２遷移との間の期間に前記アクティブ期間を有する信号を生成することができる。

【0045】

第１側面から第７側面のいずれか一側面に従う第８側面の半導体装置は、前記スイッチ回路の前記入力に接続されるセレクタを更に備え、前記スイッチ回路は、テストされるべき前記信号を前記セレクタを介して受けることができる。

【0046】

第１側面から第８側面のいずれか一側面に従う第９側面の半導体装置では、前記処理回路は、中央処理装置を含むことができる。

【0047】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0048】

１０・・・検知回路、１１・・・半導体装置、１２・・・共通バス、１３・・・カウンタ回路、１３ｂ、１３ｃ・・・入力、１４・・・半導体チップ、１５・・・スイッチ回路、１６・・・否定論理積ゲート、１７・・・処理回路、１８・・・直列接続、２１・・・記憶回路、２３・・・不揮発性メモリ、２５・・・発振器、２７・・・論理ゲート、２９・・・セレクタ、３１・・・第１回路、３２・・・第２回路、３３・・・第３回路、４１・・・第１周辺回路、４２・・・第２周辺回路、４３・・・第３周辺回路、４４・・・第４周辺回路、ＣＬＫ・・・クロック信号、ＲＥＳＥＴＢ・・・リセット系信号、ＳＣＮＴ・・・カウント信号、ＳＤＥＴ・・・判定信号、ＳＰＲＤ・・・周期信号、ＳＲＥＦ・・・基準値、ＳＳＥＬ・・・選択信号、ＴＥＳＴ＿ＩＮ、ＴＥＳＴ＿ＩＮ１、ＴＥＳＴ＿ＩＮ２・・・信号。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】