特開 2024-145664 半導体装置及びドライバ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024145664

(43)【公開日】2024-10-15

(54)【発明の名称】半導体装置及びドライバ装置

(51)【国際特許分類】

   G01R 31/28 20060101AFI20241004BHJP

   G01R 31/3185 20060101ALI20241004BHJP

   H01L 21/822 20060101ALI20241004BHJP

【ＦＩ】

G01R31/28 V

G01R31/3185

H01L27/04 T

H01L27/04 H

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023058114

(22)【出願日】2023-03-31

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】原山 国広

【テーマコード（参考）】

2G132

5F038

【Ｆターム（参考）】

2G132AA04

2G132AB02

2G132AB09

2G132AC02

2G132AD06

2G132AK09

2G132AK17

2G132AL31

5F038BH13

5F038DT16

(57)【要約】

【課題】データをスタティックに保持するように構成されたレジスタにおけるデータ化けの可能性を検出できる半導体装置を提供する。
【解決手段】半導体装置１１は、テスト回路１３と、テスト回路１３と異なる回路３５に設けられるレジスタ１５と、半導体装置１１の外部と接続可能な電極１７ａと、電極１７ａ、レジスタ１５及びテスト回路１３を搭載すると共に半導体を備える基板１９を備え、テスト回路１３は、レジスタ１５と同じトランジスタ接続を含むテスト論理回路２９、テスト論理回路２９の出力信号の論理値と期待値提供回路３３からの出力信号の論理値との照合を行う照合回路３１と、照合回路３１の照合が不一致を示す場合にこの不一致を示すアラート信号を生成するアラート回路３５を含み、テスト論理回路２９は、照合されるべき論理値を格納するように構成され、レジスタ１５は、１又は複数の回路を介して又は直接に電極１７ａに接続される。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体装置であって、
低電位電源線及び高電位電源線に接続される少なくとも１つのテスト回路と、
前記テスト回路と異なる回路に設けられ前記低電位電源線及び前記高電位電源線に接続されるレジスタと、
信号を入力すること及び出力することの少なくとも一方を可能にするように構成されると共に前記半導体装置の外部と接続可能な電極と、
前記電極、前記レジスタ及び前記テスト回路を搭載すると共に、半導体を備える基板と、
を備え、
前記テスト回路は、
前記レジスタと同じトランジスタ接続を含む少なくとも１つのテスト論理回路と、
前記テスト論理回路の出力信号及び期待値提供回路からの出力信号を受けると共に前記テスト論理回路の前記出力信号の論理値と前記期待値提供回路からの前記出力信号の論理値との照合を行う少なくとも１つの照合回路と、
前記照合回路が前記照合の不一致を示す場合に前記不一致を示すアラート信号を生成するアラート回路と、
を含み、
前記テスト論理回路は、照合されるべき論理値を格納するように構成され、
前記レジスタは、１又は複数の回路を介して又は直接に前記電極に接続される、
半導体装置。

【請求項2】

前記テスト論理回路は、
前記レジスタと同じトランジスタ接続を含む第１テスト論理回路と、
前記レジスタと同じトランジスタ接続を含む第２テスト論理回路と、
を含み、
前記照合回路は、
前記第１テスト論理回路の出力信号及び前記期待値提供回路からの第１出力信号を受けると共に前記第１テスト論理回路の前記出力信号の論理値と前記期待値提供回路からの前記第１出力信号の論理値との照合を行うように構成された第１照合回路と、
前記第２テスト論理回路の出力信号及び前記期待値提供回路からの第２出力信号を受けると共に前記第２テスト論理回路の前記出力信号の論理値と前記期待値提供回路からの前記第２出力信号の論理値との照合を行うように構成された第２照合回路と、
を含み、
前記第１テスト論理回路の前記論理値及び前記第２テスト論理回路の前記論理値は、互いに異なる、
請求項１に記載された半導体装置。

【請求項3】

前記テスト論理回路の数は、２以上であり、
前記半導体装置は、全ての前記テスト論理回路の出力信号を前記照合回路を介して受ける論理和ゲートを更に備える、
請求項１に記載された半導体装置。

【請求項4】

前記テスト論理回路は、少なくとも１つのフリップフロップ回路を含み、
前記テスト回路は、前記フリップフロップ回路の出力ノード、前記フリップフロップ回路の入力ノード、及び前記フリップフロップ回路の内部ノードの少なくともいずれかの接続ノードと前記高電位電源線との間に接続された第１キャパシタと、前記フリップフロップ回路の前記接続ノードと前記低電位電源線との間に接続された第２キャパシタと、を含み、
前記第１キャパシタのキャパシタンスは、前記第２キャパシタのキャパシタンスと異なる、
請求項１に記載された半導体装置。

【請求項5】

前記テスト論理回路は、少なくとも１つのフリップフロップ回路を含み、
前記フリップフロップ回路は、少なくとも１つの否定論理ゲート及びトライステートインバータを含み、
前記否定論理ゲート及び前記トライステートインバータの各々は、ｐチャネルトランジスタ及びｎチャネルトランジスタを有し、
前記ｐチャネルトランジスタのトランジスタレシオ及び前記ｎチャネルトランジスタのトランジスタレシオは、互いに異なり、
前記トランジスタレシオは、前記ｐチャネルトランジスタ及び前記ｎチャネルトランジスタのチャネル幅とチャネル長との比を示す、
請求項１に記載された半導体装置。

【請求項6】

前記第１テスト論理回路は、直列に接続された複数の第１フリップフロップ回路の直列接続を含み、
前記第２テスト論理回路は、直列に接続された複数の第２フリップフロップ回路の直列接続を含み、
前記第１フリップフロップ回路の直列接続は、セット信号及びリセット信号の一方を受けるように構成され、
前記第２フリップフロップ回路の直列接続は、前記セット信号及び前記リセット信号の他方を受けるように構成される、
請求項２に記載された半導体装置。

【請求項7】

前記第１テスト論理回路は、少なくとも１つの第１フリップフロップ回路を含み、
前記第２テスト論理回路は、少なくとも１つの第２フリップフロップ回路を含み、
前記テスト回路は、前記第１フリップフロップ回路の出力ノード及び前記第１フリップフロップ回路の内部ノードの少なくとも１つの接続ノードと前記高電位電源線との間に接続された第１キャパシタと、前記第１フリップフロップ回路の前記接続ノードと前記低電位電源線との間に接続された第２キャパシタと、を含み、
前記第１キャパシタのキャパシタンスは、前記第２キャパシタのキャパシタンスと異なる、
請求項２に記載された半導体装置。

【請求項8】

前記第１テスト論理回路は、少なくとも１つの第１フリップフロップ回路を含み、
前記第２テスト論理回路は、少なくとも１つの第２フリップフロップ回路を含み、
前記第１フリップフロップ回路及び前記第２フリップフロップ回路の一方又は両方は、少なくとも１つの否定論理ゲート及びトライステートインバータを含み、
前記否定論理ゲート及び前記トライステートインバータの各々は、ｐチャネルトランジスタ及びｎチャネルトランジスタを有し、
前記ｐチャネルトランジスタのトランジスタレシオ及び前記ｎチャネルトランジスタのトランジスタレシオは、互いに異なり、
前記トランジスタレシオは、前記ｐチャネルトランジスタ及び前記ｎチャネルトランジスタのチャネル幅とチャネル長との比を示す、
請求項２に記載された半導体装置。

【請求項9】

請求項１から請求項８のいずれか一項に記載された半導体装置と、
前記基板の上に設けられた受信レシーバと、
前記レジスタを介して前記受信レシーバからのガンマカーブ設定のための設定データを受けると共に前記基板の上に設けられる設定回路と、
前記設定回路から前記設定データを受けると共にディスプレイを駆動するように構成され、前記基板の上に設けられるドライバ回路と、
を備え、
前記照合回路の照合結果は、前記基板の外部に出力される、
ドライバ装置。

【請求項10】

前記半導体装置、前記受信レシーバ、前記ドライバ回路、前記設定回路、及び前記ドライバ回路は、第１半導体チップに含まれ、
前記ドライバ装置は、第２半導体チップと、前記第１半導体チップ及び前記第２半導体チップを互いに接続する接続構造と、を更に備え、
前記第２半導体チップは、
前記接続構造を介して前記受信レシーバに接続された送信トランスミッタと、
前記接続構造を介して前記照合回路の前記照合結果を受けると共に、前記照合結果が期待値不一致を示す場合に、前記送信トランスミッタに再送要求信号を送る入力回路と、
前記入力回路及び前記送信トランスミッタを搭載すると共に、半導体を備える第２基板と、
を含む、
請求項９に記載されたドライバ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びドライバ装置に関する。

【背景技術】

【0002】

特許文献１は、レジスタ監視回路を開示する。レジスタ監視回路は、ビット化けや異常書き込みによってレジスタの内容が変化してデバイスが望まれない動作を行うことを防ぐ。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開2007-058467号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体集積回路は、様々な環境で、様々な用途に使用される。半導体集積回路、例えばディスプレイパネルで用いられるドライバ回路は、ディスプレイパネルのライン毎に画像データを書き込む。さらに、ドライバ回路は、画像データとは別に、画質表現に必要な設定データ(例えばガンマカーブ設定データ)、表示システムを維持するために必要な設定データの書き込みを行うと共に、これらのデータを内部のレジスタに保持する。

【0005】

ディスプレイパネルを含むシステムが、静電放電（ＥＳＤ）にさらされることがある。ドライバ回路が静電放電を受けると、ドライバ回路の内部レジスタにおいてデータ化け（data corruptions）に至る可能性がある。内部レジスタの意図しない変化は、表示画像に影響を与える場合がある。

【0006】

データ化けの影響を低減するためには、以下のようないくつの方策がある。定期的にリセットしてレジスタを書き直すことである。または、レジスタ内部に書かれているレジスタデータを別のレジスタの内容と照合して、異常を検知した場合、レジスタを書き直すことである。または、複数のレジスタに同じデータを書き込み、これらのレジスタのデータに不一致が生じたときレジスタを書き直すことである。

【0007】

本発明は、データをスタティックに保持するように構成されたレジスタにおけるデータ化けの可能性を検出できる半導体装置、及び半導体装置を含むドライバ装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の第１態様に係る半導体装置は、低電位電源線及び高電位電源線に接続される少なくとも１つのテスト回路と、前記テスト回路と異なる回路に設けられ前記低電位電源線及び前記高電位電源線に接続されるレジスタと、信号を入力すること及び出力することの少なくとも一方を可能にするように構成されると共に前記半導体装置の外部と接続可能な電極と、前記電極、前記レジスタ及び前記テスト回路を搭載すると共に、半導体を備える基板と、を備え、前記テスト回路は、前記レジスタと同じトランジスタ接続を含む少なくとも１つのテスト論理回路と、前記テスト論理回路の出力信号及び期待値提供回路からの出力信号を受けると共に前記テスト論理回路の前記出力信号の論理値と前記期待値提供回路からの前記出力信号の論理値との照合を行う少なくとも１つの照合回路と、前記照合回路が前記照合の不一致を示す場合に前記不一致を示すアラート信号を生成するアラート回路と、を含み、前記テスト論理回路は、照合されるべき論理値を格納するように構成され、前記レジスタは、１又は複数の回路を介して又は直接に前記電極に接続される。

【0009】

本発明の第２態様に係るドライバ装置は、上記の態様に係る半導体装置と、前記基板の上に設けられた受信レシーバと、前記レジスタを介して前記受信レシーバからのガンマカーブ設定のための設定データを受けると共に前記基板の上に設けられる設定回路と、前記設定回路から前記設定データを受けると共にディスプレイを駆動するように構成され、前記基板の上に設けられるドライバ回路と、を備え、前記照合回路の照合結果は、前記基板の外部に出力される。

【発明の効果】

【0010】

上記の態様によれば、データをスタティックに保持するように構成されたレジスタにおけるデータ化けの可能性を検出できる半導体装置、及び半導体装置を含むドライバ装置を提供できる。

【図面の簡単な説明】

【0011】

【図1】図１は、本実施形態に係る半導体装置を概略的に示す図面である。

【図2】図２は、本実施形態の半導体装置の例示的なテスト回路を示す図面である。

【図3】図３は、図２に示された例示的なテスト回路の動作波形を示す図面である。

【図4】図４は、本実施形態の半導体装置の例示的なテスト回路を示す図面である。

【図5】図５は、本実施形態の半導体装置の例示的なテスト回路を示す図面である。

【図6】図６は、図５に示された例示的なテスト回路の動作波形を示す図面である。

【図7】図７は、図５に示された例示的なテスト回路の配置を模式的に示す図面である。

【図8】図８は、本実施形態に係る半導体装置の例示的なテスト論理回路を示す図面である。

【図9】図９は、本実施形態に係る半導体装置の例示的なテスト論理回路を示す図面である。

【図10】図１０は、本実施形態に係る半導体装置の例示的なテスト論理回路を示す図面である。

【図11】図１１は、本実施形態に係る半導体装置の例示的なテスト論理回路を示す図面である。

【図12】図１２は、本実施形態に係るドライバ装置を概略的に示す図面である。

【発明を実施するための形態】

【0012】

以下、図面を参照して本発明を実施するための各実施の形態について説明する。引き続く説明において、同一又は類似の部分には、同一又は類似の符号を付して、繰り返しの説明を省略する。

【0013】

図１は、本実施形態に係る半導体装置を概略的に示す図面である。

【0014】

半導体装置１１は、テスト回路１３、レジスタ１５、電極１７（１７ａ、１７ｂ、１７ｃ、１７ｄ）、及び半導体を備える基板１９を備える。レジスタ１５は、テスト回路１３と異なる回路２５に設けられる。

【0015】

電極１７ａは、例えばパッド電極であることができ、また信号を入力すること及び出力することの少なくとも一方を可能にすると共に半導体装置１１の外部と接続可能なように構成される。電極１７ａは、１又は複数の回路を介して、或いは直接に、レジスタ１５、例えばその入力及び出力の一方に接続されることができる。電極１７ｄは、１又は複数の回路を介して、或いは直接に、レジスタ１５、例えばその入力及び出力の他方に接続されることができる。

【0016】

テスト回路１３及びレジスタ１５は、低電位電源線２１及び高電位電源線２３に接続される。低電位電源線２１及び高電位電源線２３は、それぞれ、電極１７ｂ及び電極１７ｃに接続される。基板１９は、テスト回路１３、レジスタ１５、電極１７ａ、電極１７ｂ、電極１７ｃ及び電極１７ｄを搭載しており、これらは同じ半導体チップ内にある。

【0017】

テスト回路１３は、少なくとも１つのテスト論理回路２９、及び少なくとも１つの照合回路３１を含む。テスト論理回路２９は、照合されるべき論理値を格納するように構成される。照合回路３１は、テスト論理回路２９の出力信号及び期待値提供回路３３からの出力信号を受けて、テスト論理回路２９の出力信号の論理値と期待値提供回路３３からの出力信号の論理値との照合を行う。この照合が不一致であることを示す場合に、テスト回路１３は、不一致を示すアラート信号（error）を生成することができる。テスト回路１３には、アラート回路３５が提供されて、アラート回路３５はアラート信号を生成する。

【0018】

半導体装置１１によれば、テスト回路１３におけるデータ照合の不一致は、レジスタ１５におけるデータ化けの可能性を示す。レジスタ１５の更新が求められる。アラート信号に応答して、レジスタ１５が更新されることができる。

【0019】

図２は、本実施形態の半導体装置の例示的なテスト回路を示す図面である。図３は、図２に示された例示的なテスト回路の動作波形を示す図面である。図３を参照すると、データ攪乱ＥＳＤ１、ＥＳＤ２が示されている。

【0020】

テスト回路１３ａでは、テスト論理回路２９は、第１テスト論理回路４１及び第２テスト論理回路４３を含むことができる。第１テスト論理回路４１及び第２テスト論理回路４３の一方、例えば第１テスト論理回路４１は、論理値「Ｈ」を保持するように構成される。第１テスト論理回路４１及び第２テスト論理回路４３の他方、例えば第２テスト論理回路４３は、論理値「Ｌ」を保持するように構成される。

【0021】

第１テスト論理回路４１及び第２テスト論理回路４３は、例えばフリップフロップ回路又はラッチ回路を含むことができる。例示的な第１テスト論理回路４１及び第２テスト論理回路４３の各々は、フリップフロップ回路を含むことができる。具体的には、第１テスト論理回路４１は、論理値「Ｈ」を保持するように構成されるフリップフロップ回路を含み、第２テスト論理回路４３は、論理値「Ｌ」を保持するように構成されるフリップフロップ回路を含む。

【0022】

照合回路３１は、第１照合回路４５及び第２照合回路４７を含む。

【0023】

第１照合回路４５は、第１テスト論理回路４１の出力信号（ｑ）及び期待値提供回路３３の期待値信号（ＦＩＸＨ）を受けると共に第１テスト論理回路４１の出力信号（ｑ）の論理値と期待値提供回路３３の期待値信号の論理値「Ｈ」との照合を行う。

【0024】

第２照合回路４７は、第２テスト論理回路４３の出力信号（ｘｑ）及び期待値提供回路３３の期待値信号（ＦＩＸＬ）を受けると共に第２テスト論理回路４３の出力信号（ｘｑ）の論理値と期待値提供回路３３の期待値信号（ＦＩＸＬ）の論理値「Ｌ」との照合を行う。

【0025】

例示的な期待値提供回路３３の期待値信号の論理値は、第１照合回路４５に論理値「Ｈ」の信号ＦＩＸＨを与え、第２照合回路４７に論理値「Ｌ」の信号ＦＩＸＬを与える。例示的な第１照合回路４５及び第２照合回路４７は、排他的論理和回路（ＥＸＯＲ）を含むことができる。

【0026】

第１照合回路４５及び第２照合回路４７の出力は、第１論理回路４９に与えられ、第１論理回路４９は、第１照合回路４５及び第２照合回路４７の少なくとも一方において期待値不一致が生じたか否かを示す判定信号（ｓ１）を生成する。例示的な第１論理回路４９は、論理和ゲートを含むことができる。

【0027】

アラート回路３５は、第１論理回路４９に加えて、遅延回路５１及び第２論理回路５３を含む。論理回路４９の出力は、論理回路４９の出力における遷移を検出するために遅延回路５１に与えられる。例示的な遅延回路５１は、クロックＣＬＫに従って動作する複数のフリップフロップ回路（５１ｂ、５１ｃ）を含み、これらのフリップフロップ回路は、直列に接続される。第２論理回路５３は、複数の入力を有し、これらの入力は、遅延回路５１内のフリップフロップ回路の直列接続における異なる中間ノード（ｓ２、ｓ３）に接続される。第２論理回路５３は、第１論理回路４９の出力における遷移波形から照合結果を示す信号（ｅｒｒｏｒ）を生成する。

【0028】

図３に示されるように、テスト回路１３ａは、第１テスト論理回路４１及び第２テスト論理回路４３の少なくともいずれか一方のデータ化けを検出することができる。

【0029】

第２論理回路５３の出力は、第１テスト論理回路４１のセット端子（ｓｅｔ）及び第２テスト論理回路４３のリセット端子（ｒｓｔ）に接続されて、検出結果が帰還される。この帰還に応答して、データ化け検出の際には、第１テスト論理回路４１及び第２テスト論理回路４３にそれぞれの初期論理値が再び設定される。

【0030】

図４は、本実施形態の半導体装置の例示的なテスト回路を示す図面である。図４を参照すると、テスト回路１３ｂでは、テスト論理回路２９及び照合回路３１は、ユニット５５を構成する。

【0031】

テスト回路１３ｂは、複数のユニット５５と、これらのユニット５５の出力に接続された第１論理回路４９を含む。第１論理回路４９は、複数のユニット５５の出力からの信号の全てを受ける多入力の論理ゲートである。テスト回路１３ｂによれば、データ化けの検知精度を高めることができる。

【0032】

複数のユニット５５は、半導体装置１１の半導体チップの様々な位置に配置されることができる。テスト回路１３ｂは、ユニット５５の少なくとも１つにデータ化けが生じたことを検知できる。

【0033】

図５は、本実施形態の半導体装置の例示的なテスト回路を示す図面である。図６は、図５に示された例示的なテスト回路の動作波形を示す図面である。図６を参照すると、データ攪乱ＥＳＤ３が示されている。

【0034】

図５を参照すると、複数の第１テスト論理回路４１が、カスコード接続されて、第１カスコード型論理回路６１を構成する。また、複数の第２テスト論理回路４３が、カスコード接続されて、第２カスコード型論理回路６３を構成する。

【0035】

第１カスコード型論理回路６１における例示的な第１テスト論理回路４１は、フリップフロップ回路を含むことができる。具体的には、初段の第１テスト論理回路４１は、論理値「Ｈ」を保持するように構成されるフリップフロップ回路を含み、２段目以降の第１テスト論理回路４１は、論理値「Ｈ」を保持するように構成されるカスコード接続のフリップフロップ回路を含む。第２カスコード型論理回路６３における例示的な第２テスト論理回路４３は、フリップフロップ回路を含むことができる。具体的には、初段の第２テスト論理回路４３は、論理値「Ｌ」を保持するように構成されるフリップフロップ回路を含み、２段目以降の第２テスト論理回路４３は、論理値「Ｌ」を保持するように構成されるカスコード接続のフリップフロップ回路を含む。

【0036】

図６に示されるように、データ攪乱ＥＳＤ３により、第１カスコード型論理回路６１のノードｑ＜２＞にデータ化けが生じる。このデータ化けは、第１カスコード型論理回路６１内をクロックＣＬＫに従って伝搬する。最後に、第１照合回路４５に到達する。

【0037】

図７は、図５に示された例示的なテスト回路の配置を模式的に示す図面である。図７に示されるように、第１カスコード型論理回路６１及び第２カスコード型論理回路６３は、同じ段数の直列接続を有することができる。対応するそれぞれの段のフリップフロップ回路は、半導体装置１１の半導体チップにおいて、互いに離れて配置されることができる。第１カスコード型論理回路６１及び第２カスコード型論理回路６３の出力は、単一の照合回路３１に接続されることができる。第２論理回路５３の出力は、第１カスコード型論理回路６１及び第２カスコード型論理回路６３の入力、具体的には、第１テスト論理回路４１のセット端子及び第２テスト論理回路４３のリセット端子に接続されて、検出結果が帰還される。この帰還に応答して、データ化け検出の際には、第１テスト論理回路４１及び第２テスト論理回路４３にそれぞれの論理値が再び設定される。

【0038】

図８は、本実施形態に係る半導体装置の例示的なテスト論理回路を示す図面である。

【0039】

図８を参照すると、例示的なテスト論理回路４０ａは、直列に接続された２つの第１ラッチ回路７１及び第２ラッチ回路７２を含むフリップフロップ回路を備える。フリップフロップ回路は、入力Ｄ及び出力Ｑを有する。第１ラッチ回路７１は、トライステート（クロックド）インバータといった反転ゲート７１ｂ、７１ｄ及びＮＯＲ回路といった多入力の論理反転ゲート７１ｃを含み、反転ゲート７１ｄ及び論理反転ゲート７１ｃは、帰還回路を形成する。第２ラッチ回路７２は、トライステートインバータといった反転ゲート７２ｂ、７２ｄ及びＮＯＲ回路といった多入力の論理反転ゲート７２ｃを含み、反転ゲート７２ｄ及び論理反転ゲート７２ｃは帰還回路を形成する。論理反転ゲート７１ｃ及び論理反転ゲート７２ｃは、セット（ｓｅｔ）といった信号（ｅｘｔ）を受ける。

【0040】

反転ゲート７１ｂ及び反転ゲート７２ｄは、ｐチャネルトランジスタにクロック（ｃｌｋ）を受けると共にｎチャネルトランジスタにクロック（ｃｌｋの反転であるｘｃｌｋ）を受ける。反転ゲート７１ｄ及び反転ゲート７２ｂは、ｐチャネルトランジスタにクロック（ｘｃｌｋ）を受けると共にｎチャネルトランジスタにクロック（ｃｌｋ）を受ける。

【0041】

テスト論理回路４０ａは、キャパシタ７３ｂ、７３ｃ、７３ｄ、７３ｅ、７４ｂ、７４ｃ、７４ｄ及び７４ｅ（キャパシタ素子又は寄生キャパシタの少なくとも一方を含む）を有する。キャパシタ７３ｂ、７３ｃ、７３ｄ、７３ｅ、７４ｂ、７４ｃ、７４ｄ及び７４ｅは、反転ゲート及び論理反転ゲート間の接続ノード及び出力に接続される。

【0042】

具体的には、キャパシタ７３ｂは、反転ゲート７１ｂの出力と高電位電源線２３との間に接続され、キャパシタ７４ｂは、反転ゲート７１ｂの出力と低電位電源線２１との間に接続される。キャパシタ７３ｃは、論理反転ゲート７１ｃの出力と低電位電源線２１との間に接続され、キャパシタ７４ｃは、論理反転ゲート７１ｃの出力と高電位電源線２３との間に接続される。キャパシタ７３ｄは、反転ゲート７２ｂの出力と高電位電源線２３との間に接続され、キャパシタ７４ｄは、反転ゲート７２ｂの出力と低電位電源線２１との間に接続される。キャパシタ７３ｅは、論理反転ゲート７２ｃの出力と低電位電源線２１との間に接続され、キャパシタ７４ｅは、論理反転ゲート７２ｃの出力と高電位電源線２３との間に接続される。キャパシタ７３ｂ、７３ｃ、７３ｄ、７３ｅ、７４ｂ、７４ｃ、７４ｄ及び７４ｅの少なくとも１つがテスト論理回路４０ａに適用されることができる。また、キャパシタ７３ｂ、７３ｃ、７３ｄ、７３ｅ、７４ｂ、７４ｃ、７４ｄ及び７４ｅの少なくとも１つが、テスト論理回路４０ａの入力ノード、出力ノード、及び内部ノードの少なくとも１つに接続されることができる。

【0043】

キャパシタ７３ｂ、７３ｃ、７３ｄ及び７３ｅのキャパシタンスは、それぞれ、キャパシタ７４ｂ、７４ｃ、７４ｄ及び７４ｅのキャパシタンスより大きい。

【0044】

例示的なテスト論理回路４０ａは、信号ｅｘｔに応答したリセット解除の後に、第１ラッチ回路７１及び第２ラッチ回路７２に論理値「Ｌ」を保持する。

【0045】

テスト論理回路４０ａは、キャパシタの接続に起因して、論理値「Ｌ」が論理値「Ｈ」に化け易い特性を有する。

【0046】

図９は、本実施形態に係る半導体装置の例示的なテスト論理回路を示す図面である。

【0047】

図９を参照すると、例示的なテスト論理回路４０ｂは、直列に接続された２つの第１ラッチ回路７５及び第２ラッチ回路７６を含むフリップフロップ回路を備える。図８と同様に、第１ラッチ回路７５は、トライステートインバータといった反転ゲート７５ｂ、７５ｄ及びＮＡＮＤ回路といった多入力の論理反転ゲート７５ｃを含み、反転ゲート７５ｄ及び論理反転ゲート７５ｃは、帰還回路を形成する。第２ラッチ回路７６は、トライステートインバータといった反転ゲート７６ｂ、７６ｄ及びＮＡＮＤ回路といった多入力の論理反転ゲート７６ｃを含み、反転ゲート７６ｄ及び論理反転ゲート７６ｃは帰還回路を形成する。論理反転ゲート７５ｃ及び論理反転ゲート７６ｃは、セット信号（ｓｅｔ）といった信号（ｅｘｔ）を受ける。

【0048】

反転ゲート７５ｂ及び反転ゲート７６ｄは、ｐチャネルトランジスタにクロック（ｃｌｋ）を受けると共にｎチャネルトランジスタにクロック（ｘｃｌｋ）を受ける。反転ゲート７５ｄ及び反転ゲート７６ｂは、ｐチャネルトランジスタにクロック（ｘｃｌｋ）を受けると共にｎチャネルトランジスタにクロック（ｃｌｋ）を受ける。

【0049】

テスト論理回路４０ｂは、キャパシタ７７ｂ、７７ｃ、７７ｄ、７７ｅ、７８ｂ、７８ｃ、７８ｄ及び７８ｅ（キャパシタ素子又は寄生キャパシタの少なくとも一方を含む）を有する。キャパシタ７７ｂ、７７ｃ、７７ｄ、７７ｅ、７８ｂ、７８ｃ、７８ｄ及び７８ｅは、反転ゲート及び論理反転ゲート間の接続ノードに接続される。

【0050】

具体的には、キャパシタ７７ｂは、反転ゲート７５ｂの出力と低電位電源線２１との間に接続され、キャパシタ７８ｂは、反転ゲート７５ｂの出力と高電位電源線２３との間に接続される。キャパシタ７７ｃは、論理反転ゲート７５ｃの出力と高電位電源線２３との間に接続され、キャパシタ７８ｃは、論理反転ゲート７５ｃの出力と低電位電源線２１との間に接続される。キャパシタ７７ｄは、反転ゲート７６ｂの出力と低電位電源線２１との間に接続され、キャパシタ７８ｄは、反転ゲート７６ｂの出力と高電位電源線２３との間に接続される。キャパシタ７７ｅは、論理反転ゲート７６ｃの出力と高電位電源線２３との間に接続され、キャパシタ７８ｅは、論理反転ゲート７６ｃの出力と低電位電源線２１との間に接続される。

【0051】

キャパシタ７７ｂ、７７ｃ、７７ｄ及び７７ｅのキャパシタンスは、それぞれ、キャパシタ７８ｂ、７８ｃ、７８ｄ及び７８ｅのキャパシタンスより大きい。

【0052】

例示的なテスト論理回路４０ｂは、信号（ｅｘｔ）に応答したセット解除の後に、第１ラッチ回路７１及び第２ラッチ回路７２に論理値「Ｈ」を保持する。

【0053】

テスト論理回路４０ｂは、キャパシタの接続に起因して、論理値「Ｈ」が論理値「Ｌ」に化け易い特性を有する。

【0054】

図１０は、本実施形態に係る半導体装置の例示的なテスト論理回路を示す図面である。

【0055】

図１０を参照すると、例示的なテスト論理回路４０ｃは、直列に接続された２つの第１ラッチ回路８１及び第２ラッチ回路８２を含むフリップフロップ回路を備える。第１ラッチ回路８１は、トライステートインバータといった反転ゲート８１ｂ、８１ｄ及びＮＯＲ回路といった多入力の論理反転ゲート８１ｃを含み、反転ゲート８１ｄ及び論理反転ゲート８１ｃは、帰還回路を形成する。第２ラッチ回路８２は、トライステートインバータといった反転ゲート８２ｂ、８２ｄ及びＮＯＲ回路といった多入力の論理反転ゲート８２ｃを含み、反転ゲート８２ｄ及び論理反転ゲート８２ｃは帰還回路を形成する。論理反転ゲート８１ｃ及び論理反転ゲート８２ｃは、リセット信号（ｒｓｔ）といった信号（ｅｘｔ）を受ける。

【0056】

反転ゲート８１ｂ及び反転ゲート８２ｄは、ｐチャネルトランジスタにクロック（ｃｌｋ）を受けると共にｎチャネルトランジスタにクロック（ｘｃｌｋ）を受ける。反転ゲート８１ｄ及び反転ゲート８２ｂは、ｐチャネルトランジスタにクロック（ｘｃｌｋ）を受けると共にｎチャネルトランジスタにクロック（ｃｌｋ）を受ける。

【0057】

反転ゲート８１ｂは、例えばｐチャネルトランジスタ（チャネル長Ｌｐ及びチャネル幅Ｗｐ）及びｎチャネルトランジスタ（チャネル長Ｌｎ及びチャネル幅Ｗｎ）を有する。ｐチャネルトランジスタの電流駆動能力は、トランジスタレシオ（チャネル幅Ｗｐ／チャネル長Ｌｐ）によって表されることができ、ｎチャネルトランジスタの電流駆動能力は、トランジスタレシオ（チャネル幅Ｗｎ／チャネル長Ｌｎ）によって表されることができる。反転ゲート８１ｂでは、ｐチャネルトランジスタの電流駆動能力をＲＴｐ８１ｂ（＝チャネル幅Ｗｐ／チャネル長Ｌｐ）として表すと共に、ｎチャネルトランジスタの電流駆動能力をＲＴｎ８１ｂ（＝チャネル幅Ｗｎ／チャネル長Ｌｎ）として表す。他の反転ゲート及び論理ゲートについても、同様に、ｐチャネルトランジスタの電流駆動能力及びｎチャネルトランジスタの電流駆動能力が規定される。また、トランジスタのｍ段縦積みの電流駆動能力の見積もりでは、例えばチャネル幅Ｗを変えずにチャネル長Ｌを「ｍ」倍にする換算（Ｗ／Ｌ／ｍ）が用いられる。

【0058】

記法「ＲＴｐ８１ｂ＞ＲＴｎ８１ｂ」は、ｐチャネルトランジスタの電流駆動能力（ＲＴｐ８１ｂ）がｎチャネルトランジスタの電流駆動能力（ＲＴｎ８１ｂ）より優れる、ことを表す。

【0059】

図１０のフリップフロップ回路において、以下の関係が満たされる。
ＲＴｐ８１ｂ＜ＲＴｎ８１ｂ
ＲＴｐ８１ｃ＞ＲＴｎ８１ｃ
ＲＴｐ８１ｄ＜ＲＴｎ８１ｄ
ＲＴｐ８２ｂ＜ＲＴｎ８２ｂ
ＲＴｐ８２ｃ＞ＲＴｎ８２ｃ
ＲＴｐ８２ｄ＜ＲＴｎ８２ｄ

【0060】

例示的なテスト論理回路４０ｃは、信号（ｅｘｔ）に応答したリセット解除の後に、第１ラッチ回路８１及び第２ラッチ回路８２に論理値「Ｌ」を保持する。テスト論理回路４０ｃは、トランジスタの駆動能力に起因して、論理値「Ｌ」が論理値「Ｈ」に化け易い特性を有する。

【0061】

図１１は、本実施形態に係る半導体装置の例示的なテスト論理回路を示す図面である。

【0062】

図１１を参照すると、例示的なテスト論理回路４０ｄは、直列に接続された２つの第１ラッチ回路８３及び第２ラッチ回路８４を含むフリップフロップ回路を備える。第１ラッチ回路８３は、トライステートインバータといった反転ゲート８３ｂ、８３ｄ及びＮＡＮＤ回路といった多入力の論理反転ゲート８３ｃを含み、反転ゲート８３ｄ及び論理反転ゲート８３ｃは、帰還回路を形成する。第２ラッチ回路８４は、トライステートインバータといった反転ゲート８４ｂ、８４ｄ及びＮＡＮＤ回路といった多入力の論理反転ゲート８４ｃを含み、反転ゲート８４ｄ及び論理反転ゲート８４ｃは帰還回路を形成する。論理反転ゲート８３ｃ及び論理反転ゲート８４ｃは、セット信号（ｒｓｔ）といった信号（ｅｘｔ）を受ける。

【0063】

反転ゲート８３ｂ及び反転ゲート８４ｄは、ｐチャネルトランジスタにクロック（ｃｌｋ）を受けると共にｎチャネルトランジスタにクロック（ｃｌｋの反転であるｘｃｌｋ）を受ける。反転ゲート８３ｄ及び反転ゲート８４ｂは、ｐチャネルトランジスタにクロック（ｘｃｌｋ）を受けると共にｎチャネルトランジスタにクロック（ｃｌｋ）を受ける。

【0064】

反転ゲート８３ｂ、８３ｄ、８４ｂ及び８４ｄ並びに論理反転ゲート８３ｃ及び８４ｃに関して、同様に、ｐチャネルトランジスタの電流駆動能力及びｎチャネルトランジスタの電流駆動能力が規定される。

【0065】

図１１のフリップフロップ回路において、以下の関係が満たされる。
ＲＴｐ８３ｂ＞ＲＴｎ８３ｂ
ＲＴｐ８３ｃ＜ＲＴｎ８３ｃ
ＲＴｐ８３ｄ＞ＲＴｎ８３ｄ
ＲＴｐ８４ｂ＞ＲＴｎ８４ｂ
ＲＴｐ８４ｃ＜ＲＴｎ８４ｃ
ＲＴｐ８４ｄ＞ＲＴｎ８４ｄ

【0066】

例示的なテスト論理回路４０ｄは、信号（ｅｘｔ）に応答したセット解除の後に、第１ラッチ回路８３及び第２ラッチ回路８４に論理値「Ｈ」を保持する。テスト論理回路４０ｄは、トランジスタの駆動能力に起因して、論理値「Ｈ」が論理値「Ｌ」に化け易い特性を有する。

【0067】

図１２は、本実施形態に係るドライバ装置を概略的に示す図面である。

【0068】

ドライバ装置５７は、既に説明された半導体装置１１、受信レシーバ８５、設定回路８７、及びドライバ回路８９を備える。受信レシーバ８５は、例えば電極１７ａに接続されることができる。レジスタ１５は、ガンマカーブ設定のための設定データＳＧＤＡＴを受信レシーバ８５から受ける。設定回路８７は、レジスタ１５を介して受信レシーバ８５から設定データＳＧＤＡＴを受ける。ドライバ回路８９は、設定回路８７からの設定データＳＧＤＡＴに従ってディスプレイ９１を駆動するように構成される。ドライバ回路８９の出力は、電極１７ｄに接続される。ドライバ回路８９の前段には、データラッチといった格納回路９３が設けられる。格納回路９３は、表示されるべき画像データＳＤＡＴＡを格納すると共に、画像データをドライバ回路８９に提供する。

【0069】

受信レシーバ８５、ドライバ回路８９、設定回路８７、及び格納回路９３は、基板１９上に設けられる。照合回路３１の照合結果（ｅｒｒｏｒ）は、別の電極１２から基板１９の外部に出力される。テスト回路１３と電極１２との間には、出力回路９２が接続されている。

【0070】

例示的なレジスタ１５は、例えば受信レシーバ８５よりテスト回路１３の近くに配置されることができる。

【0071】

受信レシーバ８５は、例えばシリアル形式でデータ信号を受信することができる。シリアル形式の信号は、受信レシーバ８５或いは別の回路によってパラレル形式のデータ信号に変換されることができる。

【0072】

ドライバ装置５７は、第１半導体チップ２０ｂ及び第２半導体チップ２０ｃを含むことができる。第１半導体チップ２０ｂは、基板１９上に、テスト回路１３、レジスタ１５、受信レシーバ８５、設定回路８７、及びドライバ回路８９を搭載する。ドライバ装置５７は、第１半導体チップ２０ｂ及び第２半導体チップ２０ｃを互いに接続する接続構造２２を更に備えることができ、接続構造２２は例えばボンディングワイヤを含むことができる。

【0073】

第２半導体チップ２０ｃは、接続構造２２を介して受信レシーバ８５に接続された送信トランスミッタ５９、及び接続構造２２を介して出力回路９２に接続された入力回路６２を含むことができる。半導体を備える第２基板１８が第２半導体チップ２０ｃのために用いられる。入力回路６２は、照合結果（ｅｒｒｏｒ）が期待値不一致を示す場合に、送信トランスミッタ５９に再送要求信号ＳＲＳＮＴを送る。送信トランスミッタ５９は、再送要求信号ＳＲＳＮＴに応答して、設定データＳＧＤＡＴといったデータを再送信する。レジスタ１５は、例えば設定データＳＧＤＡＴが再送信されたとき、設定データＳＧＤＡＴを格納する。

【0074】

上記の実施形態によれば、データをスタティックに保持するように構成されたレジスタ１５におけるデータ化けの可能性を検出できる半導体装置１１、及び半導体装置１１を含むドライバ装置５７を提供できる。

【0075】

本実施形態は、以下に示されるように様々な側面を有する。

【0076】

本実施形態に係る第１側面の半導体装置は、低電位電源線及び高電位電源線に接続される少なくとも１つのテスト回路と、前記テスト回路と異なる回路に設けられ前記低電位電源線及び前記高電位電源線に接続されるレジスタと、信号を入力すること及び出力することの少なくとも一方を可能にするように構成されると共に前記半導体装置の外部と接続可能な電極と、前記電極、前記レジスタ及び前記テスト回路を搭載すると共に、半導体を備える基板と、を備え、前記テスト回路は、前記レジスタと同じトランジスタ接続を含む少なくとも１つのテスト論理回路と、前記テスト論理回路の出力信号及び期待値提供回路からの出力信号を受けると共に前記テスト論理回路の前記出力信号の論理値と前記期待値提供回路からの前記出力信号の論理値との照合を行う少なくとも１つの照合回路と、前記照合回路が前記照合の不一致を示す場合に前記不一致を示すアラート信号を生成するアラート回路と、を含み、前記テスト論理回路は、照合されるべき論理値を格納するように構成され、前記レジスタは、１又は複数の回路を介して又は直接に前記電極に接続される。

【0077】

第１側面に従う第２側面の半導体装置では、前記テスト論理回路は、前記レジスタと同じトランジスタ接続を含む第１テスト論理回路と、前記レジスタと同じトランジスタ接続を含む第２テスト論理回路と、を含み、前記照合回路は、前記第１テスト論理回路の出力信号及び前記期待値提供回路からの第１出力信号を受けると共に前記第１テスト論理回路の前記出力信号の論理値と前記期待値提供回路からの前記第１出力信号の論理値との照合を行うように構成された第１照合回路と、前記第２テスト論理回路の出力信号及び前記期待値提供回路からの第２出力信号を受けると共に前記第２テスト論理回路の前記出力信号の論理値と前記期待値提供回路からの前記第２出力信号の論理値との照合を行うように構成された第２照合回路と、を含み、前記第１テスト論理回路の前記論理値及び前記第２テスト論理回路の前記論理値は、互いに異なることができる。

【0078】

第１側面又は第２側面に従う第３側面の半導体装置では、前記テスト論理回路の数は、２以上であり、前記半導体装置は、全ての前記テスト論理回路の出力信号を前記照合回路を介して受ける論理和ゲートを更に備えることができる。

【0079】

第１側面から第３側面のいずれか一側面に従う第４側面の半導体装置では、前記テスト論理回路は、少なくとも１つのフリップフロップ回路を含み、前記テスト回路は、前記フリップフロップ回路の出力ノード、前記フリップフロップ回路の入力ノード、及び前記フリップフロップ回路の内部ノードの少なくともいずれかの接続ノードと前記高電位電源線との間に接続された第１キャパシタと、前記フリップフロップ回路の前記接続ノードと前記低電位電源線との間に接続された第２キャパシタと、を含み、前記第１キャパシタのキャパシタンスは、前記第２キャパシタのキャパシタンスと異なる。

【0080】

第１側面から第４側面のいずれか一側面に従う第５側面の半導体装置では、前記テスト論理回路は、少なくとも１つのフリップフロップ回路を含み、前記フリップフロップ回路は、少なくとも１つの否定論理ゲート及びトライステートインバータを含み、前記否定論理ゲート及び前記トライステートインバータの各々は、ｐチャネルトランジスタ及びｎチャネルトランジスタを有し、前記ｐチャネルトランジスタのトランジスタレシオ及び前記ｎチャネルトランジスタのトランジスタレシオは、互いに異なり、前記トランジスタレシオは、前記ｐチャネルトランジスタ及び前記ｎチャネルトランジスタのチャネル幅とチャネル長との比を示す。

【0081】

第２側面に従う第６側面の半導体装置では、前記第１テスト論理回路は、直列に接続された複数の第１フリップフロップ回路の直列接続を含み、前記第２テスト論理回路は、直列に接続された複数の第２フリップフロップ回路の直列接続を含み、前記第１フリップフロップ回路の直列接続は、セット信号及びリセット信号の一方を受けるように構成され、前記第２フリップフロップ回路の直列接続は、前記セット信号及び前記リセット信号の他方を受けるように構成されることができる。

【0082】

第２側面又は第６側面に従う第７側面の半導体装置では、前記第１テスト論理回路は、少なくとも１つの第１フリップフロップ回路を含み、前記第２テスト論理回路は、少なくとも１つの第２フリップフロップ回路を含み、前記テスト回路は、前記第１フリップフロップ回路の出力ノード及び前記第１フリップフロップ回路の内部ノードの少なくとも１つの接続ノードと前記高電位電源線との間に接続された第１キャパシタと、前記第１フリップフロップ回路の前記接続ノードと前記低電位電源線との間に接続された第２キャパシタと、を含み、前記第１キャパシタのキャパシタンスは、前記第２キャパシタのキャパシタンスと異なる。

【0083】

第２側面、第６側面又は第７側面に従う第８側面の半導体装置では、前記第１テスト論理回路は、少なくとも１つの第１フリップフロップ回路を含み、前記第２テスト論理回路は、少なくとも１つの第２フリップフロップ回路を含み、前記第１フリップフロップ回路及び前記第２フリップフロップ回路の一方又は両方は、少なくとも１つの否定論理ゲート及びトライステートインバータを含み、前記否定論理ゲート及び前記トライステートインバータの各々は、ｐチャネルトランジスタ及びｎチャネルトランジスタを有し、前記ｐチャネルトランジスタのトランジスタレシオ及び前記ｎチャネルトランジスタのトランジスタレシオは、互いに異なり、前記トランジスタレシオは、前記ｐチャネルトランジスタ及び前記ｎチャネルトランジスタのチャネル幅とチャネル長との比を示す。

【0084】

本実施形態に係る第９側面のドライバ装置は、第１側面から第８側面のいずれか一側面に従う半導体装置と、前記基板の上に設けられた受信レシーバと、前記レジスタを介して前記受信レシーバからのガンマカーブ設定のための設定データを受けると共に前記基板の上に設けられる設定回路と、前記設定回路から前記設定データを受けると共にディスプレイを駆動するように構成され、前記基板の上に設けられるドライバ回路と、を備え、前記照合回路の照合結果は、前記基板の外部に出力される。

【0085】

第９側面に従う第１０側面のドライバ装置では、前記半導体装置、前記受信レシーバ、前記ドライバ回路、前記設定回路、及びドライバ回路は、第１半導体チップに含まれ、前記ドライバ装置は、第２半導体チップと、前記第１半導体チップ及び前記第２半導体チップを互いに接続する接続構造と、を更に備え、前記第２半導体チップは、前記接続構造を介して前記受信レシーバに接続された送信トランスミッタと、前記接続構造を介して前記照合回路の前記照合結果を受けると共に、前記照合結果が期待値不一致を示す場合に、前記送信トランスミッタに再送要求信号を送る入力回路と、前記入力回路及び前記送信トランスミッタを搭載すると共に、半導体を備える第２基板と、を含む。

【0086】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0087】

１１・・・半導体装置、１２・・・電極、１３、１３ａ、１３ｂ・・・テスト回路、１５・・・レジスタ、１７、１７ａ、１７ｂ、１７ｃ、１７ｄ・・・電極、１８・・・第２基板、１９・・・第１基板、２０ｂ・・・第１半導体チップ、２０ｃ・・・第２半導体チップ、２１・・・低電位電源線、２２・・・接続構造、２３・・・高電位電源線、２５・・・回路、２９・・・テスト論理回路、３１・・・照合回路、３３・・・期待値提供回路、３５・・・アラート回路、４０ａ、４０ｂ、４０ｃ、４０ｄ・・・テスト論理回路、４１・・・第１テスト論理回路、４３・・・第２テスト論理回路、４５・・・第１照合回路、４７・・・第２照合回路、４９、５３・・・論理回路、５１・・・遅延回路、５５・・・ユニット、５７・・・ドライバ装置、５９・・・送信トランスミッタ、６１・・・第１カスコード型論理回路、６２・・・入力回路、６３・・・第２カスコード型論理回路、７３ｂ、７３ｃ、７３ｄ、７３ｅ、７４ｂ、７４ｃ、７４ｄ、７４ｅ・・・キャパシタ、７１、７５、８１、８３・・・第１ラッチ回路、７２、７６、８２、８４・・・第２ラッチ回路、７７ｂ、７７ｃ、７７ｄ、７７ｅ、７８ｂ、７８ｃ、７８ｄ、７８ｅ・・・キャパシタ、８５・・・受信レシーバ、８７・・・設定回路、８９・・・ドライバ回路、９１・・・ディスプレイ、９２・・・出力回路、９３・・・格納回路、ＣＬＫ・・・クロック、Ｄ・・・入力、Ｑ・・・出力、ＥＳＤ１、ＥＳＤ２、ＥＳＤ３・・・データ攪乱、ＦＩＸＨ、ＦＩＸＬ・・・信号、ＳＤＡＴＡ・・・画像データ、ＳＧＤＡＴ・・・設定データ、ＳＲＳＮＴ・・・再送要求信号、Ｌ・・・チャネル長、Ｗ・・・チャネル幅。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】