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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024146131
(43)【公開日】2024-10-15
(54)【発明の名称】光検出装置及び電子機器
(51)【国際特許分類】
H01L 27/146 20060101AFI20241004BHJP
H04N 25/778 20230101ALI20241004BHJP
【ＦＩ】
H01L27/146 A
H04N25/778
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023058859
(22)【出願日】2023-03-31
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100114177
【弁理士】
【氏名又は名称】小林 龍
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】本庄 亮子
【テーマコード（参考）】
4M118
5C024
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118AB03
4M118BA14
4M118CA03
4M118CA22
4M118DD04
4M118DD09
4M118EA14
4M118FA06
4M118FA27
4M118FA28
4M118FA38
4M118GA02
4M118GC07
4M118GD03
4M118GD04
4M118HA30
5C024GX14
5C024GY31
5C024HX17
(57)【要約】
【課題】電界効果トランジスタの相互インダクタンスの向上を図る。
【解決手段】光検出装置は、厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、上記半導体層の厚さ方向に延伸する分離領域と、上記半導体層に設けられ、かつ光電変換部及び電界効果トランジスタを有する光電変換セルと、を備えている。そして、上記光電変換セルは、上記半導体層の上記第１の面部側に設けられた上面部及び側面部を有し、上記電界効果トランジスタは、平面視で上記光電変換セル及び上記分離領域と重畳するゲート電極を有し、上記ゲート電極が、上記ゲート電極のゲート幅方向において、ゲート絶縁膜を介在して上記上面部及び上記側面部と隣り合っている。
【選択図】図６Ａ
【解決手段】光検出装置は、厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、上記半導体層の厚さ方向に延伸する分離領域と、上記半導体層に設けられ、かつ光電変換部及び電界効果トランジスタを有する光電変換セルと、を備えている。そして、上記光電変換セルは、上記半導体層の上記第１の面部側に設けられた上面部及び側面部を有し、上記電界効果トランジスタは、平面視で上記光電変換セル及び上記分離領域と重畳するゲート電極を有し、上記ゲート電極が、上記ゲート電極のゲート幅方向において、ゲート絶縁膜を介在して上記上面部及び上記側面部と隣り合っている。
【選択図】図６Ａ
【特許請求の範囲】
【請求項1】
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域と、
前記半導体層に設けられ、かつ光電変換部及び電界効果トランジスタを有する光電変換セルと、
を備え、
前記光電変換セルは、前記半導体層の前記第１の面部側に設けられた上面部及び側面部を有し、
前記電界効果トランジスタは、平面視で前記光電変換セル及び前記分離領域と重畳するゲート電極を有し、
前記ゲート電極が、前記ゲート電極のゲート幅方向において、ゲート絶縁膜を介在して前記上面部及び前記側面部と隣り合っている、光検出装置。
前記半導体層の厚さ方向に延伸する分離領域と、
前記半導体層に設けられ、かつ光電変換部及び電界効果トランジスタを有する光電変換セルと、
を備え、
前記光電変換セルは、前記半導体層の前記第１の面部側に設けられた上面部及び側面部を有し、
前記電界効果トランジスタは、平面視で前記光電変換セル及び前記分離領域と重畳するゲート電極を有し、
前記ゲート電極が、前記ゲート電極のゲート幅方向において、ゲート絶縁膜を介在して前記上面部及び前記側面部と隣り合っている、光検出装置。
【請求項2】
前記分離領域は、前記光電変換セルの内部を区画する第１分離領域である、請求項１に記載の光検出装置。
【請求項3】
前記光電変換セルは、前記第１分離領域で区画された第１及び第２光電変換領域を有し、
前記第１及び第２光電変換領域の各々は、前記光電変換部及び前記電界効果トランジスタと、前記上面部及び側面部とを有し、
前記第１及び第２光電変換領域の各々の前記電界効果トランジスタは、各々の前記ゲート電極が一体化されている、請求項２に記載の光検出装置。
前記第１及び第２光電変換領域の各々は、前記光電変換部及び前記電界効果トランジスタと、前記上面部及び側面部とを有し、
前記第１及び第２光電変換領域の各々の前記電界効果トランジスタは、各々の前記ゲート電極が一体化されている、請求項２に記載の光検出装置。
【請求項4】
前記ゲート電極は、前記上面部の外側に前記ゲート絶縁膜を介在して設けられた頭部と、前記頭部から前記半導体層側に突出し、かつ前記側面部の外側に前記ゲート絶縁膜を介在して設けられた脚部と、を含み、
前記脚部は、前記第１光電変換領域の前記電界効果トランジスタと前記第２光電変換領域の前記電界効果トランジスタとで共有されている、請求項３に記載の光検出装置。
前記脚部は、前記第１光電変換領域の前記電界効果トランジスタと前記第２光電変換領域の前記電界効果トランジスタとで共有されている、請求項３に記載の光検出装置。
【請求項5】
前記脚部は、前記半導体層の前記第１の面部側の掘り込み部の中に設けられている、請求項４に記載の光検出装置。
【請求項6】
前記分離領域は、前記光電変換セルの周囲を区画する第２分離領域である、請求項１に記載の光検出装置。
【請求項7】
平面視で前記第２分離領域を介して互いに隣り合う２つの前記光電変換セルの各々の前記電界効果トランジスタは、各々の前記ゲート電極が一体化されている、請求項６に記載の光検出装置。
【請求項8】
前記ゲート電極は、前記上面部の外側に前記ゲート絶縁膜を介在して設けられた頭部と、前記頭部から前記半導体層側に突出し、かつ前記側面部の外側に前記ゲート絶縁膜を介在して設けられた脚部と、を含み、
前記脚部は、２つの前記光電変換セルで共有されている、請求項７に記載の光検出装置。
前記脚部は、２つの前記光電変換セルで共有されている、請求項７に記載の光検出装置。
【請求項9】
前記脚部は、前記半導体層の前記第１の面部側の掘り込み部の中に設けられている、請求項８に記載の光検出装置。
【請求項10】
前記電界効果トランジスタは、前記ゲート電極のゲート長方向の両側の前記半導体層に設けられた一対の主電極領域を更に有する、請求項１に記載の光検出装置。
【請求項11】
前記光電変換部で光電変換された信号電荷を画素信号に変換して出力する画素回路を更に備え、
前記画素回路に含まれる複数の画素トランジスタのうちの少なくとも１つが、前記電界効果トランジスタである、請求項１に記載の光検出装置。
前記画素回路に含まれる複数の画素トランジスタのうちの少なくとも１つが、前記電界効果トランジスタである、請求項１に記載の光検出装置。
【請求項12】
前記画素回路は、複数の前記光電変換セルで共有されている、請求項１１に記載の光検出装置。
【請求項13】
光検出装置と、
被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記光検出装置は、
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域と、
前記半導体層に設けられ、かつ光電変換部及び電界効果トランジスタを有する光電変換セルと、
を備え、
前記光電変換セルは、前記半導体層の前記第１の面部側に設けられた上面部及び側面部を有し、
前記電界効果トランジスタは、平面視で前記光電変換セル及び前記分離領域と重畳するゲート電極を有し、
前記ゲート電極が、前記ゲート電極のゲート幅方向において、ゲート絶縁膜を介在して前記上面部及び前記側面部と隣り合っている、光検出装置。
被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記光検出装置は、
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域と、
前記半導体層に設けられ、かつ光電変換部及び電界効果トランジスタを有する光電変換セルと、
を備え、
前記光電変換セルは、前記半導体層の前記第１の面部側に設けられた上面部及び側面部を有し、
前記電界効果トランジスタは、平面視で前記光電変換セル及び前記分離領域と重畳するゲート電極を有し、
前記ゲート電極が、前記ゲート電極のゲート幅方向において、ゲート絶縁膜を介在して前記上面部及び前記側面部と隣り合っている、光検出装置。
【発明の詳細な説明】
【技術分野】
【0001】
本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、分離領域で区画された光電変換セルに画素トランジスタを有する光検出装置及びそれを用いた電子機器に適用して有効な技術に関するものである。
【背景技術】
【0002】
固体撮像装置や測距装置などの光検出装置は、光電変換部で光電変換された信号電荷をこの信号電荷に基づく画素信号に変換して出力する画素回路を備えている。特許文献１には、画素回路に含まれる画素トランジスタを半導体層の光電変換セルに設けた固体撮像装置が開示されている。また、特許文献１には、光電変換セルをトレンチ型の画素分離領域で区画する技術も開示されている。また、特許文献１には、光電変換セルの内部をトレンチ型分離構造の画素内分離領域で２つの領域に区画する技術も開示されている。
【0003】
一方、特許文献２には、画素回路に含まれる増幅トランジスタをフィン型の電界効果トランジスタで構成した固体撮像装置が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２１－１０１４９１号公報
【特許文献2】特開２０１７－１８３６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、近年、高解像が可能なイメージセンサが市場で求められており、画素サイズを縮小したイメージセンサの開発が進められている。
【0006】
しかしながら、画素サイズの縮小化は、光電変換セルに配置される画素トランジスタを微細化する必要があり、画素トランジスタの相互コンダクタンス（ｇｍ）が低下する。このため、小さなゲート電圧の変化で大きなドレイン電流の変化を得ることが可能な電界効果トランジスタが望まれている。そこで、分離領域に着目し、本技術をなした。
【0007】
本技術の目的は、電界効果トランジスタの相互コンダクタンス（ｇｍ）の向上を図ることにある。
【課題を解決するための手段】
【0008】
（１）本技術の一態様に係る光検出装置は、
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域と、
前記半導体層に設けられ、かつ光電変換部及び電界効果トランジスタを有する光電変換セルと、を備えている。
そして、前記光電変換セルは、前記半導体層の前記第１の面部側に設けられた上面部及び側面部を有し、
前記電界効果トランジスタは、平面視で前記光電変換セル及び前記分離領域と重畳するゲート電極を有し、
前記ゲート電極が、前記ゲート電極のゲート幅方向において、ゲート絶縁膜を介在して前記上面部及び前記側面部と隣り合っている。
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域と、
前記半導体層に設けられ、かつ光電変換部及び電界効果トランジスタを有する光電変換セルと、を備えている。
そして、前記光電変換セルは、前記半導体層の前記第１の面部側に設けられた上面部及び側面部を有し、
前記電界効果トランジスタは、平面視で前記光電変換セル及び前記分離領域と重畳するゲート電極を有し、
前記ゲート電極が、前記ゲート電極のゲート幅方向において、ゲート絶縁膜を介在して前記上面部及び前記側面部と隣り合っている。
【0009】
（２）本技術の他の態様に係る電子機器は、
上記光検出装置と、
被写体からの像光を上記光検出装置の撮像面上に結像させる光学レンズと、
上記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備えている。
上記光検出装置と、
被写体からの像光を上記光検出装置の撮像面上に結像させる光学レンズと、
上記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備えている。
【図面の簡単な説明】
【0010】
【図1】本技術の第１実施形態に係る固体撮像装置の一構成例を示すチップレイアウト図である。
【図2】本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。
【図3】本技術の第１実施形態に係るセンサ画素及び画素回路の一構成例を示す等価回路図である。
【図7A】本技術の第１実施形態に係る固体撮像装置の製造方法の工程を模式的に示す縦断面図である。
【図8】本技術の第１実施形態に係る変形例１－１を模式的に示す縦断面図である。
【図9】本技術の第１実施形態に係る変形例１－２を模式的に示す縦断面図である。
【図10】本技術の第１実施形態に係る変形例１－３を模式的に示す縦断面図である。
【図11】本技術の第１実施形態に係る変形例１－４を模式的に示す平面図である。
【図13】本技術の第２実施形態に係る固体撮像装置に搭載された画素ブロックの一構成例を模式的に示す平面図である。
【図15】技術の第３実施形態に係る電子機器の一構成例を示す図である。
【発明を実施するための形態】
【0011】
以下、図面を参照して本技術の実施形態を詳細に説明する。
なお、以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
なお、以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
【0012】
また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0013】
また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【0014】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【0015】
また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２１の厚さ方向をＺ方向として説明する。
【0016】
〔第１実施形態〕
この第１実施形態では、光検出装置として、裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
また、この第１実施形態では、位相差を取得する画素について説明する。
この第１実施形態では、光検出装置として、裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
また、この第１実施形態では、位相差を取得する画素について説明する。
【0017】
≪固体撮像装置の全体構成≫
まず、固体撮像装置１Ａの全体構成について説明する。
図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されており、半導体チップ２を個体撮像装置１Ａとみなすことができる。この固体撮像装置１Ａ（１０１）は、図１５に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
まず、固体撮像装置１Ａの全体構成について説明する。
図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されており、半導体チップ２を個体撮像装置１Ａとみなすことができる。この固体撮像装置１Ａ（１０１）は、図１５に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
【0018】
図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部２Ａと、この画素アレイ部２Ａの外側に画素アレイ部２Ａを囲むようにして設けられた周辺部２Ｂとを備えている。半導体チップ２は、製造プロセスにおいて、後述の半導体層２１を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。したがって、以下に説明する固体撮像装置１Ａの構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。即ち、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
【0019】
画素アレイ部２Ａは、例えば図１５に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、画素アレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３（センサ画素）が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
【0020】
図１に示すように、周辺部２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２と外部装置とを電気的に接続する入出力端子として機能である。
【0021】
＜ロジック回路＞
半導体チップ２は、図２に示すロジック回路１３を備えている。図２に示すように、ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
半導体チップ２は、図２に示すロジック回路１３を備えている。図２に示すように、ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
【0022】
図２に示す垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素アレイ部２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換部が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
【0023】
カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
【0024】
図２に示す水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
【0025】
図２に示す出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
【0026】
図２に示す制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
【0027】
＜画素ブロック＞
半導体チップ２は、図３に示す画素ブロック１５及び画素回路（読出し回路）１６を備えている。
図３及び図４に示すように、画素ブロック１５は、複数の画素３を含む。この第１実施形態の画素ブロック１５は、これに限定されないが、例えば、平面視でＸ方向及びＹ方向のそれぞれの方向に互いに隣り合って２つずつ並んで配置された４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）を含む。図３及び図４では、主に１つの画素ブロック１５を図示しているが、画素ブロック１５は、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置され、図１に示す画素アレイ部１Ａを構築している。
半導体チップ２は、図３に示す画素ブロック１５及び画素回路（読出し回路）１６を備えている。
図３及び図４に示すように、画素ブロック１５は、複数の画素３を含む。この第１実施形態の画素ブロック１５は、これに限定されないが、例えば、平面視でＸ方向及びＹ方向のそれぞれの方向に互いに隣り合って２つずつ並んで配置された４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）を含む。図３及び図４では、主に１つの画素ブロック１５を図示しているが、画素ブロック１５は、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置され、図１に示す画素アレイ部１Ａを構築している。
【0028】
１つの画素ブロック１５に含まれる４つの画素３ａ、３ｂ、３ｃ及び３ｄの各々は、基本的に同様の構成になっているが、図５に示す素子形成領域２１ａ，２１ｂ，２１ｃ，２１ｄの配置パターンが異なっている。この第１実施形態では、図４に示すように、Ｘ方向に並ぶ画素３ａと画素３ｂとが同一の配置パターンになっている。また、Ｘ方向に並ぶ画素３ｃと画素３ｄとが同一の配置パターンになっている。そして、画素３ｃの配置パターンが画素３ａの配置パターンに対して、画素３ｃと画素３ａとの間の境界を反転軸とする反転パターンになっている。また、画素３ｄの配置パターンが画素３ｂの配置パターンに対して、画素３ｄと画素３ｂとの間の境界を反転軸とする反転パターンになっている。
【0029】
＜画 素＞
図３に示すように、１つの画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々は、光電変換セル２２Ａを備えている。光電変換セル２２Ａは、２つの光電変換領域（第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒ）を備えている。
第１光電変換領域２３Ｌは、光電変換部（光電変換素子）ＰＤ１と、この光電変換部ＰＤ１で光電変換された信号電荷を保持（蓄積）する電荷保持部（フローティングディフュージョン：Floating Diffusion）ＦＤ１と、光電変換部ＰＤ１で光電変換された信号電荷を電荷保持部ＦＤ１に転送する転送トランジスタＴＲ１と、を備えている。
同様に、第２光電変換領域２３Ｒにおいても、光電変換部（光電変換素子）ＰＤ２と、この光電変換部ＰＤ２で光電変換された信号電荷を保持（蓄積）する電荷保持部ＦＤ２と、光電変換部ＰＤ２で光電変換された信号電荷を電荷保持部ＦＤ２に転送する転送トランジスタＴＲ２と、を備えている。
図３に示すように、１つの画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々は、光電変換セル２２Ａを備えている。光電変換セル２２Ａは、２つの光電変換領域（第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒ）を備えている。
第１光電変換領域２３Ｌは、光電変換部（光電変換素子）ＰＤ１と、この光電変換部ＰＤ１で光電変換された信号電荷を保持（蓄積）する電荷保持部（フローティングディフュージョン：Floating Diffusion）ＦＤ１と、光電変換部ＰＤ１で光電変換された信号電荷を電荷保持部ＦＤ１に転送する転送トランジスタＴＲ１と、を備えている。
同様に、第２光電変換領域２３Ｒにおいても、光電変換部（光電変換素子）ＰＤ２と、この光電変換部ＰＤ２で光電変換された信号電荷を保持（蓄積）する電荷保持部ＦＤ２と、光電変換部ＰＤ２で光電変換された信号電荷を電荷保持部ＦＤ２に転送する転送トランジスタＴＲ２と、を備えている。
【0030】
図３に示す２つの光電変換部ＰＤ１及びＰＤ２の各々は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。また、２つの光電変換部ＰＤ１及びＰＤ２の各々は、生成した信号電荷を一時的に保持（蓄積）する。
【0031】
光電変換部ＰＤ１は、カソード側が転送トランジスタＴＲ１のソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
光電変換部ＰＤ２は、カソード側が転送トランジスタＴＲ２のソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
光電変換部ＰＤ２は、カソード側が転送トランジスタＴＲ２のソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
【0032】
図３に示す２つの転送トランジスタＴＲ１及びＴＲ２において、転送トランジスタＴＲ１は、ソース領域が光電変換部ＰＤ１のカソード側と電気的に接続され、ドレイン領域が電荷保持部ＦＤ１と電気的に接続されている。そして、転送トランジスタＴＲ１のゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
また、転送トランジスタＴＲ２は、ソース領域が光電変換部ＰＤ２のカソード側と電気的に接続され、ドレイン領域が電荷保持部ＦＤ２と電気的に接続されている。そして、転送トランジスタＴＲ２のゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
また、転送トランジスタＴＲ２は、ソース領域が光電変換部ＰＤ２のカソード側と電気的に接続され、ドレイン領域が電荷保持部ＦＤ２と電気的に接続されている。そして、転送トランジスタＴＲ２のゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
【0033】
図３に示す２つの電荷保持部ＦＤ１及びＦＤ２において、電荷保持部ＦＤ１は、光電変換部ＰＤ１から転送トランジスタＴＲ１を介して転送された信号電荷を一時的に蓄積して保持する。電荷保持部ＦＤ２は、光電変換部ＰＤ２から転送トランジスタＴＲ２を介して転送された信号電荷を一時的に蓄積して保持する。
【0034】
＜画素回路＞
図３に示すように、画素回路１６は、その入力段が、画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々の電荷保持部ＦＤ１，ＦＤ２と電気的に接続されている。画素回路１６は、この４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々の電荷保持部ＦＤ１，ＦＤ２に保持された信号電荷を読出し、この信号電荷に基づく画素信号を出力する。画素回路１６は、これに限定されないが、例えば画素ブロック１５毎に設けられ、４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）、換言すれば４つの光電変換セル２２Ａ（８つの光電変換領域）で共有されている。
図３に示すように、画素回路１６は、その入力段が、画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々の電荷保持部ＦＤ１，ＦＤ２と電気的に接続されている。画素回路１６は、この４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々の電荷保持部ＦＤ１，ＦＤ２に保持された信号電荷を読出し、この信号電荷に基づく画素信号を出力する。画素回路１６は、これに限定されないが、例えば画素ブロック１５毎に設けられ、４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）、換言すれば４つの光電変換セル２２Ａ（８つの光電変換領域）で共有されている。
【0035】
図３に示すように、この第１実施形態の画素回路１６は、これに限定されないが、画素トランジスタとして、例えば、２つの増幅トランジスタＡＭＰ及びＡＭＰ２と、２つの選択トランジスタＳＥＬ１及びＳＥＬ２と、２つのリセットトランジスタＲＳＴ１及びＲＳＴ２と、２つの切替トランジスタＦＤＧ１及びＦＤＧ２と、を備えている。これらの画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＳＥＬ１，ＳＥＬ２，ＲＳＴ１，ＲＳＴ２，ＦＤＧ１，ＦＤＧ２）と、上述の転送トランジスタＴＲ１，Ｔｒ２とは、電界効果トランジスタとして、例えば、酸化シリコン（ＳｉＯ２）膜からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するＭＯＳＦＥＴで構成されている。また、これらの画素トランジスタとしては、ゲート絶縁膜が窒化シリコン（Ｓｉ３Ｎ４）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
ここで、画素回路１６に含まれる画素トランジスタ（ＡＭＰ１及び２，ＳＥＬ１及び２，ＲＳＴ１及び２，ＦＤＧ１及び２）は、本技術の「電界効果トランジスタ」の一具体例に相当する。
ここで、画素回路１６に含まれる画素トランジスタ（ＡＭＰ１及び２，ＳＥＬ１及び２，ＲＳＴ１及び２，ＦＤＧ１及び２）は、本技術の「電界効果トランジスタ」の一具体例に相当する。
【0036】
画素回路１６に含まれる画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＳＥＬ１，ＳＥＬ２，ＲＳＴ１，ＲＳＴ２，ＦＤＧ１，ＦＤＧ２）のうち、選択トランジスタＳＥＬ１及びＳＥＬ２と、リセットトランジスタＲＳＴ１及びＲＳＴ２と、切替トランジスタＦＤＧ１及びＦＤＧ２とは、主にスイッチング素子として機能し、増幅トランジスタＡＭＰ１及びＡＭＰ２は、主に増幅素子として機能する。
なお、選択トランジスタＳＥＬ１，ＳＥＬ２及び切替トランジスタＦＤＧ１，ＦＤＧ２は、必要に応じて省略してもよい。
なお、選択トランジスタＳＥＬ１，ＳＥＬ２及び切替トランジスタＦＤＧ１，ＦＤＧ２は、必要に応じて省略してもよい。
【0037】
図３に示す２つの増幅トランジスタＡＭＰ１及びＡＭＰ２において、増幅トランジスタＡＭＰ１は、ソース領域が選択トランジスタＳＥＬ１のドレイン領域と電気的に接続され、ドレイン領域が電源線ＶＤＤ及び２つのリセットトランジスタＲＳＴ1及びＲＳＴ２の各々のドレイン領域と電気的に接続されている。増幅トランジスタＡＭＰ２は、ソース領域が選択トランジスタＳＥＬ２のドレイン領域と電気的に接続され、ドレイン領域が電源線ＶＤＤ及びリセットトランジスタＲＳＴ２のドレイン領域と電気的に接続されている。そして、２つの増幅トランジスタＡＭＰ１及びＡＭＰ２の各々のゲート電極は、４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々の電荷保持部ＦＤ１，ＦＤ２、及び２つのリセットトランジスタＲＳＴ１及びＲＳＴ２の各々のソース領域と電気的に接続されている。
【0038】
図３に示す２つの選択トランジスタＳＥＬ１及びＳＥＬ２において、選択トランジスタＳＥＬ１は、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰ１のソース領域と電気的に接続されている。選択トランジスタＳＥＬ２は、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰ２のソース領域と電気的に接続されている。そして、２つの選択トランジスタＳＥＬ１及びＳＥＬ２の各々のゲート電極は、画素駆動線１０（図２参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
【0039】
図３に示す２つのリセットトランジスタＲＳＴ１及びＲＳＴ２において、リセットトランジスタＲＳＴ１は、ソース領域が切替トランジスタＦＤＧ１のドレインと電気的に接続され、ドレイン領域が電源線ＶＤＤ及び２つの増幅トランジスタＡＭＰ１及びＡＭＰ２の各々のドレイン領域と電気的に接続されている。リセットトランジスタＲＳＴ２は、ソース領域が切替トランジスタＦＤＧ２のドレインと電気的に接続され、ドレイン領域が電源線ＶＤＤ及び２つの増幅トランジスタＡＭＰ１及びＡＭＰ２の各々のドレイン領域と電気的に接続されている。そして、２つリセットトランジスタＲＳＴの各々のゲート電極は、画素駆動線１０（図２参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
【0040】
図３に示す２つの切替トランジスタＦＤＧ１及びＦＤＧ２において、切替トランジスタＦＤＧ１は、ソース領域が４つの画素３の各々の電荷保持部ＦＤ１，ＦＤ２、及び２つの増幅トランジスタＡＭＰ１及びＡＭＰ２の各々のゲート電極と電気的に接続され、ドレイン領域がリセットトランジスタＲＳＴ１のソース領域と電気的に接続されている。切替トランジスタＦＤＧ２は、ソース領域が４つの画素３の各々の電荷保持部ＦＤ１，ＦＤ２、及び２つの増幅トランジスタＡＭＰ１及びＡＭＰ２の各々のゲート電極と電気的に接続され、ドレイン領域がリセットトランジスタＲＳＴ２のソース領域と電気的に接続されている。そして、２つの切替トランジスタＦＤＧ１及びＦＤＧ２の各々のゲート電極は、画素駆動線１０（図２参照）のうちの切替トランジスタ駆動線と電気的に接続されている。
【0041】
なお、選択トランジスタＳＥＬ１，ＳＥＬ２を省略する場合は、増幅トランジスタＡＭＰ１，ＡＭＰ２のソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続される。また、切替トランジスタＦＤＧ１，ＦＤＧ２を省略する場合は、リセットトランジスタＲＳＴ１，ＲＳＴ２のソース領域が増幅トランジスタＡＭＰ１，ＡＭＰ２のゲート電極及び電荷保持部ＦＤ１，ＦＤ２と電気的に接続される。
【0042】
図３に示す転送トランジスタＴＲ１は、転送トランジスタＴＲ１がオン状態となると、光電変換部ＰＤ１で生成された信号電荷を電荷保持部ＦＤ１に転送する。図３に示す転送トランジスタＴＲ２は、転送トランジスタＴＲ２がオン状態となると、光電変換部ＰＤ２で生成された信号電荷を電荷保持部ＦＤ２に転送する。
【0043】
図３に示すリセットトランジスタＲＳＴ１，ＴＳＴ２は、リセットトランジスタＲＳＴ１，ＲＳＴ２がオン状態となると、電荷保持部ＦＤ１，ＦＤ２の電位（信号電荷）を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬ１，ＳＥＬ２は、画素回路１６からの画素信号の出力タイミングを制御する。
【0044】
図３に示す切替トランジスタＦＤＧ１，ＦＤＧ２は、電荷保持部ＦＤ１，ＦＤ２による電荷保持を制御すると共に、増幅トランジスタＡＭＰ１，ＡＭＰ２で増幅される電位に応じた電圧の増倍率を調整する。
【0045】
図３に示す増幅トランジスタＡＭＰ１，ＡＭＰ２は、画素信号として、電荷保持部ＦＤ１，ＦＤ２に保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰ１，ＡＭＰ２は、ソースフォロア型のアンプを構成しており、光電変換部ＰＤ１，ＰＤ２で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰ１，ＡＭＰ２は、選択トランジスタＳＥＬ，ＳＥＬがオン状態となると、電荷保持部ＦＤ１，ＦＤ２の電位を増幅して、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
【0046】
図３に示す選択トランジスタＳＥＬ１，ＳＥＬ２は、画素回路１６から垂直信号線１１への画素信号の出力タイミングを制御する。
【0047】
ここで、この第１実施形態の固体撮像装置１Ａを備える電子機器では、２つの光電変換部ＰＤ１，ＰＤ２のそれぞれから信号電荷を画素３毎に読出し、その位相差を検出する。フォーカスが合っている場合には、光電変換部ＰＤ１と光電変換部ＰＤ２とに溜まる信号電荷の量に差が生じない。これに対して、フォーカスが合っていない場合には、光電変換部ＰＤ１に溜まる信号電荷の量Ｑ１と、光電変換部ＰＤ２に溜まる信号電荷の量Ｑ２との間に差が生じる。そして、フォーカスが合っていない場合、電子機器では、Ｑ１とＱ２とを一致させるように対象物レンズを操作するなどの操作を行う。これがオートフォーカスである。
【0048】
≪固体撮像装置の具体的な構成≫
次に、半導体チップ２（固体撮像装置１Ａ）の具体的な構成について、図５、図６Ａ及び図６Ｂを用いて説明する。なお、図面を見易くするため、図５、図６Ａ及び図６Ｂにおいては、後述する多層配線層の図示を省略している。また、図５は図１に対して上下が反転している。即ち、図１は、半導体チップ２の光入射面側が描かれているが、図５は、図１に示す半導体チップ２の光入射面側とは反対側（多層配線層側）から見たときの平面図である。
次に、半導体チップ２（固体撮像装置１Ａ）の具体的な構成について、図５、図６Ａ及び図６Ｂを用いて説明する。なお、図面を見易くするため、図５、図６Ａ及び図６Ｂにおいては、後述する多層配線層の図示を省略している。また、図５は図１に対して上下が反転している。即ち、図１は、半導体チップ２の光入射面側が描かれているが、図５は、図１に示す半導体チップ２の光入射面側とは反対側（多層配線層側）から見たときの平面図である。
【0049】
＜半導体チップ＞
図５、図６Ａ及び図６Ｂに示すように、半導体チップ２は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面部Ｓ１及び第２の面部Ｓ２を有する半導体層２１と、この半導体層２１に設けられた光電変換セル２２Ａと、この半導体層２１の厚さ方向に延伸し、かつ光電変換セル２２Ａの周囲を区画する第２分離領域としてのセル間分離領域（画素間分離領域）３１と、を備えている。半導体層２１は、例えば単結晶シリコンで構成されている。光電変換セル２２Ａは、画素３毎に設けられている。即ち、画素アレイ部２Ａに含まれる複数の画素３の各々は、光電変換セル２２Ａを備えている。
図５、図６Ａ及び図６Ｂに示すように、半導体チップ２は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面部Ｓ１及び第２の面部Ｓ２を有する半導体層２１と、この半導体層２１に設けられた光電変換セル２２Ａと、この半導体層２１の厚さ方向に延伸し、かつ光電変換セル２２Ａの周囲を区画する第２分離領域としてのセル間分離領域（画素間分離領域）３１と、を備えている。半導体層２１は、例えば単結晶シリコンで構成されている。光電変換セル２２Ａは、画素３毎に設けられている。即ち、画素アレイ部２Ａに含まれる複数の画素３の各々は、光電変換セル２２Ａを備えている。
【0050】
また、半導体チップ２は、半導体層２１の第２の面部Ｓ２側に、この第２の面部Ｓ２側から順次積層された平坦化膜６１、カラーフィルタ６２及びマイクロレンズ（オンチップレンズ）６３を更に備えている。
また、半導体チップ２は、図示していないが、半導体層２１の第１の面部Ｓ１側に設けられた多層配線層を更に備えている。多層配線層は、絶縁層と配線層とが順次積層された積層構造になっている。
また、半導体チップ２は、図示していないが、半導体層２１の第１の面部Ｓ１側に設けられた多層配線層を更に備えている。多層配線層は、絶縁層と配線層とが順次積層された積層構造になっている。
【0051】
ここで、半導体層２１の第１の面部Ｓ１を主面又は素子形成面、第２の面部Ｓ２を光入射面又は裏面と呼ぶこともある。そして、この第１実施形態に係る固体撮像装置１Ａは、半導体層２１の第２の面部Ｓ２側から入射した入射光を、半導体層２１に設けられた光電変換セル２２Ａの光電変換部ＰＤ１，ＰＤ２で光電変換する。
【0052】
＜平坦化膜、カラーフィルタ及びマイクロレンズ＞
図６Ａ及び図６Ｂに示す平坦化膜６１は、半導体層２１の第２の面部Ｓ２側に、半導体層２１の第２の面部Ｓ２を覆うようにして設けられ、半導体層２１の第２の面部Ｓ２側を平坦化している。
図６Ａ及び図６Ｂに示す平坦化膜６１は、半導体層２１の第２の面部Ｓ２側に、半導体層２１の第２の面部Ｓ２を覆うようにして設けられ、半導体層２１の第２の面部Ｓ２側を平坦化している。
【0053】
図６Ａ及び図６Ｂに示すカラーフィルタ６２及びマイクロレンズ６３は、それぞれ画素３（光電変換セル２２Ａ）毎に設けられている。カラーフィルタ６２は、半導体チップ２の光入射面側から入射した入射光を色分離する。マイクロレンズ６３は、照射光を集光し、集光した光を画素３（光電変換セル２２Ａ）に効率良く入射させる。また、１つのカラーフィルタ６２及びマイクロレンズ６３の各々は、後述する第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの両方を覆うように設けられている。
【0054】
＜光電変換セル＞
図５、図６Ａ及び図６Ｂに示すように、光電変換セル２２Ａは、半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ光電変換セル２２Ａの内部を区画する第１分離領域としてのセル内分離領域３２と、このセル内分離領域３２でＸ方向に互いに隣り合って区画された第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒと、有する。
図５、図６Ａ及び図６Ｂに示すように、光電変換セル２２Ａは、半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ光電変換セル２２Ａの内部を区画する第１分離領域としてのセル内分離領域３２と、このセル内分離領域３２でＸ方向に互いに隣り合って区画された第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒと、有する。
【0055】
第１光電変換領域２３Ｌは、光電変換部ＰＤ１と、転送トランジスタＴＲ１と、電荷保持部ＦＤ１と、を有する。第２光電変換領域２３Ｒは、光電変換部ＰＤ２と、転送トランジスタＴＲ２と、電荷保持部ＦＤ２と、を有する。そして、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々は、画素トランジスタを更に有する。
【0056】
第１光電変換領域２３Ｌは、半導体層２１の第１の面部Ｓ１側の表層部に設けられた島状の素子形成領域（活性領域）２１ａ及び２１ｃを有する。また、第２光電変換領域２３Ｒは、半導体層２１の第１の面部Ｓ１側の表層部に設けられた島状の素子形成領域（活性領域）２１ｂ及び２１ｄを有する。これらの素子形成領域２１ａ、２１ｂ、２１ｃ及び２１ｄの各々は、半導体層２１の第１の面部Ｓ１側の表層部に設けられた第３分離領域としての素子間分離領域（フィールド分離領域）４１によって区画され、電気的に分離されている。
【0057】
図５、図６Ａ及び図６Ｂに示すように、画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）において、画素３ａの光電変換セル２２Ａでは、例えば、素子形成領域２１ａに画素トランジスタとしての増幅トランジスタＡＭＰ１が設けられ、素子形成領域２１ｂに画素トランジスタとしての増幅トランジスタＡＭＰ２が設けられている。
また、図４に示すように、画素３ｂの光電変換セル２２Ａでは、例えば、素子形成領域２１ａに画素トランジスタとしての選択トランジスタＳＥＬ１が設けられ、素子形成領域２１ｂに画素トランジスタとしての増幅トランジスタＳＥＬ２が設けられている。
また、図４に示すように、画素３ｃの光電変換セル２２Ａでは、例えば、素子形成領域２１ａに画素トランジスタとしてのリセットトランジスタＲＳＴ１が設けられ、素子形成領域２１ｂに画素トランジスタとしてのリセットトランジスタＲＳＴ２が設けられている。
また、図４に示すように、画素３ｄの光電変換セル２２Ａでは、例えば、素子形成領域２１ａに画素トランジスタとしての切替トランジスタＦＤＧ１が設けられ、素子形成領域２１ｂに画素トランジスタとしての切替トランジスタＦＤＧ２が設けられている。
そして、図４及び図５に示すように、４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々の光電変換セル２２Ａにおいて、素子形成領域２１ｃには、転送トランジスタＴＲ１及び電荷保持部ＦＤ１が設けられ、素子形成領域２１ｄには、転送トランジスタＴＲ２及び電荷保持部ＦＤ２が設けられている。
また、図４に示すように、画素３ｂの光電変換セル２２Ａでは、例えば、素子形成領域２１ａに画素トランジスタとしての選択トランジスタＳＥＬ１が設けられ、素子形成領域２１ｂに画素トランジスタとしての増幅トランジスタＳＥＬ２が設けられている。
また、図４に示すように、画素３ｃの光電変換セル２２Ａでは、例えば、素子形成領域２１ａに画素トランジスタとしてのリセットトランジスタＲＳＴ１が設けられ、素子形成領域２１ｂに画素トランジスタとしてのリセットトランジスタＲＳＴ２が設けられている。
また、図４に示すように、画素３ｄの光電変換セル２２Ａでは、例えば、素子形成領域２１ａに画素トランジスタとしての切替トランジスタＦＤＧ１が設けられ、素子形成領域２１ｂに画素トランジスタとしての切替トランジスタＦＤＧ２が設けられている。
そして、図４及び図５に示すように、４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々の光電変換セル２２Ａにおいて、素子形成領域２１ｃには、転送トランジスタＴＲ１及び電荷保持部ＦＤ１が設けられ、素子形成領域２１ｄには、転送トランジスタＴＲ２及び電荷保持部ＦＤ２が設けられている。
【0058】
図４に示すように、光電変換セル２２Ａは、平面視で４つの辺を有する方形状の平面パターンになっている。そして、光電変換セル２２Ａは、詳細に図示していないが、平面視でＸ方向及びＹ方向のそれぞれの方向にセル間分離領域３１を介して画素３毎に繰り返し配置されている。
【0059】
図６Ａに示すように、光電変換セル２２Ａにおいて、第１光電変換領域２３Ｌの素子形成領域２１ａは、半導体層２１の第１の面部Ｓ１側に設けられた上面部２１ａ１と、この上面部２１ａ１に連なり、かつＸ方向において互いに反対側に位置する２つの側面部２１ａ２及び２１ａ３と、を有する。
また、第１光電変換領域２３Ｒの素子形成領域２１ｂは、半導体層２１の第１の面部Ｓ１側に設けられた上面部２１ｂ１と、この上面部２１ｂ１に連なり、かつＸ方向において互いに反対側に位置する２つの側面部２１ｂ２及び２１ｂ３と、を有する。
即ち、この第１実施形態の光電変換セル２２Ａは、半導体層２１の第１の面部Ｓ１側に設けられた上面部２１ａ１，２１ｂ１及び側面部２１ａ２，２１ａ３，２１ｂ２，２１ｂ３を有する。
また、第１光電変換領域２３Ｒの素子形成領域２１ｂは、半導体層２１の第１の面部Ｓ１側に設けられた上面部２１ｂ１と、この上面部２１ｂ１に連なり、かつＸ方向において互いに反対側に位置する２つの側面部２１ｂ２及び２１ｂ３と、を有する。
即ち、この第１実施形態の光電変換セル２２Ａは、半導体層２１の第１の面部Ｓ１側に設けられた上面部２１ａ１，２１ｂ１及び側面部２１ａ２，２１ａ３，２１ｂ２，２１ｂ３を有する。
【0060】
側面部２１ａ２及び２１ｂ２の各々は、Ｘ方向においてセル内分離領域３２側に位置している。側面部２１ａ３及び２１ｂ３の各々は、Ｘ方向においてセル間分離領域３１側に位置している。
【0061】
＜セル間分離領域＞
図４及び図５に示すように、１つの光電変換セル２２Ａ（画素３）に対応するセル間分離領域３１は、平面視での平面形状が方形状の環状平面パターン（リング状平面パターン）になっており、１つの光電変換セル２２Ａの周囲を囲んでいる。そして、複数の光電変換セル２２Ａが配置された画素アレイ部２Ａに対応するセル間分離領域３１は、方形状の環状平面パターンの中に格子状平面パターンを有する複合平面パターンになっている。即ち、セル間分離領域３１は、半導体層２１に設けられた複数の光電変換セル２２Ａ（画素３）を光電変換セル２２Ａ毎に分離している。そして、１つの光電変換セル２２Ａは、第１及び第２光電変換領域２３Ｌ，２３Ｒの配列方向（Ｘ方向）に延伸する２つのセル間分離領域３１と、第１及び第２光電変換領域２３Ｌ，２３Ｒの配列方向（Ｘ方向）と直行する方向（Ｙ方向）に延伸する２つのセル間分離領域３１とで囲まれている。換言すれば、１つの光電変換セル２２Ａは、Ｘ方向に延伸する２つのセル間分離領域３１と、Ｙ方向に延伸する２つのセル間分離領域３１とで囲まれ、かつ区画されている。
図４及び図５に示すように、１つの光電変換セル２２Ａ（画素３）に対応するセル間分離領域３１は、平面視での平面形状が方形状の環状平面パターン（リング状平面パターン）になっており、１つの光電変換セル２２Ａの周囲を囲んでいる。そして、複数の光電変換セル２２Ａが配置された画素アレイ部２Ａに対応するセル間分離領域３１は、方形状の環状平面パターンの中に格子状平面パターンを有する複合平面パターンになっている。即ち、セル間分離領域３１は、半導体層２１に設けられた複数の光電変換セル２２Ａ（画素３）を光電変換セル２２Ａ毎に分離している。そして、１つの光電変換セル２２Ａは、第１及び第２光電変換領域２３Ｌ，２３Ｒの配列方向（Ｘ方向）に延伸する２つのセル間分離領域３１と、第１及び第２光電変換領域２３Ｌ，２３Ｒの配列方向（Ｘ方向）と直行する方向（Ｙ方向）に延伸する２つのセル間分離領域３１とで囲まれている。換言すれば、１つの光電変換セル２２Ａは、Ｘ方向に延伸する２つのセル間分離領域３１と、Ｙ方向に延伸する２つのセル間分離領域３１とで囲まれ、かつ区画されている。
【0062】
なお、この第１実施形態のセル間分離領域３１は、平面視で１つの光電変換セル２２Ａの周囲を連続して囲む連続パターンになっているが、セル間分離領域３１は、１つの光電変換セル２２Ａの周囲を断続的に囲む断続パターンでもよい。
【0063】
図５、図６Ａ及び図６Ｂに示すように、セル間分離領域３１は、半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ半導体層２１の厚さ方向と直交する二次元平面において互いに隣り合う光電変換セル２２Ａ間（画素３間）を電気的及び光学的に分離している。セル間分離領域３１は、これに限定されないが、一端側が素子間離領域４１と連結され、他端側が半導体層２１の第２の面部Ｓ２に到達している。
【0064】
図６Ａ及び図６Ｂに示すように、セル間分離領域３１は、例えば、半導体層２１の深さ方向（Ｚ方向）に延伸する掘り込み部３３ａと、この掘り込み部３３ａの側壁に沿って設けられた分離絶縁膜３４と、この掘り込み部３３ａに分離絶縁膜３４を介して充填された導電材３５と、を含む。即ち、セル間分離領域３１は、所謂トレンチ型分離構造になっている。分離絶縁膜３４としては、例えば酸化シリコン膜を用いることができる。導電材３５としては、例えば抵抗値を低減する不純物が導入された半導体膜を用いることができる。
【0065】
ここで、この第１実施形態では、セル間分離領域３１が本技術の「第２分離領域」の一具体例に相当する。
【0066】
＜セル内分離領域＞
図５に示すように、セル内分離領域３２は、平面視で光電変換セル２２Ａを挟んでＸ方向に延伸する２つのセル間分離領域３１及び３１の各々の中間部から内方（光電変換セル２２Ａ側）に突出し、互いに離間している。即ち、光電変換セル２２Ａは、Ｘ方向において互いに隣り合う第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとが、Ｘ方向に延伸する２つのセル間分離領域３１及び３１の各々の中間部から内方に突出する２つのセル内分離領域３２で選択的に仕切られている。そして、第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとが、一方のセル内分離領域３２と他方のセル内分離領域３２との間で連結されている。２つのセル内分離領域３２の各々は、Ｙ方向において、平面視で半導体層２１を介して互いに向かい合って離間している。
図５に示すように、セル内分離領域３２は、平面視で光電変換セル２２Ａを挟んでＸ方向に延伸する２つのセル間分離領域３１及び３１の各々の中間部から内方（光電変換セル２２Ａ側）に突出し、互いに離間している。即ち、光電変換セル２２Ａは、Ｘ方向において互いに隣り合う第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとが、Ｘ方向に延伸する２つのセル間分離領域３１及び３１の各々の中間部から内方に突出する２つのセル内分離領域３２で選択的に仕切られている。そして、第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとが、一方のセル内分離領域３２と他方のセル内分離領域３２との間で連結されている。２つのセル内分離領域３２の各々は、Ｙ方向において、平面視で半導体層２１を介して互いに向かい合って離間している。
【0067】
図５に示すように、２つのセル内分離領域３２のうちの一方のセル内分離領域３２は、平面視で第１光電変換領域２３Ｌの素子形成領域２１ａと、第２光電変換領域２３Ｒの素子形成領域２１ｂとの間に位置している。また、２つのセル内分離領域３２のうちの他方のセル内分離領域３２は、平面視で第１光電変換領域２３Ｌの素子形成領域２１ｃと、第２光電変換領域２３Ｒの素子形成領域２１ｄとの間に位置している。
【0068】
図６Ａに示すように、素子形成領域２１ａ及び２１ｂ側に位置する一方のセル内分離領域３２は、半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ半導体層２１の厚さ方向と直交する二次元平面において互いに隣り合う第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとを電気的及び光学的に分離している。そして、この一方のセル内分離領域３２は、これに限定されないが、セル間分離領域３１と同様に、一端側が素子間分離領域４１と連結され、他端側が半導体層２１の第２の面部Ｓ２に到達している。
【0069】
図示していないが、素子形成領域２１ｃ及び２１ｄ側に位置する他方のセル内分離領域３２も、一方のセル内分離領域３２と同様に、半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ半導体層２１と直交する二次元平面において互いに隣り合う第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとを電気的及び光学的に分離している。そして、この他方のセル内分離領域３２も、これに限定されないが、一方のセル内分離領域３２と同様に、一端側が素子間分離領域４１と連結され、他端側が半導体層２１の第２の面部Ｓ２に到達している。
【0070】
図６Ａに示すように、素子形成領域２１ａ及び２１ｂ側に位置する一方のセル内分離領域３２は、セル間分離領域３１と同様に、例えば、半導体層２１の深さ方向（Ｚ方向）に延伸する掘り込み部３３ｂと、この掘り込み部３３ｂの側壁に沿って設けられた分離絶縁膜３４と、この掘り込み部３３ｂに分離絶縁膜３４を介して充填された導電材３５と、を含む。
【0071】
また、図示していないが、素子形成領域２１ｃ及び２１ｄ側に位置する他方のセル内分離領域３２も、一方のセル内分離領域３２と同様に、半導体層２１の深さ方向（Ｚ方向）に延伸する掘り込み部３３ｂと、この掘り込み部３３ｂの側壁に沿って設けられた分離絶縁膜３４と、この掘り込み部３３ｂに分離絶縁膜３４を介して充填された導電材３５と、を含む。即ち、この２つのセル内分離領域３２の各々も、トレンチ型分離構造になっている。
【0072】
ここで、この第１実施形態では、セル内分離領域３２が本技術の「第１分離領域」の一具体例に相当する。
また、この第１実施形態では、セル内分離領域３２とセル間分離領域３１とに分けて説明しているが、セル内分離領域３２及びセル間分離領域３１を含めて分離領域と定義することもできる。この場合、例えば、セル内分離領域３２を分離領域の第１部分と呼び、セル間分離領域３１を分離領域の第２部分と呼ぶことができる。
また、この第１実施形態では、セル内分離領域３２とセル間分離領域３１とに分けて説明しているが、セル内分離領域３２及びセル間分離領域３１を含めて分離領域と定義することもできる。この場合、例えば、セル内分離領域３２を分離領域の第１部分と呼び、セル間分離領域３１を分離領域の第２部分と呼ぶことができる。
【0073】
＜素子間分離領域＞
図６Ａ及び図６Ｂに示すように、素子間分離領域４１は、半導体層２１の第１の面部Ｓ１側の表層部に設けられている。そして、図５に示すように、素子間分離領域４１は、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って設けられている。また、図４に示すように、素子間分離領域４１は、複数の光電変換セル２２Ａに亘って設けられている。そして、図５、図６Ａ及び図６Ｂに示すように、素子間分離領域４１は、平面視でセル間分離領域３１及びセル内分離領域３２の各々と重畳している。そして、素子間分離領域４１は、セル間分離領域３１及びセル内分離領域３２の各々と半導体層２１の深さ方向（Ｚ方向）において互いに接触し、一体化されている。素子間分離領域４１は、これに限定されないが、例えば、半導体層２１の第１の面部Ｓ１から深さ方向に凹む浅溝部４２の内部に絶縁膜４３が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造になっている。
図６Ａ及び図６Ｂに示すように、素子間分離領域４１は、半導体層２１の第１の面部Ｓ１側の表層部に設けられている。そして、図５に示すように、素子間分離領域４１は、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って設けられている。また、図４に示すように、素子間分離領域４１は、複数の光電変換セル２２Ａに亘って設けられている。そして、図５、図６Ａ及び図６Ｂに示すように、素子間分離領域４１は、平面視でセル間分離領域３１及びセル内分離領域３２の各々と重畳している。そして、素子間分離領域４１は、セル間分離領域３１及びセル内分離領域３２の各々と半導体層２１の深さ方向（Ｚ方向）において互いに接触し、一体化されている。素子間分離領域４１は、これに限定されないが、例えば、半導体層２１の第１の面部Ｓ１から深さ方向に凹む浅溝部４２の内部に絶縁膜４３が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造になっている。
【0074】
＜光電変換部＞
図６Ａ及び図６Ｂに示すように、光電変換セル２２Ａは、ｐ型の半導体領域２４と、ｎ型の半導体領域２５と、を更に有する。
ｐ型の半導体領域２４は、半導体層２１の第１の面部Ｓ１側と第２の面部Ｓ２側とに亘って設けられている。そして、ｐ型の半導体領域２４は、詳細に図示していないが、第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとに亘って設けられている。
ｎ型の半導体領域２５は、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に個別に設けられている。そして、ｎ型の半導体領域２５は、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々において、ｐ型の半導体領域２４の中に設けられている。即ち、ｎ型の半導体領域２５は、ｐ型の半導体領域２４で囲まれている。
図６Ａ及び図６Ｂに示すように、光電変換セル２２Ａは、ｐ型の半導体領域２４と、ｎ型の半導体領域２５と、を更に有する。
ｐ型の半導体領域２４は、半導体層２１の第１の面部Ｓ１側と第２の面部Ｓ２側とに亘って設けられている。そして、ｐ型の半導体領域２４は、詳細に図示していないが、第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとに亘って設けられている。
ｎ型の半導体領域２５は、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に個別に設けられている。そして、ｎ型の半導体領域２５は、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々において、ｐ型の半導体領域２４の中に設けられている。即ち、ｎ型の半導体領域２５は、ｐ型の半導体領域２４で囲まれている。
【0075】
ここで、光電変換部ＰＤ１及びＰＤ２の各々は、主にｎ型の半導体領域２５で構成され、ｐ型の半導体領域２４とｎ型の半導体領域２５とのｐｎ接合を含むｐｎ接合型のフォトダイオードとして構成されている。
図６Ａ及び図６Ｂに示すように、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々のｎ型の半導体領域２５は、半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ半導体層２１の第１の面部Ｓ１及び第２の面部Ｓ２から離間している。また、図６Ａに示すように、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々のｎ型の半導体領域２５は、Ｘ方向においてセル間分離領域３１及びセル内分離領域３２から離間し、図６Ｂでは詳細に図示していないが、Ｙ方向においてセル間分離領域３１から離間している。そして、図示していないが、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々のｎ型の半導体領域２５は、２つのセル内分離領域３２の間で一体になっている。即ち、第１光電変換領域２３Ｌの光電変換部ＰＤ１と、第２光電変換領域２３Ｒの光電変換部ＰＤ２１とは、２つのセル内分離領域３２の間で一体になっている。
図６Ａ及び図６Ｂに示すように、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々のｎ型の半導体領域２５は、半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ半導体層２１の第１の面部Ｓ１及び第２の面部Ｓ２から離間している。また、図６Ａに示すように、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々のｎ型の半導体領域２５は、Ｘ方向においてセル間分離領域３１及びセル内分離領域３２から離間し、図６Ｂでは詳細に図示していないが、Ｙ方向においてセル間分離領域３１から離間している。そして、図示していないが、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々のｎ型の半導体領域２５は、２つのセル内分離領域３２の間で一体になっている。即ち、第１光電変換領域２３Ｌの光電変換部ＰＤ１と、第２光電変換領域２３Ｒの光電変換部ＰＤ２１とは、２つのセル内分離領域３２の間で一体になっている。
【0076】
＜素子形成領域＞
図５に示すように、素子形成領域２１ａと２１ｂとは、平面視で２つのセル内分離領域３２のうちの一方のセル内分離領域３２側に配置され、Ｘ方向において互いに離間して隣り合っている。素子形成領域２１ｃと２１ｄとは、平面視で２つのセル内分離領域３２のうちの他方のセル内分離領域３２側に配置され、Ｘ方向において互いに離間して隣り合っている。
図５に示すように、素子形成領域２１ａと２１ｂとは、平面視で２つのセル内分離領域３２のうちの一方のセル内分離領域３２側に配置され、Ｘ方向において互いに離間して隣り合っている。素子形成領域２１ｃと２１ｄとは、平面視で２つのセル内分離領域３２のうちの他方のセル内分離領域３２側に配置され、Ｘ方向において互いに離間して隣り合っている。
【0077】
図６Ａ及び図６Ｂに示すように、第１光電変換領域２３Ｌにおいて、素子形成領域２１ａは、光電変換部ＰＤ１と重畳している。そして、図示していないが、素子形成領域２１ｃも、素子形成領域２１ａと同様に、光電変換部ＰＤ１と重畳している。
【0078】
図６Ａに示すように、第２光電変換領域２３Ｒにおいて、素子形成領域２１ｂは、第２光電変換領域２３Ｒにおいて、光電変換部ＰＤ２と重畳している。そして、図示していないが、素子形成領域２１ｄも、素子形成領域２１ｂと同様に、光電変換部ＰＤ２と重畳している。
【0079】
＜画素トランジスタ＞
次に、画素トランジスタの構成について、増幅トランジスタを用いて説明する。
図５、図６Ａ及び図６Ｂに示すように、画素トランジスタとしての増幅トランジスタＡＭＰ１は、光電変換セル２２Ａの素子形成領域２１ａに設けられている。
次に、画素トランジスタの構成について、増幅トランジスタを用いて説明する。
図５、図６Ａ及び図６Ｂに示すように、画素トランジスタとしての増幅トランジスタＡＭＰ１は、光電変換セル２２Ａの素子形成領域２１ａに設けられている。
【0080】
増幅トランジスタＡＭＰ１は、素子形成領域２１ａの上面部２１ａ１及び２つの側面部２１ａ２，２１ａ３の各々に亘って設けられたゲート絶縁膜５１と、このゲート絶縁膜５１を介在して素子形成領域２１ａに設けられたゲート電極５３とを有する。
また、増幅トランジスタＡＭＰ１は、ゲート電極５３のゲート長方向（Ｙ方向）の両側の素子形成領域２１ａ（半導体層２１）に設けられた一対の主電極領域５４ａ及び５４ｂ（図６Ｂ参照）を更に有する。
また、増幅トランジスタＡＭＰ１は、ゲート電極５３の直下であって、一対の主電極領域５４ａと５４ｂとの間の素子形成領域２１ａに設けられたチャネル形成部を有する。
また、増幅トランジスタＡＭＰ１は、ゲート電極５３のゲート長方向（Ｙ方向）の両側の素子形成領域２１ａ（半導体層２１）に設けられた一対の主電極領域５４ａ及び５４ｂ（図６Ｂ参照）を更に有する。
また、増幅トランジスタＡＭＰ１は、ゲート電極５３の直下であって、一対の主電極領域５４ａと５４ｂとの間の素子形成領域２１ａに設けられたチャネル形成部を有する。
【0081】
図５及び図６Ａに示すように、増幅トランジスタＡＭＰ１のゲート電極５３は、平面視で光電変換セル２２Ａと重畳し、かつ分離領域としてのセル間分離領域３１及びセル内分離領域３２と重畳している。そして、増幅トランジスタＡＭＰ１のゲート電極５３は、ゲート電極５３のゲート幅方向（Ｘ方向）において、ゲート絶縁膜５１を介在して素子形成領域２１ａの上面部２１ａ１及び２つの側面部２１ａ２，２１ａ３と隣り合っている（向かい合っている）。そして、この第１実施形態のゲート電極５３は、これに限定されないが、例えば、素子形成領域２１ａの上面部２１ａ１の外側にゲート絶縁膜５１を介在して設けられた頭部５３ａと、この頭部５３ａから素子形成領域２１ａ側に突出し、かつ側面部２１ａ２の外側にゲート絶縁膜５１を介在して設けられた脚部５３ｂ１と、この頭部５３ａから素子形成領域２１ａ側に突出し、かつ側面部２１ａ３の外側にゲート絶縁膜５１を介在して設けられた脚部５３ｂ２と、を有する。
【0082】
ゲート電極５３の脚部５３ｂ１は、半導体層２１の第１の面部Ｓ１側から第２の面部Ｓ２側に延伸する掘り込み部４５の中に設けられている。そして、脚部５３ｂ１及び掘り込み部４５の各々は、平面視でセル内分離領域３２と重畳している。
【0083】
また、ゲート電極５３の脚部５３ｂ２も、半導体層２１の第１の面部Ｓ１側から第２の面部Ｓ２側に延伸する掘り込み部４６の中に設けられている。そして、脚部５３ｂ２及び掘り込み部４６の各々は、平面視でセル間分離領域３１と重畳している。
また、ゲート電極５３の脚部５３ｂ３も、半導体層２１の第１の面部Ｓ１側から第２の面部Ｓ２側に延伸する掘り込み部４７の中に設けられている。そして、脚部５３ｂ３及び掘り込み部４７の各々は、平面視でセル間分離領域３１と重畳している。
また、ゲート電極５３の脚部５３ｂ３も、半導体層２１の第１の面部Ｓ１側から第２の面部Ｓ２側に延伸する掘り込み部４７の中に設けられている。そして、脚部５３ｂ３及び掘り込み部４７の各々は、平面視でセル間分離領域３１と重畳している。
【0084】
ゲート絶縁膜５１は、例えば酸化シリコン膜で構成されている。ゲート電極５３は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
【0085】
一対の主電極領域５４ａ及び５４ｂは、ソース領域及びドレイン領域として機能する。一対の主電極領域５４ａ及び５４ｂは、例えば、ゲート電極５３と整合して素子形成領域２１ａの表層部に設けられたｎ型の半導体領域で構成されている。
【0086】
図５、図６Ａに示すように、画素トランジスタとしての増幅トランジスタＡＭＰ２は、光電変換セル２２Ａの素子形成領域２１ｂに設けられている。
増幅トランジスタＡＭＰ２は、素子形成領域２１ｂの上面部２１ｂ１及び２つの側面部２１ｂ２，２１ｂ３の各々に亘って設けられたゲート絶縁膜５１と、このゲート絶縁膜５１を介在して素子形成領域２１ｂに設けられたゲート電極５３とを有する。
また、増幅トランジスタＡＭＰ２は、図示していないが、図６Ｂを参照すれば、増幅トランジスタＡＭＰ１と同様に、ゲート電極５３のゲート長方向（Ｙ方向）の両側の素子形成領域２１ｂ（半導体層２１）に設けられた一対の主電極領域５４ａ及び５４ｂを更に有する。
また、増幅トランジスタＡＭＰ２は、ゲート電極５３の直下であって、一対の主電極領域５４ａと５４ｂとの間の素子形成領域２１ｂに設けられたチャネル形成部を有する。
増幅トランジスタＡＭＰ２は、素子形成領域２１ｂの上面部２１ｂ１及び２つの側面部２１ｂ２，２１ｂ３の各々に亘って設けられたゲート絶縁膜５１と、このゲート絶縁膜５１を介在して素子形成領域２１ｂに設けられたゲート電極５３とを有する。
また、増幅トランジスタＡＭＰ２は、図示していないが、図６Ｂを参照すれば、増幅トランジスタＡＭＰ１と同様に、ゲート電極５３のゲート長方向（Ｙ方向）の両側の素子形成領域２１ｂ（半導体層２１）に設けられた一対の主電極領域５４ａ及び５４ｂを更に有する。
また、増幅トランジスタＡＭＰ２は、ゲート電極５３の直下であって、一対の主電極領域５４ａと５４ｂとの間の素子形成領域２１ｂに設けられたチャネル形成部を有する。
【0087】
図５及び図６Ａに示すように、増幅トランジスタＡＭＰ２のゲート電極５３は、平面視で光電変換セル２２Ａと重畳し、かつ分離領域としてのセル間分離領域３１及びセル内分離領域３２と重畳している。そして、増幅トランジスタＡＭＰ２のゲート電極５３は、ゲート電極５３のゲート幅方向（Ｘ方向）において、ゲート絶縁膜５１を介在して素子形成領域２１ｂの上面部２１ｂ１及び２つの側面部２１ｂ２，２１ｂ３と隣り合っている（向かい合っている）。そして、この第１実施形態のゲート電極５３は、これに限定されないが、例えば、素子形成領域２１ｂの上面部２１ｂ１の外側にゲート絶縁膜５１を介在して設けられた頭部５３ａと、この頭部５３ａから素子形成領域２１ｂ側に突出し、かつ側面部２１ｂ２の外側にゲート絶縁膜５１を介在して設けられた脚部５３ｂ１と、この頭部５３ａから素子形成領域２１ｂ側に突出し、かつ側面部２１ｂ３の外側にゲート絶縁膜５１を介在して設けられた脚部５３ｂ３と、を有する。ゲート電極５３の脚部５３ｂ３も、半導体層２１の第１の面部Ｓ１側から第２の面部Ｓ２側に延伸する掘り込み部４７の中に設けられている。そして、脚部５３ｂ３及び掘り込み部４７の各々は、平面視でセル間分離領域３１と重畳している。
【0088】
なお、画素トランジスタとしての選択トランジスタＳＥＬ１，ＳＥＬ２、リセットトランジスタＲＳＴ１，ＲＳＴ２、及び切替トランジスタＦＤＧ１，ＦＤ２の各々は、基本的に増幅トランジスタＡＭＰ１及びＡＭＰ２と同様の構成になっているので、これらの画素トランジスタ（ＳＥＬ１，ＳＥＬ２，ＲＳＴ１，ＲＳＴ２，ＦＤＧ１，ＦＤ２）の具体的な構成の説明は省略する。
【0089】
＜ゲート電極＞
図５及び図６Ａに示すように、第１光電変換領域２３Ｌの素子形成領域２１ａに設けられた増幅トランジスタＡＭＰ１と、第２光電変換領域２３Ｒの素子形成領域２１ｂに設けられた増幅トランジスタＡＭＰ２とは、各々のゲート電極５３がＸ方向に延伸し、一体化されている。そして、増幅トランジスタＡＭＰ１と、増幅トランジスタＡＭＰ２とは、各々のゲート電極５３の脚部５３ｂ１が共有されている。即ち、脚部５３ｂ１は、Ｘ方向において、第１光電変換領域２３Ｌの素子形成領域２１ａの側面部２１ａ２とゲート絶縁膜５１を介在して隣り合っていると共に、第２光電変換領域２３Ｒの素子形成領域２１ｂの側面部２１ｂ２とゲート絶縁膜５１を介在して隣り合っている。
図５及び図６Ａに示すように、第１光電変換領域２３Ｌの素子形成領域２１ａに設けられた増幅トランジスタＡＭＰ１と、第２光電変換領域２３Ｒの素子形成領域２１ｂに設けられた増幅トランジスタＡＭＰ２とは、各々のゲート電極５３がＸ方向に延伸し、一体化されている。そして、増幅トランジスタＡＭＰ１と、増幅トランジスタＡＭＰ２とは、各々のゲート電極５３の脚部５３ｂ１が共有されている。即ち、脚部５３ｂ１は、Ｘ方向において、第１光電変換領域２３Ｌの素子形成領域２１ａの側面部２１ａ２とゲート絶縁膜５１を介在して隣り合っていると共に、第２光電変換領域２３Ｒの素子形成領域２１ｂの側面部２１ｂ２とゲート絶縁膜５１を介在して隣り合っている。
【0090】
【0091】
≪固体撮像装置の製造方法≫
次に、本技術の第１実施形態に係る固体撮像装置１Ａの製造方法について、図７Ａから図７Ｊを用いて説明する。図７Ａから図７Ｈ及び図７Ｊは、図５のａ５－ａ５切断線と同一位置での縦断面図であり、図７Ｉは、図５のｂ５－ｂ５切断線と同一位置での縦断面図である。
この第１実施形態では、固体撮像装置１Ａの製造方法に含まれる分離領域（セル間分離領域３１及びびセル内分離領域３２と、画素トランジスタの製造に特化して説明する。
また、画素トランジスタの製造については、増幅トランジスタＡＭＰ１及びＡＭＰ２を例示して説明し、その他の画素トランジスタについての説明を省略する。
次に、本技術の第１実施形態に係る固体撮像装置１Ａの製造方法について、図７Ａから図７Ｊを用いて説明する。図７Ａから図７Ｈ及び図７Ｊは、図５のａ５－ａ５切断線と同一位置での縦断面図であり、図７Ｉは、図５のｂ５－ｂ５切断線と同一位置での縦断面図である。
この第１実施形態では、固体撮像装置１Ａの製造方法に含まれる分離領域（セル間分離領域３１及びびセル内分離領域３２と、画素トランジスタの製造に特化して説明する。
また、画素トランジスタの製造については、増幅トランジスタＡＭＰ１及びＡＭＰ２を例示して説明し、その他の画素トランジスタについての説明を省略する。
【0092】
まず、図７Ａに示すように、半導体層２１にｐ型の半導体領域２４及びｎ型の半導体領域２５を形成する。ｐ型の半導体領域２４は、半導体層２１の光電変換領域２２Ａ及び掘り込み部形成領域３３ａ１及び３３ｂ１を含む全域に亘って形成する。ｎ型の半導体領域２５は、光電変換セル２２Ａの第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの各々に選択的に形成する。ｐ型の半導体領域２４及びｎ型の半導体領域２５の各々は、周知のフォトリソグラフィ技術及び不純物イオン注入法によって形成することができる。
【0093】
この工程において、ｐ型の半導体領域２４とｎ型の半導体領域２５とのｐｎ接合を含むｐｎ接合型のフォトダイオードからなる光電変換部ＰＤ１及びＰＤ２が光電変換セル２２Ａの第１及び第２光電変換領域２３Ｌ，２３Ｒに個別に形成される。
【0094】
また、この工程において、光電変換セル２２Ａは、まだ区画されておらず、この後の工程で掘り込み部３３ａ（図７Ｂ参照）が形成される掘り込み部形成領域３３ａ１によって周囲を囲まれている。また、光電変換セル２２Ａの第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとの間も、まだ区画されておらず、この後の工程で掘り込み部３３ｂ（図７Ｂ参照）が形成される掘り込み部形成領域３３ｂ１を介して互いに連結されている。第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒは、平面視で掘り込み部形成領域３３ｂ１を介してＸ方向に並んでいる。
【0095】
次に、図７Ｂに示すように、光電変換セル２２Ａの周囲の掘り込み部形成領域３３ａ１に、半導体層２１の第１の面部Ｓ１から第２の面部Ｓ２側に向かって延伸する掘り込み部３３ａを形成すると共に、光電変換セル２２Ａ内の掘り込み部形成領域３３ｂ１に、半導体層２１の第１の面部Ｓ１から第２の面部Ｓ２側に向かって延伸する掘り込み部３３ｂを形成する。
掘り込み部３３ａは、光電変換セル２２Ａの周囲を区画する。一方、掘り込み部３３ｂは、光電変換セル２２Ａの内部を第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとに区画する。掘り込み部３３ａ及び３３ｂの各々は、例えば、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて、半導体層２１の掘り込み部形成領域３３ａ１及び３３ｂ１を選択的にエッチングすることによって形成することができる。
掘り込み部３３ａは、光電変換セル２２Ａの周囲を区画する。一方、掘り込み部３３ｂは、光電変換セル２２Ａの内部を第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとに区画する。掘り込み部３３ａ及び３３ｂの各々は、例えば、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて、半導体層２１の掘り込み部形成領域３３ａ１及び３３ｂ１を選択的にエッチングすることによって形成することができる。
【0096】
ここで、この第１実施形態の固体撮像装置１Ａの製造では、半導体層２１のＺ方向の厚さを薄くする薄厚化工程（図７Ｊ参照）が実施される。したがって、掘り込み部３３ａ及び３３ｂの各々のＺ方向（半導体層２１の厚さ方向）の深さを、薄厚化工程で実施される半導体層２１の薄厚化線Ｓ２ａよりも深く形成する。
【0097】
次に、掘り込み部３３ａ及び３３ｂの各々を形成した後、図７Ｃに示すように、掘り込み部３３ａ及び３３ｂの各々の内部に分離絶縁膜３４及び導電材３５を選択的に形成する。分離絶縁膜３４は、掘り込み部３３ａ及び３３ｂの各々の内部の内壁（側壁及び底壁）に沿って形成される。導電材３５は、掘り込み部３３ａ及び３３ｂの各々の内部に分離絶縁膜３４を介して形成される。掘り込み部３３ａ及び３３ｂの各々の内部の分離絶縁膜３４及び導電材３５は、例えば、掘り込み部３３ａ及び３３ｂの各々の内壁（側壁及び底壁）を含む半導体層２１の第１の面部Ｓ１上の全面に分離絶縁膜３４及び導電材３５をこの順で形成し、その後、半導体層２１の第１の面部Ｓ１上の導電材３５及び分離絶縁膜３４をこの順でＣＭＰ法などにより選択的に除去することによって形成することができる。分離絶縁膜３４としては、例えば、酸化シリコン膜を用いることができる。導電材３５としては、例えば、抵抗値を低減する不純物が堆積中又は堆積後に導入されたドープドポリシリコン膜を用いることができる。導電材３５は、分離絶縁膜３４を介して半導体層２１と電的に分離されている。
【0098】
この工程において、掘り込み部３３ａと、この掘り込み部３３ａの内部に設けられた分離絶縁膜３４及び導電材３５と、を含むセル間分離領域３１が形成される。そして、光電変換セル２２Ａがセル間分離領域３１で区画され、更に互いに隣り合う光電変換セル２２Ａの間がセル間分離領域３１で電気的及び光学的に分離される。
また、この工程において、掘り込み部３３ｂと、この掘り込み部３３ｂの内部に設けられた分離絶縁膜３４及び導電材３５と、を含むセル内分離領域３２が形成される。そして、光電変換セル２２Ａの第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとがセル内分離領域３２で区画され、かつ分離される。
また、この工程において、掘り込み部３３ｂと、この掘り込み部３３ｂの内部に設けられた分離絶縁膜３４及び導電材３５と、を含むセル内分離領域３２が形成される。そして、光電変換セル２２Ａの第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとがセル内分離領域３２で区画され、かつ分離される。
【0099】
次に、セル間分離領域３１及びセル内分離領域３２を形成した後、図７Ｄに示すように、半導体層２１の第１の面部Ｓ１側の表層部に、素子間分離領域４１で区画された素子形成領域２１ａ及び２１ｂの各々を形成する。素子形成領域２１ａ及び２１ｂの各々は、素子間分離領域４１で区画され、この素子間分離領域４１を形成することによって半導体層２１の第１の面部Ｓ１側の表層部に形成される。素子形成領域２１ａは、光電変換セル２２Ａの第１光電変換領域２３Ｌに形成され、素子形成領域２１ｂは、光電変換セルの第２光電変換領域２３Ｒに形成される。素子間分離領域４１は、平面視でセル間分離領域３１及びセル内分離領域３２の各々と重畳して形成される。
素子間分離領域４１は、例えば、半導体層２１の第１の面部Ｓ１から第２の面部Ｓ２側に窪む浅溝部（フィールド溝部）４２を形成し、その後、浅溝部４２の内部を含む半導体層２１の第１の面部Ｓ１上の全面に例えば酸化シリコン膜からなる絶縁膜４３を形成し、その後、絶縁膜４３が浅溝部４２の内部に選択的に残るようにＣＭＰ法で半導体層２１の第１の面部Ｓ１上の絶縁膜４３を選択的に除去することによって形成することができる。絶縁膜４３としては、例えば、酸化シリコン膜を用いている。
素子間分離領域４１は、例えば、半導体層２１の第１の面部Ｓ１から第２の面部Ｓ２側に窪む浅溝部（フィールド溝部）４２を形成し、その後、浅溝部４２の内部を含む半導体層２１の第１の面部Ｓ１上の全面に例えば酸化シリコン膜からなる絶縁膜４３を形成し、その後、絶縁膜４３が浅溝部４２の内部に選択的に残るようにＣＭＰ法で半導体層２１の第１の面部Ｓ１上の絶縁膜４３を選択的に除去することによって形成することができる。絶縁膜４３としては、例えば、酸化シリコン膜を用いている。
【0100】
この工程において、素子形成領域２１ａは、平面視で半導体層２１の第１の面部Ｓ１側にセル間分離領域３１で囲まれた上面部２１ａ１を有する。また、素子形成領域２１ｂは、平面視で半導体層２１の第１の面部Ｓ１側にセル間分離領域３１で囲まれた上面部２１ｂ１を有する。
なお、この工程において、図７Ｄには図示していないが、図５に示す素子形成領域２１ｃ及び２１ｄも形成される。そして、この素子形成領域２１ｃ及び２１ｄの各々も、平面視で半導体層２１の第１の面部Ｓ１側にセル間分離領域３１で囲まれた上面部を有する。
なお、この工程において、図７Ｄには図示していないが、図５に示す素子形成領域２１ｃ及び２１ｄも形成される。そして、この素子形成領域２１ｃ及び２１ｄの各々も、平面視で半導体層２１の第１の面部Ｓ１側にセル間分離領域３１で囲まれた上面部を有する。
【0101】
次に、素子形成領域２１ａ、２１ｂ、２１ｃ及び２１ｄを形成した後、図７Ｅに示すように、半導体層２１の第１の面部Ｓ１側の表層部に、半導体層２１の第１の面部Ｓ１側から第２の面部Ｓ２側に窪む掘り込み部４５、４６及び４７の各々を形成する。
掘り込み部４５は、平面視でセル内分離領域３２と重畳する位置に形成する。掘り込み部４６は、平面視でＸ方向において光電変換セル２２Ａの両側に位置する２つのセル間分離領域３１のうちの一方のセル間分離領域３１と重畳する位置に形成し、掘り込み部４７は、他方のセル間分離領域３１と重畳する位置に形成する。そして、掘り込み部４５、４６及び４７の各々は、平面視でＸ方向に一列で並ぶように形成する。そして、掘り込み部４５、４６及び４７の各々は、素子間分離領域４１のＺ方向の深さよりも浅く形成する。
掘り込み部４５、４６及び４７の各々は、例えば、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて、半導体層２１の第１の面部Ｓ１側の素子形成領域２１ａ，２１ｂと素子間分離領域４１とを選択的にエッチングすることによって形成することができる。
掘り込み部４５は、平面視でセル内分離領域３２と重畳する位置に形成する。掘り込み部４６は、平面視でＸ方向において光電変換セル２２Ａの両側に位置する２つのセル間分離領域３１のうちの一方のセル間分離領域３１と重畳する位置に形成し、掘り込み部４７は、他方のセル間分離領域３１と重畳する位置に形成する。そして、掘り込み部４５、４６及び４７の各々は、平面視でＸ方向に一列で並ぶように形成する。そして、掘り込み部４５、４６及び４７の各々は、素子間分離領域４１のＺ方向の深さよりも浅く形成する。
掘り込み部４５、４６及び４７の各々は、例えば、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて、半導体層２１の第１の面部Ｓ１側の素子形成領域２１ａ，２１ｂと素子間分離領域４１とを選択的にエッチングすることによって形成することができる。
【0102】
この工程において、素子形成領域２１ａに、この素子形成領域２１ａの上面部２１ａ１と連なり、かつＸ方向において互いに反対側に位置する２つの側面部２１ａ２及び２１ａ３が形成されると共に、素子形成領域２１ｂに、この素子形成領域２１ｂの上面部２１ｂ１と連なり、かつＸ方向において互いに反対側に位置する２つの側面部２１ｂ２及び２１ｂ３が形成される。
【0103】
ここで、掘り込み部４５、４６、４７の各々は、素子形成領域２１ａ，２１ｂと素子間分離領域４１とに亘って形成される。このため、掘り込み部４５，４６，４７の素子形成領域２１ａ，２１ｂ側への食い込み量（突出量）に比例して素子形成領域２１ａ，２１ｂの上面部２１ａ１，２１ｂ１のＸ方向の幅が小さくなる。したがって、掘り込み部４５，４６，４７の素子形成領域２１ａ，２１ｂ側への食い込み量をできるだけ小さくし、素子形成領域２１ａ，２１ｂの上面部２１ａ１，２１ｂ１のＸ方向の幅を大きくすることが好ましい。即ち、素子形成領域２１ａ，２１ｂの側面部２１ａ２，２１ａ３，２１ｂ２，２１ｂ３を、できるだけ素子間分離領域４１に近づけることが好ましい。
【0104】
なお、掘り込み部４５、４６、４７の各々は、素子形成領域２１ａ，２１ｂ側に選択的に形成し、図５に示す素子形成領域２１ｃ，２１ｄ側には形成しない。
【0105】
次に、掘り込み部４５、４６及び４７の各々を形成した後、図７Ｆに示すように、素子形成領域２１ａの上面部２１ａ１及び２つの側面部２１ａ２及び２１ａ３に亘ってゲート絶縁膜５１を形成すると共に、素子形成領域２１ｂの上面部２１ｂ１及び２つの側面部２１ｂ２及び２１ｂ３に亘ってゲート絶縁膜５１を形成する。ゲート絶縁膜５１は、例えば熱酸化法又は堆積法により形成することができる。ゲート絶縁膜５１としては、例えば酸化シリコン膜を用いることができる。
【0106】
この工程において、ゲート絶縁膜５１は、掘り込み部４５の内部において、素子形成領域２１ａの側面部２１ａ２と、素子形成領域２１ｂの側面部２１ｂ２とに形成される。また、また、ゲート絶縁膜５１は、掘り込み部４６の内部において、素子形成領域２１ａの側面部２１ａ３に形成され、掘り込み部４７の内部において、素子形成領域２１ｂの側面部２１ｂ３に形成される。
【0107】
なお、転送トランジスタＴＲ１及びＴＲ２のゲート絶縁膜をゲート絶縁膜５１と同一工程で形成してもよい。
【0108】
次に、図７Ｇに示すように、掘り込み部４５、４６及び４７の各々の内部を含む半導体層２１上の全面に導電膜５２を形成する。導電膜５２としては、例えば抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン（ドープドポリシリコン）膜を用いることができる。多結晶シリコン膜は、例えばＣＶＤ法で形成することができる。
【0109】
この工程において、素子形成領域２１ａ，２１ｂの上面部２１ａ１，２１ｂ１及び側面部２１ａ２，２１ａ３，２１ｂ２，２１ｂ３と、導電膜５２との間にゲート絶縁膜５１が介在される。
【0110】
次に、周知のフォトリソグラフィ技術及びドライエッチング技術を用いて導電膜５２をパターンニングし、図７Ｈに示すように、素子形成領域２１ａの上面部２１ａ１及び２つの側面部２１ａ２，２１ａ３とゲート絶縁膜５１を介在して隣り合い、かつ素子形成領域２１ａの上面部２１ａ１及び２つの側面部２１ａ２，２１ａ３とゲート絶縁膜５１を介在して隣り合うゲート電極５３を形成する。
【0111】
ゲート電極５３は、素子形成領域２１ａ及び２１ｂの各々の上面部２１ａ１，２１ｂ１の上方の外側にゲート絶縁膜５１を介在して設けられ、かつ平面視で素子形成領域２１ａ及び２１ｂの各々に亘って延伸する頭部５３ａと、この頭部５３ａから素子形成領域２１ａ及び２１ｂ側に突出してセル内分離領域３２と重畳し、かつ素子形成領域２１ａ及び２１ｂの各々の側面部２１ａ２，２１ｂ２の外側にゲート絶縁膜５１を介在して設けられた頭部５３ａと、を含む。
【0112】
また、ゲート電極５３は、頭部５３ａから素子形成領域２１ａ側に突出してセル間分離領域３１と重畳し、かつ素子形成領域２１ａの側面部２１ａ３の外側にゲート絶縁膜５１を介在して設けられた脚部５３ｂ１と、頭部５３ａから素子形成領域２１ｂ側に突出してセル間分離領域３１と重畳し、かつ素子形成領域２１ｂの側面部２１ｂ３の外側にゲート絶縁膜５１を介在して設けられた脚部５３ｂ２と、を更に含む。頭部５３ａは半導体層２１よりも上方に突出して形成される。脚部５３ｂ１，５３ｂ２，５３ｂ３は、頭部５３ａと連結されて掘り込み部４５、４６、４７の中に個別に形成される。
【0113】
なお、転送トランジスタＴＲ１及びＴＲ２の各々のゲート電極をゲート電極５３と同一工程で形成してもよい。
【0114】
次に、図７Ｉに示すように、ゲート電極５３のゲート長方向（Ｙ方向）の両側の各々の素子形成領域２１ａ（半導体層２１）に、ｎ型の半導体領域からなる一対の主電極領域５４ａ及び５４ｂを形成すると共に、図示していないが、ゲート電極５３のゲート長方向（Ｙ方向）の両側の各々の素子形成領域２１ｂ（半導体層２１）に、ｎ型の半導体領域からなる一対の主電極領域５４ａ及び５４ｂを形成する。
【0115】
一対のｎ型の主電極領域５４ａ及び５４ｂは、ソース領域及びドレイン領域として機能する。一対のｎ型の主電極領域５４ａ及び５４ｂは、ゲート電極５３及び素子間分離領域４１を不純物導入用マスクとして使用し、ゲート電極５３のゲート長方向（Ｙ方向）の両側の各々の素子形成領域２１ａと、ゲート電極５３のゲート長方向（Ｙ方向）の両側の各々の素子形成領域２１ｂとに、ｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）や燐イオン（Ｐ＋）をイオン注入し、その後、不純物を活性化させる熱処理を施すことによって形成することができる。一対の主電極領域５４ａ及び５４ｂの各々は、素子形成領域２１ａ及び素子形成領域２１ｂの各々にゲート電極５３と整合して形成される。
【0116】
なお、転送トランジスタＴＲ１及びＴＲ２の各々の一対の主電極領域を、一対の主電極領域５４ａ及び５４ｂと同一工程で形成してもよい。また、電荷保持部ＦＤ１及びＦＤ２も、一対の主電極領域５４ａ及び５４ｂと同一工程で形成してもよい。
【0117】
次に、一対の主電極領域５４ａ及び５４ｂを形成した後、図示していないが、半導体層２１の第１の面部Ｓ１側に、多層配線層を形成する。
【0118】
次に、多層配線層を形成した後、半導体層２１の第２の面部Ｓ２側を例えばＣＭＰ法で切削して半導体層２１の厚さを薄くする薄厚化工程を実施し、図７Ｊに示すように、掘り込み部３３ａ及び３３ｂの各々の分離絶縁膜３４及び導電材３５を露出させる。半導体層２１の薄厚化は、図７Ｉに示す薄厚化線Ｓ２ａまで行う。
【0119】
この工程において、半導体層２１の第１の面部Ｓ１側の素子間分離領域４１の底面部から半導体層２１の第２の面部Ｓ２側に向かって延伸し、かつ先端が半導体層２１の第２の面部Ｓ２に到達するセル間分離領域３１及びセル内分離領域３２が形成される。
【0120】
また、この工程において、周囲がセル間分離領域３１で区画され、内部がセル内分離領域３２で第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとに区画された光電変換セル２２Ａが形成される。
【0121】
【0122】
≪第１実施形態の主な効果≫
次に、本技術の第１実施形態に係る固体撮像装置１Ａの主な効果について説明する。
図６Ａに示すように、この第１実施形態に係る固体撮像装置１Ａは、画素トランジスタとして、光電変換セル２２Ａに設けられた増幅トランジスタＡＭＰ１を備えている。そして、増幅トランジスタＡＭＰ１は、平面視で光電変換セル２２Ａの素子形成領域２１ａ及びセル内分離領域３２と重畳するゲート電極５３を有する。そして、ゲート電極５３は、ゲート電極５３のゲート幅方向（Ｘ方向）において、素子形成領域２１ａの上面部２１ａ１及び側面部２１ａ２とゲート絶縁膜５１を介在して互いに隣り合っている。
次に、本技術の第１実施形態に係る固体撮像装置１Ａの主な効果について説明する。
図６Ａに示すように、この第１実施形態に係る固体撮像装置１Ａは、画素トランジスタとして、光電変換セル２２Ａに設けられた増幅トランジスタＡＭＰ１を備えている。そして、増幅トランジスタＡＭＰ１は、平面視で光電変換セル２２Ａの素子形成領域２１ａ及びセル内分離領域３２と重畳するゲート電極５３を有する。そして、ゲート電極５３は、ゲート電極５３のゲート幅方向（Ｘ方向）において、素子形成領域２１ａの上面部２１ａ１及び側面部２１ａ２とゲート絶縁膜５１を介在して互いに隣り合っている。
【0123】
このため、従来技術において、ゲート電極のゲート幅方向（Ｘ方向）の端部が平面視でセル内分離領域よりも素子形成領域側に位置する場合と比較して、素子形成領域２１ａの上面部２１ａ１でのゲート電極５３のゲート幅Ｗｇを拡張することができると共に、素子形成領域２１ａの側面部２１ａ２でのゲート電極５３のゲート幅Ｗｇを深さ方向（Ｚ方向）に拡張することができる。
【0124】
したがって、この第１実施形態に係る固体撮像装置１Ａによれば、画素トランジスタとしての増幅トランジスタ（電界効果トランジスタ）ＡＭＰ１の相互コンダクタンスの向上を図ることができる。
【0125】
また、増幅トランジスタＡＭＰ１のゲート電極５３は、平面視で光電変換セル２２Ａの素子形成領域２１ａ及びセル間分離領域３１と重畳している。そして、ゲート電極５３は、ゲート電極５３のゲート幅方向（Ｘ方向）において、素子形成領域２１ａの上面部２１ａ１及び側面部２１ａ２とゲート絶縁膜５１を介在して互いに隣り合っている。
【0126】
このため、素子形成領域２１ａの上面部２１ａ１でのゲート電極５３のゲート幅Ｗｇを更に拡張することができると共に、素子形成領域２１ａの側面部２１ａ３でのゲート電極５３のゲート幅Ｗｇを深さ方向（Ｚ方向）に更に拡張することができる。
【0127】
したがって、この第１実施形態に係る固体撮像装置１Ａによれば、ゲート電極５３が平面視で素子形成領域２１ａ、セル内分離領域３２及びセル間分離領域３１の各々と重畳しているので、画素トランジスタとしての増幅トランジスタ（電界効果トランジスタ）ＡＭＰ１の相互コンダクタンスを、より一層向上させることができる。
【0128】
このゲート電極５３のゲート幅Ｗｇの拡張は、画素トランジスタとして素子形成領域２１ｂに設けられた増幅トランジスタＡＭＰ２においても実施することができると共に、他の画素トランジスタ（ＳＥＬ１，ＳＥＬ２，ＲＳＴ１，ＲＳＴ２，ＦＤＧ１，ＦＤＧ２）においても実施することができる。即ち、画素回路１６含まれる画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＳＥＬ１，ＳＥＬ２，ＲＳＴ１，ＲＳＴ２，ＦＤＧ１，ＦＤＧ２）の相互コンダクタンス（ｇｍ）の向上を図ることができる。
【0129】
また、画素回路１６含まれる画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＳＥＬ１，ＳＥＬ２，ＲＳＴ１，ＲＳＴ２，ＦＤＧ１，ＦＤＧ２）の相互コンダクタンス（ｇｍ）の向上を図ることができるため、画素回路１６の高速化を図ることができ、ひいては固体撮像装置１Ａの画質性能の向上を図ることができる。
【0130】
また、画素回路１６に含まれる画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＳＥＬ１，ＳＥＬ２，ＲＳＴ１，ＲＳＴ２，ＦＤＧ１，ＦＤＧ２）のオン抵抗を低減することができる。
【0131】
また、この第１実施形態では、１つの光電変換セル２２Ａにおいて、素子形成領域２１ａの増幅トランジスタＡＭＰ１と素子形成領域２１ｂの増幅トランジスタＡＭＰ２とでゲート電極５３の脚部５３ｂ１を共有している。そして、脚部５３ｂ１は、素子形成領域２１ａの側面部２１ａ２及び素子形成領域２１ｂの側面部２１ｂ２の各々とゲート絶縁膜５１を介在して互いに隣り合っている。このため、１つのゲート電極５３で増幅トランジスタＡＭＰ１及びＡＭＰ２の各々の相互コンダクタンスの向上を図ることができる。
【0132】
なお、上述の第１実施形態では、セル間分離領域及びセル内分離領域の各々が半導体層２１の第１の面部Ｓ２に到達する場合について説明したが、本技術は、セル間分離領域及びセル内分離領域の各々が半導体層２１の第１の面部Ｓ２から離間する場合にも適用することができる。
【0133】
≪第１実施形態の変形例≫
＜変形例１－１，１－２＞
上述の第１実施形態では、３つの脚部５３ｂ１、５３ｂ２及び５３ｂ３を有するゲート電極５３について説明したが、本技術は、上述の第１実施形態のゲート電極５３に限定されるものではない。
＜変形例１－１，１－２＞
上述の第１実施形態では、３つの脚部５３ｂ１、５３ｂ２及び５３ｂ３を有するゲート電極５３について説明したが、本技術は、上述の第１実施形態のゲート電極５３に限定されるものではない。
【0134】
例えば、変形例１－１の図８に示すように、ゲート電極５３の脚部として、セル間分離領域３１側の脚部５３ｂ２及び５３ｂ３を省略してもよい。この変形例１－１の場合においても、増幅トランジスタＡＭＰ１及びＡＭＰ２の各々の相互コンダクタンス（ｇｍ）の向上を図ることができる。
また、変形例１－２の図９に示すように、ゲート電極５３の脚部として、セル内分離領域３２側の脚部５３ｂ１を省略してもよい。この変形例１－２の場合においても、増幅トランジスタＡＭＰ１及びＡＭＰ２の各々の相互コンダクタンス（ｇｍ）の向上を図ることができる。
また、変形例１－２の図９に示すように、ゲート電極５３の脚部として、セル内分離領域３２側の脚部５３ｂ１を省略してもよい。この変形例１－２の場合においても、増幅トランジスタＡＭＰ１及びＡＭＰ２の各々の相互コンダクタンス（ｇｍ）の向上を図ることができる。
【0135】
即ち、ゲート電極５３は、セル内分離領域３２及びセル間分離領域３１の少なくとも何れか一方と重畳し、素子形成領域２１ａ，２１ｂの上面部及び側面部と隣り合っていればよい。
【0136】
＜変形例１－３＞
上述の第１実施形態では、光電変換セル２２Ａにおいて、第１光電変換領域２３Ｌの増幅トランジスタＡＭＰ１と、第２光電変換領域２３Ｒの増幅トランジスタＡＭＰ２とでゲート電極５３の脚部５３ｂ１を共有した場合について説明したが、本技術は、この第１実施形態のゲート電極５３に限定されるものではない。
上述の第１実施形態では、光電変換セル２２Ａにおいて、第１光電変換領域２３Ｌの増幅トランジスタＡＭＰ１と、第２光電変換領域２３Ｒの増幅トランジスタＡＭＰ２とでゲート電極５３の脚部５３ｂ１を共有した場合について説明したが、本技術は、この第１実施形態のゲート電極５３に限定されるものではない。
【0137】
例えば、図１０に示すように、１つの光電変換セル２２Ａにおいて、第１光電変換領域２３Ｌの増幅トランジスタＡＭＰ１と、第２光電変換領域２３Ｒの増幅トランジスタＡＭＰ２とでゲート電極５３及び脚部５３ｂ１をそれぞれ個別に設けてもよい。この変形例１－３の場合においても、増幅トランジスタＡＭＰ１及びＡＭＰ２の各々の相互コンダクタンス（ｇｍ）の向上を図ることができる。
【0138】
また、この変形例１－３の場合、１つの光電変換セル２２Ａにおいて、第１光電変換領域２３Ｌの素子形成領域２１ａ及び第２光電変換領域２３Ｒの素子形成領域２１ｂに、機能の異なる画素トランジスタを配置することができる。例えば、増幅トランジスタ、選択トランジスタ、リセットトランジスタ及び切替トランジスタの何れかの画素トランジスタを素子形成領域２１ａに配置し、残りの画素トランジスタの何れかを素子形成領域２１ｂに配置することができる。
【0139】
＜変形例１－４＞
上述の第１実施形態では、平面視でＸ方向に互いに隣り合って並ぶ２つの光電変換セル２２Ａにおいて、一方の光電変換セル２２Ａのゲート電極５３と他方の光電変換セル２２Ａのゲート電極５３とを個別にした場合について説明したが、本技術は上述の第１実施形態のゲート電極５３に限定されない。
上述の第１実施形態では、平面視でＸ方向に互いに隣り合って並ぶ２つの光電変換セル２２Ａにおいて、一方の光電変換セル２２Ａのゲート電極５３と他方の光電変換セル２２Ａのゲート電極５３とを個別にした場合について説明したが、本技術は上述の第１実施形態のゲート電極５３に限定されない。
【0140】
例えば、図１１及び図１２に示すように、平面視でＸ方向に互いに隣り合って並ぶ２つの光電変換セル２２Ａにおいて、一方の光電変換セル２２Ａのゲート電極５３と他方の光電変換セル２２Ａのゲート電極５３とを一体化してもよい。図１１では、増幅トランジスタＡＭＰ１及びＡＭＰ２のゲート電極５３と、リセットトランジスタＲＳＴ１及びＴＳＴ２のゲート電極５３とを例示しているが、他の画素トランジスタにおいても一体化することができる。
この変形例１－４の場合、一方の光電変換セル２２Ａと他方の光電変換セル２２Ａとの間のセル間分離領域３１と平面視で重畳する脚部５３ｂ３を共有することが好ましい。
この変形例１－４においても、上述の第１実施形態と同様に、増幅トランジスタＡＭＰ１及びＡＭＰ２の各々の相互コンダクタンス（ｇｍ）の向上を図ることができる。
この変形例１－４の場合、一方の光電変換セル２２Ａと他方の光電変換セル２２Ａとの間のセル間分離領域３１と平面視で重畳する脚部５３ｂ３を共有することが好ましい。
この変形例１－４においても、上述の第１実施形態と同様に、増幅トランジスタＡＭＰ１及びＡＭＰ２の各々の相互コンダクタンス（ｇｍ）の向上を図ることができる。
【0141】
〔第２実施形態〕
本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態に係る固体撮像装置と同様の構成になっており、画素に含まれる光電変換セルの構成が異なっている。
本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態に係る固体撮像装置と同様の構成になっており、画素に含まれる光電変換セルの構成が異なっている。
【0142】
即ち、図１３及び図１４に示すように、本技術の第２実施形態に係る固体撮像装置１Ｂは、上述の第１実施形態の図５及び図６Ａに示す光電変換セル２２Ａに替えて、光電変換セル２２Ｂを備えている。その他の構成は、上述の第１実施形態と概ね同様である。
【0143】
具体的には、図５及び図６Ａに示すように、上述の第１実施形態の光電変換セル２２Ａは、２つの光電変換領域（第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒ）と、２つの光電変換部ＰＤ１及びＰＤ２と、２つの転送トランジスタＴＲ１及びＴＲ２と、２つの電荷保持部ＦＤ１及びＦＤ２と、同一機能の２つの画素トランジスタと、を備えている。そして、上述の第１実施形態の光電変換セル２２Ａは、素子間分離領域４１で区画された素子形成領域２１ａ、２１ｂ、２１ｃ及び２１ｄを更に備えている。
【0144】
これに対し、図１３及び図１４に示すように、この第２実施形態に係る光電変換セル２２Ｂは、１つの光電変換領域２３Ｂと、１つの光電変換部ＰＤと、１つの転送トランジスタＴＲと、１つの電荷保持部ＦＤと、１つの画素トランジスタと、を備えている。そして、この第２実施形態に係る光電変換セル２２Ｂは、素子間分離領域４１で区画された素子形成領域２１ｅ及び２１ｆを更に備えている。
【0145】
図１３に示すように、画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）において、画素３ａの光電変換セル２２Ｂでは、素子形成領域２１ｅに画素トランジスタとしての増幅トランジスタＡＭＰが設けられている。また、画素３ｂの光電変換セル２２Ｂでは、素子形成領域２１ｅに画素トランジスタとしての選択トランジスタＳＥＬが設けられている。また、画素３ｃの光電変換セル２２Ｂでは、素子形成領域２１ｅに画素トランジスタとしてのリセットトランジスタＲＳＴが設けられている。また、画素３ｄの光電変換セル２２Ｂでは、素子形成領域２１ｅに画素トランジスタとしての切替トランジスタＦＤＧが設けられている。そして、画素３ａから３ｄの各々の光電変換セル２２Ｂでは、素子形成領域２１ｆに、光電変換部ＰＤと、転送トランジスタＴＲと、電荷保持部ＦＤとが設けられている。
【0146】
画素ブロック１５に含まれる４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）の各々の電荷保持部ＦＤは、上述の実施形態と同様に画素回路の入力段に接続されている。そして、この画素回路は、画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）を含む。
【0147】
図１３に示すように、画素３ａの光電変換セル２２Ｂと画素３ｂの光電変換セル２２Ｂとでは、素子形成領域２１ｅと２１ｆとのＹ方向の配置が逆になっている。同様に、画素３ｃの光電変換セル２２Ｂと画素３ｄの光電変換セル２２Ｂとでは、素子形成領域２１ｅと２１ｆとのＹ方向の配置が逆になっている。そして、画素３ａの光電変換セル２２Ｂと画素３ｃの光電変換セル２２Ｂとでは、素子形成領域２１ｅと２１ｆとのＹ方向の配置が同一なっている。同様に、画素３ｂの光電変換セル２２Ｂと画素３ｄの光電変換セル２２Ｂとでは、素子形成領域２１ｅと２１ｆとのＹ方向の配置が同一なっている。
【0148】
＜画素トランジスタ＞
次に、画素トランジスタの構成について、増幅トランジスタを用いて説明する。
図１４に示すように、画素トランジスタとしての増幅トランジスタＡＭＰは、光電変換セル２２Ｂの素子形成領域２１ｅに設けられている。素子形成領域２１ｅは、半導体層２１の第１の面部Ｓ１側に設けられた上面部２１ｅ１と、この上面部２１ｅ１に連なり、かつＸ方向において互いに反対側に位置する２つの側面部２１ｅ２及び２１ｅ３と、を有する。
増幅トランジスタＡＭＰは、基本的に、上述の第１実施形態の増幅トランジスタＡＭＰ１，ＡＭＰ２と同様の構成になっている。
次に、画素トランジスタの構成について、増幅トランジスタを用いて説明する。
図１４に示すように、画素トランジスタとしての増幅トランジスタＡＭＰは、光電変換セル２２Ｂの素子形成領域２１ｅに設けられている。素子形成領域２１ｅは、半導体層２１の第１の面部Ｓ１側に設けられた上面部２１ｅ１と、この上面部２１ｅ１に連なり、かつＸ方向において互いに反対側に位置する２つの側面部２１ｅ２及び２１ｅ３と、を有する。
増幅トランジスタＡＭＰは、基本的に、上述の第１実施形態の増幅トランジスタＡＭＰ１，ＡＭＰ２と同様の構成になっている。
【0149】
増幅トランジスタＡＭＰは、素子形成領域２１ｅの上面部２１ｅ１及び２つの側面部２１ｅ２，２１ｅ３の各々に亘って設けられたゲート絶縁膜５１と、このゲート絶縁膜５１を介在して素子形成領域２１ｅに設けられたゲート電極５３とを有する。
また、増幅トランジスタＡＭＰは、ゲート電極５３のゲート長方向（Ｙ方向）の両側の素子形成領域２１ｅ（半導体層２１）に設けられた一対の主電極領域５４ａ及び５４ｂ（図６Ｂ参照）を更に有する。
また、増幅トランジスタＡＭＰは、ゲート電極５３の直下であって、一対の主電極領域５４ａと５４ｂとの間の素子形成領域２１ｅに設けられたチャネル形成部を有する。
また、増幅トランジスタＡＭＰは、ゲート電極５３のゲート長方向（Ｙ方向）の両側の素子形成領域２１ｅ（半導体層２１）に設けられた一対の主電極領域５４ａ及び５４ｂ（図６Ｂ参照）を更に有する。
また、増幅トランジスタＡＭＰは、ゲート電極５３の直下であって、一対の主電極領域５４ａと５４ｂとの間の素子形成領域２１ｅに設けられたチャネル形成部を有する。
【0150】
図１４に示すように、増幅トランジスタＡＭＰのゲート電極５３は、平面視でＸ方向に延伸して光電変換セル２２Ｂと重畳し、かつ分離領域としてのセル間分離領域３１と重畳している。そして、増幅トランジスタＡＭＰのゲート電極５３は、ゲート電極５３のゲート幅方向（Ｘ方向）において、ゲート絶縁膜５１を介在して素子形成領域２１ｅの上面部２１ｅ１及び２つの側面部２１ｅ２，２１ｅ３と隣り合っている（向かい合っている）。そして、この第２実施形態のゲート電極５３は、これに限定されないが、例えば、素子形成領域２１ｅの上面部２１ｅ１の外側にゲート絶縁膜５１を介在して設けられた頭部５３ａと、この頭部５３ａから素子形成領域２１ｅ側に突出し、かつ側面部２１ｅ２の外側にゲート絶縁膜５１を介在して設けられた脚部５３ｂ１と、この頭部５３ａから素子形成領域２１ｅ側に突出し、かつ側面部２１ｅ３の外側にゲート絶縁膜５１を介在して設けられた脚部５３ｂ２と、を有する。
【0151】
ゲート電極５３の脚部５３ｂ１は、半導体層２１の第１の面部Ｓ１側から第２の面部Ｓ２側に延伸する掘り込み部４５の中に設けられている。そして、脚部５３ｂ１及び掘り込み部４５の各々は、平面視でセル間分離領域３１と重畳している。
【0152】
また、ゲート電極５３の脚部５３ｂ２も、半導体層２１の第１の面部Ｓ１側から第２の面部Ｓ２側に延伸する掘り込み部４６の中に設けられている。そして、脚部５３ｂ２及び掘り込み部４６の各々は、平面視でセル間分離領域３１と重畳している。
【0153】
なお、画素トランジスタとしての選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、及び切替トランジスタＦＤＧは、基本的に増幅トランジスタＡＭＰと同様の構成になっているので、これらの画素トランジスタ（ＳＥＬ，ＲＳＴ，ＦＤＧ）の具体的な構成の説明は省略する。
【0154】
この第２実施形態の増幅トランジスタＡＭＰにおいても、上述の増幅トランジスタＡＭＰ１と同様に、素子形成領域２１ｅの上面部２１ｅ１でのゲート電極５３のゲート幅Ｗｇを拡張することができると共に、素子形成領域２１ｅの側面部２１ｅ２及び２１ｅ３のゲート電極５３のゲート幅Ｗｇを深さ方向（Ｚ方向）に拡張することができる。
【0155】
したがって、この第２実施形態に係る固体撮像装置１Ｂにおいても、画素トランジスタとしての増幅トランジスタ（電界効果トランジスタ）ＡＭＰの相互コンダクタンスの向上を図ることができる。
【0156】
このゲート電極５３のゲート幅Ｗｇの拡張は、他の画素トランジスタ（ＳＥＬ，ＲＳＴ，ＦＤＧ）においても実施することができる。即ち、画素回路含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の相互コンダクタンス（ｇｍ）の向上を図ることができる。
【0157】
また、画素回路に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の相互コンダクタンス（ｇｍ）の向上を図ることができるため、画素回路の高速化を図ることができ、ひいては固体撮像装置１Ｂの画質性能の向上を図ることができる。
なお、上述の第２実施形態では、脚部として、２つの脚部５３ｂ１，５３ｂ２を設けた場合について説明したが、２つの脚部５３ｂ１，５３ｂ２の何れか一方を省略してもよい。
また、上述の実施形態では、画素回路に含まれる複数の画素トランジスタを本技術の「電界効果トランジスタ」で構成した場合について説明したが、画素トランジスタに含まれる複数の画素トランジスタのうちの少なくとも１つを本技術の「電界効果トランジスタ」で構成してもよい。
なお、上述の第２実施形態では、脚部として、２つの脚部５３ｂ１，５３ｂ２を設けた場合について説明したが、２つの脚部５３ｂ１，５３ｂ２の何れか一方を省略してもよい。
また、上述の実施形態では、画素回路に含まれる複数の画素トランジスタを本技術の「電界効果トランジスタ」で構成した場合について説明したが、画素トランジスタに含まれる複数の画素トランジスタのうちの少なくとも１つを本技術の「電界効果トランジスタ」で構成してもよい。
【0158】
〔第３実施形態〕
≪電子機器への応用例≫
本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
≪電子機器への応用例≫
本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【0159】
図１５は、本技術の第３実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
【0160】
図１５に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として、本技術の第１実施形態に係る固体撮像装置１Ａを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
【0161】
光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号（画像信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
【0162】
このような構成により、固体撮像装置１０１において画素トランジスタの相互コンダクタンスの向上が図れているため、第３実施形態の電子機器２００の画質性能の向上を図ることができる。
【0163】
なお、上述の実施形態の固体撮像装置を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
【0164】
また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサにおいても、上述した画素トランジスタを採用することができる。
【0165】
なお、本技術は、以下のような構成としてもよい。
（１）
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域と、
前記半導体層に設けられ、かつ光電変換部及び電界効果トランジスタを有する光電変換セルと、
を備え、
前記光電変換セルは、前記半導体層の前記第１の面部側に設けられた上面部及び側面部を有し、
前記電界効果トランジスタは、平面視で前記光電変換セル及び前記分離領域と重畳するゲート電極を有し、
前記ゲート電極が、前記ゲート電極のゲート幅方向において、ゲート絶縁膜を介在して前記上面部及び前記側面部と隣り合っている、光検出装置。
（２）
前記分離領域は、前記光電変換セルの内部を区画する第１分離領域である、上記（１）に記載の光検出装置。
（３）
前記光電変換セルは、前記第１分離領域で区画された第１及び第２光電変換領域を有し、
前記第１及び第２光電変換領域の各々は、前記光電変換部及び前記電界効果トランジスタと、前記上面部及び側面部とを有し、
前記第１及び第２光電変換領域の各々の前記電界効果トランジスタは、各々の前記ゲート電極が一体化されている、上記（２）に記載の光検出装置。
（４）
前記ゲート電極は、前記上面部の外側に前記ゲート絶縁膜を介在して設けられた頭部と、前記頭部から前記半導体層側に突出し、かつ前記側面部の外側に前記ゲート絶縁膜を介在して設けられた脚部と、を含み、
前記脚部は、前記第１光電変換領域の前記電界効果トランジスタと前記第２光電変換領域の前記電界効果トランジスタとで共有されている、上記（３）に記載の光検出装置。
（５）
前記脚部は、前記半導体層の前記第１の面部側の掘り込み部の中に設けられている、上記（４）に記載の光検出装置。
（６）
前記分離領域は、前記光電変換セルの周囲を区画する第２分離領域である、上記（１）に記載の光検出装置。
（７）
平面視で前記第２分離領域を介して互いに隣り合う２つの前記光電変換セルの各々の前記電界効果トランジスタは、各々の前記ゲート電極が一体化されている、上記（６）に記載の光検出装置。
（８）
前記ゲート電極は、前記上面部の外側に前記ゲート絶縁膜を介在して設けられた頭部と、前記頭部から前記半導体層側に突出し、かつ前記側面部の外側に前記ゲート絶縁膜を介在して設けられた脚部と、を含み、
前記脚部は、２つの前記光電変換セルで共有されている、上記（７）に記載の光検出装置。
（９）
前記脚部は、前記半導体層の前記第１の面部側の掘り込み部の中に設けられている、上記（８）に記載の光検出装置。
（１０）
前記電界効果トランジスタは、前記ゲート電極のゲート長方向の両側の前記半導体層に設けられた一対の主電極領域を更に有する、上記（１）から（９）の何れかに記載の光検出装置。
（１１）
前記光電変換部で光電変換された信号電荷を画素信号に変換して出力する画素回路を更に備え、
前記画素回路に含まれる複数の画素トランジスタのうちの少なくとも１つが、前記電界効果トランジスタである、上記（１）から（１０）の何れかに記載の光検出装置。
（１２）
前記画素回路は、複数の前記光電変換セルで共有されている、上記（１１）に記載の光検出装置。
（１３）
光検出装置と、
被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記光検出装置は、
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域と、
前記半導体層に設けられ、かつ光電変換部及び電界効果トランジスタを有する光電変換セルと、
を備え、
前記光電変換セルは、前記半導体層の前記第１の面部側に設けられた上面部及び側面部を有し、
前記電界効果トランジスタは、平面視で前記光電変換セル及び前記分離領域と重畳するゲート電極を有し、
前記ゲート電極が、前記ゲート電極のゲート幅方向において、ゲート絶縁膜を介在して前記上面部及び前記側面部と隣り合っている、光検出装置。
（１）
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域と、
前記半導体層に設けられ、かつ光電変換部及び電界効果トランジスタを有する光電変換セルと、
を備え、
前記光電変換セルは、前記半導体層の前記第１の面部側に設けられた上面部及び側面部を有し、
前記電界効果トランジスタは、平面視で前記光電変換セル及び前記分離領域と重畳するゲート電極を有し、
前記ゲート電極が、前記ゲート電極のゲート幅方向において、ゲート絶縁膜を介在して前記上面部及び前記側面部と隣り合っている、光検出装置。
（２）
前記分離領域は、前記光電変換セルの内部を区画する第１分離領域である、上記（１）に記載の光検出装置。
（３）
前記光電変換セルは、前記第１分離領域で区画された第１及び第２光電変換領域を有し、
前記第１及び第２光電変換領域の各々は、前記光電変換部及び前記電界効果トランジスタと、前記上面部及び側面部とを有し、
前記第１及び第２光電変換領域の各々の前記電界効果トランジスタは、各々の前記ゲート電極が一体化されている、上記（２）に記載の光検出装置。
（４）
前記ゲート電極は、前記上面部の外側に前記ゲート絶縁膜を介在して設けられた頭部と、前記頭部から前記半導体層側に突出し、かつ前記側面部の外側に前記ゲート絶縁膜を介在して設けられた脚部と、を含み、
前記脚部は、前記第１光電変換領域の前記電界効果トランジスタと前記第２光電変換領域の前記電界効果トランジスタとで共有されている、上記（３）に記載の光検出装置。
（５）
前記脚部は、前記半導体層の前記第１の面部側の掘り込み部の中に設けられている、上記（４）に記載の光検出装置。
（６）
前記分離領域は、前記光電変換セルの周囲を区画する第２分離領域である、上記（１）に記載の光検出装置。
（７）
平面視で前記第２分離領域を介して互いに隣り合う２つの前記光電変換セルの各々の前記電界効果トランジスタは、各々の前記ゲート電極が一体化されている、上記（６）に記載の光検出装置。
（８）
前記ゲート電極は、前記上面部の外側に前記ゲート絶縁膜を介在して設けられた頭部と、前記頭部から前記半導体層側に突出し、かつ前記側面部の外側に前記ゲート絶縁膜を介在して設けられた脚部と、を含み、
前記脚部は、２つの前記光電変換セルで共有されている、上記（７）に記載の光検出装置。
（９）
前記脚部は、前記半導体層の前記第１の面部側の掘り込み部の中に設けられている、上記（８）に記載の光検出装置。
（１０）
前記電界効果トランジスタは、前記ゲート電極のゲート長方向の両側の前記半導体層に設けられた一対の主電極領域を更に有する、上記（１）から（９）の何れかに記載の光検出装置。
（１１）
前記光電変換部で光電変換された信号電荷を画素信号に変換して出力する画素回路を更に備え、
前記画素回路に含まれる複数の画素トランジスタのうちの少なくとも１つが、前記電界効果トランジスタである、上記（１）から（１０）の何れかに記載の光検出装置。
（１２）
前記画素回路は、複数の前記光電変換セルで共有されている、上記（１１）に記載の光検出装置。
（１３）
光検出装置と、
被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記光検出装置は、
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
前記半導体層の厚さ方向に延伸する分離領域と、
前記半導体層に設けられ、かつ光電変換部及び電界効果トランジスタを有する光電変換セルと、
を備え、
前記光電変換セルは、前記半導体層の前記第１の面部側に設けられた上面部及び側面部を有し、
前記電界効果トランジスタは、平面視で前記光電変換セル及び前記分離領域と重畳するゲート電極を有し、
前記ゲート電極が、前記ゲート電極のゲート幅方向において、ゲート絶縁膜を介在して前記上面部及び前記側面部と隣り合っている、光検出装置。
【0166】
本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【0167】
１Ａ 固体撮像装置
２ 半導体チップ
２Ａ 画素アレイ部
２Ｂ 周辺部
３，３ａ，３ｂ，３ｃ，３ｄ 画素
４ 垂直駆動回路
５ カラム信号処理回路
６ 水平駆動回路
７ 出力回路
８ 制御回路
１０ 画素駆動線
１２ 水平信号線
１３ ロジック回路
１４ ボンディングパッド
１５ 画素ブロック
１６ 画素回路（読出し回路）
２１ 半導体層
２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ 素子形成領域（アクティブ領域）
２１ａ１，２１ｂ１，２１ｅ１ 上面部
２１ａ２，２１ａ３，２１ｂ２，２１ｂ３，２１ｅ２，２１ｅ３ 側面部
２２Ａ，２２Ｂ 光電変換セル
２３Ｂ 光電変換領域
２３Ｌ 第１光電変換領域
２３Ｒ 第２光電変換領域
２４ ｐ型の半導体領域
２５ ｎ型の半導体領域
３０ 分離領域
３１ セル間分離領域（第１分離領域）
３２ セル内分離領域（第２分離領域）
３３ａ，３３ｂ 掘り込み部
３４ 絶縁膜
３５ 導電材
４１ 素子間分離領域
４２ 浅溝部
４３ 絶縁膜
５１ ゲート絶縁膜
５２ 導電膜
５３ ゲート電極
５３ａ 頭部
５３ｂ１，５３ｂ２ 脚部
ＡＭＰ，ＡＭＰ１，ＡＭＰ２ 増幅トランジスタ
ＦＤ，ＦＤ１，ＦＤ２ 電荷保持部（フローティングディフュージョン）
ＦＤＧ，ＦＤＧ１，ＦＤＧ２ 切替トランジスタ
ＰＤ，ＰＤ１，ＰＤ２ 光電変換部
ＲＳＴ，ＲＳＴ１，ＲＳＴ２ リセットトランジスタ
ＳＥＬ，ＳＥＬ１，ＳＥＬ２ 選択トランジスタ
ＲＴ，ＴＲ１，ＴＲ２ 転送トランジスタ
２ 半導体チップ
２Ａ 画素アレイ部
２Ｂ 周辺部
３，３ａ，３ｂ，３ｃ，３ｄ 画素
４ 垂直駆動回路
５ カラム信号処理回路
６ 水平駆動回路
７ 出力回路
８ 制御回路
１０ 画素駆動線
１２ 水平信号線
１３ ロジック回路
１４ ボンディングパッド
１５ 画素ブロック
１６ 画素回路（読出し回路）
２１ 半導体層
２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ 素子形成領域（アクティブ領域）
２１ａ１，２１ｂ１，２１ｅ１ 上面部
２１ａ２，２１ａ３，２１ｂ２，２１ｂ３，２１ｅ２，２１ｅ３ 側面部
２２Ａ，２２Ｂ 光電変換セル
２３Ｂ 光電変換領域
２３Ｌ 第１光電変換領域
２３Ｒ 第２光電変換領域
２４ ｐ型の半導体領域
２５ ｎ型の半導体領域
３０ 分離領域
３１ セル間分離領域（第１分離領域）
３２ セル内分離領域（第２分離領域）
３３ａ，３３ｂ 掘り込み部
３４ 絶縁膜
３５ 導電材
４１ 素子間分離領域
４２ 浅溝部
４３ 絶縁膜
５１ ゲート絶縁膜
５２ 導電膜
５３ ゲート電極
５３ａ 頭部
５３ｂ１，５３ｂ２ 脚部
ＡＭＰ，ＡＭＰ１，ＡＭＰ２ 増幅トランジスタ
ＦＤ，ＦＤ１，ＦＤ２ 電荷保持部（フローティングディフュージョン）
ＦＤＧ，ＦＤＧ１，ＦＤＧ２ 切替トランジスタ
ＰＤ，ＰＤ１，ＰＤ２ 光電変換部
ＲＳＴ，ＲＳＴ１，ＲＳＴ２ リセットトランジスタ
ＳＥＬ，ＳＥＬ１，ＳＥＬ２ 選択トランジスタ
ＲＴ，ＴＲ１，ＴＲ２ 転送トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【図7G】
【図7H】
【図7I】
【図7J】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】