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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024146132
(43)【公開日】2024-10-15
(54)【発明の名称】光検出装置及び電子機器
(51)【国際特許分類】
H01L 27/146 20060101AFI20241004BHJP
H04N 25/778 20230101ALI20241004BHJP
【ＦＩ】
H01L27/146 A
H04N25/778
【審査請求】未請求
【請求項の数】37
【出願形態】ＯＬ
(21)【出願番号】P 2023058860
(22)【出願日】2023-03-31
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100114177
【弁理士】
【氏名又は名称】小林 龍
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】山知 亮介
(72)【発明者】
【氏名】福本 紳智
(72)【発明者】
【氏名】三宅 慎一
(72)【発明者】
【氏名】千葉 永
(72)【発明者】
【氏名】本庄 亮子
(72)【発明者】
【氏名】清水 暁人
(72)【発明者】
【氏名】大石 秀俊
【テーマコード（参考）】
4M118
5C024
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA14
4M118CA02
4M118CA22
4M118DD04
4M118DD09
4M118EA17
4M118FA06
4M118FA26
4M118FA27
4M118FA33
4M118FA38
4M118GC07
4M118GD03
4M118GD04
4M118HA22
4M118HA25
4M118HA30
5C024CX41
5C024DX01
5C024GX14
5C024GY31
(57)【要約】
【課題】画素が微細化されても、画素トランジスタの配置スペースを確保可能な光検出装置を提供する。
【解決手段】光検出装置は、半導体層と、画素間分離部と、複数の画素トランジスタとを備える。半導体層は、厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、第１の面部に入射した光に基づく光電変換により電荷を生成する複数の画素が平面視で行列状に形成される。画素間分離部は、半導体層の第２の面部側に位置する上面部を有し、半導体層の厚さ方向に延伸し、隣接する画素の間を分離する。複数の画素トランジスタの少なくとも１つは、平面視で画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する。
【選択図】図６
【解決手段】光検出装置は、半導体層と、画素間分離部と、複数の画素トランジスタとを備える。半導体層は、厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、第１の面部に入射した光に基づく光電変換により電荷を生成する複数の画素が平面視で行列状に形成される。画素間分離部は、半導体層の第２の面部側に位置する上面部を有し、半導体層の厚さ方向に延伸し、隣接する画素の間を分離する。複数の画素トランジスタの少なくとも１つは、平面視で画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する。
【選択図】図６
【特許請求の範囲】
【請求項1】
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、前記第１の面部に入射した光に基づく光電変換により電荷を生成する複数の画素が平面視で行列状に形成される半導体層と、
前記半導体層の厚さ方向に延伸し、隣接する前記画素の間を分離する画素間分離部と、
前記半導体層の第２の面部に形成され、前記電荷に基づく画素信号を出力する読み出し回路を構成する複数の画素トランジスタと
を備え、
前記画素間分離部は、前記半導体層の第２の面部側に位置する上面部を有し、
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する
光検出装置。
前記半導体層の厚さ方向に延伸し、隣接する前記画素の間を分離する画素間分離部と、
前記半導体層の第２の面部に形成され、前記電荷に基づく画素信号を出力する読み出し回路を構成する複数の画素トランジスタと
を備え、
前記画素間分離部は、前記半導体層の第２の面部側に位置する上面部を有し、
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する
光検出装置。
【請求項2】
前記ゲート電極は、前記半導体層の前記第２の面部の外側にゲート絶縁膜を介在して設けられた頭部と、前記頭部から半導体層側に突出し、かつ前記画素間分離部の上面部に一部埋め込まれる埋め込み部とを有する、請求項１に記載の光検出装置。
【請求項3】
前記画素間分離部は、延伸方向に設けられる第１の導電型領域と、前記第１の導電型領域とは反対の第２の導電型領域と、前記第１の導電型領域と前記第２の導電型領域との間に介在する第１の絶縁膜とを有し、
前記ゲート電極は、前記埋め込み部の底部と、前記埋め込み部の側壁部と、前記底部と前記画素間分離部の前記第１の導電型領域及び前記第２の導電型領域との間に、前記側壁部に設けられるゲート絶縁膜に比して厚い第２の絶縁膜と、を有する、請求項２に記載の光検出装置。
前記ゲート電極は、前記埋め込み部の底部と、前記埋め込み部の側壁部と、前記底部と前記画素間分離部の前記第１の導電型領域及び前記第２の導電型領域との間に、前記側壁部に設けられるゲート絶縁膜に比して厚い第２の絶縁膜と、を有する、請求項２に記載の光検出装置。
【請求項4】
前記ゲート電極は、前記埋め込み部の底部から前記頭部に向かって形成された開口部を有し、
前記開口部は、前記画素間分離部の前記第１の絶縁膜と接する、請求項３に記載の光検出装置。
前記開口部は、前記画素間分離部の前記第１の絶縁膜と接する、請求項３に記載の光検出装置。
【請求項5】
前記ゲート電極は、前記頭部に形成され、前記開口部に接する前記画素間分離部の上面部を露出する露出部を有する、請求項４に記載の光検出装置。
【請求項6】
前記ゲート電極は、前記画素間分離部の上面部にチャネル部を有する、請求項１に記載の光検出装置。
【請求項7】
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部にソース領域と、ドレイン領域とを有する、請求項１に記載の光検出装置。
【請求項8】
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とを電気的に接続するチャネル部とを有する、請求項１に記載の光検出装置。
【請求項9】
前記半導体層の第２の面部に形成され、上面部、側面部及び底面部を有する素子分離部を備え、
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極と、前記素子分離部の前記底面部から前記上面部に向けて形成されるチャネル部とし、
前記ゲート電極は、前記半導体層の前記第２の面部の外側にゲート絶縁膜を介在して設けられた頭部と、前記頭部から半導体層側に突出し、かつ前記画素間分離部の上面部に一部埋め込まれる第１の埋め込み部と、前記素子分離部の上面部に一部埋め込まれる第２の埋め込み部とを有する、請求項１に記載の光検出装置。
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極と、前記素子分離部の前記底面部から前記上面部に向けて形成されるチャネル部とし、
前記ゲート電極は、前記半導体層の前記第２の面部の外側にゲート絶縁膜を介在して設けられた頭部と、前記頭部から半導体層側に突出し、かつ前記画素間分離部の上面部に一部埋め込まれる第１の埋め込み部と、前記素子分離部の上面部に一部埋め込まれる第２の埋め込み部とを有する、請求項１に記載の光検出装置。
【請求項10】
前記第１の埋め込み部の底部は、前記画素間分離部の上面部に接し、
前記第２の埋め込み部の底部は、前記素子分離部の底面部に接している、請求項９に記載の光検出装置。
前記第２の埋め込み部の底部は、前記素子分離部の底面部に接している、請求項９に記載の光検出装置。
【請求項11】
前記素子分離部は、前記側面部と前記ゲート電極の第２の埋め込み部の側壁部との間に第３の絶縁膜を有する、請求項９に記載の光検出装置。
【請求項12】
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極と、前記ゲート電極が横断する第１の画素に位置する前記素子分離部の前記底面部から前記上面部に向けて形成される第１のチャネル部と、前記ゲート電極が横断する第２の画素に位置する前記素子分離部の前記底面部から前記上面部に向けて形成される第２のチャネル部と、を有する、請求項９に記載の光検出装置。
【請求項13】
前記画素間分離部は、前記上面部に設けられる導電層を有する、請求項１２に記載の光検出装置。
【請求項14】
前記導電層は、
前記第１のチャネル部のソース領域及び前記第２のチャネル部のソース領域に接続される第１のコンタクト部と、
前記第１のチャネル部のドレイン領域及び前記第２のチャネル部のドレイン領域に接続される第２のコンタクト部と、
を有する、請求項１３に記載の光検出装置。
前記第１のチャネル部のソース領域及び前記第２のチャネル部のソース領域に接続される第１のコンタクト部と、
前記第１のチャネル部のドレイン領域及び前記第２のチャネル部のドレイン領域に接続される第２のコンタクト部と、
を有する、請求項１３に記載の光検出装置。
【請求項15】
前記第１の画素は、前記第１のチャネル部のソース領域及び前記第２のチャネル部のソース領域に接続される第１のコンタクト部を有し、
前記第２の画素は、前記第１のチャネル部のドレイン領域及び前記第２のチャネル部のドレイン領域に接続される第２のコンタクト部を有する、請求項１３に記載の光検出装置。
前記第２の画素は、前記第１のチャネル部のドレイン領域及び前記第２のチャネル部のドレイン領域に接続される第２のコンタクト部を有する、請求項１３に記載の光検出装置。
【請求項16】
前記ゲート電極の第２の埋め込み部の底部と、前記素子分離部の底面部との間に、前記ゲート絶縁膜に比して厚い第４の絶縁膜を有する、請求項９に記載の光検出装置。
【請求項17】
前記画素間分離部は、延伸方向に設けられる導電性材料を有する、請求項９に記載の光検出装置。
【請求項18】
前記画素間分離部は、前記半導体層の第１の面部から前記半導体層の厚さ方向に延伸して形成される、請求項９に記載の光検出装置。
【請求項19】
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極と、前記ゲート電極が横断する第１の画素に位置する前記素子分離部の前記底面部から前記上面部に向けて形成される第１のチャネル部と、前記ゲート電極が横断する第２の画素に位置する前記素子分離部の前記底面部から前記上面部に向けて形成される第２のチャネル部と、前記画素間分離部の上面部から前記ゲート電極の頭部に向けて形成される第３のチャネル部と、を有する、請求項１８に記載の光検出装置。
【請求項20】
前記半導体層の厚さ方向に延伸するとともに平面視で行方向または列方向に延伸し、前記第１の画素及び前記第２の画素をそれぞれ２つに分離する画素内分離部をさらに有し、
前記第１のチャネル部及び前記第２のチャネル部は、前記画素内分離部に対して平行な向きに形成される、請求項１２に記載の光検出装置。
前記第１のチャネル部及び前記第２のチャネル部は、前記画素内分離部に対して平行な向きに形成される、請求項１２に記載の光検出装置。
【請求項21】
前記半導体層の厚さ方向に延伸するとともに平面視で行方向または列方向に延伸し、前記第１の画素及び前記第２の画素をそれぞれ２つに分離する画素内分離部をさらに有し、
前記第１のチャネル部及び前記第２のチャネル部は、前記画素内分離部に対して垂直な向きに形成される、請求項１２に記載の光検出装置。
前記第１のチャネル部及び前記第２のチャネル部は、前記画素内分離部に対して垂直な向きに形成される、請求項１２に記載の光検出装置。
【請求項22】
前記半導体層の厚さ方向に延伸するとともに平面視で行方向または列方向に延伸し、前記第１の画素及び前記第２の画素をそれぞれ２つに分離する画素内分離部をさらに有し、
他の複数の画素トランジスタの少なくとも１つは、平面視で前記画素内分離部の上面部を跨いで横断するゲート電極を有する、請求項１２に記載の光検出装置。
他の複数の画素トランジスタの少なくとも１つは、平面視で前記画素内分離部の上面部を跨いで横断するゲート電極を有する、請求項１２に記載の光検出装置。
【請求項23】
前記複数の画素のそれぞれは、前記電荷を蓄積する浮遊拡散部を有し、
前記複数の画素トランジスタは、
前記浮遊拡散部に蓄積された電荷の量に応じた電位を増幅し、増幅された電位に応じた画素信号を出力する増幅トランジスタ、を有し、
前記複数の画素の少なくとも一部は、共有画素を構成し、
前記増幅トランジスタは、前記共有画素ごとに、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する、請求項１に記載の光検出装置。
前記複数の画素トランジスタは、
前記浮遊拡散部に蓄積された電荷の量に応じた電位を増幅し、増幅された電位に応じた画素信号を出力する増幅トランジスタ、を有し、
前記複数の画素の少なくとも一部は、共有画素を構成し、
前記増幅トランジスタは、前記共有画素ごとに、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する、請求項１に記載の光検出装置。
【請求項24】
前記複数の画素トランジスタは、前記増幅トランジスタから出力される画素信号を選択的に導出する選択トランジスタと、を有し、
前記選択トランジスタは、前記共有画素ごとに、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する、請求項２３に記載の光検出装置。
前記選択トランジスタは、前記共有画素ごとに、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する、請求項２３に記載の光検出装置。
【請求項25】
前記複数の画素のそれぞれの浮遊拡散部を接続する第１の配線と、
前記第１の配線と、前記共有画素の複数の画素を跨ぐ複数の前記増幅トランジスタのゲート電極とを接続する第２の配線と、
を備える、請求項２４に記載の光検出装置。
前記第１の配線と、前記共有画素の複数の画素を跨ぐ複数の前記増幅トランジスタのゲート電極とを接続する第２の配線と、
を備える、請求項２４に記載の光検出装置。
【請求項26】
前記ゲート電極は、複数のコンタクトを配置する、請求項２３に記載の光検出装置。
【請求項27】
前記複数の画素トランジスタは、
前記浮遊拡散部に蓄積された信号電荷をリセットするリセットトランジスタと、
前記浮遊拡散部を付加容量に電気的に結合するための切替トランジスタと
をさらに有し、
前記リセットトランジスタ及び前記切替トランジスタは、前記共有画素ごとに、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する、請求項２３に記載の光検出装置。
前記浮遊拡散部に蓄積された信号電荷をリセットするリセットトランジスタと、
前記浮遊拡散部を付加容量に電気的に結合するための切替トランジスタと
をさらに有し、
前記リセットトランジスタ及び前記切替トランジスタは、前記共有画素ごとに、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する、請求項２３に記載の光検出装置。
【請求項28】
前記画素間分離部の上面部に形成され、前記複数の画素のそれぞれの浮遊拡散部を電気的に接続する第１の導電性材料と、
前記画素間分離部の上面部に形成され、前記共有画素の増幅トランジスタの複数のチャネル部と前記共有画素の選択トランジスタの複数のチャネル部とを電気的に接続する第２の導電性材料と
を備える、請求項２４に記載の光検出装置。
前記画素間分離部の上面部に形成され、前記共有画素の増幅トランジスタの複数のチャネル部と前記共有画素の選択トランジスタの複数のチャネル部とを電気的に接続する第２の導電性材料と
を備える、請求項２４に記載の光検出装置。
【請求項29】
前記共有画素の複数の増幅トランジスタは、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する第１の増幅トランジスタと、
前記第１の増幅トランジスタと並列に接続され、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する第２の増幅トランジスタと
を有する、請求項２３に記載の光検出装置。
前記第１の増幅トランジスタと並列に接続され、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する第２の増幅トランジスタと
を有する、請求項２３に記載の光検出装置。
【請求項30】
前記複数の画素のそれぞれの浮遊拡散部を電気的に接続する第１の配線と、
前記第１の配線と、前記共有画素の複数の画素を跨ぐ前記増幅トランジスタのゲート電極とを電気的に接続する第２の配線と、
前記第２の配線と、前記共有画素の切替トランジスタとを電気的に接続する第３の配線と、
前記共有画素の増幅トランジスタと、前記共有画素の選択トランジスタとを電気的に接続する第４の配線と、
前記共有画素の切替トランジスタと、前記共有画素のリセットトランジスタとを電気的に接続する第５の配線と
を備える、請求項２７に記載の光検出装置。
前記第１の配線と、前記共有画素の複数の画素を跨ぐ前記増幅トランジスタのゲート電極とを電気的に接続する第２の配線と、
前記第２の配線と、前記共有画素の切替トランジスタとを電気的に接続する第３の配線と、
前記共有画素の増幅トランジスタと、前記共有画素の選択トランジスタとを電気的に接続する第４の配線と、
前記共有画素の切替トランジスタと、前記共有画素のリセットトランジスタとを電気的に接続する第５の配線と
を備える、請求項２７に記載の光検出装置。
【請求項31】
前記画素間分離部の上面部に形成され、前記複数の画素のそれぞれの浮遊拡散部を電気的に接続する第１の導電性材料と、
前記画素間分離部の上面部に形成され、前記共有画素の増幅トランジスタと前記共有画素の選択トランジスタとを電気的に接続する第２の導電性材料と
前記画素間分離部の上面部に形成され、前記共有画素の切替トランジスタと前記共有画素のリセットトランジスタとを電気的に接続する第３の導電性材料と
を備える、請求項２７に記載の光検出装置。
前記画素間分離部の上面部に形成され、前記共有画素の増幅トランジスタと前記共有画素の選択トランジスタとを電気的に接続する第２の導電性材料と
前記画素間分離部の上面部に形成され、前記共有画素の切替トランジスタと前記共有画素のリセットトランジスタとを電気的に接続する第３の導電性材料と
を備える、請求項２７に記載の光検出装置。
【請求項32】
平面視で列方向に、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間を、前記画素間分離部の上面部を跨いで電気的に接続する配線を有する、請求項１２に記載の光検出装置。
【請求項33】
平面視で列方向に、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間の前記画素間分離部の上面部に導電層を有する、請求項１２に記載の光検出装置。
【請求項34】
平面視で行方向に、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間を、前記画素間分離部の上面部を跨いで電気的に接続する配線を有する、請求項１２に記載の光検出装置。
【請求項35】
平面視で行方向に、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間の前記画素間分離部の上面部に導電層を有する、請求項１２に記載の光検出装置。
【請求項36】
前記ゲート電極は、平面視で列方向において、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域と、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域とを覆い、
前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間の前記画素間分離部の上面部に導電層を有する、請求項１２に記載の光検出装置。
前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間の前記画素間分離部の上面部に導電層を有する、請求項１２に記載の光検出装置。
【請求項37】
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、前記第１の面部に入射した光に基づく光電変換により電荷を生成する複数の画素が平面視で行列状に形成される半導体層と、
前記半導体層の厚さ方向に延伸し、隣接する前記画素の間を分離する画素間分離部と、
前記半導体層の第２の面部に形成され、前記電荷に基づく画素信号を出力する読み出し回路を構成する複数の画素トランジスタと
を備え、
前記画素間分離部は、前記半導体層の第２の面部側に位置する上面部を有し、
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する
光検出装置、を備える電子機器。
前記半導体層の厚さ方向に延伸し、隣接する前記画素の間を分離する画素間分離部と、
前記半導体層の第２の面部に形成され、前記電荷に基づく画素信号を出力する読み出し回路を構成する複数の画素トランジスタと
を備え、
前記画素間分離部は、前記半導体層の第２の面部側に位置する上面部を有し、
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する
光検出装置、を備える電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示に係る技術（本技術）は、光検出装置、及び光検出装置を備える電子機器に関する。
【背景技術】
【0002】
固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが知られている。ＣＭＯＳイメージセンサは、電源電圧が低く、低消費電力のため、デジタルスチルカメラ、デジタルビデオカメラ、さらにカメラ付き携帯電話などの各種携帯端末機器、プリンター等に使用されている。また、ＣＭＯＳイメージセンサは、画素領域に配列される画素が光電変換部であるフォトダイオードの他に、複数の画素トランジスタを有して構成される。
【0003】
近年では、画素の微細化に伴い、画素トランジスタを複数画素で共有することにより、１画素当たりフォトダイオード以外の占有面積を抑制する、いわゆる複数画素共有構造が必須の技術となっている。
【0004】
ところで、近年のＣＭＯＳイメージセンサでは、混色を抑制するために、画素間を分離する画素間分離部をフルトレンチにより構成している。このため、複数画素共有構造が困難となる。
特許文献１に記載の発明では、画素間分離部を配線で跨がせることにより、複数画素共有構造を実現している。
特許文献１に記載の発明では、画素間分離部を配線で跨がせることにより、複数画素共有構造を実現している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】ＵＳ２０２２／００５２０８４
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、画素の微細化により、画素間分離部が占める面積が大きくなる。
本開示はこのような事情に鑑みてなされたもので、画素が微細化されても、画素トランジスタの配置スペースを確保可能な光検出装置及び電子機器を提供することを目的とする。
本開示はこのような事情に鑑みてなされたもので、画素が微細化されても、画素トランジスタの配置スペースを確保可能な光検出装置及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【0007】
本開示の一態様は、厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、前記第１の面部に入射した光に基づく光電変換により電荷を生成する複数の画素が平面視で行列状に形成される半導体層と、前記半導体層の厚さ方向に延伸し、隣接する前記画素の間を分離する画素間分離部と、前記半導体層の第２の面部に形成され、前記電荷に基づく画素信号を出力する読み出し回路を構成する複数の画素トランジスタとを備え、前記画素間分離部は、前記半導体層の第２の面部側に位置する上面部を有し、前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する光検出装置である。
【0008】
本開示の他の態様は、厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、前記第１の面部に入射した光に基づく光電変換により電荷を生成する複数の画素が平面視で行列状に形成される半導体層と、前記半導体層の厚さ方向に延伸し、隣接する前記画素の間を分離する画素間分離部と、前記半導体層の第２の面部に形成され、前記電荷に基づく画素信号を出力する読み出し回路を構成する複数の画素トランジスタとを備え、前記画素間分離部は、前記半導体層の第２の面部側に位置する上面部を有し、前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する光検出装置、を備える電子機器である。
【図面の簡単な説明】
【0009】
【図1】本技術の第１実施形態に係る光検出装置の一構成例を示すチップレイアウト図である。
【図2】本技術の第１実施形態に係る光検出装置の一構成例を示すブロック図である。
【図3】本技術の第１実施形態に係るセンサ画素及び画素回路の一構成例を示す等価回路図である。
【図5】画素トランジスタの画素への配置パターンの一例を示す平面図である。
【図7A】本技術の第１の実施形態における画素トランジスタの製造方法の工程手順を示す断面図（その１）である。
【図7B】本技術の第１の実施形態における画素トランジスタの製造方法の工程手順を示す断面図（その２）である。
【図7C】本技術の第１の実施形態における画素トランジスタの製造方法の工程手順を示す断面図（その３）である。
【図7D】本技術の第１の実施形態における画素トランジスタの製造方法の工程手順を示す断面図（その４）である。
【図8】本技術の第２の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。
【図9】第２の実施形態の比較例とする画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。
【図10】本技術の第３の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。
【図11】本技術の第４の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。
【図12】本技術の第５の実施形態に係る増幅トランジスタの画素への配置パターンの一例を示す平面図である。
【図14A】本技術の第６の実施形態に係る増幅トランジスタの画素への配置パターンの一例を示す平面図である。
【図15A】本技術の第７の実施形態に係る増幅トランジスタの画素３への配置パターンの一例を示す平面図である。
【図16A】本技術の第８の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。
【図17A】本技術の第９の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。
【図18A】本技術の第１０の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。
【図19A】本技術の第１１の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。
【図20】本技術の第１２の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。
【図21】本技術の第１３の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。
【図22A】本技術の第１４の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。
【図23】本技術の第１５の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。
【図24】本技術の第１６の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。
【図25】本技術の第１７の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。
【図26】本技術の第１８の実施形態に係る光検出装置の画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。
【図27】本技術の第１９の実施形態に係る光検出装置の画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。
【図28】本技術の第２０の実施形態に係る光検出装置の画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。
【図29】本技術の第２１の実施形態に係る光検出装置の画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。
【図30】本技術の第２１の実施形態の変形例に係る画素トランジスタの配置パターンの一例を示す平面図である。
【図31】第２１の実施形態の比較例に係る画素トランジスタの配置パターンの一例を示す平面図である。
【図32】本技術の第２２の実施形態に係る光検出装置の画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。
【図33】本技術の第２３の実施形態に係る光検出装置の画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。
【図34】本技術の第２４の実施形態に係る光検出装置の画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。
【図35】本技術の第２５の実施形態に係る光検出装置の画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。
【図36】本技術の第２６の実施形態に係る光検出装置の画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。
【図37】本技術の第２７の実施形態に係る光検出装置の画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。
【図38】本技術の第２８の実施形態に係る光検出装置の読み出し回路１６Ａを示す回路ブロック図である。
【図39】例えば選択トランジスタの画素への配置パターンの一例を示す平面図である。
【図40】本技術の第２９の実施形態に係る選択トランジスタＳＥＬの画素への配置パターンの一例を示す平面図である。
【図41】本技術の第３０の実施形態に係る選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。
【図42】本技術の第３１の実施形態に係る選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。
【図43A】本技術の第３２の実施形態に係る選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。
【図44】本技術の第３２の実施形態の変形例に係る選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。
【図45】本技術の第３３の実施形態として、２つのリセットトランジスタＲＳＴの直列接続を示す回路構成図である。
【図46】本技術の第３３の実施形態として、複数の選択トランジスタの直列接続を示す回路構成図である。
【図47】本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【図48】本技術を適用した車両制御システムの概略的な構成の一例を示すブロック図である。
【発明を実施するための形態】
【0010】
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものと異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0011】
本明細書において、「第１導電型」はｐ型又はｎ型の一方であり、「第２導電型」はｐ型又はｎ型のうちの「第１導電型」とは異なる一方を意味する。また、「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
【0012】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【0013】
なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層３１の厚さ方向をＺ方向として説明する。
また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層３１の厚さ方向をＺ方向として説明する。
【0014】
＜第１の実施形態＞
（光検出装置の全体構成）
まず、光検出装置１Ａの全体構成について説明する。
図１に示すように、本技術の第１実施形態に係る光検出装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、光検出装置１Ａは、半導体チップ２に搭載されており、半導体チップ２を光検出装置１Ａとみなすことができる。この光検出装置１Ａは、光学レンズ（図示せず）を介して被写体からの像光（入射光）を取り込み、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
（光検出装置の全体構成）
まず、光検出装置１Ａの全体構成について説明する。
図１に示すように、本技術の第１実施形態に係る光検出装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、光検出装置１Ａは、半導体チップ２に搭載されており、半導体チップ２を光検出装置１Ａとみなすことができる。この光検出装置１Ａは、光学レンズ（図示せず）を介して被写体からの像光（入射光）を取り込み、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
【0015】
図１に示すように、光検出装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部２Ａと、この画素アレイ部２Ａの外側に画素アレイ部２Ａを囲むようにして設けられた周辺部２Ｂとを備えている。半導体チップ２は、製造プロセスにおいて、後述の半導体層３１を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。したがって、以下に説明する光検出装置１Ａの構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。即ち、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
【0016】
画素アレイ部２Ａは、例えば光学レンズ（光学系）により集光される光を受光する受光面である。そして、画素アレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
【0017】
図１に示すように、周辺部２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２と外部装置とを電気的に接続する入出力端子として機能である。
【0018】
＜ロジック回路＞
半導体チップ２は、図２に示すロジック回路１３を備えている。図２に示すように、ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
半導体チップ２は、図２に示すロジック回路１３を備えている。図２に示すように、ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
【0019】
図２に示す垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素アレイ部２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換部が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
【0020】
カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
【0021】
図２に示す水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
【0022】
図２に示す出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
【0023】
図２に示す制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
【0024】
＜画素ブロック＞
半導体チップ２は、図３に示す画素ブロック１５及び読出し回路１６を備えている。
１つの画素ユニットＰＵは、図３に示されるように、４つの画素３と、１つの読み出し回路１６とで構成されている。換言すれば、１つの読み出し回路１６は、４つの画素３で共有されており、４つの画素３の各出力が、共有される読み出し回路１６に入力される。
半導体チップ２は、図３に示す画素ブロック１５及び読出し回路１６を備えている。
１つの画素ユニットＰＵは、図３に示されるように、４つの画素３と、１つの読み出し回路１６とで構成されている。換言すれば、１つの読み出し回路１６は、４つの画素３で共有されており、４つの画素３の各出力が、共有される読み出し回路１６に入力される。
【0025】
各画素３は、光電変換素子であるフォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、フローティングディフュージョンＦＤとを有している。
【0026】
読み出し回路１６は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、及び、選択トランジスタＳＥＬを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。
【0027】
以下において、１つの読み出し回路１６に接続されている４つの画素３を区別する場合、図３に示されるように、画素３ａ乃至３ｄと記述する。画素３ａ乃至３ｄに含まれるフォトダイオードＰＤと転送トランジスタＴＲについても同様に、フォトダイオードＰＤ1乃至ＰＤ4、および、転送トランジスタＴＲ1乃至ＴＲ4のように記述する。一方、４つの画素３およびフォトダイオードＰＤと転送トランジスタＴＲを区別する必要がない場合には、下付きの添え字は省略する。
【0028】
フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を生成する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインは、フローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲート電極は、画素駆動線１０に電気的に接続されている。
【0029】
読み出し回路１６の入力端は、フローティングディフュージョンＦＤであり、リセットトランジスタＲＳＴのソースが、フローティングディフュージョンＦＤに電気的に接続されている。リセットトランジスタＲＳＴのドレインには、増幅トランジスタＡＭＰのドレインとともに、所定の電源電圧ＶDDが供給されている。リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図２）に電気的に接続されている。増幅トランジスタＡＭＰのソースは、選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲート電極が、リセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソースが、読み出し回路１６の出力端となっており、垂直信号線１１に電気的に接続されている。選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図２）に電気的に接続されている。
【0030】
転送トランジスタＴＲは、画素駆動線１０を介してゲート電極に供給される制御信号にしたがってオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。フローティングディフュージョンＦＤは、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持する。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位が、電源電圧ＶDDにリセットされる。
【0031】
増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷に応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、定電流源としての負荷ＭＯＳ（不図示）とソースフォロア回路を構成し、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧の画素信号を、垂直信号線１１を介してカラム信号処理回路５に出力する。選択トランジスタＳＥＬは、読み出し回路１６からの画素信号の出力タイミングを制御する。すなわち、選択トランジスタＳＥＬがオン状態となっているときに、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の画素信号が出力可能となる。
【0032】
転送トランジスタＴＲ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および、選択トランジスタＳＥＬは、例えば、Ｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。
【0033】
＜画素アレイ部の構成＞
図４は、図１に示した画素アレイ部に含まれる画素ブロック１５の一構成例を模式的に示す平面図である。なお、図４は、図１に対して上下が反転している。すなわち、図１は、半導体チップ２の光入射面側が描かれているが、図４は、図１に示す半導体チップ２の光入射面とは反対側から見たときの平面図である。
図４は、図１に示した画素アレイ部に含まれる画素ブロック１５の一構成例を模式的に示す平面図である。なお、図４は、図１に対して上下が反転している。すなわち、図１は、半導体チップ２の光入射面側が描かれているが、図４は、図１に示す半導体チップ２の光入射面とは反対側から見たときの平面図である。
【0034】
半導体チップ２には、各画素３同士を分離する画素間分離部２１が形成され得る。画素間分離部２１は、例えばエッチング処理により形成されたトレンチ構造からなり、半導体チップ２の厚さ方向、つまり図４中矢印Ｚで示す方向に延伸する。画素間分離部２１は、画素３に入射した光が隣接する画素３へ入り込むことを防止する。さらに、各画素３には、画素３の素子を分離する素子分離部２２が形成され得る。素子分離部２２は、例えばエッチング処理により形成されたトレンチ構造からなる。
【0035】
画素３ａでは、例えば、素子分離部２２ａと画素間分離部２１との間に、画素トランジスタとしての選択トランジスタＳＥＬが設けられている。画素３ｂでは、例えば、素子分離部２２ｂと画素間分離部２１との間に、画素トランジスタとしてのリセットトランジスタＲＳＴが設けられている。また、画素３ｃの素子分離部２２ｃと画素３ｄの素子分離部２２ｄとの間に、増幅トランジスタＡＭＰが画素間分離部２１を跨いで設けられている。
【0036】
図５は、例えば増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。増幅トランジスタＡＭＰは、画素３ｃと画素３ｄとの間に配置される。図６は、図５に示した増幅トランジスタＡＭＰのａ１－ａ２断面における概略断面構造の一例を示す図である。光検出装置１Ａは、半導体層３１を含み得る。
【0037】
半導体層３１は、厚さ方向（図６中では矢印Ｚで示す方向）において互いに反対側に第１の面部Ｓ１及び第２の面部Ｓ２を有し、各画素３を構成するフォトダイオードＰＤを有する。半導体層３１のフォトダイオードＰＤは、オンチップレンズ（図示せず）及びカラーフィルタ（図示せず）を介して第１の面部Ｓ１に入射した光の強さに応じた電荷量を生成する。半導体層３１は、半導体製造プロセスによりシリコン基板に作製される。
【0038】
半導体層３１の第２の面部Ｓ２には、電荷に基づく画素信号を出力する読み出し回路１６を構成する画素トランジスタが形成される。画素間分離部２１は、半導体層３１の第２の面部Ｓ２側に位置する上面部２１ａを有する。また、画素間分離部２１には、内部にポリシリコン等からなるｎ型領域２１ｂが設けられる。なお、画素間分離部２１は、内部にｎ型領域２１ｂを設けていない場合もある。また、画素間分離部２１には、内部にポリシリコン等からなるｐ型領域が設けられる場合もある。どのような構造であっても、本開示の第１の実施形態を実施可能である。
【0039】
画素トランジスタの一例として、増幅トランジスタＡＭＰは、平面視（図６中Ｘ－Ｙ面）で画素間分離部２１の上面部２１ａを跨いで隣接する画素３ｃ及び画素３ｄを横断するゲート電極４１を有する。ゲート電極４１は、半導体層３１の第２の面部Ｓ２の外側にゲート絶縁膜４２を介在して設けられた頭部４１ａと、頭部４１ａから半導体層３１側に突出し、画素間分離部２１の上面部２１ａに一部埋め込まれる埋め込み部４１ｂとを有する。さらに、頭部４１ａの底部及び埋め込み部４１ｂの側壁部には、ゲート絶縁膜４２を介してチャネル部４１ｃが設けられる。
【0040】
（画素トランジスタの製造方法）
図７Ａ乃至図７Ｄは、本技術の第１の実施形態における画素トランジスタの製造方法の工程手順を示す断面図である。なお、画素トランジスタの一例となる増幅トランジスタＡＭＰは、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置、スパッタ装置を含む）、イオン注入装置、熱処理装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装置、貼り合わせ装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
図７Ａ乃至図７Ｄは、本技術の第１の実施形態における画素トランジスタの製造方法の工程手順を示す断面図である。なお、画素トランジスタの一例となる増幅トランジスタＡＭＰは、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置、スパッタ装置を含む）、イオン注入装置、熱処理装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装置、貼り合わせ装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
【0041】
製造装置は、画素間分離部２１の上面部２１ａに素子分離部５１を形成する（図７Ａ）。続いて、製造装置は、画素間分離部２１の上面部２１ａに形成された素子分離部５１をエッチングし（図７Ｂ）、半導体層３１の第２の面部Ｓ２にゲート絶縁膜４２を形成する（図７Ｃ）。以後、製造装置は、ゲート絶縁膜４２の上にポリシリコンによるゲート電極４１の頭部４１ａ及び埋め込み部４１ｂを形成する（図７Ｄ）。
【0042】
＜第１の実施形態による作用効果＞
以上のように第１の実施形態によれば、増幅トランジスタＡＭＰのゲート電極４１を画素間分離部２１の上面部２１ａを跨がせるとともに、ゲート電極４１の一部を画素間分離部２１の上面部２１ａに埋め込むことで実効ゲート幅Ｗを拡大でき、これにより増幅トランジスタＡＭＰの相互コンダクタンスｇｍの向上及びノイズ特性の向上を図ることができる。
以上のように第１の実施形態によれば、増幅トランジスタＡＭＰのゲート電極４１を画素間分離部２１の上面部２１ａを跨がせるとともに、ゲート電極４１の一部を画素間分離部２１の上面部２１ａに埋め込むことで実効ゲート幅Ｗを拡大でき、これにより増幅トランジスタＡＭＰの相互コンダクタンスｇｍの向上及びノイズ特性の向上を図ることができる。
【0043】
＜第２の実施形態＞
図８は、本技術の第２の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。なお、図８において、図６と同一部分には同一符号を付して詳細な説明を省略する。ここでは、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
図８は、本技術の第２の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。なお、図８において、図６と同一部分には同一符号を付して詳細な説明を省略する。ここでは、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
【0044】
画素間分離部２１Ａは、延伸方向に設けられ第１の導電型となるｎ型領域２１ｂと、第２の導電型となるｐ型領域２１ｃと、ｎ型領域２１ｂとｐ型領域２１ｃとの間に介在する絶縁膜２１ｄとを有する。
【0045】
＜第２の実施形態の比較例＞
図９は、第２の実施形態の比較例とする画素トランジスタの画素間分離部２１への埋め込み構造を示す断面図である。ゲート電極４１の埋め込み部４１ｂの底部において、画素間分離部２１にはｐ型領域２１ｃがあり、チャネルにならない。また、加工ダメージがあり、ＴＤＤＢが悪い。さらに、埋め込み部４１ｂの底部とｎ型領域２１ｂとの間に容量がついてしまう。
図９は、第２の実施形態の比較例とする画素トランジスタの画素間分離部２１への埋め込み構造を示す断面図である。ゲート電極４１の埋め込み部４１ｂの底部において、画素間分離部２１にはｐ型領域２１ｃがあり、チャネルにならない。また、加工ダメージがあり、ＴＤＤＢが悪い。さらに、埋め込み部４１ｂの底部とｎ型領域２１ｂとの間に容量がついてしまう。
【0046】
＜第２の実施形態による解決手段＞
そこで、第２の実施形態における増幅トランジスタＡＭＰのゲート電極４１Ａは、埋め込み部４１ｂの底部と画素間分離部２１Ａのｎ型領域２１ｂ及びｐ型領域２１ｃとの間に、ゲート絶縁膜４２に比して厚い絶縁膜４１ｄを設けるようにしている。
そこで、第２の実施形態における増幅トランジスタＡＭＰのゲート電極４１Ａは、埋め込み部４１ｂの底部と画素間分離部２１Ａのｎ型領域２１ｂ及びｐ型領域２１ｃとの間に、ゲート絶縁膜４２に比して厚い絶縁膜４１ｄを設けるようにしている。
【0047】
＜第２の実施形態による作用効果＞
以上のように第２の実施形態によれば、ゲート電極４１Ａの埋め込み部４１ｂの底部と画素間分離部２１Ａのｎ型領域２１ｂ及びｐ型領域２１ｃとの間に、ゲート絶縁膜４２に比して厚い絶縁膜４１ｄが残ることにより、ゲート容量の低減及び信頼性の向上を図ることができる。
以上のように第２の実施形態によれば、ゲート電極４１Ａの埋め込み部４１ｂの底部と画素間分離部２１Ａのｎ型領域２１ｂ及びｐ型領域２１ｃとの間に、ゲート絶縁膜４２に比して厚い絶縁膜４１ｄが残ることにより、ゲート容量の低減及び信頼性の向上を図ることができる。
【0048】
＜第３の実施形態＞
図１０は、本技術の第３の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。なお、図１０において、図６と同一部分には同一符号を付して詳細な説明を省略する。ここでは、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
図１０は、本技術の第３の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。なお、図１０において、図６と同一部分には同一符号を付して詳細な説明を省略する。ここでは、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
【0049】
第３の実施形態における増幅トランジスタＡＭＰのゲート電極４１Ｂは、埋め込み部４１ｂの底部から頭部４１ａに向かって形成された開口部４１ｅを有する。開口部４１ｅは、画素間分離部２１Ｂの絶縁膜２１ｄと接する。
【0050】
＜第３の実施形態による作用効果＞
以上のように第３の実施形態によれば、画素間分離部２１Ｂ内のｎ型領域２１ｂとの容量を削減できる。
以上のように第３の実施形態によれば、画素間分離部２１Ｂ内のｎ型領域２１ｂとの容量を削減できる。
【0051】
＜第４の実施形態＞
図１１は、本技術の第４の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。なお、図１１において、図１０と同一部分には同一符号を付して詳細な説明を省略する。ここでは、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
図１１は、本技術の第４の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。なお、図１１において、図１０と同一部分には同一符号を付して詳細な説明を省略する。ここでは、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
【0052】
第４の実施形態における増幅トランジスタＡＭＰのゲート電極４１Ｃは、頭部４１ａに露出部４１ｆを形成している。露出部４１ｆは、開口部４１ｅに接する画素間分離部２１Ｃの上面部２１ａを露出する。
【0053】
＜第４の実施形態による作用効果＞
以上のように第４の実施形態によれば、画素間分離部２１Ｃ上でゲート電極４１Ｃを分割することで、画素間分離部２１Ｃの側面を活用してゲート電極４１Ｃの実効ゲート幅Ｗを半導体層３１の深さ方向に拡大でき、さらに分断した増幅トランジスタＡＭＰをそれぞれ別トランジスタとして使用できる。
以上のように第４の実施形態によれば、画素間分離部２１Ｃ上でゲート電極４１Ｃを分割することで、画素間分離部２１Ｃの側面を活用してゲート電極４１Ｃの実効ゲート幅Ｗを半導体層３１の深さ方向に拡大でき、さらに分断した増幅トランジスタＡＭＰをそれぞれ別トランジスタとして使用できる。
【0054】
＜第５の実施形態＞
図１２は、本技術の第５の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１３は、図１２に示した増幅トランジスタＡＭＰのｂ１－ｂ２断面における概略断面構造の一例を示す図である。
図１２は、本技術の第５の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１３は、図１２に示した増幅トランジスタＡＭＰのｂ１－ｂ２断面における概略断面構造の一例を示す図である。
【0055】
本技術の第５の実施形態では、画素間分離部２１Ｄの上面部２１ａに材料を埋めてチャネル部２１ｅを形成している。材料としては、エピタキシャルシリコンや、ポリシリコン、その他酸化物半導体が用いられる。
【0056】
＜第５の実施形態による作用効果＞
以上のように第５の実施形態によれば、先の第１の実施形態と同様に、実効ゲート幅Ｗを拡大でき、これにより増幅トランジスタＡＭＰの相互コンダクタンスｇｍの向上及びノイズ特性の向上を図ることができる。
以上のように第５の実施形態によれば、先の第１の実施形態と同様に、実効ゲート幅Ｗを拡大でき、これにより増幅トランジスタＡＭＰの相互コンダクタンスｇｍの向上及びノイズ特性の向上を図ることができる。
【0057】
＜第６の実施形態＞
図１４Ａは、本技術の第６の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１４Ｂは、図１４Ａに示した増幅トランジスタＡＭＰのｃ１－ｃ２断面における概略断面構造の一例を示す図である。
本技術の第６の実施形態では、画素間分離部２１Ｅの上面部２１ａにエピタキシャルシリコンによりソース領域２１ｆ１及びドレイン領域２１ｆ２を形成している。
図１４Ａは、本技術の第６の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１４Ｂは、図１４Ａに示した増幅トランジスタＡＭＰのｃ１－ｃ２断面における概略断面構造の一例を示す図である。
本技術の第６の実施形態では、画素間分離部２１Ｅの上面部２１ａにエピタキシャルシリコンによりソース領域２１ｆ１及びドレイン領域２１ｆ２を形成している。
【0058】
＜第６の実施形態による作用効果＞
以上のように第６の実施形態によれば、ゲート電極４１Ｅ、ソース領域２１ｆ１及びドレイン領域２１ｆ２にそれぞれ接続されるコンタクトの個数を削減でき、ソース領域及２１ｆ１及びドレイン領域２１ｆ２それぞれの素子分離部２２を縮小して容量削減を図ることができる。
以上のように第６の実施形態によれば、ゲート電極４１Ｅ、ソース領域２１ｆ１及びドレイン領域２１ｆ２にそれぞれ接続されるコンタクトの個数を削減でき、ソース領域及２１ｆ１及びドレイン領域２１ｆ２それぞれの素子分離部２２を縮小して容量削減を図ることができる。
【0059】
＜第７の実施形態＞
図１５Ａは、本技術の第７の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１５Ｂは、図１５Ａに示した増幅トランジスタＡＭＰのｄ１－ｄ２断面における概略断面構造の一例を示す図である。図１５Ｃは、図１５Ａに示した増幅トランジスタＡＭＰのｄ３－ｄ４断面における概略断面構造の一例を示す図である。
本技術の第７の実施形態では、画素間分離部２１Ｄの上面部２１ａに、ソース領域２１ｇ１、ドレイン領域２１ｇ２、ソース領域２１ｇ１とドレイン領域２１ｇ２とを電気的に接続するチャネル部２１ｇ３とを形成している。ゲート電極４１Ｆは、半導体層３１の第２の面部Ｓ２に、画素間分離部２１Ｄの上面部２１ａを跨いで形成される頭部４１ａを有する。頭部４１ａの底部と半導体層３１の第２の面部Ｓ２との間、頭部４１ａの底部とチャネル部２１ｇ３との間には、ゲート絶縁膜４２が形成される。
図１５Ａは、本技術の第７の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１５Ｂは、図１５Ａに示した増幅トランジスタＡＭＰのｄ１－ｄ２断面における概略断面構造の一例を示す図である。図１５Ｃは、図１５Ａに示した増幅トランジスタＡＭＰのｄ３－ｄ４断面における概略断面構造の一例を示す図である。
本技術の第７の実施形態では、画素間分離部２１Ｄの上面部２１ａに、ソース領域２１ｇ１、ドレイン領域２１ｇ２、ソース領域２１ｇ１とドレイン領域２１ｇ２とを電気的に接続するチャネル部２１ｇ３とを形成している。ゲート電極４１Ｆは、半導体層３１の第２の面部Ｓ２に、画素間分離部２１Ｄの上面部２１ａを跨いで形成される頭部４１ａを有する。頭部４１ａの底部と半導体層３１の第２の面部Ｓ２との間、頭部４１ａの底部とチャネル部２１ｇ３との間には、ゲート絶縁膜４２が形成される。
【0060】
＜第７の実施形態による作用効果＞
以上のように第７の実施形態によれば、ゲート電極４１Ｆ、ソース領域２１ｇ１及びドレイン領域２１ｇ２にそれぞれ接続されるコンタクトの個数を削減できるとともに、実効ゲート幅Ｗを拡大でき、これにより増幅トランジスタＡＭＰの相互コンダクタンスｇｍの向上及びノイズ特性の向上を図ることができる。
以上のように第７の実施形態によれば、ゲート電極４１Ｆ、ソース領域２１ｇ１及びドレイン領域２１ｇ２にそれぞれ接続されるコンタクトの個数を削減できるとともに、実効ゲート幅Ｗを拡大でき、これにより増幅トランジスタＡＭＰの相互コンダクタンスｇｍの向上及びノイズ特性の向上を図ることができる。
【0061】
＜第８の実施形態＞
図１６Ａは、本技術の第８の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１６Ｂは、図１６Ａに示した増幅トランジスタＡＭＰのｅ１－ｅ２断面における概略断面構造の一例を示す図である。図１６Ｃは、図１６Ａに示した増幅トランジスタＡＭＰのｅ３－ｅ４断面における概略断面構造の一例を示す図である。
本技術の第８の実施形態では、画素間分離部２１Ｇの上面部２１ａに、ＳＴＩを一部残して、ソース領域２１ｈ１、ドレイン領域２１ｈ２、ソース領域２１ｈ１とドレイン領域２１ｈ２とを電気的に接続するチャネル部２１ｈ３とを形成している。ゲート電極４１Ｇは、半導体層３１の第２の面部Ｓ２に、画素間分離部２１Ｇの上面部２１ａを跨いで形成される頭部４１ａを有する。頭部４１ａの底部と半導体層３１の第２の面部Ｓ２との間、頭部４１ａの底部とチャネル部２１ｈ３との間には、ゲート絶縁膜４２が形成される。
図１６Ａは、本技術の第８の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１６Ｂは、図１６Ａに示した増幅トランジスタＡＭＰのｅ１－ｅ２断面における概略断面構造の一例を示す図である。図１６Ｃは、図１６Ａに示した増幅トランジスタＡＭＰのｅ３－ｅ４断面における概略断面構造の一例を示す図である。
本技術の第８の実施形態では、画素間分離部２１Ｇの上面部２１ａに、ＳＴＩを一部残して、ソース領域２１ｈ１、ドレイン領域２１ｈ２、ソース領域２１ｈ１とドレイン領域２１ｈ２とを電気的に接続するチャネル部２１ｈ３とを形成している。ゲート電極４１Ｇは、半導体層３１の第２の面部Ｓ２に、画素間分離部２１Ｇの上面部２１ａを跨いで形成される頭部４１ａを有する。頭部４１ａの底部と半導体層３１の第２の面部Ｓ２との間、頭部４１ａの底部とチャネル部２１ｈ３との間には、ゲート絶縁膜４２が形成される。
【0062】
＜第８の実施形態による作用効果＞
以上のように第８の実施形態によれば、先の第７の実施形態と同様の作用効果が得られる。
以上のように第８の実施形態によれば、先の第７の実施形態と同様の作用効果が得られる。
【0063】
＜第９の実施形態＞
図１７Ａは、本技術の第９の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１７Ｂは、図１７Ａに示した増幅トランジスタＡＭＰのｆ１－ｆ２断面における概略断面構造の一例を示す図である。図１７Ｃは、図１７Ａに示した増幅トランジスタＡＭＰのｆ３－ｆ４断面における概略断面構造の一例を示す図である。
本技術の第９の実施形態では、画素間分離部２１Ｈの上面部２１ａに、ＳＴＩを一部残して、ソース領域２１ｉ１、ドレイン領域２１ｉｈ２、ソース領域２１ｉ１とドレイン領域２１ｉ２とを電気的に接続するチャネル部２１ｉ３とを形成している。ゲート電極４１Ｈの幅（図１７Ａ中矢印Ｘで示す方向に対応する幅）は、チャネル部２１ｉ３の幅より大きく、画素間分離部２１Ｈの幅より小さくしている。
図１７Ａは、本技術の第９の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１７Ｂは、図１７Ａに示した増幅トランジスタＡＭＰのｆ１－ｆ２断面における概略断面構造の一例を示す図である。図１７Ｃは、図１７Ａに示した増幅トランジスタＡＭＰのｆ３－ｆ４断面における概略断面構造の一例を示す図である。
本技術の第９の実施形態では、画素間分離部２１Ｈの上面部２１ａに、ＳＴＩを一部残して、ソース領域２１ｉ１、ドレイン領域２１ｉｈ２、ソース領域２１ｉ１とドレイン領域２１ｉ２とを電気的に接続するチャネル部２１ｉ３とを形成している。ゲート電極４１Ｈの幅（図１７Ａ中矢印Ｘで示す方向に対応する幅）は、チャネル部２１ｉ３の幅より大きく、画素間分離部２１Ｈの幅より小さくしている。
【0064】
＜第９の実施形態による作用効果＞
以上のように第９の実施形態によれば、画素間分離部２１Ｈの上面部２１ａに１つの画素トランジスタを形成でき、これにより画素３が微細化されても、画素トランジスタの配置スペースをさらに確保できる。
以上のように第９の実施形態によれば、画素間分離部２１Ｈの上面部２１ａに１つの画素トランジスタを形成でき、これにより画素３が微細化されても、画素トランジスタの配置スペースをさらに確保できる。
【0065】
＜第１０の実施形態＞
図１８Ａは、本技術の第１０の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１８Ｂは、図１８Ａに示した増幅トランジスタＡＭＰのｇ１－ｇ２断面における概略断面構造の一例を示す図である。
図１８Ａは、本技術の第１０の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１８Ｂは、図１８Ａに示した増幅トランジスタＡＭＰのｇ１－ｇ２断面における概略断面構造の一例を示す図である。
【0066】
画素トランジスタの一例として、増幅トランジスタＡＭＰは、平面視（図１８Ａ中Ｘ－Ｙ面）で画素間分離部２１の上面部２１ａを跨いで隣接する画素３ｃ及び画素３ｄを横断するゲート電極４３Ａを有する。ゲート電極４３Ａは、半導体層３１の第２の面部Ｓ２の外側にゲート絶縁膜４２を介在して設けられた頭部４３ａと、頭部４３ａから半導体層３１側に突出し、画素間分離部２１の上面部２１ａに一部埋め込まれる第１の埋め込み部４３ｂと、素子分離部２２の上面部に一部埋め込まれる第２の埋め込み部４３ｃ１，４３ｃ２とを有する。
【0067】
画素３ｃの素子分離部２２の底面部からゲート電極４３Ａの頭部４３ａに向けて第１のチャネル部４４１が形成される。画素３ｄの素子分離部２２の底面部からゲート電極４３Ａの頭部４３ａに向けて第２のチャネル部４４２が形成される。
また、第１の埋め込み部４３ｂの底部は、画素間分離部２１の上面部２１ａに接している。さらに、第２の埋め込み部４３ｃ１，４３ｃ２の底部は、素子分離部２２の底面部に接している。
また、第１の埋め込み部４３ｂの底部は、画素間分離部２１の上面部２１ａに接している。さらに、第２の埋め込み部４３ｃ１，４３ｃ２の底部は、素子分離部２２の底面部に接している。
【0068】
＜第１０の実施形態による作用効果＞
以上のように第１０の実施形態によれば、画素トランジスタのゲート電極４３Ａの一部を画素間分離部２１の上面部２１ａに埋め込むことで実効ゲート幅Ｗを拡大でき、さらにゲート電極４３Ａの一部を素子分離部２２に埋め込むことで、第１のチャネル部４４１のチャネル幅及び第２のチャネル部４４２のチャネル幅を拡大できる。
以上のように第１０の実施形態によれば、画素トランジスタのゲート電極４３Ａの一部を画素間分離部２１の上面部２１ａに埋め込むことで実効ゲート幅Ｗを拡大でき、さらにゲート電極４３Ａの一部を素子分離部２２に埋め込むことで、第１のチャネル部４４１のチャネル幅及び第２のチャネル部４４２のチャネル幅を拡大できる。
【0069】
＜第１１の実施形態＞
図１９Ａは、本技術の第１１の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１９Ｂは、図１９Ａに示した増幅トランジスタＡＭＰのｈ１－ｈ２断面における概略断面構造の一例を示す図である。
図１９Ａは、本技術の第１１の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図１９Ｂは、図１９Ａに示した増幅トランジスタＡＭＰのｈ１－ｈ２断面における概略断面構造の一例を示す図である。
【0070】
本技術の第１１の実施形態では、素子分離部２２の側面部２２１とゲート電極４３Ｂの第２の埋め込み部４３ｃ１，４３ｃ２との間に絶縁膜２２２を有する。
【0071】
＜第１１の実施形態による作用効果＞
以上のように第１１の実施形態によれば、ゲート電圧印加時に、素子分離部２２の側面部２２１によって、画素トランジスタ外への電界をシールドすることにより、容量低減の効果がある。
以上のように第１１の実施形態によれば、ゲート電圧印加時に、素子分離部２２の側面部２２１によって、画素トランジスタ外への電界をシールドすることにより、容量低減の効果がある。
【0072】
＜第１２の実施形態＞
図２０は、本技術の第１２の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。
本技術の第１２の実施形態では、画素間分離部２１の上面部２１ａに導電層５３を設けている。導電層５３には、第１のチャネル部４４１のソース領域及び第２のチャネル部４４２のソース領域に接続される第１のコンタクト部５４１と、第１のチャネル部４４１のドレイン領域及び第２のチャネル部４４２のドレイン領域に接続される第２のコンタクト部５４２とが設けられる。なお、第１のチャネル部４４１及び第２のチャネル部４４２は、ゲート電極４３Ｃの底部に形成される。
図２０は、本技術の第１２の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。
本技術の第１２の実施形態では、画素間分離部２１の上面部２１ａに導電層５３を設けている。導電層５３には、第１のチャネル部４４１のソース領域及び第２のチャネル部４４２のソース領域に接続される第１のコンタクト部５４１と、第１のチャネル部４４１のドレイン領域及び第２のチャネル部４４２のドレイン領域に接続される第２のコンタクト部５４２とが設けられる。なお、第１のチャネル部４４１及び第２のチャネル部４４２は、ゲート電極４３Ｃの底部に形成される。
【0073】
＜第１２の実施形態による作用効果＞
以上のように第１２の実施形態によれば、画素間分離部２１の導電層５３を活用して第１のコンタクト部５４１と第２のコンタクト部５４２の配置スペースを確保することができる。
以上のように第１２の実施形態によれば、画素間分離部２１の導電層５３を活用して第１のコンタクト部５４１と第２のコンタクト部５４２の配置スペースを確保することができる。
【0074】
また、第１２の実施形態によれば、第１のチャネル部４４１のソース領域に接続されるコンタクトと、第２のチャネル部４４２のソース領域に接続されるコンタクトとを導電層５３上の第１のコンタクト部５４１に共有することができ、第１のチャネル部４４１のドレイン領域に接続されるコンタクトと、第２のチャネル部４４２のドレイン領域に接続されるコンタクトとを導電層５３上の第２のコンタクト部５４２に共有することができるので、コンタクトの本数を削減でき、これにより容量低減が可能となる。
【0075】
＜第１３の実施形態＞
図２１は、本技術の第１３の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図２１において、上記図２０と同一部分には同一符号を付して詳細な説明を省略する。
本技術の第１３の実施形態では、第１のコンタクト部５４１を画素３ｃに配置し、第２のコンタクト部５４２を画素３ｄに配置している。
図２１は、本技術の第１３の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図２１において、上記図２０と同一部分には同一符号を付して詳細な説明を省略する。
本技術の第１３の実施形態では、第１のコンタクト部５４１を画素３ｃに配置し、第２のコンタクト部５４２を画素３ｄに配置している。
【0076】
＜第１３の実施形態による作用効果＞
以上のように第１３の実施形態によれば、上記第１２の実施形態と同様の作用効果が得られる。
以上のように第１３の実施形態によれば、上記第１２の実施形態と同様の作用効果が得られる。
【0077】
＜第１４の実施形態＞
図２２Ａは、本技術の第１４の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図２２Ｂは、図２２Ａに示した増幅トランジスタＡＭＰのｉ１－ｉ２断面における概略断面構造の一例を示す図である。
図２２Ａは、本技術の第１４の実施形態に係る増幅トランジスタＡＭＰの画素３への配置パターンの一例を示す平面図である。図２２Ｂは、図２２Ａに示した増幅トランジスタＡＭＰのｉ１－ｉ２断面における概略断面構造の一例を示す図である。
【0078】
本技術の第１４の実施形態では、素子分離部２２の底面部２２３とゲート電極４３Ｄの第２の埋め込み部４３ｃ１，４３ｃ２との間に絶縁膜２２４を有する。また、第１４の実施形態では、ゲート電極４３Ｄの第１の埋め込み部４３ｂと画素間分離部２１の上面部との間に絶縁膜２２４が設けられている。
【0079】
＜第１４の実施形態による作用効果＞
以上のように第１４の実施形態によれば、素子分離部２２の底面部２２３を残してゲート電極４３Ｄを作成することにより、ゲート容量の低減が可能となる。
以上のように第１４の実施形態によれば、素子分離部２２の底面部２２３を残してゲート電極４３Ｄを作成することにより、ゲート容量の低減が可能となる。
【0080】
＜第１５の実施形態＞
図２３は、本技術の第１５の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。なお、図２３において、図１８Ｂと同一部分には同一符号を付して詳細な説明を省略する。ここでは、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
第１５の実施形態において、画素間分離部２１は、延伸方向（図２３中矢印Ｚで示す方向）に導電性材料５５を有している。
図２３は、本技術の第１５の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。なお、図２３において、図１８Ｂと同一部分には同一符号を付して詳細な説明を省略する。ここでは、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
第１５の実施形態において、画素間分離部２１は、延伸方向（図２３中矢印Ｚで示す方向）に導電性材料５５を有している。
【0081】
＜第１５の実施形態による作用効果＞
以上のように第１５の実施形態によれば、ゲート電極４３Ｅの形成時に、画素間分離部２１中に導電性材料５５を含むようにしているので、電圧印加が可能となる。
以上のように第１５の実施形態によれば、ゲート電極４３Ｅの形成時に、画素間分離部２１中に導電性材料５５を含むようにしているので、電圧印加が可能となる。
【0082】
＜第１６の実施形態＞
図２４は、本技術の第１６の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。なお、図２４において、図２２Ｂと同一部分には同一符号を付して詳細な説明を省略する。ここでは、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
第１６の実施形態において、画素間分離部２４は、半導体層３１の第１の面部Ｓ１から厚さ方向（図２４中矢印Ｚで示す方向）の途中まで絶縁膜２４ａが延伸して形成されるＲＤＴＩ構造をとる。また、画素間分離部２４の上面部２４ｂは、ゲート電極４３Ｂの第１の埋め込み部４３ｂの底部と接している。
図２４は、本技術の第１６の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。なお、図２４において、図２２Ｂと同一部分には同一符号を付して詳細な説明を省略する。ここでは、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
第１６の実施形態において、画素間分離部２４は、半導体層３１の第１の面部Ｓ１から厚さ方向（図２４中矢印Ｚで示す方向）の途中まで絶縁膜２４ａが延伸して形成されるＲＤＴＩ構造をとる。また、画素間分離部２４の上面部２４ｂは、ゲート電極４３Ｂの第１の埋め込み部４３ｂの底部と接している。
【0083】
＜第１６の実施形態による作用効果＞
以上のように第１６の実施形態によれば、ＲＤＴＩ構造の画素間分離部２４であっても、先の第１４の実施形態と同様の作用効果が得られる。
以上のように第１６の実施形態によれば、ＲＤＴＩ構造の画素間分離部２４であっても、先の第１４の実施形態と同様の作用効果が得られる。
【0084】
＜第１７の実施形態＞
図２５は、本技術の第１７の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。なお、図２５において、図２４と同一部分には同一符号を付して詳細な説明を省略する。ここでは、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
第１７の実施形態において、増幅トランジスタＡＭＰは、画素間分離部２４の上面部２４ｂからゲート電極４３Ｆの頭部４３ａに向けて図２５中矢印Ｚで示す方向に形成される第３のチャネル部４４３を有する。
図２５は、本技術の第１７の実施形態に係る画素トランジスタの画素間分離部への埋め込み構造を示す断面図である。なお、図２５において、図２４と同一部分には同一符号を付して詳細な説明を省略する。ここでは、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
第１７の実施形態において、増幅トランジスタＡＭＰは、画素間分離部２４の上面部２４ｂからゲート電極４３Ｆの頭部４３ａに向けて図２５中矢印Ｚで示す方向に形成される第３のチャネル部４４３を有する。
【0085】
＜第１７の実施形態による作用効果＞
以上のように第１７の実施形態によれば、画素間分離部２４の上面部２４ｂに、多並列の画素トランジスタを実現できる。
以上のように第１７の実施形態によれば、画素間分離部２４の上面部２４ｂに、多並列の画素トランジスタを実現できる。
【0086】
＜第１８の実施形態＞
図２６は、本技術の第１８の実施形態に係る光検出装置１Ｂの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図２６において、上記図４と同一部分には同一符号を付して詳細な説明を省略する。
図２６は、本技術の第１８の実施形態に係る光検出装置１Ｂの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図２６において、上記図４と同一部分には同一符号を付して詳細な説明を省略する。
【0087】
光検出装置１Ｂにおいて、半導体チップ２には、画素間分離部２１の他に、各画素３内を２つに分離する画素内分離部２５が形成され得る。画素内分離部２５は、例えばエッチング処理により形成されたトレンチ構造からなり、半導体チップ２の厚さ方向（図２６中矢印Ｚで示す方向）に延伸するとともに、平面視で行方向（図２６中矢印Ｙで示す方向）に延伸する。
【0088】
画素３ａでは、例えば、画素間分離部２１と画素内分離部２５ａとの間に、画素トランジスタとしての選択トランジスタＳＥＬが設けられている。画素３ｂでは、例えば、画素間分離部２１と画素内分離部２５ｂとの間に、画素トランジスタとしてのリセットトランジスタＲＳＴが設けられている。また、画素３ａと画素３ｂとの間に、増幅トランジスタＡＭＰが画素間分離部２１を跨いで設けられている。
【0089】
増幅トランジスタＡＭＰの第１のチャネル部４４１及び第２のチャネル部４４２は、画素内分離部２５の延伸方向（図２６中矢印Ｙで示す方向）に対して平行な向きに形成される。
【0090】
＜第１８の実施形態による作用効果＞
以上のように第１８の実施形態によれば、先の第１０の実施形態と同様の作用効果が得られる。なお、第１８の実施形態において、画素内分離部２５は、平面視で列方向（図２６中矢印Ｘで示す方向）に延伸するものであってもよい。
以上のように第１８の実施形態によれば、先の第１０の実施形態と同様の作用効果が得られる。なお、第１８の実施形態において、画素内分離部２５は、平面視で列方向（図２６中矢印Ｘで示す方向）に延伸するものであってもよい。
【0091】
＜第１９の実施形態＞
図２７は、本技術の第１９の実施形態に係る光検出装置１Ｃの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図２７において、上記図２６と同一部分には同一符号を付して詳細な説明を省略する。
図２７は、本技術の第１９の実施形態に係る光検出装置１Ｃの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図２７において、上記図２６と同一部分には同一符号を付して詳細な説明を省略する。
【0092】
光検出装置１Ｃにおいて、画素３ｂと行方向に隣接する画素３との間に、増幅トランジスタＡＭＰが画素間分離部２１を跨いで設けられている。増幅トランジスタＡＭＰの第１のチャネル部４４１及び第２のチャネル部４４２は、画素内分離部２５の延伸方向（図２７中矢印Ｙで示す方向）に対して垂直な向きに形成される。
【0093】
＜第１９の実施形態による作用効果＞
以上のように第１９の実施形態によれば、先の第１８の実施形態と同様の作用効果が得られる。なお、第１９の実施形態において、画素内分離部２５は、平面視で列方向（図２７中矢印Ｘで示す方向）に延伸するものであってもよい。
以上のように第１９の実施形態によれば、先の第１８の実施形態と同様の作用効果が得られる。なお、第１９の実施形態において、画素内分離部２５は、平面視で列方向（図２７中矢印Ｘで示す方向）に延伸するものであってもよい。
【0094】
＜第２０の実施形態＞
図２８は、本技術の第２０の実施形態に係る光検出装置１Ｄの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図２８において、上記図２６と同一部分には同一符号を付して詳細な説明を省略する。
図２８は、本技術の第２０の実施形態に係る光検出装置１Ｄの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図２８において、上記図２６と同一部分には同一符号を付して詳細な説明を省略する。
【0095】
光検出装置１Ｄにおいて、画素３ｂの画素内分離部２５ｂを跨いで増幅トランジスタＡＭＰが画素間分離部２１を跨いで設けられている。増幅トランジスタＡＭＰの第１のチャネル部４４１及び第２のチャネル部４４２は、画素内分離部２５の延伸方向（図２８中矢印Ｙで示す方向）に対して平行な向きに形成される。画素３ｄでは、例えば、画素間分離部２１と画素内分離部２５ｄとの間に、画素トランジスタとしてのリセットトランジスタＲＳＴが設けられている。
【0096】
＜第２０の実施形態による作用効果＞
以上のように第２０の実施形態によれば、先の第１８の実施形態と同様の作用効果が得られる。なお、第２０の実施形態において、画素内分離部２５は、平面視で列方向（図２８中矢印Ｘで示す方向）に延伸するものであってもよい。
以上のように第２０の実施形態によれば、先の第１８の実施形態と同様の作用効果が得られる。なお、第２０の実施形態において、画素内分離部２５は、平面視で列方向（図２８中矢印Ｘで示す方向）に延伸するものであってもよい。
【0097】
＜第２１の実施形態＞
図２９は、本技術の第２１の実施形態に係る光検出装置１Ｅの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図２９において、上記図４と同一部分には同一符号を付して詳細な説明を省略する。
図２９は、本技術の第２１の実施形態に係る光検出装置１Ｅの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図２９において、上記図４と同一部分には同一符号を付して詳細な説明を省略する。
【0098】
光検出装置１Ｅにおいて、各画素３にはフローティングディフュージョン（浮遊拡散部）ＦＤが設けられる。複数の画素３のうち例えば４つの画素３ａ乃至３ｄは共有画素ＳＧを構成する。共有画素ＳＧにおいて、増幅トランジスタＡＭＰのゲート電極４１は、画素３ａの画素内分離部２５ａ及び画素間分離部２１を跨いで画素３ａ及び画素３ｂに配置される。また、共有画素ＳＧにおいて、選択トランジスタＳＥＬは共有画素ＳＧとは別の画素３ｅ及び画素３ｆに配置され、リセットトランジスタＲＳＴは共有画素ＳＧとは別の画素３ｆに配置される。選択トランジスタＳＥＬのゲート電極４５は、画素３ｅの画素内分離部２５ｅ及び画素間分離部２１を跨いで画素３ｅ及び画素３ｆに配置される。
【0099】
画素３ｂには、画素内分離部２５ｂと画素間分離部２１との間に、切替トランジスタＦＤＧのゲート電極が配置される。切替トランジスタＦＤＧは、フローティングディフュージョンＦＤを付加容量に電気的に結合して、フローティングディフュージョンＦＤの電位の変換効率を調整する。また、リセットトランジスタＲＳＴのゲート電極は、画素３ｆには、画素間分離部２１と画素３ｆの画素内分離部２５ｆとの間に配置される。
【0100】
画素３ｃ及び画素３ｄそれぞれのフローティングディフュージョンＦＤは、金属またはポリシリコンからなる配線５６１により接続される。画素３ａ及び画素３ｂそれぞれのフローティングディフュージョンＦＤは、金属またはポリシリコンからなる配線５６２により接続される。配線５６１，５６２は、金属またはポリシリコンからなる配線５６３により増幅トランジスタＡＭＰのゲート電極４１と接続される。
【0101】
増幅トランジスタＡＭＰの複数のチャネル部は、金属またはポリシリコンからなる配線５６４により接続される。選択トランジスタＳＥＬの複数のチャネル部は、金属またはポリシリコンからなる配線５６５により接続される。配線５６４，５６５は、配線５６６により接続される。
【0102】
＜第２１の実施形態による作用効果＞
以上のように第２１の実施形態によれば、共有画素ＳＧにおいて画素間分離部２１の上面部を有効活用して増幅トランジスタＡＭＰのゲート電極４１及び選択トランジスタのゲート電極４５を配置することで、画素３の微細化に伴い最大限の面積効率を得ることができる。
また、第２１の実施形態によれば、配線５６１乃至５６６により、共有画素ＳＧ単位でフローティングディフュージョンＦＤと増幅トランジスタＡＭＰと選択トランジスタＳＥＬとを最短接続できる。
以上のように第２１の実施形態によれば、共有画素ＳＧにおいて画素間分離部２１の上面部を有効活用して増幅トランジスタＡＭＰのゲート電極４１及び選択トランジスタのゲート電極４５を配置することで、画素３の微細化に伴い最大限の面積効率を得ることができる。
また、第２１の実施形態によれば、配線５６１乃至５６６により、共有画素ＳＧ単位でフローティングディフュージョンＦＤと増幅トランジスタＡＭＰと選択トランジスタＳＥＬとを最短接続できる。
【0103】
＜第２１の実施形態の変形例＞
図３０は、本技術の第２１の実施形態の変形例に係る画素トランジスタの配置パターンの一例を示す平面図である。図３０では、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
図３０は、本技術の第２１の実施形態の変形例に係る画素トランジスタの配置パターンの一例を示す平面図である。図３０では、画素トランジスタの一例として、増幅トランジスタＡＭＰを用いる。
【0104】
＜第２１の実施形態の変形例の比較例＞
図３１は、比較例に係る画素トランジスタの配置パターンの一例を示す平面図である。増幅トランジスタＡＭＰのゲート電極は、１つのコンタクトを配置可能である。
図３１は、比較例に係る画素トランジスタの配置パターンの一例を示す平面図である。増幅トランジスタＡＭＰのゲート電極は、１つのコンタクトを配置可能である。
【0105】
＜第２１の実施形態の変形例による解決手段＞
第２１の実施形態の変形例によれば、増幅トランジスタＡＭＰのゲート電極４１は、画素間分離部２１及び画素内分離部２５を跨いで配置されるため、複数のコンタクト（図３０では４つ）を配置可能である。これにより、複数の増幅トランジスタのゲート電極４１が繋がっていることで、配置可能なコンタクト数を増やすことができ、これによりゲート抵抗減によるＲＮ改善効果も期待できる。
第２１の実施形態の変形例によれば、増幅トランジスタＡＭＰのゲート電極４１は、画素間分離部２１及び画素内分離部２５を跨いで配置されるため、複数のコンタクト（図３０では４つ）を配置可能である。これにより、複数の増幅トランジスタのゲート電極４１が繋がっていることで、配置可能なコンタクト数を増やすことができ、これによりゲート抵抗減によるＲＮ改善効果も期待できる。
【0106】
＜第２２の実施形態＞
図３２は、本技術の第２２の実施形態に係る光検出装置１Ｆの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図３２において、上記図２９と同一部分には同一符号を付して詳細な説明を省略する。
図３２は、本技術の第２２の実施形態に係る光検出装置１Ｆの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図３２において、上記図２９と同一部分には同一符号を付して詳細な説明を省略する。
【0107】
共有画素ＳＧにおいて、切替トランジスタＦＤＧのゲート電極４６は、画素間分離部２１を跨いで２つの画素３に配置される。リセットトランジスタＲＳＴのゲート電極４７は、画素間分離部２１を跨いで２つの画素３に配置される。
【0108】
＜第２２の実施形態による作用効果＞
以上のように第２２の実施形態によれば、先の第２１の実施形態と同様の作用効果が得られる。
以上のように第２２の実施形態によれば、先の第２１の実施形態と同様の作用効果が得られる。
【0109】
＜第２３の実施形態＞
図３３は、本技術の第２３の実施形態に係る光検出装置１Ｇの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図３３において、上記図２９と同一部分には同一符号を付して詳細な説明を省略する。
図３３は、本技術の第２３の実施形態に係る光検出装置１Ｇの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図３３において、上記図２９と同一部分には同一符号を付して詳細な説明を省略する。
【0110】
光検出装置１Ｇにおいて、画素３ａ乃至画素３ｄの４つのフローティングディフュージョンＦＤは、例えばポリシリコンからなる導電性材料５７１により電気的に接続される。増幅トランジスタＡＭＰの複数のチャネル部と選択トランジスタＳＥＬの複数のチャネル部との間は、例えばポリシリコンからなる導電性材料５７２により電気的に接続される。さらに、切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間は、例えばポリシリコンからなる導電性材料５７２により電気的に接続される。
【0111】
＜第２３の実施形態による作用効果＞
以上のように第２３の実施形態によれば、複数の画素３のそれぞれのフローティングディフュージョンＦＤを画素間分離部２１の上面部の導電性材料５７１により電気的に接続し、共有画素ＳＧの増幅トランジスタＡＭＰと選択トランジスタＳＥＬとを画素間分離部２１の上面部の導電性材料５７２により電気的に接続することで、配線容量の削減、最短接続による低抵抗化を図ることができる。
以上のように第２３の実施形態によれば、複数の画素３のそれぞれのフローティングディフュージョンＦＤを画素間分離部２１の上面部の導電性材料５７１により電気的に接続し、共有画素ＳＧの増幅トランジスタＡＭＰと選択トランジスタＳＥＬとを画素間分離部２１の上面部の導電性材料５７２により電気的に接続することで、配線容量の削減、最短接続による低抵抗化を図ることができる。
【0112】
＜第２４の実施形態＞
図３４は、本技術の第２４の実施形態に係る光検出装置１Ｈの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図３４において、上記図２９と同一部分には同一符号を付して詳細な説明を省略する。
図３４は、本技術の第２４の実施形態に係る光検出装置１Ｈの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図３４において、上記図２９と同一部分には同一符号を付して詳細な説明を省略する。
【0113】
共有画素ＳＧにおいて、第１の増幅トランジスタＡＭＰ１のゲート電極４１は、画素３ａの画素内分離部２５ａ及び画素間分離部２１を跨いで画素３ａ及び画素３ｂに配置される。また、共有画素ＳＧにおいて、第２の増幅トランジスタＡＭＰ２のゲート電極４８は、画素間分離部２１を跨いで画素３ｅ及び画素３ｆに配置される。
【0114】
画素３ｃ及び画素３ｄそれぞれのフローティングディフュージョンＦＤは、金属またはポリシリコンからなる配線５６１により接続される。画素３ａ及び画素３ｂそれぞれのフローティングディフュージョンＦＤは、金属またはポリシリコンからなる配線５６２により接続される。配線５６１，５６２は、金属またはポリシリコンからなる配線５６３により第１の増幅トランジスタＡＭＰ１のゲート電極４１と第２の増幅トランジスタＡＭＰ２のゲート電極４８と接続される。
【0115】
＜第２４の実施形態による作用効果＞
以上のように第２４の実施形態によれば、第１の増幅トランジスタＡＭＰ１及び第２の増幅トランジスタＡＭＰ２の並列数を最大化する場合に、実効ゲート幅Ｗの最大化による相互コンダクタンスｇｍ、ＲＮ、ＲＴＳ改善が期待できる。
以上のように第２４の実施形態によれば、第１の増幅トランジスタＡＭＰ１及び第２の増幅トランジスタＡＭＰ２の並列数を最大化する場合に、実効ゲート幅Ｗの最大化による相互コンダクタンスｇｍ、ＲＮ、ＲＴＳ改善が期待できる。
【0116】
＜第２５の実施形態＞
図３５は、本技術の第２５の実施形態に係る光検出装置１Ｉの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図３５において、上記図３３と同一部分には同一符号を付して詳細な説明を省略する。
図３５は、本技術の第２５の実施形態に係る光検出装置１Ｉの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図３５において、上記図３３と同一部分には同一符号を付して詳細な説明を省略する。
【0117】
光検出装置１Ｉにおいて、画素３ａ乃至画素３ｄの４つのフローティングディフュージョンＦＤは、例えばポリシリコンからなる導電性材料５７１により電気的に接続される。第１の増幅トランジスタＡＭＰ１の複数のチャネル部と第２の増幅トランジスタＡＭＰ２の複数のチャネル部及び選択トランジスタＳＥＬの複数のチャネル部との間は、例えばポリシリコンからなる導電性材料５７４により電気的に接続される。さらに、切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間は、例えばポリシリコンからなる導電性材料５７３により電気的に接続される。
【0118】
＜第２５の実施形態による作用効果＞
以上のように第２５の実施形態によれば、先の第２４の実施形態の作用効果に加えて、配線容量の削減、最短接続による低抵抗化を図ることができる。
以上のように第２５の実施形態によれば、先の第２４の実施形態の作用効果に加えて、配線容量の削減、最短接続による低抵抗化を図ることができる。
【0119】
＜第２６の実施形態＞
図３６は、本技術の第２６の実施形態に係る光検出装置１Ｊの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図３６において、上記図２９と同一部分には同一符号を付して詳細な説明を省略する。
図３６は、本技術の第２６の実施形態に係る光検出装置１Ｊの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図３６において、上記図２９と同一部分には同一符号を付して詳細な説明を省略する。
【0120】
光検出装置１Ｊにおいて、増幅トランジスタＡＭＰのゲート電極４１は、画素３ａの画素内分離部２５ａを跨いで画素３ａに配置される。また、選択トランジスタＳＥＬのゲート電極４５は、画素３ｅの画素内分離部２５ｅを跨いで画素３ｅに配置される。また、切替トランジスタＦＤＧのゲート電極４９は、画素３ｂの画素内分離部２５ｂを跨いで画素３ｂに配置される。さらに、リセットトランジスタＲＳＴのゲート電極５０は、画素３ｆの画素内分離部２５ｆを跨いで画素３ｆに配置される。
【0121】
画素３ｃ及び画素３ｄそれぞれのフローティングディフュージョンＦＤは、金属またはポリシリコンからなる配線５６１により接続される。画素３ａ及び画素３ｂそれぞれのフローティングディフュージョンＦＤは、金属またはポリシリコンからなる配線５６２により接続される。配線５６１，５６２は、金属またはポリシリコンからなる配線５６３により増幅トランジスタＡＭＰのゲート電極４１及び切替トランジスタＦＤＧの複数のチャネル部と接続される。
【0122】
増幅トランジスタＡＭＰの複数のチャネル部は、金属またはポリシリコンからなる配線により選択トランジスタＳＥＬの複数のチャネル部と接続される。切替トランジスタＦＤＧの複数のチャネル部は、金属またはポリシリコンからなる配線によりリセットトランジスタＲＳＴの複数のチャネル部と接続される。
【0123】
＜第２６の実施形態による作用効果＞
以上のように第２６の実施形態によれば、変換効率切替時の切替トランジスタＦＤＧの抵抗低減や、低変換効率駆動時の容量増加を図ることができる。
以上のように第２６の実施形態によれば、変換効率切替時の切替トランジスタＦＤＧの抵抗低減や、低変換効率駆動時の容量増加を図ることができる。
【0124】
＜第２７の実施形態＞
図３７は、本技術の第２７の実施形態に係る光検出装置１Ｋの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図３７において、上記図３６と同一部分には同一符号を付して詳細な説明を省略する。
図３７は、本技術の第２７の実施形態に係る光検出装置１Ｋの画素アレイ部に含まれる画素ブロックの一構成例を模式的に示す平面図である。図３７において、上記図３６と同一部分には同一符号を付して詳細な説明を省略する。
【0125】
光検出装置１Ｋにおいて、画素３ａ乃至画素３ｄの４つのフローティングディフュージョンＦＤは、例えばポリシリコンからなる導電性材料５７１により電気的に接続される。増幅トランジスタＡＭＰの複数のチャネル部と選択トランジスタＳＥＬの複数のチャネル部との間は、例えばポリシリコンからなる導電性材料５７４により電気的に接続される。さらに、切替トランジスタＦＤＧ複数のチャネル部とリセットトランジスタＲＳＴ複数のチャネル部との間は、例えばポリシリコンからなる導電性材料５７５により電気的に接続される。
【0126】
＜第２７の実施形態による作用効果＞
以上のように第２７の実施形態によれば、先の第２６の実施形態と同様の作用効果が得られる。
以上のように第２７の実施形態によれば、先の第２６の実施形態と同様の作用効果が得られる。
【0127】
＜第２８の実施形態＞
図３８は、本技術の第２８の実施形態に係る光検出装置１Ｌの読み出し回路１６Ａを示す回路ブロック図である。読み出し回路１６Ａは、２つの選択トランジスタＳＥＬを直列に接続している。また、読み出し回路１６Ａは、増幅トランジスタＡＭＰを電源ＶＤＤ１に接続し、リセットトランジスタＲＳＴを増幅トランジスタＡＭＰとは別の電源ＶＤＤ２に接続している。
図３８は、本技術の第２８の実施形態に係る光検出装置１Ｌの読み出し回路１６Ａを示す回路ブロック図である。読み出し回路１６Ａは、２つの選択トランジスタＳＥＬを直列に接続している。また、読み出し回路１６Ａは、増幅トランジスタＡＭＰを電源ＶＤＤ１に接続し、リセットトランジスタＲＳＴを増幅トランジスタＡＭＰとは別の電源ＶＤＤ２に接続している。
【0128】
図３９は、例えば選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。選択トランジスタＳＥＬは、例えば、画素３ｃと画素３ｄとの間に配置される。
【0129】
選択トランジスタＳＥＬは、画素間分離部２１を跨いで素子分離部２２ｃと素子分離部２２ｄとの間に配置されるゲート電極６１を有する。また、選択トランジスタＳＥＬには、画素間分離部２１と素子分離部２２ｃとの間に、第１のチャネル部が形成され、画素間分離部２１と素子分離部２２ｄとの間に、第２のチャネル部が形成される。選択トランジスタＳＥＬの第１のチャネル部のソース領域６２１と第２のチャネル部のドレイン領域６２２との間は、平面視（図３９中のＸＹ面）で列方向（図３９中矢印Ｘで示す方向）に、配線６３により電気的に接続される。
【0130】
配線６３は、金属配線またはポリシリコン配線からなり、画素間分離部２１の上面部を跨いで選択トランジスタＳＥＬの第１のチャネル部のソース領域６２１と第２のチャネル部のドレイン領域６２２との間を接続する。
【0131】
＜第２８の実施形態による作用効果＞
以上のように第２８の実施形態によれば、同一ノードのゲート電極６１を持つ複数の選択トランジスタＳＥＬが直列に接続される場合に、画素間分離部２１の上面部をゲート電極６１が跨ぐとともに、第１のチャネル部のソース領域６２１と第２のチャネル部のドレイン領域６２２との間を、配線６３により画素間分離部２１の上面部を跨いで電気的に接続することにより、実効ゲート長Ｌを拡大でき、微細画素化に伴う動作マージンを担保することができる。
以上のように第２８の実施形態によれば、同一ノードのゲート電極６１を持つ複数の選択トランジスタＳＥＬが直列に接続される場合に、画素間分離部２１の上面部をゲート電極６１が跨ぐとともに、第１のチャネル部のソース領域６２１と第２のチャネル部のドレイン領域６２２との間を、配線６３により画素間分離部２１の上面部を跨いで電気的に接続することにより、実効ゲート長Ｌを拡大でき、微細画素化に伴う動作マージンを担保することができる。
【0132】
＜第２９の実施形態＞
図４０は、本技術の第２９の実施形態に係る選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。
本技術の第２９の実施形態では、選択トランジスタＳＥＬの第１のチャネル部のソース領域６２１と第２のチャネル部のドレイン領域６２２との間の画素間分離部２１の上面部に、導電層６４を設けている。導電層６４には、エピタキシャルシリコンや、ポリシリコン、その他酸化物半導体が用いられ、第１のチャネル部のソース領域６２１と第２のチャネル部のドレイン領域６２２との間を電気的に接続することが可能となる。
図４０は、本技術の第２９の実施形態に係る選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。
本技術の第２９の実施形態では、選択トランジスタＳＥＬの第１のチャネル部のソース領域６２１と第２のチャネル部のドレイン領域６２２との間の画素間分離部２１の上面部に、導電層６４を設けている。導電層６４には、エピタキシャルシリコンや、ポリシリコン、その他酸化物半導体が用いられ、第１のチャネル部のソース領域６２１と第２のチャネル部のドレイン領域６２２との間を電気的に接続することが可能となる。
【0133】
＜第２９の実施形態による作用効果＞
以上のように第２９の実施形態によれば、先の第２８の実施形態と同様の作用効果が得られる。
以上のように第２９の実施形態によれば、先の第２８の実施形態と同様の作用効果が得られる。
【0134】
＜第３０の実施形態＞
図４１は、本技術の第３０の実施形態に係る選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。
本技術の第３０の実施形態において、一方の選択トランジスタＳＥＬ１の第１のチャネル部のソース領域６２１と他方の選択トランジスタＳＥＬ２の第２のチャネル部のドレイン領域６２２との間は、平面視（図４１中のＸＹ面）で行方向（図３９中矢印Ｘで示す方向）に、配線６３により電気的に接続される。
図４１は、本技術の第３０の実施形態に係る選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。
本技術の第３０の実施形態において、一方の選択トランジスタＳＥＬ１の第１のチャネル部のソース領域６２１と他方の選択トランジスタＳＥＬ２の第２のチャネル部のドレイン領域６２２との間は、平面視（図４１中のＸＹ面）で行方向（図３９中矢印Ｘで示す方向）に、配線６３により電気的に接続される。
【0135】
＜第３０の実施形態による作用効果＞
以上のように第３０の実施形態によれば、先の第２８の実施形態と同様の作用効果が得られる。
以上のように第３０の実施形態によれば、先の第２８の実施形態と同様の作用効果が得られる。
【0136】
＜第３１の実施形態＞
図４２は、本技術の第３１の実施形態に係る選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。
本技術の第３１の実施形態では、一方の選択トランジスタＳＥＬ１の第１のチャネル部のソース領域６２１と他方の選択トランジスタＳＥＬ２の第２のチャネル部のドレイン領域６２２との間の画素間分離部２１の上面部に、導電層６４を設けている。
図４２は、本技術の第３１の実施形態に係る選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。
本技術の第３１の実施形態では、一方の選択トランジスタＳＥＬ１の第１のチャネル部のソース領域６２１と他方の選択トランジスタＳＥＬ２の第２のチャネル部のドレイン領域６２２との間の画素間分離部２１の上面部に、導電層６４を設けている。
【0137】
＜第３１の実施形態による作用効果＞
以上のように第３１の実施形態によれば、先の第２８の実施形態と同様の作用効果が得られる。
以上のように第３１の実施形態によれば、先の第２８の実施形態と同様の作用効果が得られる。
【0138】
＜第３２の実施形態＞
図４３Ａは、本技術の第３２の実施形態に係る選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。図４３Ａにおいて、上記図３９と同一部分には同一符号を付して詳細な説明を省略する。
図４３Ａは、本技術の第３２の実施形態に係る選択トランジスタＳＥＬの画素３への配置パターンの一例を示す平面図である。図４３Ａにおいて、上記図３９と同一部分には同一符号を付して詳細な説明を省略する。
【0139】
選択トランジスタＳＥＬは、選択トランジスタＳＥＬの第１のチャネル部のソース領域６２１と第２のチャネル部のドレイン領域６２２とを覆うゲート電極６５を有する。
【0140】
図４３Ｂは、図４３Ａに示した選択トランジスタＳＥＬのｊ１－ｊ２断面における概略断面構造の一例を示す図である。
本技術の第３２の実施形態では、画素間分離部２１の上面部２１ａに材料を埋めてチャネル部６６を形成している。材料としては、エピタキシャルシリコンや、ポリシリコン、その他酸化物半導体が用いられる。また、半導体層３１の第２の面部Ｓ２及びチャネル部６６とゲート電極６５との間には、ゲート絶縁膜６８が形成される。
本技術の第３２の実施形態では、画素間分離部２１の上面部２１ａに材料を埋めてチャネル部６６を形成している。材料としては、エピタキシャルシリコンや、ポリシリコン、その他酸化物半導体が用いられる。また、半導体層３１の第２の面部Ｓ２及びチャネル部６６とゲート電極６５との間には、ゲート絶縁膜６８が形成される。
【0141】
＜第３２の実施形態による作用効果＞
以上のように第３１の実施形態によれば、先の第２８の実施形態と同様の作用効果が得られる。なお、図４４に示すように、画素間分離部２１と素子分離部２２との間に配置される選択トランジスタＳＥＬのゲート電極６７の下で、画素分離部２１の上面部にチャネル部を形成してもよい。
以上のように第３１の実施形態によれば、先の第２８の実施形態と同様の作用効果が得られる。なお、図４４に示すように、画素間分離部２１と素子分離部２２との間に配置される選択トランジスタＳＥＬのゲート電極６７の下で、画素分離部２１の上面部にチャネル部を形成してもよい。
【0142】
＜第３３の実施形態＞
本技術の第３３の実施形態として、図４５に示すように、２つの選択トランジスタＳＥＬの直列接続以外にも、２つのリセットトランジスタＲＳＴの直列接続も考えられる。さらに、図４６に示すように、２以上の多数の選択トランジスタＳＥＬを直列接続する例であってもよい。
本技術の第３３の実施形態として、図４５に示すように、２つの選択トランジスタＳＥＬの直列接続以外にも、２つのリセットトランジスタＲＳＴの直列接続も考えられる。さらに、図４６に示すように、２以上の多数の選択トランジスタＳＥＬを直列接続する例であってもよい。
【0143】
＜その他の実施形態＞
上記のように、本技術は第１から第３３の実施形態によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第１から第３３の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第３３の実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
上記のように、本技術は第１から第３３の実施形態によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第１から第３３の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第３３の実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
【0144】
＜電子機器への応用例＞
上述した光検出装置は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図４７は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
上述した光検出装置は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図４７は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【0145】
図４７に示される撮像装置２２０１は、光学系２２０２、シャッタ装置２２０３、光検出装置としての固体撮像素子２２０４、制御回路２２０５、信号処理回路２２０６、モニタ２２０７、および２メモリ２２０８を備えて構成され、静止画像および動画像を撮像可能である。
【0146】
光学系２２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子２２０４に導き、固体撮像素子２２０４の受光面に結像させる。
シャッタ装置２２０３は、光学系２２０２および固体撮像素子２２０４の間に配置され、制御回路２２０５の制御に従って、固体撮像素子２２０４への光照射期間および遮光期間を制御する。
シャッタ装置２２０３は、光学系２２０２および固体撮像素子２２０４の間に配置され、制御回路２２０５の制御に従って、固体撮像素子２２０４への光照射期間および遮光期間を制御する。
【0147】
固体撮像素子２２０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子２２０４は、光学系２２０２およびシャッタ装置２２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２２０４に蓄積された信号電荷は、制御回路２２０５から供給される駆動信号（タイミング信号）に従って転送される。
【0148】
制御回路２２０５は、固体撮像素子２２０４の転送動作、および、シャッタ装置２２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２２０４およびシャッタ装置２２０３を駆動する。
【0149】
信号処理回路２２０６は、固体撮像素子２２０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２２０７に供給されて表示されたり、メモリ２２０８に供給されて記憶（記録）されたりする。
このように構成されている撮像装置２２０１においても、上述した固体撮像素子２２０４に代えて、光検出装置１Ａ乃至１Ｌを適用することが可能となる。
このように構成されている撮像装置２２０１においても、上述した固体撮像素子２２０４に代えて、光検出装置１Ａ乃至１Ｌを適用することが可能となる。
【0150】
＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0151】
図４８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【0152】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0153】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0154】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0155】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0156】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0157】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【0158】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0159】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0160】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0161】
【0162】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0163】
なお、図４９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0164】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0165】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0166】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0167】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0168】
なお、本開示は以下のような構成も取ることができる。
（１）
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、前記第１の面部に入射した光に基づく光電変換により電荷を生成する複数の画素が平面視で行列状に形成される半導体層と、
前記半導体層の厚さ方向に延伸し、隣接する前記画素の間を分離する画素間分離部と、
前記半導体層の第２の面部に形成され、前記電荷に基づく画素信号を出力する読み出し回路を構成する複数の画素トランジスタと
を備え、
前記画素間分離部は、前記半導体層の第２の面部側に位置する上面部を有し、
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する
光検出装置。
（２）
前記ゲート電極は、前記半導体層の前記第２の面部の外側にゲート絶縁膜を介在して設けられた頭部と、前記頭部から半導体層側に突出し、かつ前記画素間分離部の上面部に一部埋め込まれる埋め込み部とを有する、上記（１）に記載の光検出装置。
（３）
前記画素間分離部は、延伸方向に設けられる第１の導電型領域と、前記第１の導電型領域とは反対の第２の導電型領域と、前記第１の導電型領域と前記第２の導電型領域との間に介在する第１の絶縁膜とを有し、
前記ゲート電極は、前記埋め込み部の底部と、前記埋め込み部の側壁部と、前記底部と前記画素間分離部の前記第１の導電型領域及び前記第２の導電型領域との間に、前記側壁部に設けられるゲート絶縁膜に比して厚い第２の絶縁膜と、を有する、上記（２）に記載の光検出装置。
（４）
前記ゲート電極は、前記埋め込み部の底部から前記頭部に向かって形成された開口部を有し、
前記開口部は、前記画素間分離部の前記第１の絶縁膜と接する、上記（３）に記載の光検出装置。
（５）
前記ゲート電極は、前記頭部に形成され、前記開口部に接する前記画素間分離部の上面部を露出する露出部を有する、上記（４）に記載の光検出装置。
（６）
前記ゲート電極は、前記画素間分離部の上面部にチャネル部を有する、上記（１）に記載の光検出装置。
（７）
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部にソース領域と、ドレイン領域とを有する、上記（１）に記載の光検出装置。
（８）
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とを電気的に接続するチャネル部とを有する、上記（１）に記載の光検出装置。
（９）
前記半導体層の第２の面部に形成され、上面部、側面部及び底面部を有する素子分離部を備え、
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極と、前記素子分離部の前記底面部から前記上面部に向けて形成されるチャネル部とし、
前記ゲート電極は、前記半導体層の前記第２の面部の外側にゲート絶縁膜を介在して設けられた頭部と、前記頭部から半導体層側に突出し、かつ前記画素間分離部の上面部に一部埋め込まれる第１の埋め込み部と、前記素子分離部の上面部に一部埋め込まれる第２の埋め込み部とを有する、上記（１）に記載の光検出装置。
（１０）
前記第１の埋め込み部の底部は、前記画素間分離部の上面部に接し、
前記第２の埋め込み部の底部は、前記素子分離部の底面部に接している、上記（９）に記載の光検出装置。
（１１）
前記素子分離部は、前記側面部と前記ゲート電極の第２の埋め込み部の側壁部との間に第３の絶縁膜を有する、上記（９）に記載の光検出装置。
（１２）
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極と、前記ゲート電極が横断する第１の画素に位置する前記素子分離部の前記底面部から前記上面部に向けて形成される第１のチャネル部と、前記ゲート電極が横断する第２の画素に位置する前記素子分離部の前記底面部から前記上面部に向けて形成される第２のチャネル部と、を有する、上記（９）に記載の光検出装置。
（１３）
前記画素間分離部は、前記上面部に設けられる導電層を有する、上記（１２）に記載の光検出装置。
（１４）
前記導電層は、
前記第１のチャネル部のソース領域及び前記第２のチャネル部のソース領域に接続される第１のコンタクト部と、
前記第１のチャネル部のドレイン領域及び前記第２のチャネル部のドレイン領域に接続される第２のコンタクト部と、
を有する、上記（１３）に記載の光検出装置。
（１５）
前記第１の画素は、前記第１のチャネル部のソース領域及び前記第２のチャネル部のソース領域に接続される第１のコンタクト部を有し、
前記第２の画素は、前記第１のチャネル部のドレイン領域及び前記第２のチャネル部のドレイン領域に接続される第２のコンタクト部を有する、上記（１３）に記載の光検出装置。
（１６）
前記ゲート電極の第２の埋め込み部の底部と、前記素子分離部の底面部との間に、前記ゲート絶縁膜に比して厚い第４の絶縁膜を有する、上記（９）に記載の光検出装置。
（１７）
前記画素間分離部は、延伸方向に設けられる導電性材料を有する、上記（９）に記載の光検出装置。
（１８）
前記画素間分離部は、前記半導体層の第１の面部から前記半導体層の厚さ方向に延伸して形成される、上記（９）に記載の光検出装置。
（１９）
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極と、前記ゲート電極が横断する第１の画素に位置する前記素子分離部の前記底面部から前記上面部に向けて形成される第１のチャネル部と、前記ゲート電極が横断する第２の画素に位置する前記素子分離部の前記底面部から前記上面部に向けて形成される第２のチャネル部と、前記画素間分離部の上面部から前記ゲート電極の頭部に向けて形成される第３のチャネル部と、を有する、上記（１８）に記載の光検出装置。
（２０）
前記半導体層の厚さ方向に延伸するとともに平面視で行方向または列方向に延伸し、前記第１の画素及び前記第２の画素をそれぞれ２つに分離する画素内分離部をさらに有し、
前記第１のチャネル部及び前記第２のチャネル部は、前記画素内分離部に対して平行な向きに形成される、上記（１２）に記載の光検出装置。
（２１）
前記半導体層の厚さ方向に延伸するとともに平面視で行方向または列方向に延伸し、前記第１の画素及び前記第２の画素をそれぞれ２つに分離する画素内分離部をさらに有し、
前記第１のチャネル部及び前記第２のチャネル部は、前記画素内分離部に対して垂直な向きに形成される、上記（１２）に記載の光検出装置。
（２２）
前記半導体層の厚さ方向に延伸するとともに平面視で行方向または列方向に延伸し、前記第１の画素及び前記第２の画素をそれぞれ２つに分離する画素内分離部をさらに有し、
他の複数の画素トランジスタの少なくとも１つは、平面視で前記画素内分離部の上面部を跨いで横断するゲート電極を有する、上記（１２）に記載の光検出装置。
（２３）
前記複数の画素のそれぞれは、前記電荷を蓄積する浮遊拡散部を有し、
前記複数の画素トランジスタは、
前記浮遊拡散部に蓄積された電荷の量に応じた電位を増幅し、増幅された電位に応じた画素信号を出力する増幅トランジスタ、を有し、
前記複数の画素の少なくとも一部は、共有画素を構成し、
前記増幅トランジスタは、前記共有画素ごとに、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する、上記（１）に記載の光検出装置。
（２４）
前記複数の画素トランジスタは、前記増幅トランジスタから出力される画素信号を選択的に導出する選択トランジスタと、を有し、
前記選択トランジスタは、前記共有画素ごとに、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する、上記（２３）に記載の光検出装置。
（２５）
前記複数の画素のそれぞれの浮遊拡散部を接続する第１の配線と、
前記第１の配線と、前記共有画素の複数の画素を跨ぐ複数の前記増幅トランジスタのゲート電極とを接続する第２の配線と、
を備える、上記（２４）に記載の光検出装置。
（２６）
前記ゲート電極は、複数のコンタクトを配置する、上記（２３）に記載の光検出装置。
（２７）
前記複数の画素トランジスタは、
前記浮遊拡散部に蓄積された信号電荷をリセットするリセットトランジスタと、
前記浮遊拡散部を付加容量に電気的に結合するための切替トランジスタと
をさらに有し、
前記リセットトランジスタ及び前記切替トランジスタは、前記共有画素ごとに、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する、上記（２３）に記載の光検出装置。
（２８）
前記画素間分離部の上面部に形成され、前記複数の画素のそれぞれの浮遊拡散部を電気的に接続する第１の導電性材料と、
前記画素間分離部の上面部に形成され、前記共有画素の増幅トランジスタの複数のチャネル部と前記共有画素の選択トランジスタの複数のチャネル部とを電気的に接続する第２の導電性材料と
を備える、上記（２４）に記載の光検出装置。
（２９）
前記共有画素の複数の増幅トランジスタは、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する第１の増幅トランジスタと、
前記第１の増幅トランジスタと並列に接続され、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する第２の増幅トランジスタと
を有する、上記（２３）に記載の光検出装置。
（３０）
前記複数の画素のそれぞれの浮遊拡散部を電気的に接続する第１の配線と、
前記第１の配線と、前記共有画素の複数の画素を跨ぐ前記増幅トランジスタのゲート電極とを電気的に接続する第２の配線と、
前記第２の配線と、前記共有画素の切替トランジスタとを電気的に接続する第３の配線と、
前記共有画素の増幅トランジスタと、前記共有画素の選択トランジスタとを電気的に接続する第４の配線と、
前記共有画素の切替トランジスタと、前記共有画素のリセットトランジスタとを電気的に接続する第５の配線と
を備える、上記（２７）に記載の光検出装置。
（３１）
前記画素間分離部の上面部に形成され、前記複数の画素のそれぞれの浮遊拡散部を電気的に接続する第１の導電性材料と、
前記画素間分離部の上面部に形成され、前記共有画素の増幅トランジスタと前記共有画素の選択トランジスタとを電気的に接続する第２の導電性材料と
前記画素間分離部の上面部に形成され、前記共有画素の切替トランジスタと前記共有画素のリセットトランジスタとを電気的に接続する第３の導電性材料と
を備える、上記（２７）に記載の光検出装置。
（３２）
平面視で列方向に、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間を、前記画素間分離部の上面部を跨いで電気的に接続する配線を有する、上記（１２）に記載の光検出装置。
（３３）
平面視で列方向に、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間の前記画素間分離部の上面部に導電層を有する、上記（１２）に記載の光検出装置。
（３４）
平面視で行方向に、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間を、前記画素間分離部の上面部を跨いで電気的に接続する配線を有する、上記（１２）に記載の光検出装置。
（３５）
平面視で行方向に、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間の前記画素間分離部の上面部に導電層を有する、上記（１２）に記載の光検出装置。
（３６）
前記ゲート電極は、平面視で列方向において、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域と、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域とを覆い、
前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間の前記画素間分離部の上面部に導電層を有する、上記（１２）に記載の光検出装置。
（３７）
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、前記第１の面部に入射した光に基づく光電変換により電荷を生成する複数の画素が平面視で行列状に形成される半導体層と、
前記半導体層の厚さ方向に延伸し、隣接する前記画素の間を分離する画素間分離部と、
前記半導体層の第２の面部に形成され、前記電荷に基づく画素信号を出力する読み出し回路を構成する複数の画素トランジスタと
を備え、
前記画素間分離部は、前記半導体層の第２の面部側に位置する上面部を有し、
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する
光検出装置、を備える電子機器。
（１）
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、前記第１の面部に入射した光に基づく光電変換により電荷を生成する複数の画素が平面視で行列状に形成される半導体層と、
前記半導体層の厚さ方向に延伸し、隣接する前記画素の間を分離する画素間分離部と、
前記半導体層の第２の面部に形成され、前記電荷に基づく画素信号を出力する読み出し回路を構成する複数の画素トランジスタと
を備え、
前記画素間分離部は、前記半導体層の第２の面部側に位置する上面部を有し、
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する
光検出装置。
（２）
前記ゲート電極は、前記半導体層の前記第２の面部の外側にゲート絶縁膜を介在して設けられた頭部と、前記頭部から半導体層側に突出し、かつ前記画素間分離部の上面部に一部埋め込まれる埋め込み部とを有する、上記（１）に記載の光検出装置。
（３）
前記画素間分離部は、延伸方向に設けられる第１の導電型領域と、前記第１の導電型領域とは反対の第２の導電型領域と、前記第１の導電型領域と前記第２の導電型領域との間に介在する第１の絶縁膜とを有し、
前記ゲート電極は、前記埋め込み部の底部と、前記埋め込み部の側壁部と、前記底部と前記画素間分離部の前記第１の導電型領域及び前記第２の導電型領域との間に、前記側壁部に設けられるゲート絶縁膜に比して厚い第２の絶縁膜と、を有する、上記（２）に記載の光検出装置。
（４）
前記ゲート電極は、前記埋め込み部の底部から前記頭部に向かって形成された開口部を有し、
前記開口部は、前記画素間分離部の前記第１の絶縁膜と接する、上記（３）に記載の光検出装置。
（５）
前記ゲート電極は、前記頭部に形成され、前記開口部に接する前記画素間分離部の上面部を露出する露出部を有する、上記（４）に記載の光検出装置。
（６）
前記ゲート電極は、前記画素間分離部の上面部にチャネル部を有する、上記（１）に記載の光検出装置。
（７）
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部にソース領域と、ドレイン領域とを有する、上記（１）に記載の光検出装置。
（８）
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とを電気的に接続するチャネル部とを有する、上記（１）に記載の光検出装置。
（９）
前記半導体層の第２の面部に形成され、上面部、側面部及び底面部を有する素子分離部を備え、
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極と、前記素子分離部の前記底面部から前記上面部に向けて形成されるチャネル部とし、
前記ゲート電極は、前記半導体層の前記第２の面部の外側にゲート絶縁膜を介在して設けられた頭部と、前記頭部から半導体層側に突出し、かつ前記画素間分離部の上面部に一部埋め込まれる第１の埋め込み部と、前記素子分離部の上面部に一部埋め込まれる第２の埋め込み部とを有する、上記（１）に記載の光検出装置。
（１０）
前記第１の埋め込み部の底部は、前記画素間分離部の上面部に接し、
前記第２の埋め込み部の底部は、前記素子分離部の底面部に接している、上記（９）に記載の光検出装置。
（１１）
前記素子分離部は、前記側面部と前記ゲート電極の第２の埋め込み部の側壁部との間に第３の絶縁膜を有する、上記（９）に記載の光検出装置。
（１２）
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極と、前記ゲート電極が横断する第１の画素に位置する前記素子分離部の前記底面部から前記上面部に向けて形成される第１のチャネル部と、前記ゲート電極が横断する第２の画素に位置する前記素子分離部の前記底面部から前記上面部に向けて形成される第２のチャネル部と、を有する、上記（９）に記載の光検出装置。
（１３）
前記画素間分離部は、前記上面部に設けられる導電層を有する、上記（１２）に記載の光検出装置。
（１４）
前記導電層は、
前記第１のチャネル部のソース領域及び前記第２のチャネル部のソース領域に接続される第１のコンタクト部と、
前記第１のチャネル部のドレイン領域及び前記第２のチャネル部のドレイン領域に接続される第２のコンタクト部と、
を有する、上記（１３）に記載の光検出装置。
（１５）
前記第１の画素は、前記第１のチャネル部のソース領域及び前記第２のチャネル部のソース領域に接続される第１のコンタクト部を有し、
前記第２の画素は、前記第１のチャネル部のドレイン領域及び前記第２のチャネル部のドレイン領域に接続される第２のコンタクト部を有する、上記（１３）に記載の光検出装置。
（１６）
前記ゲート電極の第２の埋め込み部の底部と、前記素子分離部の底面部との間に、前記ゲート絶縁膜に比して厚い第４の絶縁膜を有する、上記（９）に記載の光検出装置。
（１７）
前記画素間分離部は、延伸方向に設けられる導電性材料を有する、上記（９）に記載の光検出装置。
（１８）
前記画素間分離部は、前記半導体層の第１の面部から前記半導体層の厚さ方向に延伸して形成される、上記（９）に記載の光検出装置。
（１９）
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極と、前記ゲート電極が横断する第１の画素に位置する前記素子分離部の前記底面部から前記上面部に向けて形成される第１のチャネル部と、前記ゲート電極が横断する第２の画素に位置する前記素子分離部の前記底面部から前記上面部に向けて形成される第２のチャネル部と、前記画素間分離部の上面部から前記ゲート電極の頭部に向けて形成される第３のチャネル部と、を有する、上記（１８）に記載の光検出装置。
（２０）
前記半導体層の厚さ方向に延伸するとともに平面視で行方向または列方向に延伸し、前記第１の画素及び前記第２の画素をそれぞれ２つに分離する画素内分離部をさらに有し、
前記第１のチャネル部及び前記第２のチャネル部は、前記画素内分離部に対して平行な向きに形成される、上記（１２）に記載の光検出装置。
（２１）
前記半導体層の厚さ方向に延伸するとともに平面視で行方向または列方向に延伸し、前記第１の画素及び前記第２の画素をそれぞれ２つに分離する画素内分離部をさらに有し、
前記第１のチャネル部及び前記第２のチャネル部は、前記画素内分離部に対して垂直な向きに形成される、上記（１２）に記載の光検出装置。
（２２）
前記半導体層の厚さ方向に延伸するとともに平面視で行方向または列方向に延伸し、前記第１の画素及び前記第２の画素をそれぞれ２つに分離する画素内分離部をさらに有し、
他の複数の画素トランジスタの少なくとも１つは、平面視で前記画素内分離部の上面部を跨いで横断するゲート電極を有する、上記（１２）に記載の光検出装置。
（２３）
前記複数の画素のそれぞれは、前記電荷を蓄積する浮遊拡散部を有し、
前記複数の画素トランジスタは、
前記浮遊拡散部に蓄積された電荷の量に応じた電位を増幅し、増幅された電位に応じた画素信号を出力する増幅トランジスタ、を有し、
前記複数の画素の少なくとも一部は、共有画素を構成し、
前記増幅トランジスタは、前記共有画素ごとに、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する、上記（１）に記載の光検出装置。
（２４）
前記複数の画素トランジスタは、前記増幅トランジスタから出力される画素信号を選択的に導出する選択トランジスタと、を有し、
前記選択トランジスタは、前記共有画素ごとに、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する、上記（２３）に記載の光検出装置。
（２５）
前記複数の画素のそれぞれの浮遊拡散部を接続する第１の配線と、
前記第１の配線と、前記共有画素の複数の画素を跨ぐ複数の前記増幅トランジスタのゲート電極とを接続する第２の配線と、
を備える、上記（２４）に記載の光検出装置。
（２６）
前記ゲート電極は、複数のコンタクトを配置する、上記（２３）に記載の光検出装置。
（２７）
前記複数の画素トランジスタは、
前記浮遊拡散部に蓄積された信号電荷をリセットするリセットトランジスタと、
前記浮遊拡散部を付加容量に電気的に結合するための切替トランジスタと
をさらに有し、
前記リセットトランジスタ及び前記切替トランジスタは、前記共有画素ごとに、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する、上記（２３）に記載の光検出装置。
（２８）
前記画素間分離部の上面部に形成され、前記複数の画素のそれぞれの浮遊拡散部を電気的に接続する第１の導電性材料と、
前記画素間分離部の上面部に形成され、前記共有画素の増幅トランジスタの複数のチャネル部と前記共有画素の選択トランジスタの複数のチャネル部とを電気的に接続する第２の導電性材料と
を備える、上記（２４）に記載の光検出装置。
（２９）
前記共有画素の複数の増幅トランジスタは、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する第１の増幅トランジスタと、
前記第１の増幅トランジスタと並列に接続され、前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する第２の増幅トランジスタと
を有する、上記（２３）に記載の光検出装置。
（３０）
前記複数の画素のそれぞれの浮遊拡散部を電気的に接続する第１の配線と、
前記第１の配線と、前記共有画素の複数の画素を跨ぐ前記増幅トランジスタのゲート電極とを電気的に接続する第２の配線と、
前記第２の配線と、前記共有画素の切替トランジスタとを電気的に接続する第３の配線と、
前記共有画素の増幅トランジスタと、前記共有画素の選択トランジスタとを電気的に接続する第４の配線と、
前記共有画素の切替トランジスタと、前記共有画素のリセットトランジスタとを電気的に接続する第５の配線と
を備える、上記（２７）に記載の光検出装置。
（３１）
前記画素間分離部の上面部に形成され、前記複数の画素のそれぞれの浮遊拡散部を電気的に接続する第１の導電性材料と、
前記画素間分離部の上面部に形成され、前記共有画素の増幅トランジスタと前記共有画素の選択トランジスタとを電気的に接続する第２の導電性材料と
前記画素間分離部の上面部に形成され、前記共有画素の切替トランジスタと前記共有画素のリセットトランジスタとを電気的に接続する第３の導電性材料と
を備える、上記（２７）に記載の光検出装置。
（３２）
平面視で列方向に、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間を、前記画素間分離部の上面部を跨いで電気的に接続する配線を有する、上記（１２）に記載の光検出装置。
（３３）
平面視で列方向に、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間の前記画素間分離部の上面部に導電層を有する、上記（１２）に記載の光検出装置。
（３４）
平面視で行方向に、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間を、前記画素間分離部の上面部を跨いで電気的に接続する配線を有する、上記（１２）に記載の光検出装置。
（３５）
平面視で行方向に、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間の前記画素間分離部の上面部に導電層を有する、上記（１２）に記載の光検出装置。
（３６）
前記ゲート電極は、平面視で列方向において、前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域と、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域とを覆い、
前記第１のチャネル部のソース領域と前記前記第２のチャネル部のドレイン領域との間、または、前記第１のチャネル部のドレイン領域と前記前記第２のチャネル部のソース領域との間の前記画素間分離部の上面部に導電層を有する、上記（１２）に記載の光検出装置。
（３７）
厚さ方向において互いに反対側に位置する第１の面部及び第２の面部を有し、前記第１の面部に入射した光に基づく光電変換により電荷を生成する複数の画素が平面視で行列状に形成される半導体層と、
前記半導体層の厚さ方向に延伸し、隣接する前記画素の間を分離する画素間分離部と、
前記半導体層の第２の面部に形成され、前記電荷に基づく画素信号を出力する読み出し回路を構成する複数の画素トランジスタと
を備え、
前記画素間分離部は、前記半導体層の第２の面部側に位置する上面部を有し、
前記複数の画素トランジスタの少なくとも１つは、平面視で前記画素間分離部の上面部を跨いで隣接する２以上の画素を横断するゲート電極を有する
光検出装置、を備える電子機器。
【符号の説明】
【0169】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉ，１Ｊ，１Ｋ，１Ｌ 光検出装置
２ 半導体チップ
２Ａ 画素アレイ部
２Ｂ 周辺部
３，３ａ，３ｂ，３ｃ、３ｄ、３ｅ，３ｆ 画素
４ 垂直駆動回路
５ カラム信号処理回路
６ 水平駆動回路
７ 出力回路
８ 制御回路
１０ 画素駆動線
１１ 垂直信号線
１２ 水平信号線
１３ ロジック回路
１４ ボンディングパッド
１５ 画素ブロック
１６，１６Ａ 読み出し回路
２１，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１Ｈ 画素間分離部
３１ 半導体層
２１ａ，２４ｂ 上面部
２１ｂ ｎ型領域
２１ｃ ｐ型領域
２１ｄ，２４ａ 絶縁膜
２１ｅ，２１ｇ３，２１ｈ３，２１ｉ３ チャネル部
２１ｆ１，２１ｇ１，２１ｈ１，２１ｉ１ ソース領域
２１ｆ２，２１ｇ２，２１ｈ２，２１ｉ２ ドレイン領域
２２，２２ａ，２２ｂ，２２ｃ，２２ｄ 素子分離部
２４ 画素間分離部（ＲＤＴＩ）
２５ 画素内分離部
３１ 半導体層
４１，４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ，４１Ｆ，４１Ｇ，４１Ｈ，４３Ａ，４３Ｂ，４３Ｃ，４３Ｄ，４３Ｅ，４３Ｆ ゲート電極
４１ａ，４３ａ 頭部
４１ｂ，４３ｃ１，４３ｃ２ 埋め込み部
４１ｃ チャネル部
４１ｄ 絶縁膜
４１ｅ 開口部
４１ｆ 露出部
４２ ゲート絶縁膜
５１ 素子分離部
５３ 導電層
５５ 導電性材料
２２１ 側面部
２２２ 絶縁膜
２２３ 底面部
２２４ 絶縁膜
４４１ 第１のチャネル部
４４２ 第２のチャネル部
４４３ 第３のチャネル部
５４１ 第１のコンタクト部
５４２ 第２のコンタクト部
２２０１ 撮像装置
２２０２ 光学系
２２０３ シャッタ装置
２２０４ 固体撮像素子
２２０５ 制御回路
２２０６ 信号処理回路
２２０７ モニタ
２２０８ メモリ
１２０００ 車両制御システム
１２００１ 通信ネットワーク
１２０１０ 駆動系制御ユニット
１２０２０ ボディ系制御ユニット
１２０３０ 車外情報検出ユニット
１２０３１ 撮像部
１２０４０ 車内情報検出ユニット
１２０４１ 運転者状態検出部
１２０５０ 統合制御ユニット
１２０５１ マイクロコンピュータ
１２０５２ 音声画像出力部
１２０６１ オーディオスピーカ
１２０６２ 表示部
１２０６３ インストルメントパネル
１２１００ 車両
１２１０１～１２１０５ 撮像部
１２１１１～１２１１４ 撮像範囲
２ 半導体チップ
２Ａ 画素アレイ部
２Ｂ 周辺部
３，３ａ，３ｂ，３ｃ、３ｄ、３ｅ，３ｆ 画素
４ 垂直駆動回路
５ カラム信号処理回路
６ 水平駆動回路
７ 出力回路
８ 制御回路
１０ 画素駆動線
１１ 垂直信号線
１２ 水平信号線
１３ ロジック回路
１４ ボンディングパッド
１５ 画素ブロック
１６，１６Ａ 読み出し回路
２１，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１Ｈ 画素間分離部
３１ 半導体層
２１ａ，２４ｂ 上面部
２１ｂ ｎ型領域
２１ｃ ｐ型領域
２１ｄ，２４ａ 絶縁膜
２１ｅ，２１ｇ３，２１ｈ３，２１ｉ３ チャネル部
２１ｆ１，２１ｇ１，２１ｈ１，２１ｉ１ ソース領域
２１ｆ２，２１ｇ２，２１ｈ２，２１ｉ２ ドレイン領域
２２，２２ａ，２２ｂ，２２ｃ，２２ｄ 素子分離部
２４ 画素間分離部（ＲＤＴＩ）
２５ 画素内分離部
３１ 半導体層
４１，４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ，４１Ｆ，４１Ｇ，４１Ｈ，４３Ａ，４３Ｂ，４３Ｃ，４３Ｄ，４３Ｅ，４３Ｆ ゲート電極
４１ａ，４３ａ 頭部
４１ｂ，４３ｃ１，４３ｃ２ 埋め込み部
４１ｃ チャネル部
４１ｄ 絶縁膜
４１ｅ 開口部
４１ｆ 露出部
４２ ゲート絶縁膜
５１ 素子分離部
５３ 導電層
５５ 導電性材料
２２１ 側面部
２２２ 絶縁膜
２２３ 底面部
２２４ 絶縁膜
４４１ 第１のチャネル部
４４２ 第２のチャネル部
４４３ 第３のチャネル部
５４１ 第１のコンタクト部
５４２ 第２のコンタクト部
２２０１ 撮像装置
２２０２ 光学系
２２０３ シャッタ装置
２２０４ 固体撮像素子
２２０５ 制御回路
２２０６ 信号処理回路
２２０７ モニタ
２２０８ メモリ
１２０００ 車両制御システム
１２００１ 通信ネットワーク
１２０１０ 駆動系制御ユニット
１２０２０ ボディ系制御ユニット
１２０３０ 車外情報検出ユニット
１２０３１ 撮像部
１２０４０ 車内情報検出ユニット
１２０４１ 運転者状態検出部
１２０５０ 統合制御ユニット
１２０５１ マイクロコンピュータ
１２０５２ 音声画像出力部
１２０６１ オーディオスピーカ
１２０６２ 表示部
１２０６３ インストルメントパネル
１２１００ 車両
１２１０１～１２１０５ 撮像部
１２１１１～１２１１４ 撮像範囲
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【図17A】
【図17B】
【図17C】
【図18A】
【図18B】
【図19A】
【図19B】
【図20】
【図21】
【図22A】
【図22B】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43A】
【図43B】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】