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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024146154
(43)【公開日】2024-10-15
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H03K 19/0185 20060101AFI20241004BHJP
H02M 1/08 20060101ALI20241004BHJP
H03K 17/0812 20060101ALN20241004BHJP
H03K 17/08 20060101ALN20241004BHJP
H03K 17/567 20060101ALN20241004BHJP
【ＦＩ】
H03K19/0185 210
H02M1/08 A
H03K17/0812
H03K17/08 Z
H03K17/567
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023058889
(22)【出願日】2023-03-31
(71)【出願人】
【識別番号】000233273
【氏名又は名称】ミネベアパワーデバイス株式会社
(74)【代理人】
【識別番号】110001807
【氏名又は名称】弁理士法人磯野国際特許商標事務所
(72)【発明者】
【氏名】南條 広行
(72)【発明者】
【氏名】桜井 健司
(72)【発明者】
【氏名】内海 智之
【テーマコード（参考）】
5H740
5J055
5J056
【Ｆターム（参考）】
5H740BA12
5H740BB01
5H740BB09
5H740BB10
5H740BC01
5H740BC02
5H740HH03
5H740JA01
5H740JB01
5H740KK01
5J055AX33
5J055BX16
5J055CX13
5J055CX20
5J055DX09
5J055DX60
5J055EX07
5J055EY01
5J055EY05
5J055EY12
5J055EY13
5J055EY21
5J055EZ20
5J055GX01
5J056AA37
5J056BB46
5J056DD13
5J056DD55
5J056DD56
5J056EE11
5J056FF08
(57)【要約】
【課題】ゲート耐圧が低い高圧素子を用いて、カスコード接続を可能とし、耐圧向上を図ることができる半導体装置を提供する。
【解決手段】半導体装置１００は、第１の半導体素子１０１（ＨＶＮＭ１）と、第２の半導体素子１０２（ＨＶＮＭ２）と、抵抗１１１（Ｒ１）と、ツェナーダイオード（ＶＺ）１１２と、高圧ダイオード１１３と、を備え、ＨＶＮＭ１のドレインと、ＨＶＮＭ２のソースがカスコード接続され、ＨＶＮＭ２のゲート－ソース間に、抵抗１１１（Ｒ１）とツェナーダイオード（ＶＺ）１１２が接続され、ＨＶＮＭ１のゲートと、ＨＶＮＭ２のゲートの間に、高圧ダイオード１１３が接続される。
【選択図】図１
【解決手段】半導体装置１００は、第１の半導体素子１０１（ＨＶＮＭ１）と、第２の半導体素子１０２（ＨＶＮＭ２）と、抵抗１１１（Ｒ１）と、ツェナーダイオード（ＶＺ）１１２と、高圧ダイオード１１３と、を備え、ＨＶＮＭ１のドレインと、ＨＶＮＭ２のソースがカスコード接続され、ＨＶＮＭ２のゲート－ソース間に、抵抗１１１（Ｒ１）とツェナーダイオード（ＶＺ）１１２が接続され、ＨＶＮＭ１のゲートと、ＨＶＮＭ２のゲートの間に、高圧ダイオード１１３が接続される。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の半導体素子と、第２の半導体素子と、抵抗と、ツェナーダイオードと、高圧ダイオードと、を備え、
前記第１の半導体素子のドレインと、前記第２の半導体素子のソースがカスコード接続され、
前記第２の半導体素子のゲート－ソース間に、前記抵抗と前記ツェナーダイオードが接続され、
前記第１の半導体素子のゲートと、前記第２の半導体素子のゲートの間に、前記高圧ダイオードが接続される
ことを特徴とする半導体装置。
前記第１の半導体素子のドレインと、前記第２の半導体素子のソースがカスコード接続され、
前記第２の半導体素子のゲート－ソース間に、前記抵抗と前記ツェナーダイオードが接続され、
前記第１の半導体素子のゲートと、前記第２の半導体素子のゲートの間に、前記高圧ダイオードが接続される
ことを特徴とする半導体装置。
【請求項2】
前記第１の半導体素子をＯＦＦして、前記第１の半導体素子と前記第２の半導体素子の中間電位が上がった場合、前記第２の半導体素子のゲート電圧を、前記ツェナーダイオードが、ツェナー電圧にクランプする
ことを特徴とする請求項１に記載の半導体装置。
ことを特徴とする請求項１に記載の半導体装置。
【請求項3】
さらに、前記抵抗を介して前記高圧ダイオードからの電流を前記中間電位側に逃がし、前記第２の半導体素子のゲート電圧を前記中間電位と同電位まで下げて、前記第２の半導体素子をＯＦＦする
ことを特徴とする請求項２に記載の半導体装置。
ことを特徴とする請求項２に記載の半導体装置。
【請求項4】
前記第２の半導体素子を駆動するレベルシフト回路と、
前記レベルシフト回路の出力が接続され、モータを駆動する上アームまたは下アームのスイッチング素子の駆動回路と、が接続される
ことを特徴とする請求項１に記載の半導体装置。
前記レベルシフト回路の出力が接続され、モータを駆動する上アームまたは下アームのスイッチング素子の駆動回路と、が接続される
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
コイルへの通電を切り替えることで駆動させる一般的なモータにおいては、半導体スイッチング素子（Insulated-gate bipolar transistor：ＩＧＢＴなど）を含んだ駆動回路（半導体装置）が用いられる。一方、半導体装置の別例としては、単相インバータ装置を複数直列に接続して１相分のインバータ装置群を形成し、これを例えば３相に組み合わせて３相のインバータシステムを形成した電力変換装置が知られている。
【0003】
このようなインバータシステムでは、論理パルスを入力し次段のゲートを駆動するゲート駆動回路部（ゲートドライバ）が用いられる。このゲートドライバに用いられる半導体装置は、トランジスタの一部を高耐圧トランジスタにする必要がある。
【0004】
特許文献１には、駆動信号を半導体素子の制御端子に伝達する手段を備えるレベルシフト回路が記載されている。
【0005】
図７は、高耐圧トランジスタを含むＭＯＳ（Metal-Oxide-Semiconductor）ゲートドライバＩＣ（半導体装置）の回路構成を示す図である。図７は、Ｕ，Ｖ，Ｗの３相の制御信号のうち、Ｕ相を代表して示し、また、上アーム駆動回路を示す。なお、以降の図において丸で囲んだトランジスタは高耐圧、囲んでいないものは低耐圧であることを示す。
図７に示すＭＯＳゲートドライバＩＣは、基準電源端子１、低圧電源端子２、Ｕ相制御入力信号ＩＮを入力する入力端子３、Ｕ相上アーム駆動回路電源端子（ＢＵ）７、Ｕ相上アームゲート駆動用出力端子（ＰＧＵ）８、およびＵ相上アーム出力の基準端子（Ｕ）９を備える。
図７に示すＭＯＳゲートドライバＩＣは、基準電源端子１、低圧電源端子２、Ｕ相制御入力信号ＩＮを入力する入力端子３、Ｕ相上アーム駆動回路電源端子（ＢＵ）７、Ｕ相上アームゲート駆動用出力端子（ＰＧＵ）８、およびＵ相上アーム出力の基準端子（Ｕ）９を備える。
【0006】
基準電源端子１は、基準電位の端子であり、ここではＧＮＤ電位である。低圧電源端子２は、１５Ｖ程度の低圧電源の端子である。Ｕ相制御入力端子３は、図示しない低耐圧制御部（マイコン）からの入力信号ＩＮを入力する。Ｕ相上アーム駆動回路電源端子（ＢＵ）７、Ｕ相上アームゲート駆動用出力端子（ＰＧＵ）８、およびＵ相上アーム出力の基準端子（Ｕ）９は、高電圧系端子である。
【0007】
図７に示すＭＯＳゲートドライバＩＣは、低耐圧回路４と、高圧ＮＭＯＳ５と、レベルシフト回路１０と、上アーム駆動回路３０と、を備える。高圧ＮＭＯＳ５は、高圧素子部２０（図７の破線囲み）を構成する。
低耐圧回路４は、高圧ＮＭＯＳ５を駆動する。レベルシフト回路１０は、ツェナーダイオード（ＶＺ）１１および抵抗１２からなる保護回路と、バッファ１３と、ダイオード１４と、を備える。
レベルシフト回路１０は、高電位側がＵ相上アーム駆動回路電源端子（ＢＵ）７に接続される。レベルシフト回路１０の出力は、上アーム駆動回路３０に接続され、上アーム駆動回路３０を介してＵ相上アームゲート駆動用出力端子（ＰＧＵ）８に接続される。レベルシフト回路１０の出力はまた、上アーム駆動回路３０を経由せずに、逆流防止のダイオード１４を介してＰＧＵ出力端子８に接続される。
低耐圧回路４は、高圧ＮＭＯＳ５を駆動する。レベルシフト回路１０は、ツェナーダイオード（ＶＺ）１１および抵抗１２からなる保護回路と、バッファ１３と、ダイオード１４と、を備える。
レベルシフト回路１０は、高電位側がＵ相上アーム駆動回路電源端子（ＢＵ）７に接続される。レベルシフト回路１０の出力は、上アーム駆動回路３０に接続され、上アーム駆動回路３０を介してＵ相上アームゲート駆動用出力端子（ＰＧＵ）８に接続される。レベルシフト回路１０の出力はまた、上アーム駆動回路３０を経由せずに、逆流防止のダイオード１４を介してＰＧＵ出力端子８に接続される。
【0008】
図７に示すＭＯＳゲートドライバＩＣは、Ｕ相上アーム駆動回路電源端子（ＢＵ）７、Ｕ相上アームゲート駆動用出力端子（ＰＧＵ）８、Ｕ相上アーム出力の基準端子（Ｕ）９上アーム駆動回路３０、およびレベルシフト回路１０が、高圧側である。このため、耐圧向上を図るため高圧ＮＭＯＳ５を高圧素子部２０に用いている。
特に、誘電体分離技術を用いたプリドライバＩＣでは、ＥＳＤ（Electrostatic Discharge：静電気放電）が発生すると、ＥＳＤが集中する高圧ＮＭＯＳ５で破壊が発生していた。例えば、図７の囲みａに示すように、高圧素子部２０にＥＳＤ電圧が一箇所に集中し、高圧ＮＭＯＳ５が破壊する。ここで、高圧ＮＭＯＳ５は、耐圧でＥＳＤ耐量が決まっている。
特に、誘電体分離技術を用いたプリドライバＩＣでは、ＥＳＤ（Electrostatic Discharge：静電気放電）が発生すると、ＥＳＤが集中する高圧ＮＭＯＳ５で破壊が発生していた。例えば、図７の囲みａに示すように、高圧素子部２０にＥＳＤ電圧が一箇所に集中し、高圧ＮＭＯＳ５が破壊する。ここで、高圧ＮＭＯＳ５は、耐圧でＥＳＤ耐量が決まっている。
【0009】
図８は、図７のゲート耐圧が低い高圧素子をカスコード（縦積み）接続した場合のゲートドライバＩＣ（半導体装置）の回路構成を示す図である。
図８に示すＭＯＳゲートドライバＩＣは、ゲート耐圧が低い高圧素子である高圧ＮＭＯＳ５と高圧ＮＭＯＳ６とをカスコード接続した高圧素子部２１を備える。高圧ＮＭＯＳ５がソース接地されたカスコード接続は、低周波によるゲインが高く、出力抵抗が大きい利点がある。また、高圧ＮＭＯＳ５と高圧ＮＭＯＳ６とを容量分圧することができる。
図８に示すＭＯＳゲートドライバＩＣは、ゲート耐圧が低い高圧素子である高圧ＮＭＯＳ５と高圧ＮＭＯＳ６とをカスコード接続した高圧素子部２１を備える。高圧ＮＭＯＳ５がソース接地されたカスコード接続は、低周波によるゲインが高く、出力抵抗が大きい利点がある。また、高圧ＮＭＯＳ５と高圧ＮＭＯＳ６とを容量分圧することができる。
【0010】
耐圧向上としてゲート耐圧が低い高圧素子（高圧ＮＭＯＳ５と高圧ＮＭＯＳ６）をカスコード接続した場合、ゲート耐圧が低いため、ゲート破壊の懸念があった。例えば、図８に示すＭＯＳゲートドライバＩＣは、Ｕ相上アーム駆動回路電源端子（ＢＵ）７の電圧が０Ｖ→６００Ｖに上がると、カスコード接続した高圧ＮＭＯＳ５と高圧ＮＭＯＳ６間の電位は、容量分圧されたとしても、０Ｖ→３００Ｖ程度かかってしまう（図８の符号ｂ）。ゲート耐圧が低い高圧素子（高圧ＮＭＯＳ５と高圧ＮＭＯＳ６、特に高電位側の高圧ＮＭＯＳ６）のゲートは、２０Ｖ耐圧のため破壊される（図８の符号ｃ）。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開平３－０２１１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
上述したように、図７のゲートドライバＩＣでは、高圧素子にＥＳＤ電圧が集中することが知られており、このため、高圧素子のＥＳＤ耐量が決まっている。しかしながら、誘電体分離技術を用いたプリドライバＩＣでは、高耐圧トランジスタを用いるなど有効な対策をとらなかった場合、ＥＳＤが集中する高圧ＮＭＯＳで破壊が発生していた。
また、図８のゲートドライバＩＣでは、ゲート耐圧が低い高圧素子をカスコード接続した場合、図７の場合と同様に、高圧印加時にゲートが破壊してしまうという課題がある。
また、図８のゲートドライバＩＣでは、ゲート耐圧が低い高圧素子をカスコード接続した場合、図７の場合と同様に、高圧印加時にゲートが破壊してしまうという課題がある。
【0013】
本発明は、このような事情に鑑みてなされたものであり、ゲート耐圧が低い高圧素子を用いて、カスコード接続を可能とし、耐圧向上を図ることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0014】
上記課題を解決するために、本発明の半導体装置は、第１の半導体素子と、第２の半導体素子と、抵抗と、ツェナーダイオードと、高圧ダイオードと、を備え、前記第１の半導体素子のドレインと、前記第２の半導体素子のソースがカスコード接続され、前記第２の半導体素子のゲート－ソース間に、前記抵抗と前記ツェナーダイオードが接続され、前記第１の半導体素子のゲートと、前記第２の半導体素子のゲートの間に、前記高圧ダイオードが接続されることを特徴とする。
【発明の効果】
【0015】
本発明によれば、ゲート耐圧が低い高圧素子を用いて、カスコード接続を可能とし、耐圧向上を図ることができる。
【図面の簡単な説明】
【0016】
【図1】本発明の実施形態に係る半導体装置の回路構成を示す図である。
【図2】本発明の実施形態に係る半導体装置を有するゲートドライバを備えるインバータ装置の構成図である。
【図3】本発明の実施形態に係る半導体装置の入力ＩＮにＨの信号が入力された直後の過渡時の動作状態を説明する図である。
【図5】本発明の実施形態に係る半導体装置の入力ＩＮにＬの信号が入力された直後の過渡時の動作状態を説明する図である。
【図7】従来の高耐圧トランジスタを含むＭＯＳゲートドライバＩＣの回路構成を示す図である。
【発明を実施するための形態】
【0017】
以下、本発明の実施形態について図面を参照して詳細に説明する。
（実施形態）
図１は、本発明の実施形態に係る半導体装置の回路構成を示す図である。図８と同一構成部分には、同一符号を付している。本実施形態の半導体装置は、３相ＩＧＢＴ／ＭＯＳゲートドライバＩＣに適用した例である。Ｕ相の上アーム駆動回路を例にとる。
半導体装置１００は、プリドライバ回路４と、カスコード接続部１１０（図１の破線囲み）と、レベルシフト回路１０と、上アーム駆動回路３０と、を備える。
カスコード接続部１１０は、第１の半導体素子１０１（ＨＶＮＭ１）と、第２の半導体素子１０２（ＨＶＮＭ２）と、抵抗１１１（Ｒ１）と、ツェナーダイオード（ＶＺ）１１２と、高圧ダイオード１１３と、を備え、第１の半導体素子１０１（ＨＶＮＭ１）のドレインと、第２の半導体素子１０２（ＨＶＮＭ２）のソースが接続され、第２の半導体素子１０２（ＨＶＮＭ２）のゲート－ソース間に、抵抗１１１（Ｒ１）とツェナーダイオード（ＶＺ）１１２が接続され、第１の半導体素子１０１（ＨＶＮＭ１）のゲートと、第２の半導体素子１０２（ＨＶＮＭ２）のゲートの間に、高圧ダイオード１１３が接続される。
（実施形態）
図１は、本発明の実施形態に係る半導体装置の回路構成を示す図である。図８と同一構成部分には、同一符号を付している。本実施形態の半導体装置は、３相ＩＧＢＴ／ＭＯＳゲートドライバＩＣに適用した例である。Ｕ相の上アーム駆動回路を例にとる。
半導体装置１００は、プリドライバ回路４と、カスコード接続部１１０（図１の破線囲み）と、レベルシフト回路１０と、上アーム駆動回路３０と、を備える。
カスコード接続部１１０は、第１の半導体素子１０１（ＨＶＮＭ１）と、第２の半導体素子１０２（ＨＶＮＭ２）と、抵抗１１１（Ｒ１）と、ツェナーダイオード（ＶＺ）１１２と、高圧ダイオード１１３と、を備え、第１の半導体素子１０１（ＨＶＮＭ１）のドレインと、第２の半導体素子１０２（ＨＶＮＭ２）のソースが接続され、第２の半導体素子１０２（ＨＶＮＭ２）のゲート－ソース間に、抵抗１１１（Ｒ１）とツェナーダイオード（ＶＺ）１１２が接続され、第１の半導体素子１０１（ＨＶＮＭ１）のゲートと、第２の半導体素子１０２（ＨＶＮＭ２）のゲートの間に、高圧ダイオード１１３が接続される。
【0018】
第１の半導体素子１０１（ＨＶＮＭ１）のドレインと第２の半導体素子１０２（ＨＶＮＭ２）のソースは、ＨＶＮＭ１－２中間電位１１５である。抵抗１１１（Ｒ１）およびツェナーダイオード（ＶＺ）１１２は、このＨＶＮＭ１－２中間電位１１５と第２の半導体素子１０２（ＨＶＮＭ２）のゲートとを接続する。
【0019】
カスコード接続部１１０は、ＥＳＤ電圧が集中する箇所をカスコード接続して破壊耐量ＵＰさせながら、ゲート耐圧が低い高圧素子である第１の半導体素子１０１（ＨＶＮＭ１）と第２の半導体素子１０２（ＨＶＮＭ２）とをカスコード接続した場合であっても、耐圧の低いゲート間に高圧ダイオード１１３、抵抗１１１（Ｒ１）、ツェナーダイオード（ＶＺ）１１２を追加することで、高圧印加時のゲートの破壊を防ぐことができる。
【0020】
低耐圧回路４は、カスコード接続した第１の半導体素子１０１（ＨＶＮＭ１）および第２の半導体素子１０２（ＨＶＮＭ２）を駆動する。
【0021】
レベルシフト回路１０は、ツェナーダイオード（ＶＺ）１１および抵抗（Ｒ２）１２からなる保護回路と、バッファ１３と、ダイオード１４と、を備える。レベルシフト回路１０は、半導体素子１０１（ＨＶＮＭ１）と半導体素子１０２（ＨＶＮＭ２）から電流を流すことで動作する。
レベルシフト回路１０は、高電位側がＵ相上アーム駆動回路電源端子（ＢＵ）７に接続される。レベルシフト回路１０の出力は、上アーム駆動回路３０に接続され、上アーム駆動回路３０を介してＵ相上アームゲート駆動用出力端子（ＰＧＵ）８に接続される。レベルシフト回路１０の出力はまた、上アーム駆動回路３０を経由せずに、逆流防止のダイオード１４を介してＵ９に接続される。
レベルシフト回路１０は、高電位側がＵ相上アーム駆動回路電源端子（ＢＵ）７に接続される。レベルシフト回路１０の出力は、上アーム駆動回路３０に接続され、上アーム駆動回路３０を介してＵ相上アームゲート駆動用出力端子（ＰＧＵ）８に接続される。レベルシフト回路１０の出力はまた、上アーム駆動回路３０を経由せずに、逆流防止のダイオード１４を介してＵ９に接続される。
【0022】
図２は、図１の半導体装置１００を有するゲートドライバ２２０を備えるインバータ装置２００の回路図である。
インバータ装置２００は、制御部２１０と、半導体装置１００を有するゲートドライバ２２０と、モータＭを駆動するインバータ回路２３０と、モータＭを備える。
インバータ装置２００は、直流電源Ｖｓに接続され、Ｕ相配線、Ｖ相配線、Ｗ相配線の３相によってモータＭに接続される。インバータ装置２００は、モータＭに駆動電圧を印加して、モータＭの回転を制御する。
モータＭは、３相のブラシレスＤＣモータであり、各相のコイルＬｕ，Ｌｖ，Ｌｗとロータ（不図示）とを備えている。これらコイルＬｕ，Ｌｖ，Ｌｗの一端は、Ｙ結線されている。コイルＬｕ，Ｌｖ，Ｌｗの他端は、それぞれインバータ回路２３０のＵ相出力、Ｖ相出力、Ｗ相出力に接続され、インバータ回路２３０は、モータＭのＵ相、Ｖ相、Ｗ相のコイルＬｕ，Ｌｖ，Ｌｗに駆動電流を供給してロータを回転させる。
インバータ装置２００は、制御部２１０と、半導体装置１００を有するゲートドライバ２２０と、モータＭを駆動するインバータ回路２３０と、モータＭを備える。
インバータ装置２００は、直流電源Ｖｓに接続され、Ｕ相配線、Ｖ相配線、Ｗ相配線の３相によってモータＭに接続される。インバータ装置２００は、モータＭに駆動電圧を印加して、モータＭの回転を制御する。
モータＭは、３相のブラシレスＤＣモータであり、各相のコイルＬｕ，Ｌｖ，Ｌｗとロータ（不図示）とを備えている。これらコイルＬｕ，Ｌｖ，Ｌｗの一端は、Ｙ結線されている。コイルＬｕ，Ｌｖ，Ｌｗの他端は、それぞれインバータ回路２３０のＵ相出力、Ｖ相出力、Ｗ相出力に接続され、インバータ回路２３０は、モータＭのＵ相、Ｖ相、Ｗ相のコイルＬｕ，Ｌｖ，Ｌｗに駆動電流を供給してロータを回転させる。
【0023】
インバータ回路２３０は、スイッチング素子Ｑ１，Ｑ２が直列接続されるＵ相のスイッチングレッグと、スイッチング素子Ｑ３，Ｑ４が直列接続されるＶ相のスイッチングレッグと、スイッチング素子Ｑ５，Ｑ６が直列接続されるＷ相のスイッチングレッグとを有している。インバータ回路２３０は、直流電源Ｖｓに接続され、更に抵抗Ｒｓに接続されている。
【0024】
Ｕ相、Ｖ相、Ｗ相のスイッチングレッグは、それぞれ上アーム側のスイッチング素子Ｑ１，Ｑ３，Ｑ５と、下アーム側のスイッチング素子Ｑ２，Ｑ４，Ｑ６とを備えている。スイッチング素子Ｑ１，Ｑ３，Ｑ５のエミッタ端子は、それぞれ直流電源Ｖｓの正極に接続されている。スイッチング素子Ｑ１，Ｑ３，Ｑ５のエミッタ端子は、それぞれスイッチング素子Ｑ２，Ｑ４，Ｑ６のコレクタ端子に接続されており、それらの接続点より、それぞれＵ相、Ｖ相、Ｗ相の交流信号が出力される。スイッチング素子Ｑ２，Ｑ４，Ｑ６のコレクタ端子は、それぞれ抵抗Ｒｓを介してグランド（直流電源Ｖｓの負極）に接続されている。スイッチング素子Ｑ１～Ｑ６のゲート端子は、それぞれゲートドライバ２２０に接続される。
【0025】
インバータ回路２３０は、直流電源Ｖｓから電力の供給を受け、ゲートドライバ２２０から駆動信号が入力されると、３相交流をモータＭのＵ相配線、Ｖ相配線、Ｗ相配線に流す。
ゲートドライバ２２０（モータ駆動部の一部）は、接続されるインバータ回路２３０との組合せでモータ駆動部を構成し、制御部２１０に接続される。ゲートドライバ２２０は、図１に示す半導体装置１００を備え、半導体装置１００の上アーム駆動回路３０のＵ相上アームゲート駆動用出力端子（ＰＧＵ）８は、上アーム側のスイッチング素子Ｑ１，Ｑ３，Ｑ５に接続される（図示しない下アームについても同様）。
ゲートドライバ２２０（モータ駆動部の一部）は、接続されるインバータ回路２３０との組合せでモータ駆動部を構成し、制御部２１０に接続される。ゲートドライバ２２０は、図１に示す半導体装置１００を備え、半導体装置１００の上アーム駆動回路３０のＵ相上アームゲート駆動用出力端子（ＰＧＵ）８は、上アーム側のスイッチング素子Ｑ１，Ｑ３，Ｑ５に接続される（図示しない下アームについても同様）。
【0026】
制御部２１０は、例えば回転位置算出部、回転速度算出部、通電タイミング調整部、通電信号生成部（いずれも図示省略）等を備え、マイクロプロセッサに含まれている。なお、各部は、ソフトウェアで実現されて、機能を仮想的に表したものであってもよい。
【0027】
以下、上述のように構成された半導体装置１００の動作について説明する。
図３乃至図６は、図１の半導体装置１００の動作を説明する図である。図３は、入力ＩＮ３にＨの信号が入力された直後の過渡時の動作状態を示し、図４は、図３のその後の動作状態を示す。図５は、入力ＩＮ３にＬの信号が入力された直後の過渡時の動作状態を示し、図６は、図５のその後の動作状態を示す。図中の太線がアクティブ状態にある素子および経路を示している。
図３乃至図６は、図１の半導体装置１００の動作を説明する図である。図３は、入力ＩＮ３にＨの信号が入力された直後の過渡時の動作状態を示し、図４は、図３のその後の動作状態を示す。図５は、入力ＩＮ３にＬの信号が入力された直後の過渡時の動作状態を示し、図６は、図５のその後の動作状態を示す。図中の太線がアクティブ状態にある素子および経路を示している。
【0028】
<第１の半導体素子１０１（ＨＶＮＭ１）ＯＮ時>
図３に示すように、半導体装置１００の入力ＩＮ３にＨの信号を入力すると、第１の半導体素子１０１（ＨＶＮＭ１）の高耐圧素子がＯＮし、ＨＶＮＭ１とＨＶＮＭ２の中間電位であるＨＶＮＭ１－２中間電位１１５がＧＮＤ電位となる。
図３に示すように、半導体装置１００の入力ＩＮ３にＨの信号を入力すると、第１の半導体素子１０１（ＨＶＮＭ１）の高耐圧素子がＯＮし、ＨＶＮＭ１とＨＶＮＭ２の中間電位であるＨＶＮＭ１－２中間電位１１５がＧＮＤ電位となる。
【0029】
ＨＶＮＭ１－２中間電位がＧＮＤ電位になることで、第２の半導体素子１０２（ＨＶＮＭ２）のゲート－ソース間の電位差が開き、図４に示すように、ＨＶＮＭ２の高耐圧素子がＯＮする。ＨＶＮＭ２のＯＮにより、レベルシフト回路１０が導通し、レベルシフト回路１０の抵抗Ｒ２に電流を流すことで、レベルシフト回路１０は、Ｕ相上アーム出力の基準端子（Ｕ）９の電位にレベルシフト動作を行う。
【0030】
<第１の半導体素子１０１（ＨＶＮＭ１）ＯＦＦ時>
図５に示すように、半導体装置１００の入力ＩＮ３にＬの信号を入力すると、第１の半導体素子１０１（ＨＶＮＭ１）がＯＦＦする。これにより、ＨＶＮＭ１－２中間電位１１５が上がる。
このとき、第２の半導体素子１０２（ＨＶＮＭ２）のゲートは、ツェナーダイオード（ＶＺ）１１２により、ＨＶＮＭ１－２中間電位１１５に対してツェナー電圧によりクランプし、高圧が印加しないようにする。ツェナーダイオード（ＶＺ）１１２だけであると、第２の半導体素子１０２（ＨＶＮＭ２）のゲートに電荷が残るので、第２の半導体素子１０２（ＨＶＮＭ２）のゲート－ソース間に抵抗１１１（Ｒ１）を入れており、抵抗１１１（Ｒ１）を介して高圧ダイオード１１３のからの電流をＨＶＮＭ１－２中間電位１１５側に逃がす。
図５に示すように、半導体装置１００の入力ＩＮ３にＬの信号を入力すると、第１の半導体素子１０１（ＨＶＮＭ１）がＯＦＦする。これにより、ＨＶＮＭ１－２中間電位１１５が上がる。
このとき、第２の半導体素子１０２（ＨＶＮＭ２）のゲートは、ツェナーダイオード（ＶＺ）１１２により、ＨＶＮＭ１－２中間電位１１５に対してツェナー電圧によりクランプし、高圧が印加しないようにする。ツェナーダイオード（ＶＺ）１１２だけであると、第２の半導体素子１０２（ＨＶＮＭ２）のゲートに電荷が残るので、第２の半導体素子１０２（ＨＶＮＭ２）のゲート－ソース間に抵抗１１１（Ｒ１）を入れており、抵抗１１１（Ｒ１）を介して高圧ダイオード１１３のからの電流をＨＶＮＭ１－２中間電位１１５側に逃がす。
【0031】
その後、図６に示すように、抵抗Ｒ１を通じて第２の半導体素子１０２（ＨＶＮＭ２）のゲート電圧をＨＶＮＭ１－２中間電位１１５と同電位まで下げることで、ＨＶＮＭ２の高耐圧素子がＯＦＦする。ＨＶＮＭ２のＯＦＦにより、レベルシフト回路１０の抵抗１２（Ｒ２）に電流を流さずＧＮＤの電位にレベルシフト動作を行う。
【0032】
［効果］
以上説明したように、本実施形態の半導体装置１００（図１参照）は、第１の半導体素子１０１（ＨＶＮＭ１）と、第２の半導体素子１０２（ＨＶＮＭ２）と、抵抗１１１（Ｒ１）と、ツェナーダイオード（ＶＺ）１１２と、高圧ダイオード１１３と、を備え、第１の半導体素子１０１（ＨＶＮＭ１）のドレインと、第２の半導体素子１０２（ＨＶＮＭ２）のソースがカスコード接続され、第２の半導体素子１０２（ＨＶＮＭ２）のゲート－ソース間に、抵抗１１１（Ｒ１）とツェナーダイオード（ＶＺ）１１２が接続され、第１の半導体素子１０１（ＨＶＮＭ１）のゲートと、第２の半導体素子１０２（ＨＶＮＭ２）のゲートの間に、高圧ダイオード１１３が接続される。
以上説明したように、本実施形態の半導体装置１００（図１参照）は、第１の半導体素子１０１（ＨＶＮＭ１）と、第２の半導体素子１０２（ＨＶＮＭ２）と、抵抗１１１（Ｒ１）と、ツェナーダイオード（ＶＺ）１１２と、高圧ダイオード１１３と、を備え、第１の半導体素子１０１（ＨＶＮＭ１）のドレインと、第２の半導体素子１０２（ＨＶＮＭ２）のソースがカスコード接続され、第２の半導体素子１０２（ＨＶＮＭ２）のゲート－ソース間に、抵抗１１１（Ｒ１）とツェナーダイオード（ＶＺ）１１２が接続され、第１の半導体素子１０１（ＨＶＮＭ１）のゲートと、第２の半導体素子１０２（ＨＶＮＭ２）のゲートの間に、高圧ダイオード１１３が接続される。
【0033】
この構成により、第１の半導体素子１０１（ＨＶＮＭ１）をＯＦＦして、ＨＶＮＭ１－２中間電位１１５が上がった場合であっても、第２の半導体素子１０２（ＨＶＮＭ２）のゲート電圧をＨＶＮＭ１－２中間電位１１５と同電位まで下げて、第２の半導体素子１０２（ＨＶＮＭ２）をＯＦＦすることができる。これにより、ゲート耐圧が低い高圧素子（ＨＶＮＭ１およびＨＶＮＭ２）を使用しながら、ゲート破壊を防いでカスコード接続を可能とし、耐圧向上を行うことができる。すなわち、図１のカスコード接続部１１０（図１の破線囲み）に流入する矢印に示すように、ＥＳＤ電圧が集中する高圧素子として、ゲート耐圧が低い高圧素子を用いることができる。ゲート耐圧が低い高圧素子を用いることができるので、従来の汎用の高圧素子をそのまま使用することができ、コスト低減および汎用部品使用による実施の容易性を実現することができる。また、高耐圧トランジスタの半導体基板上の占有面積は、低耐圧トランジスタの占有面積に比べて大きく、プリドライバＩＣに搭載する場合に障害となるが、この点でも従来の汎用の高圧素子を使用することで、設計の容易化、コスト低減を図ることができる。
【0034】
本実施形態の半導体装置１００（図１参照）において、第１の半導体素子１０１（ＨＶＮＭ１）をＯＦＦして、ＨＶＮＭ１－２中間電位１１５が上がった場合、第２の半導体素子１０２（ＨＶＮＭ２）のゲート電圧を、ツェナーダイオード（ＶＺ）１１２が、ツェナー電圧にクランプする。
【0035】
このようにすることにより、半導体装置１００は、入力ＩＮ３にＬの信号を入力し、ＨＶＮＭ１がＯＦＦして、ＨＶＮＭ１－２中間電位１１５が上がる場合、第２の半導体素子１０２（ＨＶＮＭ２）のゲートに、高圧が印加しないようにすることができる。
【0036】
本実施形態の半導体装置１００（図１参照）において、さらに、抵抗１１１（Ｒ１）を介して高圧ダイオード１１３からの電流をＨＶＮＭ１－２中間電位１１５側に逃がし、第２の半導体素子１０２（ＨＶＮＭ２）のゲート電圧をＨＶＮＭ１とＨＶＮＭ２の中間電位であるＨＶＮＭ１－２中間電位１１５と同電位まで下げて、第２の半導体素子１０２（ＨＶＮＭ２）をＯＦＦする。
【0037】
このようにすることにより、半導体装置１００は、第２の半導体素子１０２（ＨＶＮＭ２）の高耐圧素子をＯＦＦにより、レベルシフト回路１０の抵抗Ｒ２に電流を流さずＧＮＤの電位にレベルシフト動作を行うことができる。
【0038】
本実施形態の半導体装置１００（図１参照）において、第２の半導体素子１０２（ＨＶＮＭ２）を駆動するレベルシフト回路１０と、レベルシフト回路１０の出力が接続され、モータＭを駆動する上アームまたは下アームのスイッチング素子（Ｑ１～Ｑ６）の駆動回路（上アーム駆動回路３０）と、が接続される。
【0039】
このようにすることにより、半導体装置１００は、例えばプリドライバＩＣで構成されるゲートドライバ２２０に用いることができ、インバータシステムを有するモータ駆動制御装置や電力変換装置に適用することができる。
【0040】
本発明は上記の実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
例えば、スイッチング素子としてＭＯＳＦＥＴを用いているが、これらに限らず、他の種類の素子を適用することも可能である。なお、デバイスに応じて、主端子やセンス端子の名称が、上述の「ドレイン」および「ソース」に代えて、「コレクタ」および「エミッタ」と呼称される。
例えば、スイッチング素子としてＭＯＳＦＥＴを用いているが、これらに限らず、他の種類の素子を適用することも可能である。なお、デバイスに応じて、主端子やセンス端子の名称が、上述の「ドレイン」および「ソース」に代えて、「コレクタ」および「エミッタ」と呼称される。
【0041】
また、信号線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
【符号の説明】
【0042】
１ 基準電源端子
２ 低圧電源端子
３ 入力信号ＩＮを入力する入力端子
４ 低耐圧回路
７ Ｕ相上アーム駆動回路電源端子（ＢＵ）
８ Ｕ相上アームゲート駆動用出力端子（ＰＧＵ）
９ Ｕ相上アーム出力の基準端子（Ｕ）
１０ レベルシフト回路
３０ 上アーム駆動回路（上アームまたは下アームのスイッチング素子の駆動回路）
１００ 半導体装置（プリドライバ回路）
１０１ ＨＶＮＭ１（第１の半導体素子）
１０２ ＨＶＮＭ２（第２の半導体素子）
１１０ カスコード接続部
１１１ Ｒ１（抵抗）
１１２ ツェナーダイオード（ＶＺ）
１１３ 高圧ダイオード
１１５ ＨＶＮＭ１－２中間電位（第１の半導体素子と第２の半導体素子の中間電位）
２００ インバータ装置
２１０ 制御部
２２０ ゲートドライバ
２３０ インバータ回路
Ｍ モータ
２ 低圧電源端子
３ 入力信号ＩＮを入力する入力端子
４ 低耐圧回路
７ Ｕ相上アーム駆動回路電源端子（ＢＵ）
８ Ｕ相上アームゲート駆動用出力端子（ＰＧＵ）
９ Ｕ相上アーム出力の基準端子（Ｕ）
１０ レベルシフト回路
３０ 上アーム駆動回路（上アームまたは下アームのスイッチング素子の駆動回路）
１００ 半導体装置（プリドライバ回路）
１０１ ＨＶＮＭ１（第１の半導体素子）
１０２ ＨＶＮＭ２（第２の半導体素子）
１１０ カスコード接続部
１１１ Ｒ１（抵抗）
１１２ ツェナーダイオード（ＶＺ）
１１３ 高圧ダイオード
１１５ ＨＶＮＭ１－２中間電位（第１の半導体素子と第２の半導体素子の中間電位）
２００ インバータ装置
２１０ 制御部
２２０ ゲートドライバ
２３０ インバータ回路
Ｍ モータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】