特開 2024-146170 半導体記憶装置及びテスト方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024146170

(43)【公開日】2024-10-15

(54)【発明の名称】半導体記憶装置及びテスト方法

(51)【国際特許分類】

   G11C 29/50 20060101AFI20241004BHJP

【ＦＩ】

G11C29/50

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023058910

(22)【出願日】2023-03-31

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】成見 昭宏

【テーマコード（参考）】

5L206

【Ｆターム（参考）】

5L206AA02

5L206DD01

5L206EE02

5L206FF05

(57)【要約】

【課題】メモリセルの劣化を考慮したマージンテストを行うことができる半導体記憶装置及びテスト方法を提供する。
【解決手段】行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体記憶装置であって、前記一対のビット線毎に設けられた読出制御回路と、第１の制御線に制御端子が接続された第１のスイッチング素子により、前記一対のビット線のうちの一方のビット線における前記メモリセルと前記読出制御回路との間に接続される第１の容量素子群と、第２の制御線に制御端子が接続された第２のスイッチング素子により、前記一対のビット線のうちの他方のビット線における前記メモリセルと前記読出制御回路との間に接続される第２の容量素子群と、を含むテスト回路と、を備えた半導体記憶装置。
【選択図】図１

【特許請求の範囲】

【請求項1】

行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体記憶装置であって、
前記一対のビット線毎に設けられた読出制御回路と、
第１の制御線に制御端子が接続された第１のスイッチング素子により、前記一対のビット線のうちの一方のビット線における前記メモリセルと前記読出制御回路との間に接続される第１の容量素子群と、第２の制御線に制御端子が接続された第２のスイッチング素子により、前記一対のビット線のうちの他方のビット線における前記メモリセルと前記読出制御回路との間に接続される第２の容量素子群と、を含むテスト回路と、
を備えた半導体記憶装置。

【請求項2】

前記メモリセルの動作マージンのテストを行う場合、
前記第１の制御線には、Ｈレベルの信号及びＬレベルの信号のうちの一方の信号が流れ、
前記第２の制御線には、Ｈレベルの信号及びＬレベルの信号のうちの他方の信号が流れる
請求項１に記載の半導体記憶装置。

【請求項3】

前記メモリセルは、ＳＲＡＭ（Static Random Access Memory）である
請求項１に記載の半導体記憶装置。

【請求項4】

行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体記憶装置における前記メモリセルの動作マージンのテスト方法であって、
第１の制御線に制御端子が接続された第１のスイッチング素子をオン状態にして、前記一対のビット線のうちの一方のビット線における前記メモリセルと読出制御回路との間に第１の容量素子群を接続した状態とし、
第２の制御線に制御端子が接続された第２のスイッチング素子をオフ状態にして、前記一対のビット線のうちの他方のビット線における前記メモリセルと前記読出制御回路との間に第２の容量素子群が接続されない状態とし、
前記一対のビット線毎に設けられた読出制御回路から信号を出力させる
テスト方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体記憶装置及びテスト方法に関する。

【背景技術】

【0002】

一般に、メモリセルからデータを読み出す際に、ビット線に電荷をプリチャージする不揮発性のメモリが知られている。このようなメモリについて、図４には、メモリセルＭＣＥＬＬからデータを読み出す際に、ビット線ＢＬ／ＢＬＮに電化をプリチャージする、従来の半導体記憶装置１１０の構成の一例が示されている。また、図５には、図４に示した半導体記憶装置１１０における読み出し動作の際のタイムチャートの一例が示されている。

【0003】

図４に示した半導体記憶装置１１０は、行列状に配置された複数のＭＣＥＬＬ（ＭＣＥＬＬ１，２）、ＲＯＷデコーダ１１２、プリチャージ回路１１４、及びリードアンプ１１６を備える。

【0004】

図４に示した半導体記憶装置１１０では、一対のビット線ＢＬ／ＢＬＮに対応する一対のメモリセルＭＣＥＬＬ１／ＭＣＥＬＬ２により、１ビットのデータを記憶する。メモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２は、ビット線ＢＬまたはビット線ＢＬＮにドレインが接続され、ワード線ＷＬにゲートが接続され、ＧＮＤ電位に設定されたソース線ＳＬにソースが接続されている

【0005】

プリチャージ回路１１４は、メモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２からデータを読み出す際に、ビット線ＢＬ／ＢＬＮに電化をプリチャージする。図４に示すように、プリチャージ回路１１４は、ビット線ＢＬまたはビット線ＢＬＮがドレインに接続され、ＰＲＥＣ信号を供給する信号線がゲートに接続され、また電源電圧Ｖｄｄにソースが接続された、複数のＰＭＯＳトランジスタＰ１、Ｐ２を含む。リードアンプ１１６は、一対のビット線ＢＬ／ＢＬＮ毎に設けられている。

【0006】

データを読み出す場合、図５に示すように、まず、タイミングｔ１０１でＰＲＥＣ信号がＨレベルからＬレベルに遷移することによって、ビット線対ＢＬ／ＢＬＮの電位が電源Ｖｄｄによりプリチャージされ、ＬレベルからＨレベルになることによりビット線対ＢＬ／ＢＬＮはプリチャージされた状態でフローティングとなる。

【0007】

次にタイミングｔ１０２でＲＯＷデコーダ１１２がワード線ＷＬ＜０＞～＜ｎ＞のうちの１つを選択する。これにより、選択されたワード線ＷＬのレベルがＬレベルからＨレベルに立ち上がる。これにより、選択されたワード線ＷＬにゲートが接続されたメモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２がオン状態になり、ビット線対ＢＬ／ＢＬＮの配線容量の電荷を、ＭＣＥＬＬ電流で引き抜くことによって、ビット線対ＢＬ／ＢＬＮのレベルをＨレベルからＬレベルに遷移させる。

【0008】

メモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２には、消去（「０」）とプログラム（「１」）の２種類の状態がある。消去状態はメモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２のソース－ドレイン間に電流が多く流れる状態である。また、プログラム状態は、ソース－ドレイン間に電流が流れにくい状態である。書込み動作によって、メモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２では、消去／プログラム、或いはプログラム／消去の相反する状態となっている。この相反する状態によって、フローティング状態であるビット線対ＢＬ／ＢＬＮでは、Ｌレベルへの遷移時間が異なり、ビット線ＢＬ、ＢＬＮのいずれかが、より速くＬレベルに達する。リードアンプ１１６から出力されるデータＤｏｕｔは、メモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２に記憶されているデータであり、ビット線対ＢＬ／ＢＬＮのレベルに応じたレベルとなる。

【0009】

一般に、このような半導体記憶装置に対してメモリセルの読み出しマージンテストが行われている。マージンテストを行うための技術として、例えば、特許文献１には、ＤＲＡＭにおいて、テストモードにおける読み出しの際に、予め電荷を蓄積させたテスト用の固定容量をビット線に接続させ、電荷再分配によりビット線に生じる電位差を検出しにくくすることで、動作マージンの小さなメモリセル等を検出する技術が記載されている。

【0010】

また例えば、特許文献２には、メモリセルに接続される一対のビット線と、一対のビット線からビット線を指定する指定回路と、を備えたＳＲＡＭのテストモードにおいて、指定回路によって指定されたビット線に容量素子を接続し、指定されたビット線の電圧を、第１電圧と第２電圧との間の電圧に設定する技術が記載されている。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開平０３－１５４２８９号公報

【特許文献2】特開２０２２－２５４２９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

ところで、不揮発性のメモリは、書換え、環境条件等によってメモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２の特性が劣化することがある。例えば、消去状態のメモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２では、ソース－ドレイン間を流れる電流が徐々に減少し、プログラム状態のメモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２では、ソースードレイン間を流れる電流が徐々に増加するという劣化が生じる場合がある。

【0013】

メモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２個々の特性のバラツキにより劣化量は異なるため、メモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２によっては、ソース－ドレイン間を流れる電流量が逆転して、誤ったデータを読み出してしまうという問題が生じる。しかしながら、従来の技術では、上記問題を解決するには十分ではなかった。

【0014】

本開示は、上記問題を解決するものであり、メモリセルの劣化を考慮したマージンテストを行うことができる半導体記憶装置及びテスト方法を提供することを目的とする。

【課題を解決するための手段】

【0015】

上記目的を達成するために、本開示の半導体記憶装置は、行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体記憶装置であって、前記一対のビット線毎に設けられた読出制御回路と、第１の制御線に制御端子が接続された第１のスイッチング素子により、前記一対のビット線のうちの一方のビット線における前記メモリセルと前記読出制御回路との間に接続される第１の容量素子群と、第２の制御線に制御端子が接続された第２のスイッチング素子により、前記一対のビット線のうちの他方のビット線における前記メモリセルと前記読出制御回路との間に接続される第２の容量素子群と、を含むテスト回路と、を備える。

【0016】

また、上記目的を達成するために、本開示のテスト方法は、行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体記憶装置における前記メモリセルの動作マージンのテスト方法であって、第１の制御線に制御端子が接続された第１のスイッチング素子をオン状態にして、前記一対のビット線のうちの一方のビット線における前記メモリセルと読出制御回路との間に第１の容量素子群を接続した状態とし、第２の制御線に制御端子が接続された第２のスイッチング素子をオフ状態にして、前記一対のビット線のうちの他方のビット線における前記メモリセルと前記読出制御回路との間に第２の容量素子群が接続されない状態とし、前記一対のビット線毎に設けられた読出制御回路から信号を出力させる方法である。

【発明の効果】

【0017】

本開示によれば、メモリセルの劣化を考慮したマージンテストを行うことができる半導体記憶装置及びテスト方法を提供する。

【図面の簡単な説明】

【0018】

【図1】実施形態の半導体記憶装置の構成の一例を表す回路図である。

【図2】実施形態リードアンプの一例の回路図である。

【図3A】半導体記憶装置のマージンテストにおけるタイムチャートの一例である。

【図3B】半導体記憶装置のマージンテストにおけるタイムチャートの一例である。

【図4】従来の半導体記憶装置の構成の一例を表す回路図である。

【図5】従来の半導体記憶装置における読み出し動作の際のタイムチャートの一例である。

【発明を実施するための形態】

【0019】

以下、図面を参照して本開示の実施形態を詳細に説明する。なお、以下の実施形態は、本開示の技術を限定するものではない。なお、符号に付す、「＜ ＞」は、個々を特定するためのものであり、総称する場合、「＜ ＞」の記載を省略する。例えば、ｍ＋１本のビット線の各々についてビット線ＢＬ＜０＞～ＢＬ＜ｍ＞と称する（図１参照）が、総称する場合、単にビット線ＢＬと称する。

【0020】

まず、本実施形態の半導体記憶装置の構成の一例について図１を参照して説明する。図１には、本実施形態の半導体記憶装置１０の構成の一例を表す回路図が示されている。本実施形態の半導体記憶装置１０に係るメモリセルは、ＳＲＡＭ（Static Random Access Memory）である。

【0021】

図１に示すように、本実施形態の半導体記憶装置１０は、ＲＯＷデコーダ１２、プリチャージ回路１４、リードアンプ１６、テスト回路２０、及び複数のメモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２を備える。

【0022】

図１に示した半導体記憶装置１０では、一対のビット線ＢＬ／ＢＬＮに対応する一対のメモリセルＭＣＥＬＬ１／ＮＣＥＬＬ２により、１ビットのデータを記憶する。メモリセルＭＣＥＬＬ１は、ビット線ＢＬにドレインが接続され、ワード線ＷＬにゲートが接続され、ＧＮＤ電位に設定されたソース線ＳＬにソースが接続されている。また、メモリセルＭＣＥＬＬ２は、ビット線ＢＬＮにドレインが接続され、ワード線ＷＬにゲートが接続され、ＧＮＤ電位に設定されたソース線ＳＬにソースが接続されている。行毎に、複数のメモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２が同一のワード線ＷＬ及びソース線ＳＬに接続されており、セルアレイブロックＡＲＲＡＹを成している。

【0023】

ＲＯＷデコーダ１２は、ワード線ＷＬ及びソース線ＳＬを駆動する。例えば、セルアレイブロックＡＲＲＡＹ＜０＞に含まれるメモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２からデータを読み出す場合、ＲＯＷデコーダ１２は、ワード線ＷＬ＜０＞のレベルをＨレベルにし、ソース線ＳＬ＜０＞のレベルをＧＮＤにする。

【0024】

プリチャージ回路１４は、メモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２からデータを読み出す際に、ビット線ＢＬ／ＢＬＮに電化をプリチャージする。図１に示すように、プリチャージ回路１４は、ビット線ＢＬがドレインに接続され、ＰＲＥＣ信号を供給する信号線がゲートに接続され、また電源電圧Ｖｄｄにソースが接続された、複数のＰＭＯＳトランジスタＰ１と、ビット線ＢＬＮがドレインに接続され、ＰＲＥＣ信号を供給する信号線がゲートに接続され、また電源電圧Ｖｄｄにソースが接続された、複数のＰＭＯＳトランジスタＰ２とを含む。

【0025】

リードアンプ１６は、一対のビット線ＢＬ／ＢＬＮ毎に設けられている。本実施形態のリードアンプ１６が、本開示の読出制御回路の一例である。図２には、本実施形態リードアンプ１６の一例の回路図が示されている。図２に示すように、リードアンプ１６は、ＰＭＯＳトランジスタＰ＿ＲＡ、Ｐ１＿ＲＡ、ＰＡ＿ＲＡと、ＮＭＯＳトランジスタＮ１＿ＲＡ、Ｎ２＿ＲＡと、インバータＩＮ１＿ＲＡ～ＩＮ４＿ＲＡと、を含む。

【0026】

ＰＭＯＳトランジスタＰ＿ＲＡは、外部の制御装置（図示省略）から入力されるＳＥＮ信号により、オン／オフが制御され、ＳＥＮ信号がＬレベルの場合、オン状態となり電源電圧Ｖｄｄを供給する。

【0027】

ＰＭＯＳトランジスタＰ１＿ＲＡは、ゲートがビット線ＢＬに接続されており、ビット線ＢＬのレベルに応じてオン／オフが制御される。一方、ＰＭＯＳトランジスタＰ２＿ＲＡは、ゲートがビット線ＢＬＮに接続されており、ビット線ＢＬＮのレベルに応じてオン／オフが制御される。上述したように、ビット線ＢＬと、ビット線ＢＬＮとはレベルが相反関係にあるため、ＰＭＯＳトランジスタＰ１＿ＲＡ及びＰＭＯＳトランジスタＰ２＿ＲＡのいずれかがオン状態となり、データＤｏｕｔが出力される。ＰＭＯＳトランジスタＰ１＿ＲＡ及びＰＭＯＳトランジスタＰ２＿ＲＡのいずれがオン状態となったかにより、データＤｏｕｔのレベル、換言するとデータＤｏｕｔが「０」及び「１」の何れであるかが定まる。

【0028】

なお、ビット線ＢＬに接続されたメモリセルＭＣＥＬＬ１が消去、ビット線ＢＬＮに接続されたメモリセルＭＣＥＬＬ２がプログラムの場合、データＤｏｕｔは、Ｈレベルとなり、データの値が「１」となる。また、ビット線ＢＬに接続されたメモリセルＭＣＥＬＬ１がプログラム、ビット線ＢＬＮに接続されたメモリセルＭＣＥＬＬ２Lが消去の場合、データＤｏｕｔは、Ｌレベルとなり、データの値が「０」となる。

【0029】

図１に示すように、テスト回路２０は、メモリセルＭＣＥＬＬ群と、リードアンプ１６との間に設けられている。テスト回路２０、ＰＭＯＳトランジスタＰｔ１により、メモリセルＭＣＥＬＬ群とリードアンプ１６との間のビット線ＢＬ接続される容量素子Ｃ１群と、ＰＭＯＳトランジスタＰｔ２により、メモリセルＭＣＥＬＬ群とリードアンプ１６との間のビット線ＢＬＮに接続される容量素子Ｃ２群と、を含む。

【0030】

ＰＭＯＳトランジスタＰｔ１は、テスト信号が流れる制御線ＴＥＳＴ１にゲート（制御端子）が接続され、ビット線ＢＬにドレインが接続され、また容量素子Ｃ１にソースが接続されている。容量素子Ｃ１は、一端がＰＭＯＳトランジスタＰｔ１のソースに接続され、他端が、グランド（ＧＮＤ）に接続されている。制御線ＴＥＳＴ１のレベルがＨの場合、ＰＭＯＳトランジスタＰｔ１がオフ状態となり、容量素子Ｃ１とビット線ＢＬとが分離される。一方、制御線ＴＥＳＴ１のレベルがＬの場合、ＰＭＯＳトランジスタＰｔ１がオン状態となり、容量素子Ｃ１とビット線ＢＬとが接続される。本実施形態の制御線ＴＥＳＴ１が、本開示の第１の制御線の一例であり、本実施形態のＰＭＯＳトランジスタＰｔ１が、本開示の第１のスイッチング素子の一例であり、本実施形態のビット線ＢＬが、本開示の一対のビット線のうちの一方のビット線の一例であり、また、本実施形態の容量素子Ｃ１が、本開示の第１の容量素子の一例である。

【0031】

ＰＭＯＳトランジスタＰｔ２は、テスト信号が流れる制御線ＴＥＳＴ２にゲート（制御端子）が接続され、ビット線ＢＬＮにドレインが接続され、また容量素子Ｃ２にソースが接続されている。容量素子Ｃ２は、一端がＰＭＯＳトランジスタＰｔ２のソースに接続され、他端が、グランド（ＧＮＤ）に接続されている。制御線ＴＥＳＴ２のレベルがＨの場合、ＰＭＯＳトランジスタＰｔ２がオフ状態となり、容量素子Ｃ２とビット線ＢＬＮとが分離される。一方、制御線ＴＥＳＴ２のレベルがＬの場合、ＰＭＯＳトランジスタＰｔ２がオン状態となり、容量素子Ｃ２とビット線ＢＬＮとが接続される。本実施形態の制御線ＴＥＳＴ２が、本開示の第２の制御線の一例であり、本実施形態のＰＭＯＳトランジスタＰｔ２が、本開示の第２のスイッチング素子の一例であり、本実施形態のビット線ＢＬＮが、本開示の一対のビット線のうちの他方のビット線の一例であり、また、本実施形態の容量素子Ｃ２が、本開示の第２の容量素子の一例である。

【0032】

データを読み出す場合、まず、ＰＲＥＣ信号がＨレベルからＬレベルに遷移することによって、ビット線対ＢＬ／ＢＬＮの電位が電源Ｖｄｄによりプリチャージされ、ＬレベルからＨレベルになることによりビット線対ＢＬ／ＢＬＮはプリチャージされた状態でフローティングとなる。

【0033】

次にＲＯＷデコーダ１２がワード線ＷＬ＜０＞～＜ｎ＞のうちの１つを選択する。これにより、選択されたワード線ＷＬのレベルがＬレベルからＨレベルに立ち上がる。これにより、選択されたワード線ＷＬにゲートが接続されたメモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２がオン状態になり、ビット線対ＢＬ／ＢＬＮの配線容量の電荷を、ＭＣＥＬＬ電流で引き抜くことによって、ビット線対ＢＬ／ＢＬＮのレベルをＨレベルからＬレベルに遷移させる。

【0034】

メモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２には、消去（「０」）とプログラム（「１」）の２種類の状態がある。消去状態はメモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２のソース－ドレイン間に電流が多く流れる状態である。また、プログラム状態は、ソース－ドレイン間に電流が流れにくい状態である。書込み動作によって、メモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２では、消去／プログラム、或いはプログラム／消去の相反する状態となっている。この相反する状態によって、フローティング状態であるビット線対ＢＬ／ＢＬＮでは、Ｌレベルへの遷移時間が異なり、ビット線ＢＬ、ＢＬＮのいずれかが、より速くＬレベルに達する。これにより、上述したように、メモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２の状態に応じたレベルのデータＤｏｕｔがリードアンプ１６からが出力される。

【0035】

図３Ａ及び図３Ｂには、半導体記憶装置１０のマージンテストにおけるタイムチャートの一例が示されている。
図３Ａは、ＲＯＷデコーダ１２がワード線ＷＬ＜０＞を選択し、データＤｏｕｔが「１」を出力する（Ｈレベルとなる）場合が示されている。図３Ａのタイミングｔ１でＰＲＥＣ信号がＨレベルからＬレベルに遷移することによって、プリチャージ回路１４のＰＭＯＳトランジスタＰ１、Ｐ２がオン状態となる。これにより、ビット線対ＢＬ／ＢＬＮの電位が電源Ｖｄｄによりプリチャージされ、ＬレベルからＨレベルになることによりビット線対ＢＬ／ＢＬＮはプリチャージされた状態でフローティングとなる。

【0036】

また、タイミングｔ１で制御線ＴＥＳＴ１のレベルをＨレベルからＬレベルに遷移することによって、テスト回路２０のＰＭＯＳトランジスタＰｔ１がオン状態となる。これにより、容量素子Ｃ１もビット線ＢＬを流れる電荷によりプリチャージされる。一方、制御線ＴＥＳＴ２は、タイミングｔ１以降もＨレベルを維持するため、テスト回路２０のＰＭＯＳトランジスタＰｔ２はオフ状態のままとなる。そのため、容量素子Ｃ２はプリチャージされない。

【0037】

次にタイミングｔ２でＲＯＷデコーダ１２がワード線ＷＬ＜０＞を選択するとワード線Ｗ＜０＞がＬレベルからＨレベルに遷移する。

【0038】

メモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２がオン状態になり、ソース－ドレイン間に電流が流れる。このとき、ビット線ＢＬ側は、ビット線ＢＬの配線容量に、容量素子Ｃ１に蓄積された電荷も加わるため、図３Ａに示すように、ビット線ＢＬがＨレベルからＬレベルに遷移する遷移時間は、実動作時よりも長くなる。図３Ａに示した例では、タイミングｔ３～ｔ４で、データＤｏｕｔが「１」を出力する（Ｈレベルとなる）が、ビット線ＢＬがＨレベルからＬレベルに遷移する遷移期間は、タイミングｔ３を超えている。一方、ビット線ＢＬＮ側は、ビット線ＢＬＮの配線容量のみのため、図３Ａに示すように、ビット線ＢＬＮがＨレベルからＬレベルに遷移する遷移時間は、実動作時と同じになる。

【0039】

また、図３Ｂは、ＲＯＷデコーダ１２がワード線ＷＬ＜０＞を選択し、データＤｏｕｔが「０」を出力する（Ｌレベルとなる）場合が示されている。図３Ｂのタイミングｔ１でＰＲＥＣ信号がＨレベルからＬレベルに遷移することにより、ビット線対ＢＬ／ＢＬＮがプリチャージされる。

【0040】

また、タイミングｔ１で制御線ＴＥＳＴ２のレベルをＨレベルからＬレベルに遷移することによって、上述したように、容量素子Ｃ２もビット線ＢＬＮを流れる電荷によりプリチャージされる。一方、制御線ＴＥＳＴ１は、タイミングｔ１以降もＨレベルを維持するため、テスト回路２０のＰＭＯＳトランジスタＰｔ１はオフ状態のままとなる。そのため、容量素子Ｃ１はプリチャージされない。

【0041】

次にタイミングｔ２でＲＯＷデコーダ１１２がワード線ＷＬ＜０＞を選択するとワード線Ｗ＜０＞がＬレベルからＨレベルに遷移する。

【0042】

メモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２がオン状態になり、ソース－ドレイン間に電流が流れる。このとき、ビット線ＢＬＮ側は、ビット線ＢＬＮの配線容量に、容量素子Ｃ２に蓄積された電荷も加わるため、図３Ｂに示すように、ビット線ＢＬＮがＨレベルからＬレベルに遷移する遷移時間は、実動作時よりも長くなる。図３Ｂに示した例では、タイミングｔ３～ｔ４で、データＤｏｕｔが「０」を出力する（Ｌレベルとなる）が、ビット線ＢＬＮがＨレベルからＬレベルに遷移する遷移期間は、タイミングｔ３を超えている。一方、ビット線ＢＬ側は、ビット線ＢＬの配線容量のみのため、図３Ｂに示すように、ビット線ＢＬがＨレベルからＬレベルに遷移する遷移時間は、実動作時と同じになる。

【0043】

このように、マージンテストを行う際には、ビット線ＢＬには、容量素子Ｃ１の容量を追加し、ビット線ＢＬＮには、容量素子Ｃ２の容量を追加するため、容量素子Ｃ１、Ｃ２の容量分が、実動作に対してマージンとなる。

【0044】

このように、メモリセルＭＣＥＬＬ１の特性劣化分を容量素子Ｃ１の容量として設定し、メモリセルＭＣＥＬＬ２の特性劣化分を容量素子Ｃ２の容量として設定して、マージンテストを行う。ここで、容量素子Ｃ１及び容量素子Ｃ２の容量はそれぞれ、メモリセルＭＣＥＬＬ１およびメモリセルＭＣＥＬＬ２の劣化電流分とビット線ＢＬ及びビット線ＢＬＮの配線容量から導くことが出来る。特性劣化分の他には、ビット線の配線容量のばらつき分、電源Ｖｄｄの電圧ばらつき分を考慮することによって誤読出しの抑制になる。このマージンテストを合格したメモリセル対ＭＣＥＬＬ１／ＭＣＥＬＬ２によれば、特性が劣化した場合でも誤ってデータが読み出されるのを抑制することができる。

【0045】

以上説明したように、上記実施形態の半導体記憶装置１０は、行列状に配置された複数のメモリセルＭＣＥＬＬにおいて、同一のワード線ＷＬ及び一対のビット線ＢＬ／ＢＬＮにより選択される一対のメモリセルＭＣＥＬＬ１／ＭＣＥＬＬによって１ビットのデータが記憶される半導体記憶装置である。半導体記憶装置１０は、ビット線対ＢＬ／ＢＬＮ毎に設けられたリードアンプ１６と、テスト回路２０と、を備える。テスト回路２０は、容量素子Ｃ１群と、容量素子Ｃ２群とを含む。容量素子Ｃ１群は、制御線ＴＥＳＴ１に制御端子が接続されたＰＭＯＳトランジスタＰｔ１により、ビット線対ＢＬ／ＢＬＮのうちのビット線ＢＬにおけるメモリセルＭＣＥＬＬ１とリードアンプ１６との間に接続される。容量素子Ｃ２群は、制御線ＴＥＳＴ２に制御端子が接続されたＰＭＯＳトランジスタＰｔ２により、ビット線対ＢＬ／ＢＬＮのうちのビット線ＢＬＮにおけるメモリセルＭＣＥＬＬ２とリードアンプ１６との間に接続される。

【0046】

このように、上記実施形態の半導体記憶装置１０によれば、メモリセルＭＣＥＬＬ１の劣化分を容量素子Ｃ１で補い、また、メモリセルＭＣＥＬＬ２の劣化分を容量素子Ｃ２で補った状態でマージンテストを行うことができる。従って、上記実施形態の半導体記憶装置１０によれば、メモリセルＭＣＥＬＬ１、ＭＣＥＬＬ２の劣化を考慮したマージンテストを行うことができる。

【0047】

なお、上記各実施形態で説明した半導体記憶装置１０、プリチャージ回路１４、及びテスト回路２０等の構成及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

【0048】

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体記憶装置であって、
前記一対のビット線毎に設けられた読出制御回路と、
第１の制御線に制御端子が接続された第１のスイッチング素子により、前記一対のビット線のうちの一方のビット線における前記メモリセルと前記読出制御回路との間に接続される第１の容量素子群と、第２の制御線に制御端子が接続された第２のスイッチング素子により、前記一対のビット線のうちの他方のビット線における前記メモリセルと前記読出制御回路との間に接続される第２の容量素子群と、を含むテスト回路と、
を備えた半導体記憶装置。

【0049】

（付記２）
前記メモリセルの動作マージンのテストを行う場合、
前記第１の制御線には、Ｈレベルの信号及びＬレベルの信号のうちの一方の信号が流れ、
前記第２の制御線には、Ｈレベルの信号及びＬレベルの信号のうちの他方の信号が流れる
付記１に記載の半導体記憶装置。

【0050】

（付記３）
前記メモリセルは、ＳＲＡＭ（Static Random Access Memory）である
付記１または付記２に記載の半導体記憶装置。

【0051】

（付記４）
行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体記憶装置における前記メモリセルの動作マージンのテスト方法であって、
第１の制御線に制御端子が接続された第１のスイッチング素子をオン状態にして、前記一対のビット線のうちの一方のビット線における前記メモリセルと読出制御回路との間に第１の容量素子群を接続した状態とし、
第２の制御線に制御端子が接続された第２のスイッチング素子をオフ状態にして、前記一対のビット線のうちの他方のビット線における前記メモリセルと前記読出制御回路との間に第２の容量素子群が接続されない状態とし、
前記一対のビット線毎に設けられた読出制御回路から信号を出力させる
テスト方法。

【符号の説明】

【0052】

１０ 半導体記憶装置
１４ プリチャージ回路
１８ リードアンプ
２０ テスト回路
ＢＬ、ＢＬＮ ビット線
Ｃ１＜０＞～Ｃ１＜ｍ＞、Ｃ２＜０＞～Ｃ２＜ｍ＞ 容量素子
ＭＣＥＬＬ１、ＭＣＥＬＬ２ メモリセル
Ｐｔ１＜０＞～Ｐｔ１＜ｍ＞、Ｐｔ２＜０＞～Ｐｔ＜ｍ＞ ＰＭＯＳトランジスタ
ＴＥＳＴ１、ＴＥＳＴ２ 制御信号

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】