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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024146171
(43)【公開日】2024-10-15
(54)【発明の名称】電圧生成回路
(51)【国際特許分類】
H03F 3/45 20060101AFI20241004BHJP
H03F 1/30 20060101ALI20241004BHJP
【ＦＩ】
H03F3/45 220
H03F1/30 210
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023058911
(22)【出願日】2023-03-31
(71)【出願人】
【識別番号】320012037
【氏名又は名称】ラピステクノロジー株式会社
(74)【代理人】
【識別番号】110001519
【氏名又は名称】弁理士法人太陽国際特許事務所
(72)【発明者】
【氏名】川村 幸雄
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA12
5J500AC02
5J500AF17
5J500AH10
5J500AK02
5J500AK05
5J500AM02
5J500AM13
5J500AT01
5J500DN01
5J500DN14
5J500DN22
5J500DN23
5J500DP01
5J500NC00
5J500NF10
(57)【要約】
【課題】トランジスタの温度変化にかかわらず、負荷変動に対して高速に応答する電圧生成回路を提供することが可能な電圧生成回路を提供する。
【解決手段】電圧生成回路は、差動回路及び出力回路を含む電圧生成回路であって、前記差動回路は、第１導電型の第１トランジスタと、第２導電型の第２トランジスタと、第１導電型の第３トランジスタと、第２導電型の第４トランジスタと、電流源とを備え、出力回路は、第５トランジスタと、第６トランジスタと、電流源とを備える。
【選択図】図１
【解決手段】電圧生成回路は、差動回路及び出力回路を含む電圧生成回路であって、前記差動回路は、第１導電型の第１トランジスタと、第２導電型の第２トランジスタと、第１導電型の第３トランジスタと、第２導電型の第４トランジスタと、電流源とを備え、出力回路は、第５トランジスタと、第６トランジスタと、電流源とを備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
差動回路及び出力回路を含む電圧生成回路であって、
前記差動回路は、
ゲートに第１基準電圧が入力される第１導電型の第１トランジスタと、
ドレインが前記第１トランジスタのドレインに接続された第２導電型の第２トランジスタと、
ゲートに第２基準電圧が入力され、ソースが前記第１トランジスタのソースに接続された第１導電型の第３トランジスタと、
ゲートが前記第２トランジスタのゲートに接続され、かつ、ドレインが前記第３トランジスタのドレインに接続された第２導電型の第４トランジスタと、
前記第２トランジスタのゲートと前記第４トランジスタのゲートとを接続する第１配線と、
前記第１トランジスタのドレインと前記第２トランジスタのドレインとを接続する第２配線と、
前記第１配線と前記第２配線とを接続する第３配線と、
前記第３トランジスタのドレインと前記第４トランジスタのドレインとを接続する第４配線と、
前記第１トランジスタ及び前記第３トランジスタのソースに接続され、定電流を流す電流源と、
を備え、
前記出力回路は、
ゲートが前記第４配線に接続された第２導電型の第５トランジスタと、
前記第５トランジスタのソースと出力電圧端子とを接続する第５配線と、
ゲートが前記第５トランジスタのドレインに接続され、ドレインが前記第５配線に接続された第１導電型の第６トランジスタと、
前記第５トランジスタのドレインと前記第６トランジスタのゲートとに接続され、定電流を流す電流源と、
を備えた電圧生成回路。
前記差動回路は、
ゲートに第１基準電圧が入力される第１導電型の第１トランジスタと、
ドレインが前記第１トランジスタのドレインに接続された第２導電型の第２トランジスタと、
ゲートに第２基準電圧が入力され、ソースが前記第１トランジスタのソースに接続された第１導電型の第３トランジスタと、
ゲートが前記第２トランジスタのゲートに接続され、かつ、ドレインが前記第３トランジスタのドレインに接続された第２導電型の第４トランジスタと、
前記第２トランジスタのゲートと前記第４トランジスタのゲートとを接続する第１配線と、
前記第１トランジスタのドレインと前記第２トランジスタのドレインとを接続する第２配線と、
前記第１配線と前記第２配線とを接続する第３配線と、
前記第３トランジスタのドレインと前記第４トランジスタのドレインとを接続する第４配線と、
前記第１トランジスタ及び前記第３トランジスタのソースに接続され、定電流を流す電流源と、
を備え、
前記出力回路は、
ゲートが前記第４配線に接続された第２導電型の第５トランジスタと、
前記第５トランジスタのソースと出力電圧端子とを接続する第５配線と、
ゲートが前記第５トランジスタのドレインに接続され、ドレインが前記第５配線に接続された第１導電型の第６トランジスタと、
前記第５トランジスタのドレインと前記第６トランジスタのゲートとに接続され、定電流を流す電流源と、
を備えた電圧生成回路。
【請求項2】
差動回路及び出力回路を含む電圧生成回路であって、
前記差動回路は、第１基準電圧及び第２基準電圧の差分を調整した電圧を前記出力回路に出力する同一導電型の２つのトランジスタと、前記２つのトランジスタに接続され定電流を流す電流源とを含み、
前記電圧生成回路は、前記差動回路からの電圧に応じた出力電圧を発生する第１のトランジスタと、当該第１のトランジスタとは導電型が異なり前記出力電圧を調整する第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとに接続され定電流を流す電流源とを含む、電圧生成回路。
前記差動回路は、第１基準電圧及び第２基準電圧の差分を調整した電圧を前記出力回路に出力する同一導電型の２つのトランジスタと、前記２つのトランジスタに接続され定電流を流す電流源とを含み、
前記電圧生成回路は、前記差動回路からの電圧に応じた出力電圧を発生する第１のトランジスタと、当該第１のトランジスタとは導電型が異なり前記出力電圧を調整する第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとに接続され定電流を流す電流源とを含む、電圧生成回路。
【請求項3】
前記差動回路は、前記第１基準電圧と、前記出力回路からの出力電圧を特定の増幅率で変更した前記第２基準電圧との差分を調整し、調整した電圧を前記出力回路に対して出力する、請求項１又は２に記載の電圧生成回路。
【請求項4】
前記出力回路は、ソースフォロワ回路である、請求項１又は２に記載の電圧生成回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧生成回路に関する。
【背景技術】
【0002】
従来のレギュレータとして、オペアンプを利用した電圧生成回路（例えば特許文献１）、及びソースフォロワ回路を利用した電圧生成回路（例えば特許文献２）が開示されている。
【0003】
特許文献１の図１に開示されるオペアンプでは、非反転入力端子に基準電圧が入力され、反転入力端子に帰還信号が入力される。オペアンプの出力端子は、並列接続された負帰還抵抗及び負帰還容量を介して、反転入力端子に接続される。負帰還抵抗及び負帰還容量により、出力電圧の増幅率が設定される。この構成により、増幅回路の利得が一定となる領域（帯域）を広げることができる。また、オペアンプの開放利得のばらつきの影響が小さくなり、出力波形の歪みを抑制することができる。
【0004】
特許文献２の図３に開示されるソースフォロワ回路は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ２）とＮチャネル型ＭＯＳトランジスタ（ＮＭ２）とを備え、出力電圧（Ｖｏｕｔ）が入力電圧を追従（フォロー）するように動作する。具体的には、特許文献２のソースフォロワ回路は、負荷の変動によって、出力電圧が増加した場合、ＭＰ２に流れる電流が増加することで、ＭＰ２のドレイン電圧が増加する。これによりＮＭ２のゲート電流が増加するため、ＭＰ２の増加分の電流を流すように、ＮＭ２のソース－ドレイン間に流れる電流が大きくなる。ＮＭ２に流れる電流が大きくなることで、負荷電流の増加が抑制されるため、出力電圧の増加が抑制される。このように、ソースフォロワ回路は、負荷が変動した場合でも、安定した出力電圧を維持することができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００７－９６７５０号公報
【特許文献2】特開２０１５－７６６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献１に開示されるオペアンプでは、負帰還抵抗及び負帰還容量で構成される帰還回路における遅延（位相遅れなど）、オペアンプ自体の応答時間の遅延などにより、基準電圧に対して所望の出力電圧が得られるまでの時間が長くなり得る。また、特許文献２に開示されるソースフォロワ回路では、ＰＶＣ（Ｐｒｏｃｅｓｓ ＶＤＤ Ｔｅｍｐｅｒａｔｕｒｅ）の少なくとも一つの要因、例えばトランジスタの温度変化により、出力電圧が変動し得る。つまりＰＶＣに依存した出力電圧が出力され得る。このように、従来技術では、トランジスタの温度変化にかかわらず、負荷変動に対して高速に応答する電圧生成回路を得る上で改善の余地がある。
【0007】
本発明は、上記の事情を踏まえ、トランジスタの温度変化にかかわらず、負荷変動に対して高速に応答する電圧生成回路を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するため、本発明に係る電圧生成回路は、差動回路及び出力回路を含む電圧生成回路であって、前記差動回路は、ゲートに第１基準電圧が入力される第１導電型の第１トランジスタと、ドレインが前記第１トランジスタのドレインに接続された第２導電型の第２トランジスタと、ゲートに第２基準電圧が入力され、ソースが前記第１トランジスタのソースに接続された第１導電型の第３トランジスタと、ゲートが前記第２トランジスタのゲートに接続され、かつ、ドレインが前記第３トランジスタのドレインに接続された第２導電型の第４トランジスタと、前記第２トランジスタのゲートと前記第４トランジスタのゲートとを接続する第１配線と、前記第１トランジスタのドレインと前記第２トランジスタのドレインとを接続する第２配線と、前記第１配線と前記第２配線とを接続する第３配線と、前記第３トランジスタのドレインと前記第４トランジスタのドレインとを接続する第４配線と、前記第１トランジスタ及び前記第３トランジスタのソースに接続され、定電流を流す電流源と、を備え、前記出力回路は、ゲートが前記第４配線に接続された第２導電型の第５トランジスタと、前記第５トランジスタのソースと出力電圧端子とを接続する第５配線と、ゲートが前記第５トランジスタのドレインに接続され、ドレインが前記第５配線に接続された第１導電型の第６トランジスタと、前記第５トランジスタのドレインと前記第６トランジスタのゲートとに接続され、定電流を流す電流源と、を備える。
【0009】
本発明に係る電圧生成回路は、差動回路及び出力回路を含む電圧生成回路であって、前記差動回路は、第１基準電圧及び第２基準電圧の差分を調整した電圧を前記出力回路に出力する同一導電型の２つのトランジスタと、前記２つのトランジスタに接続され定電流を流す電流源とを含み、前記電圧生成回路は、前記差動回路からの電圧に応じた出力電圧を発生する第１のトランジスタと、当該第１のトランジスタとは導電型が異なり前記出力電圧を調整する第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとに接続され定電流を流す電流源とを含む。
【発明の効果】
【0010】
本発明によれば、トランジスタの温度変化にかかわらず、負荷変動に対して高速に応答する電圧生成回路を提供することが可能となる、という効果を奏する。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
以下、実施形態を図面に基づいて説明する。なお、同一の機能や構成には、同一又は類似の符号を付して、その説明を適宜省略する。
【0013】
［実施形態］
（電圧生成回路１００の構成）
図１は、本開示の実施形態にかかる電圧生成回路１００の構成を示す図である。電圧生成回路１００は、ＬＳＩ（Large Scale Integration：大規模集積回路）などに定電圧を供給するレギュレータと解釈してよい。電圧生成回路１００は、差動回路１０及び出力回路２０を備える。
（電圧生成回路１００の構成）
図１は、本開示の実施形態にかかる電圧生成回路１００の構成を示す図である。電圧生成回路１００は、ＬＳＩ（Large Scale Integration：大規模集積回路）などに定電圧を供給するレギュレータと解釈してよい。電圧生成回路１００は、差動回路１０及び出力回路２０を備える。
【0014】
（差動回路１０）
差動回路１０は２つの入力電圧の差電圧を増幅する回路である。差動回路１０は差動増幅回路と解釈してよい。差動回路１０は、第１トランジスタＭＮ１、第２トランジスタＭＰ１、第３トランジスタＭＮ２、第４トランジスタＭＰ２及び電流源Ｉｔｌを備える。また差動回路１０は、第１配線Ｗ１、第２配線Ｗ２、第３配線Ｗ３、及び第４配線Ｗ４を備える。
差動回路１０は２つの入力電圧の差電圧を増幅する回路である。差動回路１０は差動増幅回路と解釈してよい。差動回路１０は、第１トランジスタＭＮ１、第２トランジスタＭＰ１、第３トランジスタＭＮ２、第４トランジスタＭＰ２及び電流源Ｉｔｌを備える。また差動回路１０は、第１配線Ｗ１、第２配線Ｗ２、第３配線Ｗ３、及び第４配線Ｗ４を備える。
【0015】
第１トランジスタＭＮ１は、ゲートに第１基準電圧が入力される第１導電型トランジスタである。具体的には、第１トランジスタＭＮ１は、Ｎ型ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。以下では、ＭＯＳＦＥＴをＭＯＳトランジスタと称する場合がある。
【0016】
第１トランジスタＭＮ１のドレインは、第２トランジスタＭＰ１のドレインに接続される。第１トランジスタＭＮ１のソースは、第３トランジスタＭＮ２のソースと電流源Ｉｔｌとに接続される。第１トランジスタＭＮ１のゲートは、基準電圧（Ｖｒｅｆ）の入力端子ＶＩＮ１に接続される。基準電圧（Ｖｒｅｆ）は第１基準電圧と解釈してよい。入力端子ＶＩＮ１は、基準電圧生成回路（不図示）に接続される。
【0017】
電流源Ｉｔｌは、第１トランジスタＭＮ１及び第３トランジスタＭＮ２にバイアスを与えるための定電流を流す定電流源である。電流源Ｉｔｌは、例えばＭＯＳトランジスタにより構成される。電流源Ｉｔｌは、第１トランジスタＭＮ１及び第３トランジスタＭＮ２のソースと、不図示の直流電源に接続される。電流源Ｉｔｌには接地電圧が印加される。
【0018】
第２トランジスタＭＰ１は、ドレインが第１トランジスタＭＮ１のドレインに接続された第２導電型トランジスタである。具体的には、第２トランジスタＭＰ１は、Ｐ型ＭＯＳトランジスタである。第２トランジスタＭＰ１のドレインは、第１トランジスタＭＮ１のドレインと、第４トランジスタＭＰ２のゲートと、第２トランジスタＭＰ１のゲートとに接続される。第２トランジスタＭＰ１のソースは、直流電源（不図示）に接続される。
【0019】
第３トランジスタＭＮ２は、ゲートに第２基準電圧が入力され、ソースが第１トランジスタＭＮ１のソースに接続された第１導電型トランジスタである。具体的には、第３トランジスタＭＮ２は、Ｎ型ＭＯＳトランジスタである。第３トランジスタＭＮ２のソースは、第１トランジスタＭＮ１のソースと、電流源Ｉｔｌとに接続される。
【0020】
第３トランジスタＭＮ２のドレインは、第４トランジスタＭＰ２のドレインと、第５トランジスタＭＰ３のゲートとに接続される。第３トランジスタＭＮ２のソースは、電流源Ｉｔｌと、第１トランジスタＭＮ１のソースとに接続される。第３トランジスタＭＮ２のゲートは、帰還電圧（Ｖｆｂ）の入力端子ＶＩＮ２に接続される。帰還電圧（Ｖｆｂ）は、出力回路２０からの出力電圧Ｖｏｕｔを特定の増幅率βで変更した第２基準電圧と解釈してよい。当該入力端子ＶＩＮ２は、帰還電圧生成回路（不図示）に接続される。
【0021】
第４トランジスタＭＰ２は、ゲートが第２トランジスタＭＰ１のゲートに接続され、かつ、ドレインが第３トランジスタＭＮ２のドレインに接続された第２導電型トランジスタである。具体的には、第４トランジスタＭＰ２は、Ｐ型ＭＯＳトランジスタである。第４トランジスタＭＰ２のドレインは、第３トランジスタＭＮ２のドレインと、第５トランジスタＭＰ３のゲートとに接続される。第４トランジスタＭＰ２のソースは、直流電源（不図示）に接続される。
【0022】
第１配線Ｗ１は、第２トランジスタＭＰ１のゲートと第４トランジスタＭＰ２のゲートとを接続する配線である。第２配線Ｗ２は、第１トランジスタＭＮ１のドレインと第２トランジスタＭＰ１のドレインとを接続する配線である。第３配線Ｗ３は、第１配線Ｗ１と第２配線Ｗ２とを接続する配線である。第４配線Ｗ４は、第３トランジスタＭＮ２のドレインと第４トランジスタＭＰ２のドレインとを接続する配線である。
【0023】
第１トランジスタＭＮ１及び第３トランジスタＭＮ２は、差動対を構成する。第１トランジスタＭＮ１及び第３トランジスタＭＮ２は、第１基準電圧及び第２基準電圧の差分を調整した電圧を出力回路に出力する同一導電型の２つのトランジスタと解釈してよい。第２トランジスタＭＰ１及び第４トランジスタＭＰ２は、カレントミラー回路を構成する。この構成により、第１トランジスタＭＮ１及び第３トランジスタＭＮ２に１つの電流源Ｉｔｌを利用しながら、動作範囲が広く、及びゲインが大きい差動回路１０を実現することができる。
【0024】
（出力回路２０）
出力回路２０は、ソースフォロワ回路の一例である。ソースフォロワ回路は、電圧利得が１に近いものの、高入力インピーダンスを有するため、出力回路２０への微少な入力信号、つまり差動回路１０からの電圧を略減衰させることなく入力し、入力した電圧に出力電圧Ｖｏｕｔを追従（フォロー）させることができる。また、ソースフォロワ回路は、低出力インピーダンスを有するため、あらゆるタイプの負荷に適用することができるという特徴を有する。従って、近年では駆動電圧が低い傾向になりつつある大規模集積回路の定電圧源として有用である。
出力回路２０は、ソースフォロワ回路の一例である。ソースフォロワ回路は、電圧利得が１に近いものの、高入力インピーダンスを有するため、出力回路２０への微少な入力信号、つまり差動回路１０からの電圧を略減衰させることなく入力し、入力した電圧に出力電圧Ｖｏｕｔを追従（フォロー）させることができる。また、ソースフォロワ回路は、低出力インピーダンスを有するため、あらゆるタイプの負荷に適用することができるという特徴を有する。従って、近年では駆動電圧が低い傾向になりつつある大規模集積回路の定電圧源として有用である。
【0025】
出力回路２０は、第５トランジスタＭＰ３、第６トランジスタＭＮ３、電流源Ｉｆ、電流源Ｉｂ及び第５配線Ｗ５を有する。
【0026】
第５トランジスタＭＰ３は、ゲートが第４配線Ｗ４に接続された第２導電型トランジスタである。具体的には、第５トランジスタＭＰ３は、Ｐ型ＭＯＳトランジスタである。第５トランジスタＭＰ３のドレインは、電流源Ｉｂに接続される。第５トランジスタＭＰ３のソースは、電流源Ｉｆと、出力電圧端子と、第６トランジスタＭＮ３のドレインとに接続される。第５トランジスタＭＰ３は、差動回路からの電圧に応じた出力電圧Ｖｏｕｔを発生する第１のトランジスタと解釈してよい。
【0027】
電流源Ｉｂは、第５トランジスタＭＰ３及び第６トランジスタＭＮ３にバイアスを与えるための定電流を流す定電流源である。電流源Ｉｂは、例えばＭＯＳトランジスタにより構成される。電流源Ｉｂを構成するＭＯＳトランジスタに特定の電圧が印加されることにより、ＭＯＳトランジスタが飽和領域で動作する。これにより電流源Ｉｂを定電流源とすることができる。電流源Ｉｂは、第５トランジスタＭＰ３のドレインと第６トランジスタＭＮ３のゲートとに接続される。また電流源Ｉｂはグランドに接続されており、電流源Ｉｂには接地電圧が印加される。
【0028】
第６トランジスタＭＮ３は、ゲートが第５トランジスタＭＰ３のドレインに接続され、かつ、ドレインが第５配線Ｗ５に接続された第１導電型トランジスタである。具体的には、第６トランジスタＭＮ３は、Ｎ型ＭＯＳトランジスタである。第６トランジスタＭＮ３のソースは、不図示の直流電源に接続される。第６トランジスタＭＮ３は、ネガティブフィードバック（負帰還）回路として動作するトランジスタと解釈してよい。第６トランジスタＭＮ３は、第５トランジスタＭＰ３の出力電圧Ｖｏｕｔを調整するトランジスタと解釈してよい。
【0029】
電流源Ｉｆは、第５トランジスタＭＰ３及び第６トランジスタＭＮ３にバイアスを与える電流源である。電流源Ｉｆは、例えばＭＯＳトランジスタにより構成される。電流源Ｉｆを構成するＭＯＳトランジスタに特定の電圧が印加されることにより、ＭＯＳトランジスタが飽和領域で動作する。これにより電流源Ｉｆを定電流源とすることができる。電流源Ｉｆは、不図示の直流電源と第５トランジスタＭＰ３のソースとに接続される。電流源Ｉｆには、直流電源からの電源電圧が印加される。電流源Ｉｆが供給する基準電流の電流量は、電流源Ｉｂが供給する基準電流の電流量より多くなるように設定される。
【0030】
第５配線Ｗ５は、第５トランジスタＭＰ３のソースと出力電圧端子ＶＯとを接続する配線である。
【0031】
【0032】
【0033】
（温度変化：帰還電圧低下時）
例えば、出力回路２０の第５トランジスタＭＰ３の温度変化によって、図２の（１）に示すように帰還電圧（Ｖｆｂ）の値が低下した場合、図２の（２）に示すように基準電圧（Ｖｒｅｆ）は、相対的に帰還電圧（Ｖｆｂ）よりも大きくなり得る。この場合、図２の（３）に示す第１トランジスタＭＮ１のゲート－ソース間電圧は、図２の（４）に示す第３トランジスタＭＮ２のゲート－ソース間電圧よりも大きくなる。従って、第１トランジスタＭＮ１のソース－ドレイン間電流が増加する。
例えば、出力回路２０の第５トランジスタＭＰ３の温度変化によって、図２の（１）に示すように帰還電圧（Ｖｆｂ）の値が低下した場合、図２の（２）に示すように基準電圧（Ｖｒｅｆ）は、相対的に帰還電圧（Ｖｆｂ）よりも大きくなり得る。この場合、図２の（３）に示す第１トランジスタＭＮ１のゲート－ソース間電圧は、図２の（４）に示す第３トランジスタＭＮ２のゲート－ソース間電圧よりも大きくなる。従って、第１トランジスタＭＮ１のソース－ドレイン間電流が増加する。
【0034】
第１トランジスタＭＮ１及び第３トランジスタＭＮ２には、定電流源である電流源Ｉｔｌが接続されているため、第１トランジスタＭＮ１のソース－ドレイン間電流が増加すると、キルヒホッフの電流則により、第３トランジスタＭＮ２のソース－ドレイン間電流が減少する。これにより、差動回路１０は、図２の（５）に示すように、第１トランジスタＭＮ１及び第３トランジスタＭＮ２に入力される基準電圧の差分に相当する電圧を調整（増幅）して、単相の電圧信号（実線）として出力回路２０に対して出力する。
【0035】
（温度変化：帰還電圧増加時）
例えば、出力回路２０の第５トランジスタＭＰ３の温度変化によって、図３の（１）に示すように帰還電圧（Ｖｆｂ）の値が増加した場合、図３の（２）に示すように基準電圧（Ｖｒｅｆ）は、相対的に帰還電圧（Ｖｆｂ）よりも小さくなり得る。この場合、図３の（３）に示す第１トランジスタＭＮ１のゲート－ソース間電圧は、図３の（４）に示す第３トランジスタＭＮ２のゲート－ソース間電圧よりも小さくなる。従って、第１トランジスタＭＮ１のソース－ドレイン間電流が減少する。
例えば、出力回路２０の第５トランジスタＭＰ３の温度変化によって、図３の（１）に示すように帰還電圧（Ｖｆｂ）の値が増加した場合、図３の（２）に示すように基準電圧（Ｖｒｅｆ）は、相対的に帰還電圧（Ｖｆｂ）よりも小さくなり得る。この場合、図３の（３）に示す第１トランジスタＭＮ１のゲート－ソース間電圧は、図３の（４）に示す第３トランジスタＭＮ２のゲート－ソース間電圧よりも小さくなる。従って、第１トランジスタＭＮ１のソース－ドレイン間電流が減少する。
【0036】
第１トランジスタＭＮ１及び第３トランジスタＭＮ２には、定電流源である電流源Ｉｔｌが接続されているため、第１トランジスタＭＮ１のソース－ドレイン間電流が減少すると、キルヒホッフの電流則により、第３トランジスタＭＮ２のソース－ドレイン間電流が増加する。これにより、差動回路１０は、図３の（５）に示すように、第１トランジスタＭＮ１及び第３トランジスタＭＮ２に入力される基準電圧の差分に相当する電圧を調整（増幅）して、単相の電圧信号（実線）として出力回路２０に対して出力する。
【0037】
（負荷変動：出力電圧増加時）
負荷の変動によって図４の（１）に示す出力電圧（Ｖｏｕｔ）が増加した場合、図４の（２）に示す第５トランジスタＭＰ３のソース－ゲート間電圧が増加するため、図４の（３）に示す第５トランジスタＭＰ３のソース－ドレイン間電流が増加する。従って、図４の（２）に示す第５トランジスタＭＰ３のソース－ゲート間が増加し、図４の（４）に示す第５トランジスタＭＰ３のドレイン電圧が増加する。
負荷の変動によって図４の（１）に示す出力電圧（Ｖｏｕｔ）が増加した場合、図４の（２）に示す第５トランジスタＭＰ３のソース－ゲート間電圧が増加するため、図４の（３）に示す第５トランジスタＭＰ３のソース－ドレイン間電流が増加する。従って、図４の（２）に示す第５トランジスタＭＰ３のソース－ゲート間が増加し、図４の（４）に示す第５トランジスタＭＰ３のドレイン電圧が増加する。
【0038】
第５トランジスタＭＰ３のドレイン電圧の増加により、図４の（５）に示す第６トランジスタＭＮ３のゲート電流が増加するため、図４の（６）に示す第６トランジスタＭＮ３のソース－ドレイン間電流が増加する。ここで、第５トランジスタＭＰ３及び第６トランジスタＭＮ３には、定電流源である電流源Ｉｂが接続されているため、キルヒホッフの電流則により、第５トランジスタＭＰ３のソース－ドレイン間電流が減少に転じる。これにより、第５トランジスタＭＰ３のソース－ドレイン間電圧の増加と、第５トランジスタＭＰ３のドレイン電圧の増加とが抑制されるため、第６トランジスタＭＮ３のゲート電流の増加と、第６トランジスタＭＮ３のソース－ドレイン間電流の増加とが抑制される。この結果、出力電圧（Ｖｏｕｔ）の増加が抑制される。
【0039】
（負荷変動：出力電圧減少時）
負荷の変動によって図４の（１）に示す出力電圧（Ｖｏｕｔ）が減少した場合、図４の（２）に示す第５トランジスタＭＰ３のソース－ゲート間電圧が減少するため、図４の（３）に示す第５トランジスタＭＰ３のソース－ドレイン間電流が減少する。従って、図４の（２）に示す第５トランジスタＭＰ３のソース－ゲート間が減少し、図４の（４）に示す第５トランジスタＭＰ３のドレイン電圧が減少する。
負荷の変動によって図４の（１）に示す出力電圧（Ｖｏｕｔ）が減少した場合、図４の（２）に示す第５トランジスタＭＰ３のソース－ゲート間電圧が減少するため、図４の（３）に示す第５トランジスタＭＰ３のソース－ドレイン間電流が減少する。従って、図４の（２）に示す第５トランジスタＭＰ３のソース－ゲート間が減少し、図４の（４）に示す第５トランジスタＭＰ３のドレイン電圧が減少する。
【0040】
第５トランジスタＭＰ３のドレイン電圧の減少により、図４の（５）に示す第６トランジスタＭＮ３のゲート電流が減少するため、図４の（６）に示す第６トランジスタＭＮ３のソース－ドレイン間電流が減少する。ここで、第５トランジスタＭＰ３及び第６トランジスタＭＮ３には、定電流源である電流源Ｉｂが接続されているため、キルヒホッフの電流則により、第５トランジスタＭＰ３のソース－ドレイン間電流が増加に転じる。これにより、第５トランジスタＭＰ３のソース－ドレイン間電圧の減少と、第５トランジスタＭＰ３のドレイン電圧の減少とが抑制される。第５トランジスタＭＰ３のソース電圧の減少が抑制されるため、第６トランジスタＭＮ３のゲート電流の減少と、第６トランジスタＭＮ３のソース－ドレイン間電流の減少とが抑制される。この結果、出力電圧（Ｖｏｕｔ）の減少が抑制される。
【0041】
以上のことから、出力回路２０では、出力電圧（Ｖｏｕｔ）の増加と減少が速やかに抑制される。つまり、出力変動が過渡状態から定常状態へ速やかに移行する。
【0042】
（第１比較例）
図５は、第１比較例にかかる電圧生成回路の動作を説明するための図である。第１比較例にかかる電圧生成回路１００Ａは、オペアンプ３０を利用した電圧生成回路である。オペアンプ３０の非反転入力端子には基準電圧が入力され、オペアンプの反転入力端子には帰還信号が入力される。また当該オペアンプの出力端子は、並列接続された不図示の負帰還抵抗及び負帰還容量を介して、反転入力端子に接続される。負帰還抵抗及び負帰還容量により出力電圧の増幅率が設定される。この構成により、増幅回路の利得が一定となる領域（帯域）を広げることができる。また、オペアンプの開放利得のばらつきの影響が小さくなり、出力波形の歪みを抑制することができる。
図５は、第１比較例にかかる電圧生成回路の動作を説明するための図である。第１比較例にかかる電圧生成回路１００Ａは、オペアンプ３０を利用した電圧生成回路である。オペアンプ３０の非反転入力端子には基準電圧が入力され、オペアンプの反転入力端子には帰還信号が入力される。また当該オペアンプの出力端子は、並列接続された不図示の負帰還抵抗及び負帰還容量を介して、反転入力端子に接続される。負帰還抵抗及び負帰還容量により出力電圧の増幅率が設定される。この構成により、増幅回路の利得が一定となる領域（帯域）を広げることができる。また、オペアンプの開放利得のばらつきの影響が小さくなり、出力波形の歪みを抑制することができる。
【0043】
しかしながら、電圧生成回路１００Ａでは、負帰還抵抗及び負帰還容量で構成される帰還回路における遅延（位相遅れなど）、オペアンプ自体の応答時間の遅延などにより、基準電圧に対して所望の出力電圧が得られるまでの時間が長くなり得る。
【0044】
（第２比較例）
図６は、第２比較例にかかる電圧生成回路の動作を説明するための図である。第２比較例にかかる電圧生成回路１００Ｂは、ソースフォロワ回路４０を利用した電圧生成回路である。ソースフォロワ回路４０は、Ｐチャネル型ＭＯＳトランジスタＭＰとＮチャネル型ＭＯＳトランジスタＭＮとを備え、出力電圧が入力電圧を追従（フォロー）するように動作する。具体的には、ソースフォロワ回路４０は、出力電圧の増加した場合、Ｐチャネル型ＭＯＳトランジスタＭＰに流れる電流が増加することで、Ｐチャネル型ＭＯＳトランジスタＭＰのドレイン電圧が増加する。これによりＮチャネル型ＭＯＳトランジスタＭＮのゲート電流が増加するため、Ｐチャネル型ＭＯＳトランジスタＭＰの増加分の電流を流すように、Ｎチャネル型ＭＯＳトランジスタＭＮに流れる電流が大きくなる。Ｎチャネル型ＭＯＳトランジスタＭＮに流れる電流が大きくことで、負荷電流の増加が抑制され、出力電圧の増加が抑制される。
図６は、第２比較例にかかる電圧生成回路の動作を説明するための図である。第２比較例にかかる電圧生成回路１００Ｂは、ソースフォロワ回路４０を利用した電圧生成回路である。ソースフォロワ回路４０は、Ｐチャネル型ＭＯＳトランジスタＭＰとＮチャネル型ＭＯＳトランジスタＭＮとを備え、出力電圧が入力電圧を追従（フォロー）するように動作する。具体的には、ソースフォロワ回路４０は、出力電圧の増加した場合、Ｐチャネル型ＭＯＳトランジスタＭＰに流れる電流が増加することで、Ｐチャネル型ＭＯＳトランジスタＭＰのドレイン電圧が増加する。これによりＮチャネル型ＭＯＳトランジスタＭＮのゲート電流が増加するため、Ｐチャネル型ＭＯＳトランジスタＭＰの増加分の電流を流すように、Ｎチャネル型ＭＯＳトランジスタＭＮに流れる電流が大きくなる。Ｎチャネル型ＭＯＳトランジスタＭＮに流れる電流が大きくことで、負荷電流の増加が抑制され、出力電圧の増加が抑制される。
【0045】
しかしながら、電圧生成回路１００Ｂでは、ＰＶＣの少なくとも一つの要因、例えばトランジスタの温度変化が考慮されていないため、温度変化に伴って変動する電圧（ＶｔＭＰ）を入力電圧（基準電圧）に重畳した電圧が、出力電圧として出力される。つまりＰＶＣに依存した出力電圧が出力され得るため、出力電圧が一定とならない場合がある。
【0046】
（作用・効果）
以上に説明したように、本開示の実施形態にかかる電圧生成回路１００の差動回路１０は、差動対を構成する２つのトランジスタと、当該２つのトランジスタに接続され定電流源（電流源Ｉｔｌ）とを備える。また電圧生成回路１００の出力回路２０は、差動回路１０の差動対からの電圧に応じた出力電圧を発生する第１のトランジスタと、当該トランジスタとは導電型が異なり出力電圧を調整する第２のトランジスタと、これらのトランジスタに接続され定電流源（電流源Ｉｂ）とを備える。
以上に説明したように、本開示の実施形態にかかる電圧生成回路１００の差動回路１０は、差動対を構成する２つのトランジスタと、当該２つのトランジスタに接続され定電流源（電流源Ｉｔｌ）とを備える。また電圧生成回路１００の出力回路２０は、差動回路１０の差動対からの電圧に応じた出力電圧を発生する第１のトランジスタと、当該トランジスタとは導電型が異なり出力電圧を調整する第２のトランジスタと、これらのトランジスタに接続され定電流源（電流源Ｉｂ）とを備える。
【0047】
この構成により、トランジスタの温度が変化したことで、帰還電圧が増減した場合でも、第１トランジスタＭＮ１及び第３トランジスタＭＮ２に入力される基準電圧の差分に相当する電圧を特定の電圧値に維持することができる。また、負荷の変動によって出力電圧が増減した場合でも、出力電圧（Ｖｏｕｔ）の増減を抑制することができる。つまり、本開示の実施形態にかかる電圧生成回路１００は、トランジスタの温度変化にかかわらず、負荷変動に対して高速に応答する電圧生成回路を提供することができる。
【0048】
なお、以上の説明に関して更に以下の付記を開示する。
【0049】
（付記１）
差動回路及び出力回路を含む電圧生成回路であって、前記差動回路は、ゲートに第１基準電圧が入力される第１導電型の第１トランジスタと、ドレインが前記第１トランジスタのドレインに接続された第２導電型の第２トランジスタと、ゲートに第２基準電圧が入力され、ソースが前記第１トランジスタのソースに接続された第１導電型の第３トランジスタと、ゲートが前記第２トランジスタのゲートに接続され、かつ、ドレインが前記第３トランジスタのドレインに接続された第２導電型の第４トランジスタと、前記第２トランジスタのゲートと前記第４トランジスタのゲートとを接続する第１配線と、前記第１トランジスタのドレインと前記第２トランジスタのドレインとを接続する第２配線と、前記第１配線と前記第２配線とを接続する第３配線と、前記第３トランジスタのドレインと前記第４トランジスタのドレインとを接続する第４配線と、前記第１トランジスタ及び前記第３トランジスタのソースに接続され、定電流を流す電流源と、を備え、前記出力回路は、ゲートが前記第４配線に接続された第２導電型の第５トランジスタと、前記第５トランジスタのソースと出力電圧端子とを接続する第５配線と、ゲートが前記第５トランジスタのドレインに接続され、ドレインが前記第５配線に接続された第１導電型の第６トランジスタと、前記第５トランジスタのドレインと前記第６トランジスタのゲートとに接続され、定電流を流す電流源と、を備えた電圧生成回路。
差動回路及び出力回路を含む電圧生成回路であって、前記差動回路は、ゲートに第１基準電圧が入力される第１導電型の第１トランジスタと、ドレインが前記第１トランジスタのドレインに接続された第２導電型の第２トランジスタと、ゲートに第２基準電圧が入力され、ソースが前記第１トランジスタのソースに接続された第１導電型の第３トランジスタと、ゲートが前記第２トランジスタのゲートに接続され、かつ、ドレインが前記第３トランジスタのドレインに接続された第２導電型の第４トランジスタと、前記第２トランジスタのゲートと前記第４トランジスタのゲートとを接続する第１配線と、前記第１トランジスタのドレインと前記第２トランジスタのドレインとを接続する第２配線と、前記第１配線と前記第２配線とを接続する第３配線と、前記第３トランジスタのドレインと前記第４トランジスタのドレインとを接続する第４配線と、前記第１トランジスタ及び前記第３トランジスタのソースに接続され、定電流を流す電流源と、を備え、前記出力回路は、ゲートが前記第４配線に接続された第２導電型の第５トランジスタと、前記第５トランジスタのソースと出力電圧端子とを接続する第５配線と、ゲートが前記第５トランジスタのドレインに接続され、ドレインが前記第５配線に接続された第１導電型の第６トランジスタと、前記第５トランジスタのドレインと前記第６トランジスタのゲートとに接続され、定電流を流す電流源と、を備えた電圧生成回路。
【0050】
（付記２）
差動回路及び出力回路を含む電圧生成回路であって、前記差動回路は、第１基準電圧及び第２基準電圧の差分を調整した電圧を前記出力回路に出力する同一導電型の２つのトランジスタと、前記２つのトランジスタに接続され定電流を流す電流源とを含み、前記電圧生成回路は、前記差動回路からの電圧に応じた出力電圧を発生する第１のトランジスタと、当該第１のトランジスタとは導電型が異なり前記出力電圧を調整する第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとに接続され定電流を流す電流源とを含む、電圧生成回路。
差動回路及び出力回路を含む電圧生成回路であって、前記差動回路は、第１基準電圧及び第２基準電圧の差分を調整した電圧を前記出力回路に出力する同一導電型の２つのトランジスタと、前記２つのトランジスタに接続され定電流を流す電流源とを含み、前記電圧生成回路は、前記差動回路からの電圧に応じた出力電圧を発生する第１のトランジスタと、当該第１のトランジスタとは導電型が異なり前記出力電圧を調整する第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとに接続され定電流を流す電流源とを含む、電圧生成回路。
【0051】
（付記３）
前記差動回路は、前記第１基準電圧と、前記出力回路からの出力電圧を特定の増幅率で変更した前記第２基準電圧との差分を調整し、調整した電圧を前記出力回路に対して出力する、付記１又は２に記載の電圧生成回路。
前記差動回路は、前記第１基準電圧と、前記出力回路からの出力電圧を特定の増幅率で変更した前記第２基準電圧との差分を調整し、調整した電圧を前記出力回路に対して出力する、付記１又は２に記載の電圧生成回路。
【0052】
（付記４）
前記出力回路は、ソースフォロワ回路である、付記１又は２に記載の電圧生成回路。
前記出力回路は、ソースフォロワ回路である、付記１又は２に記載の電圧生成回路。
【0053】
なお、第１導電型トランジスタはＰ型ＭＯＳトランジスタに限定されず、Ｎ型ＭＯＳトランジスタと解釈してよい。この場合、第２導電型トランジスタはＰ型ＭＯＳトランジスタと解釈してよい。
【0054】
また、第１導電型トランジスタはＰ型ＭＯＳトランジスタに限定されず、ＰＮＰ型バイポーラトランジスタと解釈してよい。この場合、第２導電型トランジスタはＮＰＮ型バイポーラトランジスタと解釈してよい。
【符号の説明】
【0055】
１０ 差動回路
２０ 出力回路
３０ オペアンプ
４０ ソースフォロワ回路
１００ 電圧生成回路
１００Ａ 電圧生成回路
１００Ｂ 電圧生成回路
Ｉｂ 電流源
Ｉｆ 電流源
Ｉｔｌ 電流源
ＭＮ１ 第１トランジスタ
ＭＮ２ 第３トランジスタ
ＭＮ３ 第６トランジスタ
ＭＰ１ 第２トランジスタ
ＭＰ２ 第４トランジスタ
ＭＰ３ 第５トランジスタ
ＭＰ Ｐチャネル型ＭＯＳトランジスタ
ＭＮ Ｎチャネル型ＭＯＳトランジスタ
ＶＩＮ１ 入力端子
ＶＩＮ２ 入力端子
ＶＯ 出力電圧端子
Ｖｏｕｔ 出力電圧
Ｗ１ 第１配線
Ｗ２ 第２配線
Ｗ３ 第３配線
Ｗ４ 第４配線
Ｗ５ 第５配線
２０ 出力回路
３０ オペアンプ
４０ ソースフォロワ回路
１００ 電圧生成回路
１００Ａ 電圧生成回路
１００Ｂ 電圧生成回路
Ｉｂ 電流源
Ｉｆ 電流源
Ｉｔｌ 電流源
ＭＮ１ 第１トランジスタ
ＭＮ２ 第３トランジスタ
ＭＮ３ 第６トランジスタ
ＭＰ１ 第２トランジスタ
ＭＰ２ 第４トランジスタ
ＭＰ３ 第５トランジスタ
ＭＰ Ｐチャネル型ＭＯＳトランジスタ
ＭＮ Ｎチャネル型ＭＯＳトランジスタ
ＶＩＮ１ 入力端子
ＶＩＮ２ 入力端子
ＶＯ 出力電圧端子
Ｖｏｕｔ 出力電圧
Ｗ１ 第１配線
Ｗ２ 第２配線
Ｗ３ 第３配線
Ｗ４ 第４配線
Ｗ５ 第５配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
