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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024146331
(43)【公開日】2024-10-15
(54)【発明の名称】２のべき乗数値計算回路
(51)【国際特許分類】
G06F 7/552 20060101AFI20241004BHJP
G06F 7/523 20060101ALI20241004BHJP
G06F 7/499 20060101ALI20241004BHJP
【ＦＩ】
G06F7/552 A
G06F7/523
G06F7/499 647
【審査請求】有
【請求項の数】3
【出願形態】ＯＬ
(21)【出願番号】P 2023059165
(22)【出願日】2023-03-31
(71)【出願人】
【識別番号】391016358
【氏名又は名称】東芝情報システム株式会社
(74)【代理人】
【識別番号】100156199
【弁理士】
【氏名又は名称】神崎 真
(74)【代理人】
【識別番号】100124497
【弁理士】
【氏名又は名称】小倉 洋樹
(74)【代理人】
【識別番号】100074147
【弁理士】
【氏名又は名称】本田 崇
(72)【発明者】
【氏名】窪田 能昌
(57)【要約】
【課題】面積と動作速度の両立を図る２のべき乗数値計算回路を提供することである。
【解決手段】ｍビットの２進数値（対象２進数）に対し、最大で２の何（Ｘ）乗のべき乗数値が含まれているかを求める処理を行う。０から（ｍ－１）までのＺ（整数）進数とこのＺ進数に対応する２進数がド・ブラウン列のどのシフト量の位置に配置されているかが対応付けられたテーブルを用いる。前記対象２進数を、ワンホット表現の数に丸める丸め処理回路と、乗算論理演算回路とを用いて、先頭からＮビットの２進数により表されるＺ進数を生成し、このＺ進数により前記テーブルを解生成回路により検索して、対応するシフト量を解とする。
【選択図】図４
【解決手段】ｍビットの２進数値（対象２進数）に対し、最大で２の何（Ｘ）乗のべき乗数値が含まれているかを求める処理を行う。０から（ｍ－１）までのＺ（整数）進数とこのＺ進数に対応する２進数がド・ブラウン列のどのシフト量の位置に配置されているかが対応付けられたテーブルを用いる。前記対象２進数を、ワンホット表現の数に丸める丸め処理回路と、乗算論理演算回路とを用いて、先頭からＮビットの２進数により表されるＺ進数を生成し、このＺ進数により前記テーブルを解生成回路により検索して、対応するシフト量を解とする。
【選択図】図４
【特許請求の範囲】
【請求項1】
ｍビットの２進数値であって、最大で２の何（Ｘ）乗のべき乗数値が含まれているかを求める処理の対象である対象２進数についての前記処理を行う場合に、Ｎビットの各ビットに１または０をセットして２進数としたときに、０から（ｍ－１）までのＺ（整数）進数となるようにｍ個の２進数を用意し、このｍ個の２進数を１ビットづつ右シフトして並べたときに生成されるＤビットの２進数の数値をド・ブラウン列と称し、前記右シフトのシフト量とそのときに並べたＮビットの２進数が表すＺ進数の数値とを対応付けてテーブル化したテーブルと、
前記対象２進数を、ｍビットの初段レジスタにセットして、各ビットを反転させる処理を含む論理演算処理によりワンホット表現の数に丸める丸め処理回路と、
前記丸め処理回路による処理結果の２進数をセットするもので、前記ド・ブラウン列の２進数と同じＤビットであり、Ｄビットの当該レジスタ内において空きとなる先頭から（Ｄ－ｍ）ビットのボックスを０により埋めて作成された乗算レジスタと、
前記乗算レジスタの数値を乗算とし、前記Ｄビットの２進数の数値であるド・ブラウン列を被乗数とした乗算に対応する乗算を論理演算により行う乗算論理演算回路と、
前記乗算論理演算回路による演算結果をセットする演算結果レジスタと、
前記演算結果レジスタの先頭からＮビットの２進数により表されるＺ進数に基づき前記テーブルを検索して、対応するシフト量を解とする解生成回路と
を具備することを特徴とする２のべき乗数値計算回路。
前記対象２進数を、ｍビットの初段レジスタにセットして、各ビットを反転させる処理を含む論理演算処理によりワンホット表現の数に丸める丸め処理回路と、
前記丸め処理回路による処理結果の２進数をセットするもので、前記ド・ブラウン列の２進数と同じＤビットであり、Ｄビットの当該レジスタ内において空きとなる先頭から（Ｄ－ｍ）ビットのボックスを０により埋めて作成された乗算レジスタと、
前記乗算レジスタの数値を乗算とし、前記Ｄビットの２進数の数値であるド・ブラウン列を被乗数とした乗算に対応する乗算を論理演算により行う乗算論理演算回路と、
前記乗算論理演算回路による演算結果をセットする演算結果レジスタと、
前記演算結果レジスタの先頭からＮビットの２進数により表されるＺ進数に基づき前記テーブルを検索して、対応するシフト量を解とする解生成回路と
を具備することを特徴とする２のべき乗数値計算回路。
【請求項2】
前記乗算論理演算回路は、
前記乗算レジスタの数値を、前記被乗数であるド・ブラウン列におけるビットに１がセットされているビットごとに、それぞれのビットの位置に対応する序数値に応じて前記乗算レジスタの数値をシフトして、前記ド・ブラウン列におけるビットに１がセットされているビット数分の加算用レジスタにセットする加算用数値生成回路と、
前記加算用レジスタの値の論理和を作成して前記演算結果レジスタにセットする論理和回路と
により構成されることを特徴とする請求項１に記載の２のべき乗数値計算回路。
前記乗算レジスタの数値を、前記被乗数であるド・ブラウン列におけるビットに１がセットされているビットごとに、それぞれのビットの位置に対応する序数値に応じて前記乗算レジスタの数値をシフトして、前記ド・ブラウン列におけるビットに１がセットされているビット数分の加算用レジスタにセットする加算用数値生成回路と、
前記加算用レジスタの値の論理和を作成して前記演算結果レジスタにセットする論理和回路と
により構成されることを特徴とする請求項１に記載の２のべき乗数値計算回路。
【請求項3】
前記丸め処理回路は、
前記初段レジスタの数値を上位と下位を逆にして第２段レジスタにセットする第１逆さ処理回路と、
前記第２段レジスタの数値について各ビットの数値の０，１を反転させ１を加えた２進数を生成して第３段レジスタにセットする反転・１加算回路と、
前記第２段レジスタの数値と前記第３段レジスタの数値との論理積演算を行い、第４段レジスタにセットする論理積演算回路と、
前記第４段レジスタの数値を上位と下位を逆にして第５段レジスタにセットする第２逆さ処理回路と、
により構成され、前記第５段レジスタにセットされた数値を処理結果とすることを特徴とする請求項１または２に記載の２のべき乗数値計算回路。
前記初段レジスタの数値を上位と下位を逆にして第２段レジスタにセットする第１逆さ処理回路と、
前記第２段レジスタの数値について各ビットの数値の０，１を反転させ１を加えた２進数を生成して第３段レジスタにセットする反転・１加算回路と、
前記第２段レジスタの数値と前記第３段レジスタの数値との論理積演算を行い、第４段レジスタにセットする論理積演算回路と、
前記第４段レジスタの数値を上位と下位を逆にして第５段レジスタにセットする第２逆さ処理回路と、
により構成され、前記第５段レジスタにセットされた数値を処理結果とすることを特徴とする請求項１または２に記載の２のべき乗数値計算回路。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、２のべき乗数値計算回路に関するものである。
【背景技術】
【0002】
ＡＳＩＣの開発にあっては、ＲＴＬ（Register Transfer Level）設計等の工程をバックエンドとして含んでおり、開発するシステムを回路に落とし込む場合に極めて重要とされる。このシステムに含まれる回路は、如何に高速であり、回路規模が小さいかが重要である。
【0003】
例えば、２のべき乗数値計算回路を作成する場合を考える。８ビットの２進数“０１０００１１０”の２のべき乗数値を求める場合には、上記２進数“０１０００１１０”の検査ビット位置をカウントするビットカウンタＢＣを用いる。また、検査ビット位置に“１”がセットされているときにビットカウンタＢＣの値をコピーするレジスタＲを用いる。
【0004】
図１（ａ）に示すように、最下位の０ビット目を検査した場合には、ビットカウンタＢＣの値は“０”であり、レジスタＲの値は“０”である。次に、図１（ｂ）に示すように、最下位の次の１ビット目を検査した場合には、ビットカウンタＢＣの値は“１”であり、１ビット目に“１”がセットされているからレジスタＲの値はビットカウンタＢＣの値に等しく“１”となる。次に、図１（ｃ）に示すように、次の２ビット目を検査した場合には、ビットカウンタＢＣの値は“２”であり、２ビット目に“１”がセットされているからレジスタＲの値はビットカウンタＢＣの値に等しく“２”となる。
【0005】
次に、図１（ｄ）に示すように、次の３ビット目を検査した場合には、ビットカウンタＢＣの値は“３”であり、３ビット目に“０”がセットされているから、レジスタＲの値は２ビット目検査のときと変わらず“２”のままとなる。次の４ビット目と５ビット目の検査ではセットされているビットの値が“０”であるから、レジスタＲの値は２ビット目検査のときと変わらず“２”のままとなるため、図示を省略している。
【0006】
次の６ビット目検査では、図１（ｅ）に示すように、ビットカウンタＢＣの値は“６”であり、６ビット目に“１”がセットされているからレジスタＲの値はビットカウンタＢＣの値に等しく“６”となる。次の７ビット目検査では、図１（ｆ）に示すように、ビットカウンタＢＣの値は“７”であり、７ビット目に“０”がセットされているから、レジスタＲの値は６ビット目検査のときと変わらず“６”のままとなる。以上により、２のべき乗値は“６”と計算される。
【0007】
図２の例では、８個のセレクタＳ０～Ｓ７を用いる。左側に示されている８ビットの数値の各検査ビットがセットされているレジスタの出力で、セレクタＳ０～Ｓ７の選択を制御する。セレクタＳ０～Ｓ７の“１”入力には、検査するビットの値が与えられており、セレクタＳ０の“０”入力には“０”が与えられており、セレクタＳ１～Ｓ７の“０”入力には前段のセレクタの出力が与えられている。
【0008】
以上の結果、セレクタＳ０～Ｓ７の出力は、“０”、“１”、“２”、“２”、“２”、“２”、“６”、“６”となり、２のべき乗値は“６”と計算される。上記の例では、８’ｂ０１０００１１０（１０進数で７０）での結果は、“６”となる。これは、２の６乗＝６４で、７０を超えない最大の数での２のべき乗数値を示している。言い換えれば、もっとも左にある“１”の位置を表している。
【0009】
入力値が８ビットであれば、上記のように８段の回路が必要であり、入力値のビット幅が大きくなればそれに応じて必要な回路の段数は増えていく。そのため、繰り返し制御を用いた実装では、探索すべきビット数が大きくなると、小さく高速動作が可能な回路によって構成することが難しくなる。
このため、ＲＴＬ設計を工夫して実装面積と高速動作をトレードオフにかけ、求められる仕様に応じて設計者が構成を検討する必要があり、面積と動作速度の両立ができないうえ、設計者の経験に依存することになるという結果になった。
このため、ＲＴＬ設計を工夫して実装面積と高速動作をトレードオフにかけ、求められる仕様に応じて設計者が構成を検討する必要があり、面積と動作速度の両立ができないうえ、設計者の経験に依存することになるという結果になった。
【0010】
特許文献１には、ＧＦ（２＾ｍ）のガロア体における原始既約多項式接続されたシフトレジスタと、マイクロプロセッサを備え、マイクロプロセッサに従属するＲＡＭに多項式の係数表示された被乗数の元および乗数の元を格納するレジスタ領域を備え、更に演算結果を格納するレジスタ領域を備え、又マイクロプロセッサに従属するＲＯＭの領域には被乗数の元と乗数の元の乗算命令を書き込まれて成る、ＧＦ（２＾ｍ）のガロア体に属する元の乗算装置と、前記マイクロプロセッサに属するＲＯＭの領域には原始根αのべき乗数値が１、２＾２、２＾３・・・・・・２＾ｍ－１であるところのｍ個のｍビット係数表示多項式を定数として備え、求める可き、べき乗数値を有する元を求める手段として、このべき乗数値を２進表示したとき“１”の値を取る桁に該当する前記ｍビット係数表示多項式定数を前記乗算装置により全て乗算する命令が書き込まれたＧＦ（２＾ｍ）のガロア体の原始根αのべき乗演算装置が示されている。しかしながら、この特許文献１に記載の装置では、マイクロプロセッサ等を含むもので、ＲＴＬ設計の段階のものではない。
【0011】
また、特許文献２にも、ｋをｎビットのべき乗数値、Ａを被べき乗数値とする、Ａｋのべき乗演算を行う前にべき乗数値処理部で前記ｋを前処理し、処理後のべき乗数値をＡと共に演算部に加えてＡｋ演算を行うべき乗演算装置における前記べき乗数値処理部が示されている。しかし、この特許文献２のものは演算方法としても特徴を有するものである。つまり、その演算方法を実行するプログラムを記録媒体に格納し、それを汎用コンピュータにインストールすることにより、任意のコンピュータで上記べき乗剰余演算を実行することが出来るものであり、ＲＴＬ設計の段階のものではない。
【0012】
また、特許文献３には、冪乗数生成部を備えた装置が示されているが、ＲＴＬ設計の段階のものではない。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】特開昭６３－２２１４２５号公報
【特許文献2】特開２０００－３３０４７０号公報
【特許文献3】国際公開ＷＯ２０２０／０８４６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【0014】
上記のように、従来の２のべき乗数値計算回路は、面積と動作速度の両立を図ることを考慮したものではなかった。
【0015】
本発明は上記のような従来の２のべき乗数値計算回路における問題点に鑑みなされたもので、その目的は、ＲＴＬ設計の段階に用いることができ、面積と動作速度の両立を図ることを可能にする２のべき乗数値計算回路を提供することである。
【課題を解決するための手段】
【0016】
本発明に係る２のべき乗数値計算回路は、ｍビットの２進数値であって、最大で２の何（Ｘ）乗のべき乗数値が含まれているかを求める処理の対象である対象２進数についての前記処理を行う場合に、Ｎビットの各ビットに１または０をセットして２進数としたときに、０から（ｍ－１）までのＺ（整数）進数となるようにｍ個の２進数を用意し、このｍ個の２進数を１ビットづつ右シフトして並べたときに生成されるＤビットの２進数の数値をド・ブラウン列と称し、前記右シフトのシフト量とそのときに並べたＮビットの２進数が表すＺ進数の数値とを対応付けてテーブル化したテーブルと、前記対象２進数を、ｍビットの初段レジスタにセットして、各ビットを反転させる処理を含む論理演算処理によりワンホット表現の数に丸める丸め処理回路と、前記丸め処理回路による処理結果の２進数をセットするもので、前記ド・ブラウン列の２進数と同じＤビットであり、Ｄビットの当該レジスタ内において空きとなる先頭から（Ｄ－ｍ）ビットのボックスを０により埋めて作成された乗算レジスタと、乗算レジスタの数値を乗算とし、前記Ｄビットの２進数の数値であるド・ブラウン列を被乗数とした乗算に対応する乗算を論理演算により行う乗算論理演算回路と前記乗算論理演算回路による演算結果をセットする演算結果レジスタと、前記演算結果レジスタの先頭からＮビットの２進数により表されるＺ進数に基づき前記テーブルを検索して、対応するシフト量を解とする解生成回路とを具備することを特徴とする。
【0017】
本発明に係る２のべき乗数値計算回路では、前記乗算論理演算回路は、前記乗算レジスタの数値を、前記被乗数であるド・ブラウン列におけるビットに１がセットされているビットごとに、それぞれのビットの位置に対応する序数値に応じて前記乗算レジスタの数値をシフトして、前記ド・ブラウン列におけるビットに１がセットされているビット数分の加算用レジスタにセットする加算用数値生成回路と、前記加算用レジスタの値の論理和を作成して前記演算結果レジスタにセットする論理和回路とにより構成されることを特徴とする。
【0018】
本発明に係る２のべき乗数値計算回路では、前記丸め処理回路は、前記初段レジスタの数値を上位と下位を逆にして第２段レジスタにセットする第１逆さ処理回路と、前記第２段レジスタの数値について各ビットの数値の０，１を反転させ１を加えた２進数を生成して第３段レジスタにセットする反転・１加算回路と、前記第２段レジスタの数値と前記第３段レジスタの数値との論理積演算を行い、第４段レジスタにセットする論理積演算回路と、前記第４段レジスタの数値を上位と下位を逆にして第５段レジスタにセットする第２逆さ処理回路と、により構成され、前記第５段レジスタにセットされた数値を処理結果とすることを特徴とする。
【図面の簡単な説明】
【0019】
【図1】２進数のビットが１であるビットの位置を基に２のべき乗数値を計算する従来の計算回路の例を示す図。
【図2】セレクタを用いて、２のべき乗数値を計算する従来の計算回路の例を示す図。
【図3】本発明の実施形態に係る２のべき乗数値計算回路の要部構成図。
【図4】本発明の実施形態に係る２のべき乗数値計算回路の構成図であり、対象２進数が８ビットの場合の構成図。
【図5】本発明の実施形態に係る２のべき乗数値計算回路の要部構成図。
【図6】本発明の実施形態に係る２のべき乗数値計算回路の要部構成図。
【図7】本発明の実施形態に係る２のべき乗数値計算回路の構成図であり、対象２進数が８ビットの場合の構成図。
【発明を実施するための形態】
【0020】
以下、添付図面を参照して本発明に係る２のべき乗数値計算回路の実施形態を説明する。各図において、同一の構成要素には、同一の符号を付して重複する説明を省略する。本実施形態では、図３に示すテーブル１００を有する。このテーブル１００は、ｍビットの２進数値であって、最大で２の何（Ｘ）乗のべき乗数値が含まれているかを求める処理の対象である対象２進数についての上記処理を行う場合に、Ｎビットの各ビットに１または０をセットして２進数としたときに、０から（ｍ－１）までのＺ（整数）進数となるようにｍ個の２進数を用意し、このｍ個の２進数を１ビットづつ右シフトして並べたときに生成されるＤビットの２進数の数値をド・ブラウン列と称し、前記右シフトのシフト量とそのときに並べたＮビットの２進数が表すＺ進数の数値とを対応付けてテーブル化したものである。本実施形態では、Ｚ＝１０として説明を行うが、Ｚは整数であれば良いのは当然である。
【0021】
このテーブル１００は、ｍビットの２進数値であって、最大で２の何（Ｘ）乗のべき乗数値が含まれているかを求める処理の対象である対象２進数についての前記処理を行う場合に用いるものである。この図３の実施形態では、このテーブル１００は、８ビットの２進数値であって、最大で２の何（Ｘ）乗のべき乗数値が含まれているかを求める処理に用いられる。
【0022】
テーブル１００の作成には、Ｎビットの各ビットに１または０をセットして２進数としたときに、０から（ｍ－１）までの１０進数となるようにｍ個の２進数を用意する。本実施形態では、０から７までの１０進数となるように（ｍ＝８）個の２進数を用意する。即ち、図３の左に記載の通り、（０，０，０）＝０、（０，０，１）＝１、（０，１，１）＝３、（１，１，１）＝７、（１，１，０）＝６、（１，０，１）＝５、（０，１，０）＝２、（１，０，０）＝４を用意する。ここでは、Ｎ＝３である。
【0023】
このｍ個の２進数を１ビットづつ右シフトして並べたときに生成されるＤビットの２進数の数値をド・ブラウン列（Ｄｅ Ｂｒｕｉｊｎ Ｓｅｑｕｅｎｃｅ）と称する。つまり、上記８個の２進数を１ビットづつ右シフトして並べると、「１０’ｂ０００１１１０１００」となる。つまり、ド・ブラウン列には、３ビットの８個の２進数を１ビットづつ右シフトして並べたものであり、８個の２進数の順は数の大小に関係なくランダムである。従って、本実施形態で用いたド・ブラウン列「１０’ｂ０００１１１０１００」は一例であり、８ビットの２進数に対する２のべき乗数値計算回路に用いることができるものは他にも存在する。
【0024】
一般的に、ｍビットの２進数値であって、最大で２の何（Ｘ）乗のべき乗数値が含まれているかを求める処理の対象である対象２進数についての上記処理を行う場合に用いるド・ブラウン列のビット数Ｄは、次のように求めることができる。つまり、ド・ブラウン列がＤビットの２進数であり、ｍビットの対象２進数の各ビットを表現するために、０から（ｍ－１）までの２進数としてＮビットのものがｍ個必要であれば、Ｄ－Ｎ＝（ｍ－１）より、Ｄ＝Ｎ＋（ｍ－１）となる。
【0025】
テーブル１００は、上記ド・ブラウン列を作成するときに並べたＮビットの２進数が表す１０進数の数値とｍ個の２進数を１ビットづつ右シフトして並べたときのシフト量とを対応付けたものである。つまり、上記ド・ブラウン列を作成するときに並べたＮビットの２進数が表す１０進数の数値をインデックスとし、ｍ個の２進数を１ビットづつ右シフトして並べたときのシフト量をバリュー（値）としてテーブル１００が作成される。
【0026】
そして、上記対象２進数を、ワンホット表現の数に丸め、ド・ブラウン列「１０’ｂ０００１１１０１００」と乗じて、結果を求め、この結果の先頭Ｎ（＝３）ビットの数値により上記テーブル１００のテーブル引きにより２のべき乗数値を求めることができる。
【0027】
そのために、図４に示すように、上記対象２進数を、ｍビットの初段レジスタにセットして、各ビットを反転させる処理を含む論理演算処理によりワンホット表現の数に丸める丸め処理回路２００が設けられる。本実施形態の２のべき乗数値計算回路は、上記丸め処理回路２００以外に、乗算レジスタ３００と、乗算論理演算回路４００と、演算結果レジスタ５００と、解生成回路６００とを具備している。
【0028】
乗算レジスタ３００は、上記丸め処理回路２００による処理結果の２進数をセットするもので、上記ド・ブラウン列の２進数と同じＤビットであり、Ｄビットの当該レジスタ内において空きとなる先頭から（Ｄ－ｍ）ビットのボックスを０により埋めて作成されたものである。
乗算論理演算回路４００は、上記乗算レジスタの数値を乗算とし、上記Ｄビットの２進数の数値であるド・ブラウン列を被乗数とした乗算に対応する乗算を論理演算により行うものである。
演算結果レジスタ５００は、上記乗算論理演算回路４００による演算結果をセットするものである。
解生成回路６００は、上記演算結果レジスタ５００の先頭からＮビットの２進数により表される１０進数に基づき上記テーブル１００を検索して、対応するシフト量を解とするものである。
乗算論理演算回路４００は、上記乗算レジスタの数値を乗算とし、上記Ｄビットの２進数の数値であるド・ブラウン列を被乗数とした乗算に対応する乗算を論理演算により行うものである。
演算結果レジスタ５００は、上記乗算論理演算回路４００による演算結果をセットするものである。
解生成回路６００は、上記演算結果レジスタ５００の先頭からＮビットの２進数により表される１０進数に基づき上記テーブル１００を検索して、対応するシフト量を解とするものである。
【0029】
図５に示すように、上記乗算論理演算回路４００は、加算用数値生成回路４１０と論理和回路４２０とを備えている。
加算用数値生成回路４１０、上記乗算レジスタ３００の数値を、上記被乗数であるド・ブラウン列におけるビットに１がセットされているビットごとに、それぞれのビットの位置に対応する序数値（１がセットされているビットが何番目であるかという意味で、序数値）に応じて上記乗算レジスタ３００の数値をシフトして、上記ド・ブラウン列におけるビットに１がセットされているビット数分の加算用レジスタ４３１、４３２、４３３、４３４にセットするものである。図４の例では、ド・ブラウン列におけるビットに１がセットされているビットが４箇所存在するために、４個の加算用レジスタ４３１、４３２、４３３、４３４が設けられているものである。加算用レジスタ４３１、４３２、４３３、４３４をシフトレジスタとして、上記シフトを行うようにしても良い。
論理和回路４２０は、上記加算用レジスタ４３１、４３２、４３３、４３４の値の論理和を作成して上記演算結果レジスタ５００にセットするものである。
加算用数値生成回路４１０、上記乗算レジスタ３００の数値を、上記被乗数であるド・ブラウン列におけるビットに１がセットされているビットごとに、それぞれのビットの位置に対応する序数値（１がセットされているビットが何番目であるかという意味で、序数値）に応じて上記乗算レジスタ３００の数値をシフトして、上記ド・ブラウン列におけるビットに１がセットされているビット数分の加算用レジスタ４３１、４３２、４３３、４３４にセットするものである。図４の例では、ド・ブラウン列におけるビットに１がセットされているビットが４箇所存在するために、４個の加算用レジスタ４３１、４３２、４３３、４３４が設けられているものである。加算用レジスタ４３１、４３２、４３３、４３４をシフトレジスタとして、上記シフトを行うようにしても良い。
論理和回路４２０は、上記加算用レジスタ４３１、４３２、４３３、４３４の値の論理和を作成して上記演算結果レジスタ５００にセットするものである。
【0030】
上記丸め処理回路２００は、図６に示されるように、第１逆さ処理回路２３０と、反転・１加算回路２５０と、論理積演算回路２６０と、第２逆さ処理回路２９０とを備えている。
第１逆さ処理回路２３０は、上記初段レジスタ２１０の数値を上位と下位を逆にして第２段レジスタ２２０にセットするものである。
第１逆さ処理回路２３０は、上記初段レジスタ２１０の数値を上位と下位を逆にして第２段レジスタ２２０にセットするものである。
【0031】
反転・１加算回路２５０は、上記第２段レジスタ２２０の数値について各ビットの数値の０，１を反転させ１を加えた２進数を生成して第３段レジスタ２４０にセットするものである。
論理積演算回路２６０は、上記第２段レジスタ２２０の数値と上記第３段レジスタ２４０の数値との論理積演算を行い、第４段レジスタ２７０にセットするものである。
第２逆さ処理回路２９０は、上記第４段レジスタ２７０の数値を上位と下位を逆にして第５段レジスタ２８０にセットするものである。
上記丸め処理回路２００は、上記の通りに構成され、上記第５段レジスタ２８０にセットされた数値を処理結果とする。
論理積演算回路２６０は、上記第２段レジスタ２２０の数値と上記第３段レジスタ２４０の数値との論理積演算を行い、第４段レジスタ２７０にセットするものである。
第２逆さ処理回路２９０は、上記第４段レジスタ２７０の数値を上位と下位を逆にして第５段レジスタ２８０にセットするものである。
上記丸め処理回路２００は、上記の通りに構成され、上記第５段レジスタ２８０にセットされた数値を処理結果とする。
【0032】
以上の通りの構成を有する２のべき乗数値計算回路において、対象２進数として、８’ｂ０１０００１１０（１０進数で７０）が与えられ、ド・ブラウン列として１０’ｂ０００１１１０１００（１０進数で１１６）を用いたとする。この場合には、図３に示した通りのテーブル１００が作られる。
【0033】
そして、図４～図６の２のべき乗数値計算回路により計算を行うことにより先頭から３ビットは、０１０となり、１０進数では２が求まる。この２をインデックスとしてテーブル１００を検索すると、６が答えとして求まることになる。
【0034】
次に、対象２進数が６４ビットの場合を説明する。対象２進数が６４ビットのときはド・ブラウン列として、「６９’ｂ００００００１０１１０００１００１０１
００００１１００１０００１１１１１１０１００１１１０１１０１０１０１１１１００１１０１１１０００００」等を用意し、入力値と乗じた値の先頭６ｂｉｔを使用する。
００００１１００１０００１１１１１１０１００１１１０１１０１０１０１１１１００１１０１１１０００００」等を用意し、入力値と乗じた値の先頭６ｂｉｔを使用する。
【0035】
この２進数に対する２のべき乗数値計算回路は、図７に示すようである。この６９ビットの値も１ビットずつ左シフトしていくと、先頭の６ｂｉｔには０から６３までのすべての数値が１つずつ現れる。この値から６４エントリーのテーブル１００を用意する。
【0036】
そして、図７の２のべき乗数値計算回路により計算を行うことにより先頭から６ビットは、１０進数ではインデックスの値となる。このインデックスによりテーブル１００を検索すると、値が答えとして求まることになる。
【0037】
以上の実施形態では、回路構成について記述したが、本実施形態の２のべき乗数値計算回路は、論理合成ツールの合成アルゴリズム合成へ応用或いは或いは適用することは言うまでもない。従って、繰り返し構文を用いてビット位置検索を行うＲＴＬ記述により本実施形態の回路を合成した場合においても、その構成が本発明から想到できる限りできるにおいて、本発明の範囲であり、その構成により小型で高速な回路を提供できるものである。
【0038】
本発明に係る複数の実施形態を説明したが、これらの実施形態は例として提示するものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0039】
１００ テーブル
２００ 丸め処理回路
２１０ 初段レジスタ
２２０ 第２段レジスタ
２３０ 第１逆さ処理回路
２４０ 第３段レジスタ
２５０ 反転・１加算回路
２６０ 論理積演算回路
２７０ 第４段レジスタ
２８０ 第５段レジスタ
２９０ 第２逆さ処理回路
３００ 乗算レジスタ
４００ 乗算論理演算回路
４１０ 加算用数値生成回路
４２０ 論理和回路
４３１ 加算用レジスタ
５００ 演算結果レジスタ
６００ 解生成回路
２００ 丸め処理回路
２１０ 初段レジスタ
２２０ 第２段レジスタ
２３０ 第１逆さ処理回路
２４０ 第３段レジスタ
２５０ 反転・１加算回路
２６０ 論理積演算回路
２７０ 第４段レジスタ
２８０ 第５段レジスタ
２９０ 第２逆さ処理回路
３００ 乗算レジスタ
４００ 乗算論理演算回路
４１０ 加算用数値生成回路
４２０ 論理和回路
４３１ 加算用レジスタ
５００ 演算結果レジスタ
６００ 解生成回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【手続補正書】
【提出日】2024-09-20
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ｍビットの２進数値であって、最大で２の何（Ｘ）乗のべき乗数値が含まれているかを求める処理の対象である対象２進数についての前記処理を行う場合に、Ｎビットの各ビットに１または０をセットして２進数としたときに、０から（ｍ－１）までのＺ（整数）進数となるようにｍ個の２進数を用意し、このｍ個の２進数を１ビットづつ右シフトして並べたときに生成されるＤビットの２進数の数値をド・ブラウン列と称し、前記右シフトのシフト量とそのときに並べたＮビットの２進数が表すＺ進数の数値とを対応付けてテーブル化したテーブルと、
前記対象２進数を、ｍビットの初段レジスタにセットして、各ビットを反転させる処理を含む論理演算処理によりワンホット表現の数に丸める丸め処理回路と、
前記丸め処理回路による処理結果の２進数をセットするもので、前記ド・ブラウン列の２進数と同じＤビットであり、Ｄビットのエリア内において空きとなる先頭から（Ｄ－ｍ）ビットのボックスを０により埋めて作成された乗算レジスタと、
前記乗算レジスタの数値を乗算とし、前記Ｄビットの２進数の数値であるド・ブラウン列を被乗数とした乗算に対応する乗算を論理演算により行う乗算論理演算回路と、
前記乗算論理演算回路による演算結果をセットする演算結果レジスタと、
前記演算結果レジスタの先頭からＮビットの２進数により表されるＺ進数に基づき前記テーブルを検索して、対応するシフト量を解とする解生成回路と
を具備することを特徴とする２のべき乗数値計算回路。
前記対象２進数を、ｍビットの初段レジスタにセットして、各ビットを反転させる処理を含む論理演算処理によりワンホット表現の数に丸める丸め処理回路と、
前記丸め処理回路による処理結果の２進数をセットするもので、前記ド・ブラウン列の２進数と同じＤビットであり、Ｄビットのエリア内において空きとなる先頭から（Ｄ－ｍ）ビットのボックスを０により埋めて作成された乗算レジスタと、
前記乗算レジスタの数値を乗算とし、前記Ｄビットの２進数の数値であるド・ブラウン列を被乗数とした乗算に対応する乗算を論理演算により行う乗算論理演算回路と、
前記乗算論理演算回路による演算結果をセットする演算結果レジスタと、
前記演算結果レジスタの先頭からＮビットの２進数により表されるＺ進数に基づき前記テーブルを検索して、対応するシフト量を解とする解生成回路と
を具備することを特徴とする２のべき乗数値計算回路。
【請求項2】
前記乗算論理演算回路は、
前記乗算レジスタの数値を、前記被乗数であるド・ブラウン列におけるビットに１がセットされているビットごとに、それぞれのビットの位置に対応する序数値に応じて前記乗算レジスタの数値をシフトして、前記ド・ブラウン列におけるビットに１がセットされているビット数分の加算用レジスタにセットする加算用数値生成回路と、
前記加算用レジスタの値の論理和を作成して前記演算結果レジスタにセットする論理和回路と
により構成されることを特徴とする請求項１に記載の２のべき乗数値計算回路。
前記乗算レジスタの数値を、前記被乗数であるド・ブラウン列におけるビットに１がセットされているビットごとに、それぞれのビットの位置に対応する序数値に応じて前記乗算レジスタの数値をシフトして、前記ド・ブラウン列におけるビットに１がセットされているビット数分の加算用レジスタにセットする加算用数値生成回路と、
前記加算用レジスタの値の論理和を作成して前記演算結果レジスタにセットする論理和回路と
により構成されることを特徴とする請求項１に記載の２のべき乗数値計算回路。
【請求項3】
前記丸め処理回路は、
前記初段レジスタの数値を上位と下位を逆にして第２段レジスタにセットする第１逆さ処理回路と、
前記第２段レジスタの数値について各ビットの数値の０，１を反転させ１を加えた２進数を生成して第３段レジスタにセットする反転・１加算回路と、
前記第２段レジスタの数値と前記第３段レジスタの数値との論理積演算を行い、第４段レジスタにセットする論理積演算回路と、
前記第４段レジスタの数値を上位と下位を逆にして第５段レジスタにセットする第２逆さ処理回路と、
により構成され、前記第５段レジスタにセットされた数値を処理結果とすることを特徴とする請求項１または２に記載の２のべき乗数値計算回路。
前記初段レジスタの数値を上位と下位を逆にして第２段レジスタにセットする第１逆さ処理回路と、
前記第２段レジスタの数値について各ビットの数値の０，１を反転させ１を加えた２進数を生成して第３段レジスタにセットする反転・１加算回路と、
前記第２段レジスタの数値と前記第３段レジスタの数値との論理積演算を行い、第４段レジスタにセットする論理積演算回路と、
前記第４段レジスタの数値を上位と下位を逆にして第５段レジスタにセットする第２逆さ処理回路と、
により構成され、前記第５段レジスタにセットされた数値を処理結果とすることを特徴とする請求項１または２に記載の２のべき乗数値計算回路。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【0016】
本発明に係る２のべき乗数値計算回路は、ｍビットの２進数値であって、最大で２の何（Ｘ）乗のべき乗数値が含まれているかを求める処理の対象である対象２進数についての前記処理を行う場合に、Ｎビットの各ビットに１または０をセットして２進数としたときに、０から（ｍ－１）までのＺ（整数）進数となるようにｍ個の２進数を用意し、このｍ個の２進数を１ビットづつ右シフトして並べたときに生成されるＤビットの２進数の数値をド・ブラウン列と称し、前記右シフトのシフト量とそのときに並べたＮビットの２進数が表すＺ進数の数値とを対応付けてテーブル化したテーブルと、前記対象２進数を、ｍビットの初段レジスタにセットして、各ビットを反転させる処理を含む論理演算処理によりワンホット表現の数に丸める丸め処理回路と、前記丸め処理回路による処理結果の２進数をセットするもので、前記ド・ブラウン列の２進数と同じＤビットであり、Ｄビットのエリア内において空きとなる先頭から（Ｄ－ｍ）ビットのボックスを０により埋めて作成された乗算レジスタと、乗算レジスタの数値を乗算とし、前記Ｄビットの２進数の数値であるド・ブラウン列を被乗数とした乗算に対応する乗算を論理演算により行う乗算論理演算回路と前記乗算論理演算回路による演算結果をセットする演算結果レジスタと、前記演算結果レジスタの先頭からＮビットの２進数により表されるＺ進数に基づき前記テーブルを検索して、対応するシフト量を解とする解生成回路とを具備することを特徴とする。