特開 2024-146696 積層型電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024146696

(43)【公開日】2024-10-15

(54)【発明の名称】積層型電子部品

(51)【国際特許分類】

   H01G 4/30 20060101AFI20241004BHJP

   H01C 1/14 20060101ALI20241004BHJP

   H01F 27/29 20060101ALI20241004BHJP

【ＦＩ】

H01G4/30 201K

H01G4/30 201F

H01G4/30 201G

H01G4/30 201N

H01G4/30 516

H01G4/30 512

H01G4/30 513

H01C1/14 Z

H01F27/29 123

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2023139985

(22)【出願日】2023-08-30

(31)【優先権主張番号】10-2023-0042918

(32)【優先日】2023-03-31

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】李 忠烈

(72)【発明者】

【氏名】姜 銓一

(72)【発明者】

【氏名】鄭 喜貞

(72)【発明者】

【氏名】李 鍾祿

(72)【発明者】

【氏名】金 ▲清▼

(72)【発明者】

【氏名】岡田 浩樹

【テーマコード（参考）】

5E001

5E028

5E070

5E082

【Ｆターム（参考）】

5E001AB03

5E001AD01

5E001AJ03

5E028BB08

5E028BB11

5E028CA02

5E028DA04

5E070AA01

5E070AB01

5E070BA12

5E070CB13

5E070EA01

5E070EB04

5E082AA01

5E082AB03

5E082BC32

5E082EE04

5E082EE23

5E082EE35

5E082FF05

5E082FG04

5E082FG26

5E082FG46

5E082GG10

5E082GG26

5E082GG28

5E082PP04

5E082PP09

(57)【要約】

【課題】積層型電子部品の小型化及び高容量化を達成し、信頼性を向上させ、本体と外部電極との間の剥離（ｄｅｌａｍｉｎａｔｉｏｎ）または浮き現象を抑制する。
【解決手段】本発明の一実施形態による積層型電子部品は、誘電体層及び内部電極を含む本体と、上記本体上に配置される外部電極と、を含み、上記本体の表面の少なくとも一部には、格子状に配列された複数の溝を有する格子状の溝形状が形成されることができる。
【選択図】図４

【特許請求の範囲】

【請求項1】

誘電体層及び内部電極を含む本体と、
前記本体上に配置される外部電極と、を含み、
前記本体の表面の少なくとも一部には、格子状に配列された複数の溝を有する格子状の溝形状が形成されている、積層型電子部品。

【請求項2】

前記格子状の溝形状は、外壁及び前記外壁で囲まれた溝を含み、
前記溝は前記本体の内部方向に幅が狭くなる形状である、請求項１に記載の積層型電子部品。

【請求項3】

前記格子状の溝形状は、ワッフル形状、ウェーブ形状、及びドーム形状のうち一つ以上を含む、請求項２に記載の積層型電子部品。

【請求項4】

前記溝の十点平均表面粗さをＲ２ｚと定義するとき、Ｒ２ｚ≧３μｍを満たす、請求項１に記載の積層型電子部品。

【請求項5】

平面図を基準として前記格子状の溝形状の最大長さをＬと定義するとき、Ｌ≦１０μｍを満たす、請求項１に記載の積層型電子部品。

【請求項6】

平面図を基準として前記格子状の溝形状の面積をＡと定義するとき、Ａ≦０．５×Ｌ^２を満たす、請求項５に記載の積層型電子部品。

【請求項7】

前記格子状の溝形状は、前記外部電極と接する前記本体の表面の少なくとも一部に形成されている、請求項１に記載の積層型電子部品。

【請求項8】

前記格子状の溝形状が形成された面積は、前記外部電極と接する前記本体の表面の面積の１０％以上である、請求項７に記載の積層型電子部品。

【請求項9】

前記格子状の溝形状は、前記外部電極が配置されていない前記本体の表面にさらに形成されている、請求項７に記載の積層型電子部品。

【請求項10】

前記本体は、前記誘電体層及び前記誘電体層を挟んで第１方向に交互に配置される前記内部電極を含む容量形成部と、前記容量形成部の前記第１方向の両端面にそれぞれ配置されるカバー部を含み、前記第１方向に互いに向かい合う第１面及び第２面、前記第１面及び前記第２面と連結され、第２方向に互いに向かい合う第３面及び第４面、前記第１面～前記第４面と連結され、第３方向に互いに向かい合う第５面及び第６面を含み、
前記本体の第５面及び第６面にそれぞれ配置されるサイドマージン部をさらに含む、請求項１に記載の積層型電子部品。

【請求項11】

前記内部電極は、前記本体の第３面と接する第１内部電極及び前記本体の第４面と接する第２内部電極を含み、
前記格子状の溝形状は、前記第３面と接する第１内部電極の一面と前記第４面と接する第２内部電極の一面には形成されない、請求項１０に記載の積層型電子部品。

【請求項12】

前記格子状の溝形状は、前記サイドマージン部の外表面の少なくとも一部にさらに形成されている、請求項１０に記載の積層型電子部品。

【請求項13】

前記外部電極は、前記本体上に配置されて前記内部電極と連結される電極層を含み、
前記電極層の平均厚さは１μｍ以下である、請求項１に記載の積層型電子部品。

【請求項14】

前記電極層は銅（Ｃｕ）を含む、請求項１３に記載の積層型電子部品。

【請求項15】

前記外部電極は、前記電極層上に配置されるめっき層をさらに含み、
前記めっき層は、銅（Ｃｕ）めっき層、ニッケル（Ｎｉ）めっき層、及びスズ（Ｓｎ）めっき層の少なくとも一つを含む、請求項１３に記載の積層型電子部品。

【請求項16】

前記めっき層は、銅（Ｃｕ）めっき層、ニッケル（Ｎｉ）めっき層、及びスズ（Ｓｎ）めっき層の順に配置される、請求項１５に記載の積層型電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層型電子部品に関するものである。

【背景技術】

【0002】

積層型電子部品の一つである積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、スマートフォン及び携帯電話などの様々な電子製品のプリント回路基板に装着されて電気を充電または放電させる役割を果たすチップ形態のキャパシタである。

【0003】

このような積層セラミックキャパシタは、小型でありながら高容量が保証され、実装が容易であるという利点により、様々な電子装置の部品として使用されることができる。コンピュータ、モバイル機器など各種電子機器が小型化、高出力化され、積層セラミックキャパシタに対する小型化及び高容量化の要求が増大している。

【0004】

一方、積層型電子部品の小型化及び高容量化を同時に達成するための方法として、誘電率の高い材料を用いるか、誘電体層又は内部電極層の厚さを薄くする方法等がある。但し、誘電体層の厚さを過度に減少させる場合、絶縁破壊電圧（ＢＤＶ）が低下したり、信頼性が劣化したりするなどの問題点が発生するおそれがある。

【0005】

そのため、外部電極を薄膜化する方法を適用して、積層型電子部品の容量に直接的に関係しない部分の体積を最小化させ、有効体積を最大化させることができる。外部電極を薄膜化する方法で外部電極をめっき膜で形成したり、スパッタリングなどの薄膜堆積法を適用したりする方法があるが、このような方法で外部電極を形成した場合、セラミック本体との接合力が不足して本体と外部電極との間の剥離（ｄｅｌａｍｉｎａｔｉｏｎ）が発生するおそれがある。

【0006】

このような問題点を解決するために、セラミック本体と外部電極間の接合が容易になるように、本体に表面粗さを形成したり、他の物質を形成したりするなど、様々な前処理を進行する研究が進められている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】韓国公開特許第１０－２０２１－００３３１３２号公報

【特許文献2】韓国公開特許第１０－２０２２－００６３５５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明が解決しようとするいくつかの課題の一つは、積層型電子部品の小型化及び高容量化を達成することである。

【0009】

本発明が解決しようとするいくつかの課題の一つは、積層型電子部品の信頼性を向上させることである。

【0010】

本発明が解決しようとするいくつかの課題の一つは、本体と外部電極との間の剥離（ｄｅｌａｍｉｎａｔｉｏｎ）または浮き現象を抑制することである。

【0011】

但し、本発明が解決しようとするいくつかの課題は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。

【課題を解決するための手段】

【0012】

本発明の一実施形態による積層型電子部品は、誘電体層及び内部電極を含む本体と、上記本体上に配置される外部電極と、を含み、上記本体の表面の少なくとも一部には、格子状に配列された複数の溝を有する格子状の溝形状が形成されることができる。

【発明の効果】

【0013】

本発明の様々な効果の一つは、積層型電子部品の小型化及び高容量化を達成することができることである。

【0014】

本発明の様々な効果の一つは、積層型電子部品の信頼性を向上させることである。

【0015】

本発明の様々な効果の一つは、本体と外部電極との間の界面接合力を向上させることである。

【0016】

但し、本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解することができる。

【図面の簡単な説明】

【0017】

【図1】本発明の一実施形態に係る積層型電子部品の斜視図を概略的に示したものである。

【図2】図１の積層型電子部品における外部電極を除いた斜視図を概略的に示したものである。

【図3】内部電極の積層構造を示した分離斜視図を概略的に示したものである。

【図4】図１のＩ－Ｉ’線に沿った断面図を概略的に示したものである。

【図5】図１のＩＩ－ＩＩ’線に沿った断面図を概略的に示したものである。

【図6】本発明の他の一実施形態のＩ－Ｉ’線に沿った断面図を概略的に示したものである。

【図7】本発明の他の一実施形態のＩ－Ｉ’線に沿った断面図を概略的に示したものである。

【図8】本発明の他の一実施形態のＩ－Ｉ’線に沿った断面図を概略的に示したものである。

【図9】本発明の他の一実施形態のＩ－Ｉ’線に沿った断面図を概略的に示したものである。

【図10】図４の外部電極のＩ－Ｉ’構造を細分化した断面図を概略的に示したものである。

【図11】（ａ）は実施例のボディ表面を走査型電子顕微鏡（ＳＥＭ）で撮影した画像であり、（ｂ）は比較例のボディ表面を走査型電子顕微鏡（ＳＥＭ）で撮影した画像である。

【発明を実施するための形態】

【0018】

以下、具体的な実施形態及び添付の図面を参照して、本発明の実施形態を説明する。しかし、本発明の実施形態は、いくつかの他の形態に変形することができ、本発明の範囲が以下説明する実施形態に限定されるものではない。また、本発明の実施形態は、通常の技術者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがあり、図面上に同一符号で示される要素は同一要素である。

【0019】

尚、図面において本発明を明確に説明するために説明と関係ない部分は省略し、図示した各構成の大きさ及び厚さは、説明の便宜のために任意で示したものであるため、本発明は必ずしも図示により限定されない。また、同一の思想の範囲内の機能が同一である構成要素は、同一の参照符号を用いて説明することができる。さらに、明細書全体において、ある部分がある構成要素を「含む」というのは、特に反対の記載がない限り、他の構成要素を除外するものではなく、他の構成要素をさらに含むことができることを意味する。

【0020】

図面において、第１方向は積層方向または厚さ（Ｔ）方向、第２方向は長さ（Ｔ）方向、第３方向は幅（Ｗ）方向と定義することができる。

【0021】

積層型電子部品
図１は、本発明の一実施形態に係る積層型電子部品の斜視図を概略的に示したものであり、図２は、図１の積層型電子部品における外部電極を除いた斜視図を概略的に示したものであり、図３は、内部電極の積層構造を示した分離斜視図を概略的に示したものであり、図４は、図１のＩ－Ｉ’線に沿った断面図を概略的に示したものであり、図５は、図１のＩＩ－ＩＩ’線に沿った断面図を概略的に示したものであり、図６は、本発明の他の一実施形態のＩ－Ｉ’線に沿った断面図を概略的に示したものである、図７は、本発明の他の一実施形態のＩ－Ｉ’線に沿った断面図を概略的に示したものであり、図８は、本発明の他の一実施形態のＩ－Ｉ’線に沿った断面図を概略的に示したものであり、図９は、本発明の他の一実施形態のＩ－Ｉ’線に沿った断面図を概略的に示したものであり、図１０は、図４の外部電極構造を細分化した断面図を概略的に示したものである。

【0022】

以下、図１～図１１を参照して、本発明の一実施形態による積層型電子部品について詳細に説明する。但し、積層型電子部品の一例として積層セラミックキャパシタについて説明するが、本発明は誘電体組成物を利用する様々な電子製品、例えば、インダクタ、圧電体素子、バリスタ、またはサーミスタなどにも適用されることができる。

【0023】

本発明の一実施形態による積層型電子部品１００は、誘電体層１１１及び内部電極１２１、１２２を含む本体１１０と、上記本体１１０上に配置される外部電極１３１、１３２と、を含み、上記本体１１０の表面の少なくとも一部には、格子状に配列された複数の溝を有する格子状の溝形状１４１が形成されることができる。

【0024】

本体１１０は、誘電体層１１１及び内部電極１２１、１２２が交互に積層されている。

【0025】

より具体的には、本体１１０は、本体１１０の内部に配置され、誘電体層１１１を挟んで互いに向かい合うように交互に配置される第１内部電極１２１及び第２内部電極１２２を含んで容量を形成する容量形成部Ａｃを含むことができる。

【0026】

本体１１０の具体的な形状に特に制限はないが、図示のように本体１１０は六面体状やこれと類似した形状からなることができる。焼成過程で本体１１０に含まれたセラミック粉末の収縮により、本体１１０は完全な直線を有する六面体状ではなく、実質的に六面体状を有することができる。

【0027】

本体１１０は、第１方向に互いに向かい合う第１面１及び第２面２、第１面１及び第２面２と連結され、第２方向に互いに向かい合う第３面３及び第４面４、第１面～第４面（１、２、３、４）と連結され、第３方向に互いに向かい合う第５面５及び第６面６を有することができる。

【0028】

本体１１０を形成する複数の誘電体層１１１は焼成された状態であり、隣接する誘電体層１１１間の境界は走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認しにくいほど一体化することができる。

【0029】

誘電体層１１１を形成する原料は、十分な静電容量が得られる限り、制限されない。一般的に、ペロブスカイト（ＡＢＯ_３）系材料を用いることができ、例えば、チタン酸バリウム系材料、鉛複合ペロブスカイト系材料またはチタン酸ストロンチウム系材料などを用いることができる。チタン酸バリウム系材料は、ＢａＴｉＯ_３系セラミック粉末を含むことができ、セラミック粉末の例示として、ＢａＴｉＯ_３、ＢａＴｉＯ_３にＣａ（カルシウム）、Ｚｒ（ジルコニウム）などが一部固溶された（Ｂａ_１－ｘＣａ_ｘ）ＴｉＯ_３（０＜ｘ＜１）、Ｂａ（Ｔｉ_１－ｙＣａ_ｙ）Ｏ_３（０＜ｙ＜１）、（Ｂａ_１－ｘＣａ_ｘ）（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｘ＜１、０＜ｙ＜１）またはＢａ（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３（０＜ｙ＜１）などが挙げられる。

【0030】

また、誘電体層１１１を形成する原料は、チタン酸バリウム（ＢａＴｉＯ_３）などの粉末に本発明の目的に応じて様々なセラミック添加剤、有機溶剤、結合剤、分散剤などが添加されることができる。

【0031】

誘電体層１１１の厚さｔｄは特に限定する必要はない。

【0032】

但し、積層型電子部品の小型化及び高容量化をより容易に達成するために誘電体層１１１の厚さは０．６μｍ以下であることができ、より好ましくは０．４μｍ以下であることができる。

【0033】

ここで、誘電体層１１１の厚さｔｄは、第１内部電極１２１と第２内部電極１２２との間に配置される誘電体層１１１の厚さｔｄを意味することができる。

【0034】

一方、誘電体層１１１の厚さｔｄは、誘電体層１１１の第１方向のサイズを意味することができる。なお、誘電体層１１１の厚さｔｄは、誘電体層１１１の平均厚さｔｄを意味することができ、誘電体層１１１の第１方向の平均サイズを意味することができる。

【0035】

誘電体層１１１の第１方向の平均サイズは、本体１１０の第１方向及び第２方向の断面（ｃｒｏｓｓ‐ｓｅｃｔｉｏｎ）を倍率１万倍の走査型電子顕微鏡（ＳＥＭ）を用いてイメージをスキャンして測定することができる。より具体的には、一つの誘電体層１１１の第１方向の平均サイズは、スキャンされたイメージにおいて一つの誘電体層１１１を第２方向に等間隔の３０つの地点で第１方向のサイズを測定して計算した平均値を意味することができる。上記等間隔の３０つの地点は容量形成部Ａｃで指定されることができる。また、このような平均値測定を１０つの誘電体層１１１に拡張して平均値を測定すると、誘電体層１１１の第１方向の平均サイズをさらに一般化することができる。

【0036】

内部電極１２１、１２２は誘電体層１１１と交互に積層されることができる。

【0037】

内部電極１２１、１２２は第１内部電極１２１及び第２内部電極１２２を含むことができ、第１内部電極１２１及び第２内部電極１２２は本体１１０を構成する誘電体層１１１を挟んで互いに向かい合うように交互に配置され、本体１１０の第３面３及び第４面４にそれぞれ露出することができる。

【0038】

より具体的には、第１内部電極１２１は第４面４と離隔して第３面３と接しながら露出することができ、第２内部電極１２２は第３面３と離隔して第４面４と接しながら露出することができる。本体１１０の第３面３には第１外部電極１３１が配置されて第１内部電極１２１と連結され、本体１１０の第４面４には第２外部電極１３２が配置されて第２内部電極１２２と連結されることができる。

【0039】

すなわち、第１内部電極１２１は第２外部電極１３２とは連結されず、第１外部電極１３１と連結され、第２内部電極１２２は第１外部電極１３１とは連結されず、第２外部電極１３２と連結されることができる。このとき、第１内部電極１２１及び第２内部電極１２２は、中間に配置された誘電体層１１１によって互いに電気的に分離されることができる。

【0040】

一方、本体１１０は、第１内部電極１２１が印刷されたセラミックグリーンシートと第２内部電極１２２が印刷されたセラミックグリーンシートを交互に積層した後、焼成して形成されることができる。

【0041】

内部電極１２１、１２２を形成する材料は特に制限されず、電気導電性に優れた材料を用いることができる。例えば、内部電極１２１、１２２は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、スズ（Ｓｎ）、タングステン（Ｗ）、チタン（Ｔｉ）及びこれらの合金のうち一つ以上を含むことができる。

【0042】

また、内部電極１２１、１２２は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、スズ（Ｓｎ）、タングステン（Ｗ）、チタン（Ｔｉ）及びこれらの合金のうち一つ以上を含む内部電極用導電性ペーストをセラミックグリーンシートに印刷して形成することができる。上記内部電極用導電性ペーストの印刷方法は、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれに限定されるものではない。

【0043】

一方、内部電極１２１、１２２の厚さｔｅは特に限定する必要はない。

【0044】

但し、積層型電子部品の小型化及び高容量化をより容易に達成するために、内部電極１２１、１２２の厚さは０．６μｍ以下であることができ、より好ましくは０．４μｍ以下であることができる。

【0045】

ここで、内部電極１２１、１２２の厚さｔｅは、内部電極１２１、１２２の第１方向のサイズを意味することができる。また、内部電極１２１、１２２の厚さｔｅは、内部電極１２１、１２２の平均厚さｔｅを意味することができ、内部電極１２１、１２２の第１方向の平均サイズを意味することができる。

【0046】

内部電極１２１、１２２の第１方向の平均サイズは、本体１１０の第１方向及び第２方向の断面（ｃｒｏｓｓ‐ｓｅｃｔｉｏｎ）を倍率１万倍の走査型電子顕微鏡（ＳＥＭ）を用いてイメージをスキャンして測定することができる。より具体的には、一つの内部電極の第１方向の平均サイズは、スキャンされたイメージにおいて一つの内部電極を第２方向に等間隔の３０つの地点で第１方向のサイズを測定して計算した平均値であることができる。上記等間隔の３０つの地点は容量形成部Ａｃで指定されることができる。また、このような平均値測定を１０つの内部電極１２１、１２２に拡張して平均値を測定すると、内部電極１２１、１２２の第１方向の平均サイズをさらに一般化することができる。

【0047】

一方、本体１１０は、容量形成部Ａｃの第１方向の両端面（ｅｎｄ‐ｓｕｒｆａｃｅ）上に配置されたカバー部１１２、１１３を含むことができる。

【0048】

より具体的には、容量形成部Ａｃの第１方向の上部に配置される上部カバー部１１２及び容量形成部Ａｃの第１方向の下部に配置される下部カバー部１１３を含むことができる。

【0049】

上部カバー部１１２及び下部カバー部１１３は、単一誘電体層１１１又は２つ以上の誘電体層１１１を容量形成部Ａｃの上下面にそれぞれ第１方向に積層して形成することができ、基本的に物理的または化学的ストレスによる内部電極１２１、１２２の損傷を防止する役割を果たすことができる。

【0050】

上部カバー部１１２及び下部カバー部１１３は、内部電極１２１、１２２を含まず、誘電体層１１１と同じ材料を含むことができる。すなわち、上部カバー部１１２及び下部カバー部１１３は、セラミック材料を含むことができ、例えばチタン酸バリウム（ＢａＴｉＯ_３）系セラミック材料を含むことができる。

【0051】

一方、カバー部１１２、１１３の厚さｔｃは特に限定する必要はない。

【0052】

但し、積層型電子部品の小型化及び高容量化をより容易に達成するために、カバー部１１２、１１３の厚さｔｃは１００μｍ以下であることができ、好ましくは３０μｍ以下であることができ、超小型製品ではより好ましく２０μｍ以下であることができる。

【0053】

ここで、カバー部１１２、１１３の厚さｔｃは、カバー部１１２、１１３の第１方向のサイズを意味することができる。なお、カバー部１１２、１１３の厚さｔｃは、カバー部１１２、１１３の平均厚さｔｃを意味することができ、カバー部１１２、１１３の第１方向の平均サイズを意味することができる。

【0054】

カバー部１１２、１１３の第１方向の平均サイズは、本体１１０の第１方向及び第２方向の断面を倍率１万倍の走査型電子顕微鏡（ＳＥＭ）を用いてイメージをスキャンして測定することができる。より具体的には、一つのカバー部をスキャンしたイメージにおいて第２方向に等間隔の３０つの地点で第１方向のサイズを測定して計算した平均値であることができる。

【0055】

なお、上述した方法で測定したカバー部の第１方向の平均サイズは、本体１１０の第１方向及び第３方向の断面（ｃｒｏｓｓ‐ｓｅｃｔｉｏｎ）において、カバー部の第１方向の平均サイズと実質的に同じサイズを有することができる。

【0056】

一方、本体１１０の第３方向の両端面（ｅｎｄ‐ｓｕｒｆａｃｅ）上にはサイドマージン部１１４、１１５が配置されることができる。

【0057】

より具体的には、サイドマージン部１１４、１１５は、本体１１０の第５面５に配置された第１サイドマージン部１１４及び第６面６に配置された第２サイドマージン部１１５を含むことができる。すなわち、サイドマージン部１１４、１１５は、本体１１０の第３方向の両端面（ｅｎｄ‐ｓｕｒｆａｃｅ）に配置されることができる。

【0058】

サイドマージン部１１４、１１５は、図示のように、本体１１０の第１方向及び第３方向の断面（ｃｒｏｓｓ‐ｓｅｃｔｉｏｎ）を基準として、第１内部電極１２１及び第２内部電極１２２の第３方向の両端と本体１１０の境界面との間の領域を意味することができる。

【0059】

サイドマージン部１１４、１１５は、基本的に物理的または化学的ストレスによる内部電極１２１、１２２の損傷を防止する役割を果たすことができる。

【0060】

サイドマージン部１１４、１１５は、セラミックグリーンシート上にサイドマージン部１１４、１１５が形成されるところを除いて導電性ペーストを塗布して内部電極１２１、１２２を形成し、内部電極１２１、１２２による段差を抑制するために、積層後の内部電極１２１、１２２が本体１１０の第５面５及び第６面６に露出するように切断した後、単一誘電体層１１１又は２つ以上の誘電体層１１１を容量形成部Ａｃの第３方向の両端面（ｅｎｄ‐ｓｕｒｆａｃｅ）に第３方向に積層して形成することもできる。

【0061】

第１サイドマージン部１１４及び第２サイドマージン部１１５は、内部電極１２１、１２２を含まず、誘電体層１１１と同じ材料を含むことができる。すなわち、第１サイドマージン部１１４及び第２サイドマージン部１１５はセラミック材料を含むことができ、例えばチタン酸バリウム（ＢａＴｉＯ_３）系セラミック材料を含むことができる。

【0062】

一方、第１サイドマージン部１１４及び第２サイドマージン部１１５の幅ｗｍは特に限定する必要はない。

【0063】

但し、積層型電子部品１００の小型化及び高容量化をより容易に達成するために、第１サイドマージン部１１４及び第２サイドマージン部１１５の幅ｗｍは１００μｍ以下であることができ、好ましくは３０μｍ以下であることができ、超小型製品では、より好ましくは２０μｍ以下であることができる。

【0064】

ここで、サイドマージン部１１４、１１５の幅ｗｍは、サイドマージン部１１４、１１５のそれぞれの第３方向のサイズを意味することができる。また、サイドマージン部１１４、１１５の幅ｗｍは、サイドマージン部１１４、１１５の平均幅ｗｍを意味することができ、サイドマージン部１１４、１１５の第３方向の平均サイズを意味することができる。

【0065】

サイドマージン部１１４、１１５の第３方向の平均サイズは、本体１１０の第１方向及び第３方向の断面（ｃｒｏｓｓ‐ｓｅｃｔｉｏｎ）を倍率１万倍の走査型電子顕微鏡（ＳＥＭ）を用いてイメージをスキャンして測定することができる。より具体的には、一つのサイドマージン部をスキャンしたイメージにおいて、第１方向に等間隔の１０つの地点で第３方向のサイズを測定して計算した平均値を意味することができる。

【0066】

一方、積層型電子部品の小型化及び高容量化を同時に達成するための方法として、誘電率の高い材料を用いるか、誘電体層又は内部電極層の厚さを薄くする方法などがある。但し、誘電体層の厚さを過度に減少させる場合、絶縁破壊電圧（ＢＤＶ）が低下したり、信頼性が劣化したりするなどの問題点が発生するおそれがある。

【0067】

そこで、外部電極を薄膜化する方法を適用して、積層型電子部品の容量に直接的に関係しない部分の体積を最小化させ、有効体積を最大化させることができる。外部電極を薄膜化する方法として外部電極をめっき膜で形成したり、スパッタリングなどの薄膜堆積法を適用したりする方法があるが、このような方法で外部電極を形成した場合、セラミック本体との接合力が不足して本体と外部電極との間の剥離（ｄｅｌａｍｉｎａｔｉｏｎ）が発生するおそれがある。

【0068】

このような問題点を解決するために、セラミック本体と外部電極との間に接合が容易になるように、本体に表面粗さを形成したり、他の物質を形成したりするなど、様々な前処理を進行する研究が進められている。

【0069】

これによって、本発明の一実施形態は、本体１１０の表面の少なくとも一部に格子状に配列された複数の溝を有する格子状の溝形状を形成することで、外部電極との界面接合力を向上させることができる。

【0070】

本発明において格子状の溝形状１４１が形成される表面は、本体の第１面～第６面（１、２、３、４、５、６）に形成されることができ、カバー部１１２、１１３が配置される場合には、カバー部１１２、１１３の外表面の少なくとも一部に形成されることができ、サイドマージン部１１４、１１５が配置される場合には、サイドマージン部１１４、１１５の外表面の少なくとも一部に形成されることができる。

【0071】

格子状の溝形状１４１は、外壁及び上記外壁で囲まれた上記溝を含み、このとき、溝は上記本体１１０の内部方向に幅が狭くなる形状を有することができる。

【0072】

格子状の溝形状は、例えば、ワッフル（ｗａｆｆｌｅ）形状、ウェーブ（ｗａｖｅ）形状、及びドーム（ｄｏｍｅ）形状のうち一つ以上を含むことができるが、特にこれに制限されるものではなく、３次元形状の繰り返しパターンが本体１１０の表面に形成される全ての形状を含むことができる。

【0073】

格子状の溝形状１４１は、焼成が完了した本体１１０の外表面またはサイドマージン部１１４、１１５の外表面の少なくとも一部にレーザ（ｌａｓｅｒ）を照射して形成することができるが、特にこれに制限されるものではなく、繰り返しパターンを形成することができる方法であればいずれも使用することができる。

【0074】

一方、レーザを用いて格子状の溝形状を形成する場合には、レーザの強度、スキャンスピード、周波数を調整して、大きさ及び深さの調節が可能であり、一定深さ以上、一定幅以下のパターン形態が形成されたとき、本体と外部電極との間の密着力が改善されることができる。格子状の溝形状１４１の具体的な深さ及び幅は、以下でより詳細に説明する。

【0075】

本発明において、格子状の溝形状１４１は、一つの格子状の溝形状１４１を意味することができ、複数の溝を有し、一定の領域に形成されることを意味することもでき、複数の溝を有する格子状の溝形状１４１は、複数の溝が完全に同一であることを意味するものではなく、実質的に同一の形状が繰り返し形成されることを意味することができる。

【0076】

格子状の溝形状１４１をより容易に理解するために、本発明では格子及び格子内部を２次元的形状の平面として説明することができるが、実質的に表面粗さ、または深さ、幅及び高さを有する３次元的形状の立体であることができる。

【0077】

溝は、本体１１０の内部方向に幅が狭くなる凹んだ形状であることができ、ここで凹んだ形状は、四角形、半円、半楕円形、三角形などの様々な断面を有することができるが、特にこれに制限されるものではない。

【0078】

本発明の一実施形態において、溝の十点平均表面粗さをＲ２ｚと定義するとき、Ｒ２ｚ≧３μｍを満たすことができる。

【0079】

本体１１０と外部電極１３１、１３２との間の表面接合力が向上することができる格子内部の十点平均表面粗さ値（Ｒ２ｚ）であれば、特に制限されないが、好ましい上限は１０μｍ以下であることができる。

【0080】

十点平均表面粗さ（Ｒｚ）とは、例えば、測定による粗さ曲線からその平均線方向に基準長さのみを抽出した後、この抽出部分の平均線で縦倍率方向に測定した最も高い山頂から５番目までの山頂標高の絶対値の平均値と、最も低い谷底から５番目までの谷底標高の絶対値の平均値との合計を求めたことを意味することができる。十点平均表面粗さを適用することで、表面粗さが異なる格子内部をより信頼することができる表面粗さ値で表すことができる。

【0081】

溝の十点平均表面粗さ（Ｒ２ｚ）が３μｍ以上を満たすことで、本体１１０と外部電極１３１、１３２との間の界面の面積が増加し、界面接合力がより向上することができる。

【0082】

溝の十点平均表面粗さ（Ｒ２ｚ）が３μｍ未満の場合、本体１１０と外部電極１３１、１３２との間の界面領域が十分でないため、界面接合力が不十分であることがあり、これにより、本体１１０と外部電極１３１、１３２との間の剥離が発生するおそれがある。

【0083】

本発明において、表面粗さ、平均表面粗さ、最大表面粗さ、十点平均表面粗さなどの表面粗さに関する内容は、表面粗さ測定器（Ｋｅｙｅｎｃｅ ＶＫ‐Ｘ３０００モデル）を介して測定した結果であることができ、微細な深さの表面粗さを測定することができる測定器であれば、どのようなものを用いても良い。

【0084】

一方、平面図を基準として格子状の溝形状の最大長さをＬと定義するとき、Ｌ≦１０μｍを満たすことができる。

【0085】

格子状の溝形状の最大長さ（Ｌ）の下限値は特に制限されないが、格子内部が面積を有することができる値であれば十分であり、例えば、１μｍ以上であることができ、好ましくは３μｍ以上であることができ、より好ましくは５μｍ以上であることができる。

【0086】

格子状の溝形状の最大長さが１０μｍ以下を満たすことで、本体１１０の表面積を増大させて本体１１０と外部電極１３１、１３２との間の界面接合力を向上させることができる。

【0087】

このとき、平面図を基準として格子状の溝形状の面積をＡと定義するとき、Ａ≦０．５×Ｌ^２を満たすことができる。

【0088】

格子状の溝形状の面積をＡと定義するとき、Ａ≦０．５×Ｌ^２を満たすことで、本体１１０の表面積を増大させて本体１１０と外部電極１３１、１３２との間の界面接合力を向上させることができる。

【0089】

本発明において、平面図を基準とした格子状の溝形状の最大長さ（Ｌ）とは、次のような方式で測定した値を意味することができるが、特にこれに制限されるものではない。

【0090】

例えば、倍率２００００倍の走査型電子顕微鏡（ＳＥＭ）または透過型電子顕微鏡（ＴＥＭ）を介して格子状の溝形状が位置する本体１１０の表面である本体の第１面が露出するように実装した後、第３方向の基準で本体の１／４、２／４、３／４地点を撮影してイメージを取得する。本体の第３方向の基準で１／４地点で撮影されたイメージで確認することができる本体の断面は、格子状溝によって一定距離ごとに突出していてもよく、このとき、突出している部分を床と定義することができる。隣接する床と床との間の距離を測定し、これを１ｐｏｉｎｔとするとき、１０ｐｏｉｎｔの距離を測定し、平均した値を代表格子長さｌ１と定義することができる。上述の測定方法と同一方式を用いて、本体の第３方向の基準で２／４、３／４地点で測定した代表格子長さｌ２、ｌ３を求めることができる。このとき、ｌ１、ｌ２、ｌ３のうち最も大きい値（Ｍａｘ（ｌ１、ｌ２、ｌ３））を格子状の溝形状の最大長さ（Ｌ）と定義することができる。

【0091】

平面図を基準とした格子状の溝形状の面積（Ａ）とは、上述の方法で撮影したイメージを基準に格子状の溝形状の内部の面積を測定した値を意味することができる。

【0092】

例えば、本体の第３方向の基準で１／４地点で撮影されたイメージで確認することができる本体の断面に形成された格子状の溝形状の一面積を測定し、これを１ｐｏｉｎｔとするとき、１０ｐｏｉｎｔの面積を測定して平均した値を代表格子面積ａ１と定義することができる。上述した測定方式と同一方式を用いて、本体の第３方向の基準で２／４、３／４地点で測定した代表格子面積ａ２、ａ３を求めることができる。このとき、ａ１、ａ２、ａ３のうち最も大きい値（Ｍａｘ（ａ１、ａ２、ａ３））を格子状の溝形状の面積（Ａ）と定義することができる。

【0093】

本発明の一実施形態においては、セラミック電子部品１００が２つの外部電極１３１、１３２を有する構造について説明しているが、外部電極１３１、１３２の個数や形状などは内部電極１２１、１２２の形態やその他の目的に応じて変更することができる。

【0094】

外部電極１３１、１３２は本体１１０上に配置されて内部電極１２１、１２２と連結されることができる。

【0095】

より具体的には、外部電極１３１、１３２は、本体１１０の第３面３及び第４面４にそれぞれ配置され、第１内部電極１２１及び第２内部電極１２２とそれぞれ連結される第１外部電極１３１及び第２外部電極１３２を含むことができる。すなわち、第１外部電極１３１は本体の第３面３に配置され、第１内部電極１２１と連結されることができ、第２外部電極１３２は本体の第４面４に配置されて第２内部電極１２２と連結されることができる。

【0096】

外部電極１３１、１３２は、金属などの導電性を有するものであれば、どのような物質を用いても形成されることができ、電気的特性、構造的安定性などを考慮して具体的な物質が決定されることができ、さらに多層構造を有することができる。

【0097】

例えば、外部電極１３１、１３２は、本体１１０に配置される電極層１３１ａ、１３２ａ、及び電極層１３１ａ、１３２ａ上に配置されるめっき層１３１ｂ、１３２ｂ、１３１ｃ、１３２ｃ、１３１ｄ、１３２ｄを含むことができる。

【0098】

電極層１３１ａ、１３２ａに対するより具体的な例を挙げると、電極層１３１ａ、１３２ａは、導電性金属及びガラスを含む焼成電極であるか、導電性金属及び樹脂を含む樹脂系電極であることができる。

【0099】

また、電極層１３１ａ、１３２ａは、本体１１０上に焼成電極及び樹脂系電極が順次形成された形態であることができる。

【0100】

また、電極層１３１ａ、１３２ａは、本体１１０上に導電性金属を含むシートを転写する方式で形成されるか、焼成電極上に導電性金属を含むシートを転写する方式で形成されたものであることができる。

【0101】

電極層１３１ａ、１３２ａに用いられる導電性金属は、静電容量形成のために上記内部電極１２１、１２２と電気的に連結されることができる材料であれば特に制限されず、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、スズ（Ｓｎ）、タングステン（Ｗ）、チタン（Ｔｉ）及びこれらの合金からなる群から選択された一つ以上を含むことができる。電極層１３１ａ、１３２ａは、上記導電性金属粉末にガラスフリットを添加して設けられた導電性ペーストを塗布した後、焼成することで形成されることができる。

【0102】

また、電極層１３１ａ、１３２ａは、スパッタリングなどの薄膜堆積法またはめっき法などによって形成された電極層１３１ａ、１３２ａであることができる。

【0103】

スパッタリング法等で形成した電極層１３１ａ、１３２ａの平均厚さは１μｍ以下であることができ、好ましい下限は０．１μｍ以上であることができ、より好ましくは０．３μｍ以上であることができる。

【0104】

電極層１３１ａ、１３２ａを薄膜堆積法などで形成する場合、均一でありながらも薄膜の厚さを有する電極層１３１ａ、１３２ａを形成することができる。これにより、積層型電子部品１００の小型化及び高容量化を同時に達成することができる。

【0105】

電極層１３１ａ、１３２ａの平均厚さは、例えば、以下の方法で測定することができるが、特にこれに制限されるものではない。

【0106】

積層型電子部品１００の第１方向及び第２方向の断面（ｃｒｏｓｓ‐ｓｅｃｔｉｏｎ）を基準として、第１方向の中心部に形成された電極層１３１ａ、１３２ａの第２方向のサイズ及び第１方向の中心部から第１方向に一定間隔、例えば３μｍずつ離隔した地点での電極層１３１ａ、１３２ａの第２方向のサイズを測定した後、平均して求めることができる。一定間隔で測定した電極層１３１ａ、１３２ａの第２方向のサイズの測定値が多くなるほど、電極層１３１ａ、１３２の平均厚さをさらに一般化することができる。

【0107】

めっき層１３１ｂ、１３２ｂ、１３１ｃ、１３２ｃ、１３１ｄ、１３２ｄは、実装特性を向上させる役割を果たすことができる。

【0108】

めっき層１３１ｂ、１３２ｂ、１３１ｃ、１３２ｃ、１３１ｄ、１３２ｄの種類は特に限定されず、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）及びこれらの合金のうち一つ以上を含む単一層のめっき層であることができ、複数の層から形成されることができる。

【0109】

めっき層１３１ｂ、１３２ｂ、１３１ｃ、１３２ｃ、１３１ｄ、１３２ｄに対するより具体的な例を挙げると、めっき層１３１ｂ、１３２ｂはＮｉめっき層またはＳｎめっき層であることができ、電極層１３１ａ、１３２ａ上の銅（Ｃｕ）めっき層１３１ｂ、１３２ｂ、ニッケル（Ｎｉ）めっき層１３１ｃ、１３２ｃ、及びスズ（Ｓｎ）めっき層１３１ｄ、１３２ｄが順次配置された形態であることができる。

【0110】

本発明による格子状の溝形状は、外部電極１３１、１３２と接する本体１１０の表面の少なくとも一部に位置することができる。

【0111】

換言すると、本体１１０と外部電極１３１、１３２が接する界面である本体１１０の表面の少なくとも一部に位置することを意味することができる。

【0112】

上述したように、スパッタリング法などで電極層１３１ａ、１３２ａを形成する場合には、ガラスフリットなどが添加されなくなり得る。これにより、セラミック本体との接合力が不足して本体と電極層との間に剥離が発生する可能性があるが、本発明の格子状の溝形状を本体の表面に形成することで、本体と電極層との間の表面積を増大させることができ、これによって本体と電極層との間の界面接合力が向上することができる。

【0113】

より具体的には、第１外部電極１３１が本体の第３面３及び第１面１の一部と第２面２の一部に配置される場合には、格子状の溝形状１４１も本体の第３面３及び第１面１の一部と第２面２の一部に位置することができる。第２外部電極１３２が本体の第４面４及び第１面１の一部と第２面２の一部に配置される場合には、格子状の溝形状１４１も本体の第４面４及び第１面１の一部と第２面２の一部に位置することができる。

【0114】

このとき、格子状の溝形状が形成された面積は、外部電極１３１、１３２と接する本体１１０の表面の面積の１０％以上であることができる。

【0115】

より具体的には、第１外部電極１３１が本体の第３面３及び第１面１の一部及び第２面２の一部に配置される場合、格子状の溝形状１４１も本体の第３面３及び第１面１の一部及び第２面２の一部に位置することができる。

【0116】

ここで、第１外部電極１３１と本体１１０が接する面積をＳと定義し、本体１１０と第１外部電極１３１が接する本体の表面のうち格子状の溝形状１４１が形成された面積をＴＡと定義するとき、ＴＡ／Ｓ≧１０％を満たすことを意味することができる。第１外部電極１３１に対する説明は、第２外部電極１３２に対する説明にも同様に適用することができる。

【0117】

格子状の溝形状１４１の面積が、外部電極１３１、１３２と接する本体１１０の表面の面積の１０％以上であることを満たすことで、本体１１０と外部電極１３１、１３２との間の界面接合力を向上させることができ、剥離や浮き現象が発生することを抑制することができる。

【0118】

また、格子状の溝形状１４１は、外部電極１３１、１３２が配置されていない本体１１０の表面にも位置することができ、これにより、基板への実装時に外部電極が配置されていない本体１１０の面にはんだ等による接合力が向上することができる。

【0119】

一方、格子状の溝形状１４１は、本体の第３面３及び第４面４に位置することができるが、内部電極１２１、１２２が本体の第３面３及び第４面４と接して外部に露出した領域には、格子状の溝形状が位置しないことがある。

【0120】

これは、格子状の溝形状をレーザを用いて形成する場合、特定波長帯の領域は内部電極の金属をエッチング（ｅｔｃｈｉｎｇ）することができず、誘電体層１１１のみをエッチングした結果であることができる。

【0121】

但し、特にこれに制限されるものではなく、レーザの強度、周波数等を調節して内部電極１２１、１２２にも格子状の溝形状１４１を形成させて界面接合力を増大させることに寄与することができる。

【0122】

サイドマージン部１１４、１１５が本体の第５面５及び第６面６に配置され、外部電極１３１、１３２がサイドマージン部１１４、１１５上に配置される場合には、サイドマージン部１１４、１１５の外表面の少なくとも一部に格子状の溝形状１４１が位置することができる。

【0123】

例えば、第１サイドマージン部１１４が本体の第５面５に配置される場合、本体の第５面５と平行な第１サイドマージン部１１４の外側面のうち、外部電極が配置される領域に格子状の溝形状が位置することができる。また、第１サイドマージン部１１４の第２方向の両端面（ｅｎｄ‐ｓｕｒｆａｃｅ）が本体の第３面３及び第４面４と同一平面上に存在する場合、第１サイドマージン部１１４の第２方向の外表面である両端面（ｅｎｄ‐ｓｕｒｆａｃｅ）の少なくとも一部に格子状の溝形状が位置することができる。第１サイドマージン部１１４に対する説明は、第２サイドマージン部１１５にも同様に適用することができる。

【0124】

換言すると、外部電極１３１、１３２と接する領域に格子状の溝形状１４１が位置することで、外部電極１３１、１３２の剥離や浮き現象を抑制することができ、積層型電子部品の小型化及び高容量化を達成することができるため、信頼性に優れることができる。

【0125】

積層型電子部品１００のサイズは特に限定する必要はない。

【0126】

但し、小型化及び高容量化を同時に達成するためには、誘電体層及び内部電極の厚さを薄くして積層数を増加させる必要があるため、１００５（長さ×幅：１．０ｍｍ×０．５ｍｍ）以下のサイズを有する積層型電子部品１００において本発明による効果がより顕著になることができる。

【0127】

以上で、本発明の実施形態について詳細に説明したが、本発明は上述した実施形態及び添付の図面によって限定されるものではなく、添付された特許請求の範囲によって定められるものである。したがって、特許請求の範囲に記載された本発明の技術的思想を逸脱しない範囲内で当技術分野の通常の知識を有する者によって多様な形態の置換、変形及び変更が可能であり、これもまた本発明の範囲に属するものである。

【0128】

以下、実施例により本発明をさらに詳細に説明するが、これは本発明の具体的な理解を助けるためのものであり、本発明の範囲が実施例によって限定されるものではない。

【0129】

（実施例）
以下では、本体の表面に格子状の溝形状を形成した試験例１と格子状の溝形状を形成していない試験例２との界面接合力を評価した結果について説明する。

【0130】

試験例１は、１．５ワット（Ｗ）強度のレーザを用いてチップ（ｃｈｉｐ）の第３面のセラミック領域に格子状の溝形状を形成した後、スパッタリング法を用いて銅（Ｃｕ）電極層を０．５μｍの厚さに形成した。この後、銅（Ｃｕ）電極層上に銅（Ｃｕ）電解めっき層を３μｍめっきして密着力評価の一種であるテープテスト（ｔａｐｅ ｔｅｓｔ）を行った。後述するテープテストの後に、走査型電子顕微鏡（ＳＥＭ）を用いて格子状の溝形状を撮影したイメージから測定した最大長さ（Ｌ）は１０μｍであり、面積（Ａ）は４８μｍ^２であった。

【0131】

試験例２は、格子状の溝形状を本体の表面に形成していないことを除いては、試験例１と同様に製作した。

【0132】

テープテストは、接着力のあるテープ素材を銅（Ｃｕ）電極層を含む外部電極に接着及び脱着を繰り返し、外部電極の銅（Ｃｕ）電極層が剥離するか否かを評価するテストである。

【0133】

各試験例１及び試験例２ごとに２５個のサンプルチップを製作した後、１０回の接着及び脱着を行ったテープテストの結果、試験例１では、２５個のサンプルチップのいずれも銅（Ｃｕ）電極層の剥離が発生しなかったのに対し、試験例２では、２５個のサンプルチップのうち５個のサンプルチップで銅（Ｃｕ）電極層の剥離が発生した。

【0134】

これにより、格子状の溝形状を形成して本体の表面積を増大させることで、本体と外部電極との間の剥離を抑制することができることが分かる。

【0135】

次に、格子状の溝形状の最適な最大長さ（Ｌ）、面積（Ａ）、平均表面粗さ（Ｒａ）、十点平均表面粗さ（Ｒｚ）及び表面積について測定したデータについて説明する。

【0136】

格子状の溝形状の最大長さ（Ｌ）は、走査型電子顕微鏡（ＳＥＭ）を介して撮影したイメージで格子状の溝形状で測定することができる最大長さを意味し、面積（Ａ）は走査型電子顕微鏡（ＳＥＭ）を用いて撮影したイメージで一つの格子状の溝形状の内部面積を意味する。平均表面粗さ（Ｒａ）、十点平均表面粗さ（Ｒｚ）は表面粗さ測定器によって測定し、表面積成長率（Ｓｄｒ）は一つの格子状の溝形状の実際の３次元面積の成長率を意味し、表面領域が大きくなるほど微細度（ｆｉｎｅ）レベルが高いことを意味する。

【0137】

試験例３は、サンプルチップの本体表面に格子状の溝形状を形成していないサンプルチップであり、製作方法は上述した試験例２と同一である。

【0138】

試験例４は、試験例３の表面粗さの測定を完了した後、サンプルチップの本体表面に１．５ワット（Ｗ）の強度のレーザを照射して格子状の溝形状を形成し、再び表面粗さを測定した。製作方法は上述の試験例１と同一である。図１１の（ａ）は、試験例４の本体の表面に形成された格子状の溝形状の最大長さ（Ｌ）及び面積（Ａ）を測定するために、走査型電子顕微鏡（ＳＥＭ）を用いて撮影したイメージである。

【0139】

試験例５は、新しいサンプルチップの本体表面に１．０ワット（Ｗ）のレーザを照射して格子状の溝形状を形成し、表面粗さを測定した。レーザの強度を除いて、製作方法は上述の試験例１と同一である。図１１の（ｂ）は、試験例５の本体の表面に形成された格子状の溝形状の最大長さ（Ｌ’）及び面積（Ａ’）を測定するために走査型電子顕微鏡（ＳＥＭ）を用いて撮影したイメージである。

【0140】

【表1】

【0141】

格子状の溝形状を形成していない試験例３の場合、一般的な本体の表面粗さを示すものと評価することができ、平均表面粗さ（Ｒａ）は０．１８１μｍ、十点平均表面粗さ（Ｒｚ）は１．７５０μｍ、表面積成長率（Ｓｄｒ）は０．０３７５３と測定された。

【0142】

格子状の溝形状を形成した試験例４の場合、平均表面粗さ（Ｒａ）は０．６５５μｍ、十点平均表面粗さ（Ｒｚ）４．０７０μｍ、表面積成長率（Ｓｄｒ）０．０８１８３、最大長さ（Ｌ）１０μｍ、面積（Ａ）４８μｍ^２と測定された。

【0143】

試験例４と異なる格子状の溝形状を形成した試験例５の場合、平均表面粗さ（Ｒａ）は０．２０１μｍ、十点平均表面粗さ（Ｒｚ）１．３９０μｍ、表面積成長率（Ｓｄｒ）０．０６０５６、最大長さ（Ｌ）１２μｍ、面積（Ａ）６６．５μｍ^２と測定された。

【0144】

試験例４の表面積成長率（Ｓｄｒ）は０．０８１８３であり、これは格子状の溝形状が形成されていない試験例３の表面積成長率（Ｓｄｒ）である０．０３７５３より２．１８倍増加した数値である。２倍以上の表面積成長率の増大が発生する場合、本体と外部電極との間の界面接合力が増大できることが予測でき、このために試験例４の格子状の溝形状が最適条件であることが分かる。

【0145】

試験例５の表面積成長率（Ｓｄｒ）は０．０６０５６であり、これは格子状の溝形状が形成されていない試験例３の表面積成長率（Ｓｄｒ）である０．０３７５３より１．６１倍増加した数値である。表面積成長率が増大するという点は同一であるが、試験例４よりは多少劣化した特性を有することが分かる。

【0146】

本明細書で使用された「一実施形態」という表現は、互いに同一の実施形態を意味するものではなく、それぞれ異なる固有の特徴を強調して説明するために提供されたものである。しかしながら、上記提示された一実施形態は、他の一実施形態の特徴と組み合わせて実現されることを排除しない。例えば、特定の一実施形態において説明された事項が他の一実施形態に説明されていなくても、他の一実施形態においてその事項と反対または矛盾する説明がない限り、他の一実施形態に関連する説明として理解することができる。

【0147】

本明細書で用いられた用語は、単に一実施形態を説明するために用いられたものであり、本開示を限定する意図ではない。このとき、単数の表現は、文脈上明らかに異なるものを意味しない限り、複数の表現を含む。

【符号の説明】

【0148】

１００ 積層型電子部品
１１０ 本体
１１１ 誘電体層
１１２、１１３ カバー部
１１４、１１５ サイドマージン部
１２１、１２２ 内部電極
１３１、１３２ 外部電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】