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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024146719
(43)【公開日】2024-10-15
(54)【発明の名称】ドハティ増幅回路
(51)【国際特許分類】
H03F 1/02 20060101AFI20241004BHJP
H03F 3/24 20060101ALI20241004BHJP
H03F 3/68 20060101ALI20241004BHJP
【ＦＩ】
H03F1/02 188
H03F3/24
H03F3/68 220
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023186707
(22)【出願日】2023-10-31
(31)【優先権主張番号】P 2023058638
(32)【優先日】2023-03-31
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】今井 翔平
(72)【発明者】
【氏名】芦田 哲郎
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA21
5J500AA41
5J500AC36
5J500AC92
5J500AF10
5J500AF15
5J500AK12
5J500AK68
5J500RG09
(57)【要約】
【課題】ドハティ増幅回路の回路規模の増大を抑えつつ、高周波出力信号の品質の低下を抑制する。
【解決手段】ドハティ増幅回路は、第１集積回路と、第１集積回路と接続された第２集積回路とを含み、前記第１集積回路および前記第２集積回路のいずれかは、高周波信号を増幅するキャリアアンプと、高周波信号を増幅するピークアンプと、前記キャリアアンプのドライブレベルを示すドライブレベル信号に基づいて前記高周波信号の利得を制御する可変利得制御回路と、前記可変利得制御回路の出力に基づくバイアスを前記ピークアンプに入力するバイアス回路と、を含み、シリコンダイ上の第１集積回路は、少なくとも前記可変利得制御回路を含む。
【選択図】図１
【解決手段】ドハティ増幅回路は、第１集積回路と、第１集積回路と接続された第２集積回路とを含み、前記第１集積回路および前記第２集積回路のいずれかは、高周波信号を増幅するキャリアアンプと、高周波信号を増幅するピークアンプと、前記キャリアアンプのドライブレベルを示すドライブレベル信号に基づいて前記高周波信号の利得を制御する可変利得制御回路と、前記可変利得制御回路の出力に基づくバイアスを前記ピークアンプに入力するバイアス回路と、を含み、シリコンダイ上の第１集積回路は、少なくとも前記可変利得制御回路を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１集積回路と、第１集積回路と接続された第２集積回路とを含み、
前記第１集積回路および前記第２集積回路のいずれかは、
高周波信号を増幅するキャリアアンプと、
高周波信号を増幅するピークアンプと、
前記キャリアアンプのドライブレベルを示すドライブレベル信号に基づいて前記高周波信号の利得を制御する可変利得制御回路と、
を含み、
前記ピークアンプは、前記可変利得制御回路の出力に基づいて動作状態が制御され、
シリコンダイ上の第１集積回路は、少なくとも前記可変利得制御回路を含む
ドハティ増幅回路。
前記第１集積回路および前記第２集積回路のいずれかは、
高周波信号を増幅するキャリアアンプと、
高周波信号を増幅するピークアンプと、
前記キャリアアンプのドライブレベルを示すドライブレベル信号に基づいて前記高周波信号の利得を制御する可変利得制御回路と、
を含み、
前記ピークアンプは、前記可変利得制御回路の出力に基づいて動作状態が制御され、
シリコンダイ上の第１集積回路は、少なくとも前記可変利得制御回路を含む
ドハティ増幅回路。
【請求項2】
前記可変利得制御回路の出力に基づくバイアスを前記ピークアンプに入力するバイアス回路をさらに含む、
請求項１に記載のドハティ増幅回路。
請求項１に記載のドハティ増幅回路。
【請求項3】
前記シリコンダイ上の前記第１集積回路は、
前記可変利得制御回路の出力を入力とするアクティブバランと、
前記アクティブバランを通過した信号を入力とし、前記バイアス回路を制御する信号を出力する検波回路と、
をさらに含む
請求項２に記載のドハティ増幅回路。
前記可変利得制御回路の出力を入力とするアクティブバランと、
前記アクティブバランを通過した信号を入力とし、前記バイアス回路を制御する信号を出力する検波回路と、
をさらに含む
請求項２に記載のドハティ増幅回路。
【請求項4】
前記キャリアアンプは、ドライバ段キャリアアンプと、前記ドライバ段キャリアアンプの出力を入力とするパワー段キャリアアンプとを含み、
前記ピークアンプは、ドライバ段ピークアンプと、前記ドライバ段ピークアンプの出力を入力とするパワー段ピークアンプとを含み、
前記シリコンダイ上の前記第１集積回路は、
前記高周波信号を、互いに位相が異なる信号として前記キャリアアンプと前記ピークアンプとに入力する分配回路と、
前記ドライバ段キャリアアンプと、
前記ドライバ段ピークアンプと、をさらに含む、
請求項１または請求項２に記載のドハティ増幅回路。
前記ピークアンプは、ドライバ段ピークアンプと、前記ドライバ段ピークアンプの出力を入力とするパワー段ピークアンプとを含み、
前記シリコンダイ上の前記第１集積回路は、
前記高周波信号を、互いに位相が異なる信号として前記キャリアアンプと前記ピークアンプとに入力する分配回路と、
前記ドライバ段キャリアアンプと、
前記ドライバ段ピークアンプと、をさらに含む、
請求項１または請求項２に記載のドハティ増幅回路。
【請求項5】
前記高周波信号を逓倍して出力する逓倍器と、前記逓倍器の出力信号の位相を制御する可変移相器と、前記可変移相器の出力を分周する分周器と、
を含み、前記高周波信号と前記分周器の出力信号とを、互いに位相が異なる信号として前記キャリアアンプと前記ピークアンプとに入力する
請求項１または請求項２に記載のドハティ増幅回路。
を含み、前記高周波信号と前記分周器の出力信号とを、互いに位相が異なる信号として前記キャリアアンプと前記ピークアンプとに入力する
請求項１または請求項２に記載のドハティ増幅回路。
【請求項6】
前記キャリアアンプの出力信号および前記ピークアンプの出力信号に基づいて制御信号を出力する制御回路をさらに含み、
前記制御回路の出力信号によって前記可変移相器の移相量を制御する
請求項５に記載のドハティ増幅回路。
前記制御回路の出力信号によって前記可変移相器の移相量を制御する
請求項５に記載のドハティ増幅回路。
【請求項7】
前記検波回路の出力に基づいて制御される可変電流源をさらに含み、
前記可変電流源の出力を、前記バイアス回路を制御する信号とする、
請求項３に記載のドハティ増幅回路。
前記可変電流源の出力を、前記バイアス回路を制御する信号とする、
請求項３に記載のドハティ増幅回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ドハティ増幅回路に関する。
【背景技術】
【0002】
高効率な電力増幅回路として、ドハティ（Doherty）増幅回路が知られている。ドハティ増幅回路は、一般的に、入力信号の電力レベルにかかわらず動作するキャリアアンプと、入力信号の電力レベルが小さい場合はオフとなり、大きい場合にオンとなるピークアンプとが並列に接続された構成である。当該構成では、高周波入力信号の電力レベルが大きい場合、キャリアアンプが飽和出力電力レベルで飽和を維持しながら動作する。これにより、ドハティ増幅回路は、通常の電力増幅回路に比べて効率を向上させることができる。
【0003】
下記の特許文献１から特許文献３までには、ピークアンプのバイアスを制御する技術が記載されている。
【0004】
特許文献１に記載の技術は、キャリアアンプの飽和をキャリアアンプのバイアス回路を介して検出し、検出信号に応じてピークアンプのバイアス回路を制御するものである。
【0005】
特許文献２に記載の技術は、キャリアアンプの飽和をキャリアアンプの出力信号によって検出し、検出信号に応じてピークアンプのバイアス回路を制御するものである。
【0006】
特許文献３に記載の技術は、ドハティ増幅回路に入力される高周波入力信号レベル又はキャリアアンプに入力される高周波入力信号レベルに応じて、ピークアンプのバイアス回路を制御するものである。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】米国特許出願公開第２０１６／０２４１２０９号明細書
【特許文献2】米国特許出願公開第２０２０／００２８４７２号明細書
【特許文献3】特開２０１９－４１２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
特許文献１および特許文献２に記載の技術では、キャリアアンプの飽和を検出するための回路が応答するまでの時間として、数十ｎｓ程度を要する。従って、次のような不都合が生じ得る。例えば、瞬間的（数十ｎｓよりもかなり短い時間）な電力の増加がある高周波入力信号がドハティ増幅回路に入力された場合、キャリアアンプが飽和を開始してからピークアンプのバイアス点が変動するまでの数十ｎｓの間に、キャリアアンプが飽和している時間が発生し得る。これにより、ドハティ増幅回路の高周波出力信号の品質を高く保てないことがあり得る。また、当該ドハティ増幅回路が通信装置に適用されている場合、通信品質を高く保てないことがあり得る。
【0009】
特許文献３に記載の技術は、高周波入力信号レベルに応じて動作するものの、高周波入力信号レベルをバイアス回路で検出しており、基本的に応答速度は低速であると考えられ、ドハティ増幅回路の高周波出力信号の品質を高く保てないことがあり得ると考えられる。
【0010】
また、ドハティ増幅回路の回路規模の増大を抑えることも重要である。
【0011】
本発明は、上記に鑑みてなされたものであって、その目的は、ドハティ増幅回路の回路規模の増大を抑えつつ、高周波出力信号の品質の低下を抑制することである。
【課題を解決するための手段】
【0012】
本発明の一側面のドハティ増幅回路は、第１集積回路と、第１集積回路と接続された第２集積回路とを含み、前記第１集積回路および前記第２集積回路のいずれかは、高周波信号を増幅するキャリアアンプと、高周波信号を増幅するピークアンプと、前記キャリアアンプのドライブレベルを示すドライブレベル信号に基づいて前記高周波信号の利得を制御する可変利得制御回路と、を含み、前記ピークアンプは、前記可変利得制御回路の出力に基づいて動作状態が制御され、シリコンダイ上の第１集積回路は、少なくとも前記可変利得制御回路を含む。
【発明の効果】
【0013】
本発明によれば、ドハティ増幅回路の回路規模の増大を抑えつつ、高周波出力信号の品質の低下を抑制できる。
【図面の簡単な説明】
【0014】
【発明を実施するための形態】
【0015】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。以下の各実施形態の説明において、他の実施形態と同一または同等の構成部分については同一の符号を付し、その説明を簡略または省略する。各実施形態により本発明が限定されるものではない。また、各実施形態の構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。以下に記載した構成は適宜組み合わせることが可能である。発明の要旨を逸脱しない範囲で構成の省略、置換または変更を行うことができる。なお、第２実施形態以降では第１実施形態と共通の事柄についての記述を適宜省略し、異なる点について説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【0016】
＜第１実施形態＞
（構成）
図１は、第１実施形態のドハティ増幅回路の構成を示す図である。図１において、第１実施形態のドハティ増幅回路１は、入力端子１０ａに入力される高周波信号ＲＦｉｎを増幅し、高周波信号ＲＦｏｕｔを出力端子１０ｂから出力する。
（構成）
図１は、第１実施形態のドハティ増幅回路の構成を示す図である。図１において、第１実施形態のドハティ増幅回路１は、入力端子１０ａに入力される高周波信号ＲＦｉｎを増幅し、高周波信号ＲＦｏｕｔを出力端子１０ｂから出力する。
【0017】
ドハティ増幅回路１は、９０°ハイブリッド回路１１と、初段（ドライバ段）のキャリアアンプ１２と、中間段のキャリアアンプ１３と、バラン１８Ａと、最終段（パワー段）のキャリアアンプ１４と、ディレイライン２０と、初段のピークアンプ１５と、中間段のピークアンプ１６と、バラン１８Ｂと、最終段のピークアンプ１７と、結合器１９と、バイアス回路２２からバイアス回路２７までと、を含む。
【0018】
キャリアアンプ１４は、第１相のキャリアアンプ１４Ａと、第２相のキャリアアンプ１４Ｂと、を含む差動増幅器である。ピークアンプ１７は、第１相のピークアンプ１７Ａと、第２相のピークアンプ１７Ｂと、を含む差動増幅器である。本開示において、差動増幅器内の一方の増幅器の出力信号と他方の増幅器の出力信号とは、電圧振幅の差が３ｄＢ以内であり、位相差が９０°から２７０°までの範囲内であることが好ましい。
【0019】
本実施形態では、ドハティ増幅回路１の段数は３段としたが、本開示はこれに限定されない。ドハティ増幅回路１の段数は、１段または２段であっても良いし、４段以上であっても良い。
【0020】
本実施形態では、キャリアアンプ１２およびキャリアアンプ１３の各々は、シングルエンドの増幅器としたが、本開示はこれに限定されない。キャリアアンプ１２およびキャリアアンプ１３の各々は、差動増幅器であっても良い。
【0021】
本実施形態では、キャリアアンプ１４は、差動増幅器としたが、本開示はこれに限定されない。キャリアアンプ１４は、シングルエンドの増幅器であっても良い。
【0022】
本実施形態では、ピークアンプ１５およびピークアンプ１６の各々は、シングルエンドの増幅器としたが、本開示はこれに限定されない。ピークアンプ１５およびピークアンプ１６の各々は、差動増幅器であっても良い。
【0023】
本実施形態では、ピークアンプ１７は、差動増幅器としたが、本開示はこれに限定されない。ピークアンプ１７は、シングルエンドの増幅器であっても良い。
【0024】
９０°ハイブリッド回路１１は、入力端子１０ａに入力される高周波信号ＲＦｉｎを、互いに位相が略９０°異なる高周波信号ＲＦ１１およびＲＦ２０に分ける。高周波信号ＲＦ１１は、キャリアアンプ１２に入力される。高周波信号ＲＦ２０は、ディレイライン２０に入力される。ディレイライン２０は、高周波信号ＲＦ２０を所定時間遅延させ、高周波信号ＲＦ２１として出力する。高周波信号ＲＦ２１は、ピークアンプ１５に入力される。なお、「略９０°」とは、９０°の位相のみではなく、９０°±４５°の位相をも含むものとする。９０°ハイブリッド回路１１は、本開示の「分配回路」に相当する。
【0025】
高周波信号ＲＦ２１の位相は、高周波信号ＲＦ１１より９０°遅れていることが例示される。高周波信号ＲＦ１１の電力と、高周波信号ＲＦ２１の電力とは、同じであることが例示される。
【0026】
バイアス回路２２は、キャリアアンプ１２にバイアスを与える。キャリアアンプ１２は、高周波信号ＲＦ１１を増幅した高周波信号ＲＦ１２をキャリアアンプ１３に出力する。バイアス回路２３は、キャリアアンプ１３にバイアスを与える。キャリアアンプ１３は、高周波信号ＲＦ１２を増幅した高周波信号ＲＦ１３をバラン１８Ａの第１巻線Ｌ１の一端に出力する。
【0027】
バラン１８Ａの第１巻線Ｌ１の他端は、電源Ｖｃｃに電気的に接続されている。バラン１８Ａは、高周波信号ＲＦ１３を、差動信号を構成する高周波信号ＲＦ１４および高周波信号ＲＦ１５に変換し、第２巻線Ｌ２の両端からそれぞれ出力する。
【0028】
バイアス回路２４は、キャリアアンプ１４Ａ、１４Ｂにバイアスを与える。キャリアアンプ１４Ａは、高周波信号ＲＦ１４を増幅した高周波信号ＲＦ１６を結合器１９に出力する。キャリアアンプ１４Ｂは、高周波信号ＲＦ１５を増幅した高周波信号ＲＦ１７を結合器１９に出力する。
【0029】
バイアス回路２５は、ピークアンプ１５にバイアスを与える。ピークアンプ１５は、高周波信号ＲＦ２１を増幅した高周波信号ＲＦ２２をピークアンプ１６に出力する。
【0030】
バイアス回路２６は、ピークアンプ１６にバイアスを与える。ピークアンプ１６は、高周波信号ＲＦ２２を増幅した高周波信号ＲＦ２３をバラン１８Ｂの第１巻線Ｌ３の一端に出力する。
【0031】
バラン１８Ｂの第１巻線Ｌ３の他端は、電源Ｖｃｃに電気的に接続されている。バラン１８Ｂは、高周波信号ＲＦ２３を、差動信号を構成する高周波信号ＲＦ２４および高周波信号ＲＦ２５に変換し、第２巻線Ｌ４の両端からそれぞれ出力する。
【0032】
バイアス回路２７は、ピークアンプ１７Ａ、１７Ｂにバイアスを与える。ピークアンプ１７Ａは、高周波信号ＲＦ２４を増幅した高周波信号ＲＦ２６を結合器１９に出力する。ピークアンプ１７Ｂは、高周波信号ＲＦ２５を増幅した高周波信号ＲＦ２７を結合器１９に出力する。
【0033】
また、ドハティ増幅回路１は、アッテネータ３１と、可変利得制御回路３２と、アクティブバラン３３と、検波回路３４と、を含む。アッテネータ３１は、高周波信号ＲＦｉｎを減衰させて高周波信号ＲＦ３１として出力する。可変利得制御回路３２は、検出信号Ｓ１１に基づいて、高周波信号ＲＦ３１を減衰させて高周波信号ＲＦ３２として出力する。アクティブバラン３３は、差動信号である高周波信号ＲＦ３３を検波回路３４に出力する。
【0034】
実施形態では、アクティブバラン３３が差動の高周波信号ＲＦ３３を出力することとしたが、本開示はこれに限定されない。アクティブバラン３３は、シングルエンドの高周波信号を出力することとしても良い。また、可変利得制御回路３２による減衰で十分である場合には、アッテネータ３１を削除しても良い。
【0035】
結合器１９は、第１巻線Ｌ５およびＬ７と、第２巻線Ｌ６およびＬ８と、第１巻線Ｌ５に並列に接続されるキャパシタＣ１と、第２巻線Ｌ６に直列に接続されるキャパシタＣ２と、第１巻線Ｌ７に並列に接続されるキャパシタＣ３と、第２巻線Ｌ８に並列に接続されるキャパシタＣ４と、を含む。第１巻線Ｌ５の一端はキャリアアンプ１４Ａの出力端に接続される。第１巻線Ｌ５の他端はキャリアアンプ１４Ｂの出力端に接続される。第１巻線Ｌ７の一端はピークアンプ１７Ａの出力端に接続される。第１巻線Ｌ７の他端はピークアンプ１７Ｂの出力端に接続される。第２巻線Ｌ６の一端はキャパシタＣ２の一端に接続される。第２巻線Ｌ６の他端は第２巻線Ｌ８の一端およびキャパシタＣ４の一端に接続される。第２巻線Ｌ８の他端およびキャパシタＣ４の他端は、基準電位に接続される。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。結合器１９は、高周波信号ＲＦ１６、ＲＦ１７、ＲＦ２６およびＲＦ２７を結合し、出力端子１０ｂから高周波信号ＲＦｏｕｔを出力する。
【0036】
ドライブレベル検出回路３５は、高周波信号ＲＦ１６およびＲＦ１７に基づいて、キャリアアンプ１４のドライブレベル（動作レベル）を検出し、キャリアアンプ１４のドライブレベルを表す検出信号Ｓ１１を可変利得制御回路３２に出力する。検出信号Ｓ１１は、キャリアアンプ１４のドライブレベルに相補的に変化する信号（反転信号）であっても良い。
【0037】
可変利得制御回路３２には、高周波信号ＲＦ３１と、検出信号Ｓ１１と、が入力される。可変利得制御回路３２には、高周波信号ＲＦ３１に代えて、高周波信号ＲＦ１１、或いは、高周波信号ＲＦ２０が入力されても良い。
【0038】
可変利得制御回路３２は、検出信号Ｓ１１に基づいて、高周波信号ＲＦ３１を減衰させ、高周波信号ＲＦ３２をアクティブバラン３３に出力する。例えば、可変利得制御回路３２は、キャリアアンプ１４が飽和レベルに近いことを検出信号Ｓ１１が表している場合、高周波信号ＲＦ３１をあまり減衰させずに、高周波信号ＲＦ３２を出力することが例示される。また、例えば、可変利得制御回路３２は、キャリアアンプ１４が飽和レベルに近くないことを検出信号Ｓ１１が表している場合、高周波信号ＲＦ３１を大きく減衰させて、高周波信号ＲＦ３２を出力することが例示される。
【0039】
検波回路３４は、高周波信号ＲＦ３３に基づいて、制御信号Ｓ１、Ｓ２およびＳ３を出力する。制御信号Ｓ１、Ｓ２、Ｓ３は、それぞれ、バイアス回路２５、２６、２７に入力される。バイアス回路２５、２６、２７は、上述したように、ピークアンプ１５、１６、１７Ａ、１７Ｂにバイアスを与える。つまり、ピークアンプ１５、１６、１７Ａ、１７Ｂは、制御信号Ｓ１、Ｓ２およびＳ３により、その動作状態が制御される。具体的に、ピークアンプ１５、１６、１７Ａ、１７Ｂは、可変利得制御回路３２から出力される高周波信号ＲＦ３２に基づく制御信号Ｓ１、Ｓ２、および、Ｓ３により、動作状態（高周波信号増幅状態）となるか、非動作状態（高周波信号非増幅状態）となるかが制御される。なお、ドハティ増幅回路１においては、制御信号Ｓ１、Ｓ２、Ｓ３がピークアンプ１５、１６、１７Ａ、１７Ｂのバイアス回路２５、２６、２７に入力される構成を開示している。しかしながら、制御信号Ｓ１、Ｓ２、Ｓ３は、ピークアンプ１５、１６、１７Ａ、１７Ｂに、バイアス回路２５、２６、２７を介さず直接入力されてもよい。
【0040】
（効果）
以上のように構成されたドハティ増幅回路１は、可変利得制御回路３２を含む第１集積回路ＣＭ１と、第１集積回路ＣＭ１以外の部分とを含む。第１集積回路ＣＭ１はシリコンダイ上に形成される。第１集積回路ＣＭ１以外の部分すなわち図中の破線の枠の外側の部分を、「第２集積回路」と定義する。可変利得制御回路３２以外の部分は、第２集積回路ＣＭ１ａに形成される。第２集積回路ＣＭ１ａは、シリコンダイ以外のダイ上に形成される。第２集積回路ＣＭ１ａは、例えば、ＧａＡｓ（ガリウムヒ素）ダイ上に形成される。第２集積回路ＣＭ１ａは、第１集積回路ＣＭ１に接続されている。ここで、検波回路３４は、高周波信号ＲＦｉｎに応じてフィードフォワード的に動作すると考えることができる。このフィードフォワードに関する部分をシリコンダイ上に形成することにより、バイアス回路２５、２６による制御の応答性を高めることができる。
以上のように構成されたドハティ増幅回路１は、可変利得制御回路３２を含む第１集積回路ＣＭ１と、第１集積回路ＣＭ１以外の部分とを含む。第１集積回路ＣＭ１はシリコンダイ上に形成される。第１集積回路ＣＭ１以外の部分すなわち図中の破線の枠の外側の部分を、「第２集積回路」と定義する。可変利得制御回路３２以外の部分は、第２集積回路ＣＭ１ａに形成される。第２集積回路ＣＭ１ａは、シリコンダイ以外のダイ上に形成される。第２集積回路ＣＭ１ａは、例えば、ＧａＡｓ（ガリウムヒ素）ダイ上に形成される。第２集積回路ＣＭ１ａは、第１集積回路ＣＭ１に接続されている。ここで、検波回路３４は、高周波信号ＲＦｉｎに応じてフィードフォワード的に動作すると考えることができる。このフィードフォワードに関する部分をシリコンダイ上に形成することにより、バイアス回路２５、２６による制御の応答性を高めることができる。
【0041】
可変利得制御回路３２については、チップ上に形成する際に面積が大きくなることがある。シリコンダイ上の第１集積回路ＣＭ１に可変利得制御回路３２を形成すれば、可変利得制御回路３２について微細な加工が可能になり、チップ上の占有面積を抑えることができる。その結果、チップ上に形成するドハティ増幅回路１全体を小型にすることができる。
【0042】
＜第２実施形態＞
（構成）
図２は、第２実施形態のドハティ増幅回路の構成を示す図である。図２に示す第２実施形態のドハティ増幅回路１ａにおいては、シリコンダイ上に形成される範囲が第１実施形態のドハティ増幅回路１とは異なる。
（構成）
図２は、第２実施形態のドハティ増幅回路の構成を示す図である。図２に示す第２実施形態のドハティ増幅回路１ａにおいては、シリコンダイ上に形成される範囲が第１実施形態のドハティ増幅回路１とは異なる。
【0043】
図１を参照して説明した第１実施形態のドハティ増幅回路１においては、可変利得制御回路３２がシリコンダイ上の第１集積回路ＣＭ１に形成される。これに対し、図２に示す第２実施形態のドハティ増幅回路１ａは、可変利得制御回路３２とともに、９０°ハイブリッド回路１１、アッテネータ３１、アクティブバラン３３、検波回路３４、および、ディレイライン２０が、シリコンダイ上の第１集積回路ＣＭ２に形成される。ドハティ増幅回路１ａのシリコンダイ上の第１集積回路ＣＭ２以外の部分すなわち図２中の符号「ＣＭ２」で示す破線の枠の外側の部分は、第２集積回路ＣＭ２ａに形成される。第２集積回路ＣＭ２ａは、例えば、ＧａＡｓダイ上に形成される。第２集積回路ＣＭ２ａは、第１集積回路ＣＭ２に接続されている。
【0044】
（効果）
可変利得制御回路３２の他に、９０°ハイブリッド回路１１、アッテネータ３１、アクティブバラン３３、検波回路３４、および、ディレイライン２０をシリコンダイ上の第１集積回路ＣＭ２に形成すれば、これらについて微細な加工が可能になり、チップ上の占有面積を抑えることができる。その結果、チップ上に形成するドハティ増幅回路１ａ全体を小型にすることができる。
可変利得制御回路３２の他に、９０°ハイブリッド回路１１、アッテネータ３１、アクティブバラン３３、検波回路３４、および、ディレイライン２０をシリコンダイ上の第１集積回路ＣＭ２に形成すれば、これらについて微細な加工が可能になり、チップ上の占有面積を抑えることができる。その結果、チップ上に形成するドハティ増幅回路１ａ全体を小型にすることができる。
【0045】
また、可変利得制御回路３２、アクティブバラン３３および検波回路３４において、電流源が必要になる場合がある。この電流源をシリコンダイ上の第１集積回路ＣＭ２において形成し、可変利得制御回路３２、アクティブバラン３３および検波回路３４をシリコンダイ上の第１集積回路ＣＭ２以外の第２集積回路ＣＭ２ａに形成すると、信号をやり取りするためのバンプを用意する必要があり、回路を小型にすることの妨げになる。そこで、本実施形態のように、関連ある部分をまとめてシリコンダイ上の第１集積回路ＣＭ２に形成することにより、信号をやり取りするためのバンプが不要になり、ドハティ増幅回路１ａを小型にすることができる。
【0046】
＜第３実施形態＞
（構成）
図３は、第３実施形態のドハティ増幅回路の構成を示す図である。図３に示す第３実施形態のドハティ増幅回路１ｂにおいては、シリコンダイに形成される範囲が第１実施形態のドハティ増幅回路１、第２実施形態のドハティ増幅回路１ａとは異なる。
（構成）
図３は、第３実施形態のドハティ増幅回路の構成を示す図である。図３に示す第３実施形態のドハティ増幅回路１ｂにおいては、シリコンダイに形成される範囲が第１実施形態のドハティ増幅回路１、第２実施形態のドハティ増幅回路１ａとは異なる。
【0047】
図１を参照して説明した第１実施形態のドハティ増幅回路１においては、可変利得制御回路３２がシリコンダイ上の第１集積回路ＣＭ１に形成される。また、図２に示す第２実施形態のドハティ増幅回路１ａは、９０°ハイブリッド回路１１、アッテネータ３１、可変利得制御回路３２、アクティブバラン３３、検波回路３４、および、ディレイライン２０が、シリコンダイ上の第１集積回路ＣＭ２に形成される。これらに対し、図３に示す第３実施形態のドハティ増幅回路１ｂは、第２実施形態のドハティ増幅回路１ａにおいて、さらに、１段目のキャリアアンプ１２、１段目のピークアンプ１５、バイアス回路２２および２５が、シリコンダイ上の第１集積回路ＣＭ３に形成される。ドハティ増幅回路１ｂのシリコンダイ上の第１集積回路ＣＭ３以外の部分すなわち図３中の符号「ＣＭ３」で示す破線の枠の外側の部分は、第２集積回路ＣＭ３ａに形成される。第２集積回路ＣＭ３ａは、例えば、ＧａＡｓダイ上に形成される。第２集積回路ＣＭ３ａは、第１集積回路ＣＭ３に接続されている。
【0048】
（効果）
上記の各部をシリコンダイ上の第１集積回路ＣＭ３に形成すれば、これらについて微細な加工が可能になり、チップ上の占有面積を抑えることができる。その結果、チップ上に形成するドハティ増幅回路１ｂ全体を小型にすることができる。ここで、図１を参照すると、ドハティ増幅回路１は、第１集積回路ＣＭ１と、第１集積回路ＣＭ１と接続された第２集積回路ＣＭ１ａとを含む。図２を参照すると、ドハティ増幅回路１ａは、第１集積回路ＣＭ２と、第１集積回路ＣＭ２と接続された第２集積回路ＣＭ２ａとを含む。図３を参照すると、ドハティ増幅回路１ｂは、第１集積回路ＣＭ３と、第１集積回路ＣＭ３と接続された第２集積回路ＣＭ３ａとを含む。そして、第１集積回路ＣＭ１（ＣＭ２またはＣＭ３）および第２集積回路（ＣＭ２ａまたはＣＭ３ａ）のいずれかは、高周波信号を増幅するキャリアアンプ１２、１３、１４と、高周波信号を増幅するピークアンプ１５、１６、１７と、キャリアアンプ１４のドライブレベルを示すドライブレベル信号に基づいて高周波信号の利得を制御する可変利得制御回路３２と、可変利得制御回路３２の出力に基づくバイアスをピークアンプに入力するバイアス回路２５、２６、２７と、を含む。このため、図１に示す第１集積回路ＣＭ１、図２に示す第１集積回路ＣＭ２、図３に示す第１集積回路ＣＭ３は、いずれも、少なくとも、可変利得制御回路３２を含む。チップ上に形成する際に面積が大きくなることがある可変利得制御回路３２をシリコンダイ上の第１集積回路ＣＭ１、ＣＭ２、ＣＭ３に形成することにより、ドハティ増幅回路１、ドハティ増幅回路１ａ、ドハティ増幅回路１ｂを小型にすることができる。以後の各実施形態においても上記と同様である。
上記の各部をシリコンダイ上の第１集積回路ＣＭ３に形成すれば、これらについて微細な加工が可能になり、チップ上の占有面積を抑えることができる。その結果、チップ上に形成するドハティ増幅回路１ｂ全体を小型にすることができる。ここで、図１を参照すると、ドハティ増幅回路１は、第１集積回路ＣＭ１と、第１集積回路ＣＭ１と接続された第２集積回路ＣＭ１ａとを含む。図２を参照すると、ドハティ増幅回路１ａは、第１集積回路ＣＭ２と、第１集積回路ＣＭ２と接続された第２集積回路ＣＭ２ａとを含む。図３を参照すると、ドハティ増幅回路１ｂは、第１集積回路ＣＭ３と、第１集積回路ＣＭ３と接続された第２集積回路ＣＭ３ａとを含む。そして、第１集積回路ＣＭ１（ＣＭ２またはＣＭ３）および第２集積回路（ＣＭ２ａまたはＣＭ３ａ）のいずれかは、高周波信号を増幅するキャリアアンプ１２、１３、１４と、高周波信号を増幅するピークアンプ１５、１６、１７と、キャリアアンプ１４のドライブレベルを示すドライブレベル信号に基づいて高周波信号の利得を制御する可変利得制御回路３２と、可変利得制御回路３２の出力に基づくバイアスをピークアンプに入力するバイアス回路２５、２６、２７と、を含む。このため、図１に示す第１集積回路ＣＭ１、図２に示す第１集積回路ＣＭ２、図３に示す第１集積回路ＣＭ３は、いずれも、少なくとも、可変利得制御回路３２を含む。チップ上に形成する際に面積が大きくなることがある可変利得制御回路３２をシリコンダイ上の第１集積回路ＣＭ１、ＣＭ２、ＣＭ３に形成することにより、ドハティ増幅回路１、ドハティ増幅回路１ａ、ドハティ増幅回路１ｂを小型にすることができる。以後の各実施形態においても上記と同様である。
【0049】
また、ドハティ増幅回路１ｂにおいては、１段目のキャリアアンプ１２、１段目のピークアンプ１５、バイアス回路２２および２５も、シリコンダイ上の第１集積回路ＣＭ３にともに形成されている。これにより、１段目のキャリアアンプ１２、１段目のピークアンプ１５、バイアス回路２２および２５に接続されるチップ上の配線やバンプの数を低減できる。一般的に、チップ上の配線やバンプには寄生成分が生じやすい。そのため、１段目のキャリアアンプ１２や１段目のピークアンプ１５をシリコンダイの外部、すなわち、チップ上に設けた場合、これらの寄生成分の影響を受けて１段目のキャリアアンプ１２、および、１段目のピークアンプ１５の動作が低速になることがあった。これに対して、ドハティ増幅回路１ｂでは、１段目のキャリアアンプ１２、１段目のピークアンプ１５、バイアス回路２２および２５を、可変利得制御回路３２等と同一のシリコンダイ上の第１集積回路ＣＭ３に形成する。そのため、チップ上の配線やバンプに起因する寄生成分を最小にして、１段目のキャリアアンプ１２、および、１段目のピークアンプ１５の動作を高速にすることができる。
【0050】
＜第４実施形態＞
（構成）
図４は、第４実施形態のドハティ増幅回路の構成を示す図である。第４実施形態のドハティ増幅回路１ｃは、第１実施形態のドハティ増幅回路１において、９０°ハイブリッド回路の代わりに、逓倍器４１、可変移相器４２、分周器４３を含む。また、第１実施形態のドハティ増幅回路１は、キャリアアンプ、ピークアンプともに３段の構成であるのに対し、第４実施形態のドハティ増幅回路１ｃの段数は、２段である。すなわち、ドハティ増幅回路１ｃは、ドライバ段のキャリアアンプ１２と、パワー段のキャリアアンプ１３と、ドライバ段のピークアンプ１５と、パワー段のピークアンプ１６と、を含む。なお、第４実施形態のドハティ増幅回路１ｃは、直流電流をカットするためのキャパシタＣ１２、Ｃ１３、Ｃ１５、および、Ｃ１６を含む。
（構成）
図４は、第４実施形態のドハティ増幅回路の構成を示す図である。第４実施形態のドハティ増幅回路１ｃは、第１実施形態のドハティ増幅回路１において、９０°ハイブリッド回路の代わりに、逓倍器４１、可変移相器４２、分周器４３を含む。また、第１実施形態のドハティ増幅回路１は、キャリアアンプ、ピークアンプともに３段の構成であるのに対し、第４実施形態のドハティ増幅回路１ｃの段数は、２段である。すなわち、ドハティ増幅回路１ｃは、ドライバ段のキャリアアンプ１２と、パワー段のキャリアアンプ１３と、ドライバ段のピークアンプ１５と、パワー段のピークアンプ１６と、を含む。なお、第４実施形態のドハティ増幅回路１ｃは、直流電流をカットするためのキャパシタＣ１２、Ｃ１３、Ｃ１５、および、Ｃ１６を含む。
【0051】
さらに、第１実施形態のドハティ増幅回路１の最終段のキャリアアンプ１４、および、最終段のピークアンプ１７は、差動増幅器である。これに対し、第４実施形態のドハティ増幅回路１ｃのパワー段のキャリアアンプ１３、および、パワー段のピークアンプ１６は、シングルエンドの増幅器である。
【0052】
第１実施形態のドハティ増幅回路１のドライブレベル検出回路３５は、差動信号の高周波信号に基づいてドライブレベル（動作レベル）を検出する。これに対し、第４実施形態のドハティ増幅回路１ｃのドライブレベル検出回路３５ａは、例えば、高周波信号と所定の基準電位とを比較してドライブレベル（動作レベル）を検出する。
【0053】
バイアス回路２５、２６によって、ピークアンプ１５、１６を適切に制御できていれば、逓倍器４１、可変移相器４２および分周器４３によって９０度の位相差を実現できるので、回路規模が大きくなる９０°ハイブリッド分配回路を設ける必要がなくなり、ドハティ増幅回路１ｃ全体を小型にすることができる。
【0054】
（逓倍器）
図５は、図４中の逓倍器４１の構成例を示す図である。図５において、逓倍器４１は、入力端子４１ａと、前段の逓倍器４１０Ａと、後段の逓倍器４１０Ｂと、ハイパスフィルタ４１０Ｃと、出力端子４１ｂと、を含む。
図５は、図４中の逓倍器４１の構成例を示す図である。図５において、逓倍器４１は、入力端子４１ａと、前段の逓倍器４１０Ａと、後段の逓倍器４１０Ｂと、ハイパスフィルタ４１０Ｃと、出力端子４１ｂと、を含む。
【0055】
前段の逓倍器４１０Ａは、インダクタ４１１Ａおよび４１２Ａと、キャパシタ４１３Ａおよび４１４Ａと、電流源４１５Ａと、ダイオード４１６Ａおよび４１７Ａと、を含む。
【0056】
インダクタ４１１Ａの一端は入力端子４１ａに接続され、インダクタ４１１Ａの他端は、基準電位に接続される。インダクタ４１１Ａとインダクタ４１２Ａとは互いに電磁気的に結合している。キャパシタ４１３Ａは、インダクタ４１１Ａに並列に接続される。キャパシタ４１４Ａは、インダクタ４１２Ａに並列に接続される。
【0057】
インダクタ４１２Ａの中点Ｎａには電流源４１５Ａが接続される。電流源４１５Ａは、電源Ｖｃｃに接続される。
【0058】
インダクタ４１２Ａの一端はダイオード４１６Ａのアノードに接続され、インダクタ４１２Ａの他端はダイオード４１７Ａのアノードに接続される。ダイオード４１６Ａのカソードとダイオード４１７Ａのカソードとが接続され、さらに、後段の逓倍器４１０Ｂに接続される。
【0059】
後段の逓倍器４１０Ｂは、前段の逓倍器４１０Ａと同様の構成である。すなわち、後段の逓倍器４１０Ｂは、インダクタ４１１Ｂおよび４１２Ｂと、キャパシタ４１３Ｂおよび４１４Ｂと、電流源４１５Ｂと、ダイオード４１６Ｂおよび４１７Ｂと、を含む。ダイオード４１６Ｂのカソードとダイオード４１７Ｂのカソードとが接続され、さらに、ハイパスフィルタ４１０Ｃに接続される。
【0060】
ハイパスフィルタ４１０Ｃは、キャパシタ４１８と、インダクタ４１９と、を含む。キャパシタ４１８の一端はインダクタ４１９の一端に接続され、キャパシタ４１８の他端は出力端子４１ｂに接続される。インダクタ４１９の他端は基準電位に接続される。
【0061】
前段の逓倍器４１０Ａにおいて、入力端子４１ａに交流信号が入力されると、一次側のインダクタ４１１Ａに電流が流れる。二次側のインダクタ４１２Ａの中点Ｎａには電流源４１５Ａが接続されており、互いに反転した２つの電流が得られる。この２つの電流をダイオード４１６Ａ、４１７Ａに半周期ずつ通過させることによって２倍の周波数の交流信号が得られる。この２倍の周波数の交流信号が後段の逓倍器４１０Ｂに入力されると、さらに２倍の周波数の交流信号が得られる。つまり、前段の逓倍器４１０Ａおよび後段の逓倍器４１０Ｂによって、４倍の周波数の交流信号が得られる。ハイパスフィルタ４１０Ｃを通過させ、入力端子４１ａに入力される信号の４倍の周波数を有する交流信号が出力端子４１ｂから出力される。
【0062】
（移相器）
図６は、図４中の可変移相器４２の構成例を示す図である。可変移相器４２は、入力端子４２ａと、可変容量ダイオード４２１および４２２と、インダクタ４２３および４２４と、抵抗４２５と、可変電圧源４２６と、出力端子４２ｂと、を含む。
図６は、図４中の可変移相器４２の構成例を示す図である。可変移相器４２は、入力端子４２ａと、可変容量ダイオード４２１および４２２と、インダクタ４２３および４２４と、抵抗４２５と、可変電圧源４２６と、出力端子４２ｂと、を含む。
【0063】
可変容量ダイオード４２１および４２２と、インダクタ４２３および４２４とによって、π型フィルタ回路が形成される。可変電圧源４２６を適切に調整することにより、所望の移相量を実現できる。
【0064】
【0065】
入力端子４３ａは、Ｄ型フリップフロップ４３１Ａのクロック端子ＣＬＫに接続される。Ｄ型フリップフロップ４３１Ａの出力端子Ｑは、Ｄ型フリップフロップ４３１Ｂのクロック端子ＣＬＫに接続される。Ｄ型フリップフロップ４３１Ｂの出力端子Ｑは、出力端子４３ｂに接続される。Ｄ型フリップフロップ４３１Ａの反転出力端子Ｑ（－）は、Ｄ型フリップフロップ４３１ＡのＤ入力端子に接続される。Ｄ型フリップフロップ４３１Ｂの反転出力端子Ｑ（－）は、Ｄ型フリップフロップ４３１Ｂの入力端子Ｄに接続される。
【0066】
このように接続されたＤ型フリップフロップ４３１Ａは、クロック端子ＣＬＫに入力される信号の遷移タイミングで入力端子Ｄのレベルを取り込み、出力端子Ｑから出力する。入力端子Ｄは反転出力端子Ｑ（－）に接続されているので、クロック端子ＣＬＫに入力される信号の遷移タイミングで反転する信号が出力端子Ｑから出力される。このため、Ｄ型フリップフロップ４３１Ａは、入力端子４３ａに入力される信号の周期の１／２の周期を有する信号を出力する。
【0067】
Ｄ型フリップフロップ４３１Ｂは、Ｄ型フリップフロップ４３１Ａの出力を入力とする。Ｄ型フリップフロップ４３１Ｂは、Ｄ型フリップフロップ４３１Ａと同様の構成になっている。このため、Ｄ型フリップフロップ４３１Ａおよび４３１Ｂにより、入力端子４３ａに入力される信号の周期の１／４の周期を有する信号が出力端子４３ｂから出力される。つまり、分周器４３は４分周器として動作する。
【0068】
図４に戻り、ドハティ増幅回路１ｃにおいては、可変利得制御回路３２がシリコンダイ上の第１集積回路ＣＭ１に形成される。ドハティ増幅回路１ｃのシリコンダイ上の第１集積回路ＣＭ１以外の部分すなわち図４中の符号「ＣＭ１」で示す破線の枠の外側の部分は、第２集積回路ＣＭ１ａに形成される。第２集積回路ＣＭ１ａは、例えば、ＧａＡｓダイ上に形成される。第２集積回路ＣＭ１ａは、第１集積回路ＣＭ１に接続されている。
【0069】
（効果）
以上説明したように、ドハティ増幅回路１ｃは、逓倍器４１によって周波数を４倍にした後、可変移相器４２を通過させ、その後に分周器４３で元の周波数に戻している。可変移相器４２を通過する時点で周波数が高いため、波長を短くすることができる。このため、可変移相器４２に含まれるインダクタを実現するための面積を抑えることができる。仮に、逓倍器４１、可変移相器４２および分周器４３を設けない場合は、波長が長くなる。その場合、インダクタを形成するための面積が大きくなり、可変移相器４２の回路規模が大きくなる。上述したドハティ増幅回路１ｃによれば、波長を短くすることができるので、回路規模が大きくなることを抑えることができる。
以上説明したように、ドハティ増幅回路１ｃは、逓倍器４１によって周波数を４倍にした後、可変移相器４２を通過させ、その後に分周器４３で元の周波数に戻している。可変移相器４２を通過する時点で周波数が高いため、波長を短くすることができる。このため、可変移相器４２に含まれるインダクタを実現するための面積を抑えることができる。仮に、逓倍器４１、可変移相器４２および分周器４３を設けない場合は、波長が長くなる。その場合、インダクタを形成するための面積が大きくなり、可変移相器４２の回路規模が大きくなる。上述したドハティ増幅回路１ｃによれば、波長を短くすることができるので、回路規模が大きくなることを抑えることができる。
【0070】
可変利得制御回路３２については、チップ上に形成する際に面積が大きくなることがある。シリコンダイ上の第１集積回路ＣＭ１に可変利得制御回路３２を形成すれば、可変利得制御回路３２について微細な加工が可能になり、チップ上の占有面積を抑えることができる。その結果、チップ上に形成するドハティ増幅回路１ｃ全体を小型にすることができる。
【0071】
また、図２を参照して説明したドハティ増幅回路１ａや図３を参照して説明したドハティ増幅回路１ｂと同様に、可変利得制御回路３２以外の各部をシリコンダイ上の第１集積回路ＣＭ２、ＣＭ３に形成してもよい。各部をシリコンダイ上の第１集積回路に形成すれば、これらについて微細な加工が可能になり、チップ上の占有面積を抑えることができる。その結果、チップ上に形成するドハティ増幅回路１ｃ全体を小型にすることができる。
【0072】
＜第５実施形態＞
（構成）
図８は、第５実施形態のドハティ増幅回路１ｄの構成を示す図である。図８に示す第５実施形態のドハティ増幅回路１ｄは、第４実施形態のドハティ増幅回路１ｃに、乗算回路５０を追加した構成である。乗算回路５０は、キャリアアンプ１３の出力である高周波信号ＲＦ１３と、ピークアンプ１６の出力である高周波信号ＲＦ２３と、を入力する。乗算回路５０は、高周波信号ＲＦ１３と高周波信号ＲＦ２３とを乗算した信号Ｓ４を出力する。乗算回路５０から出力される信号Ｓ４は、可変移相器４２に入力される。信号Ｓ４によって可変移相器４２の移相量が制御される。つまり、乗算回路５０は、キャリアアンプ１３の出力信号（高周波信号ＲＦ１３）およびピークアンプ１６の出力信号（高周波信号ＲＦ２３）に基づいて制御信号を出力する。なお、乗算回路は、本開示の「制御回路」に相当する。
（構成）
図８は、第５実施形態のドハティ増幅回路１ｄの構成を示す図である。図８に示す第５実施形態のドハティ増幅回路１ｄは、第４実施形態のドハティ増幅回路１ｃに、乗算回路５０を追加した構成である。乗算回路５０は、キャリアアンプ１３の出力である高周波信号ＲＦ１３と、ピークアンプ１６の出力である高周波信号ＲＦ２３と、を入力する。乗算回路５０は、高周波信号ＲＦ１３と高周波信号ＲＦ２３とを乗算した信号Ｓ４を出力する。乗算回路５０から出力される信号Ｓ４は、可変移相器４２に入力される。信号Ｓ４によって可変移相器４２の移相量が制御される。つまり、乗算回路５０は、キャリアアンプ１３の出力信号（高周波信号ＲＦ１３）およびピークアンプ１６の出力信号（高周波信号ＲＦ２３）に基づいて制御信号を出力する。なお、乗算回路は、本開示の「制御回路」に相当する。
【0073】
（乗算回路）
図９は、図８中の乗算回路５０の構成例を示す図である。図９に示す乗算回路５０は、トランジスタＱ１からＱ６までと、抵抗Ｒ５１、Ｒ５２およびＲ５３と、入力端子５１ａ、５１ｂ、５１ｃおよび５１ｄと、出力端子５２ａおよび５２ｂと、を含む。
図９は、図８中の乗算回路５０の構成例を示す図である。図９に示す乗算回路５０は、トランジスタＱ１からＱ６までと、抵抗Ｒ５１、Ｒ５２およびＲ５３と、入力端子５１ａ、５１ｂ、５１ｃおよび５１ｄと、出力端子５２ａおよび５２ｂと、を含む。
【0074】
トランジスタＱ１およびＱ２に着目すると、トランジスタＱ１のドレインが抵抗Ｒ５１を介して電源Ｖｃｃに接続され、トランジスタＱ２のドレインが抵抗Ｒ５２を介して電源Ｖｃｃに接続される。そして、トランジスタＱ１のソースとトランジスタＱ２のソースとが接続される。このため、トランジスタＱ１とトランジスタＱ２とは、差動増幅回路を構成する。
【0075】
トランジスタＱ３およびＱ４に着目すると、トランジスタＱ３のドレインが抵抗Ｒ５２を介して電源Ｖｃｃに接続され、トランジスタＱ４のドレインが抵抗Ｒ５１を介して電源Ｖｃｃに接続される。そして、トランジスタＱ３のソースとトランジスタＱ４のソースとが接続される。このため、トランジスタＱ３とトランジスタＱ４とは、差動増幅回路を構成する。
【0076】
トランジスタＱ１およびＱ２による差動増幅回路の出力はトランジスタＱ５のドレインに入力される。また、トランジスタＱ３およびＱ４による差動増幅回路の出力はトランジスタＱ６のドレインに入力される。トランジスタＱ５のソースとトランジスタＱ６のソースとが接続され、抵抗Ｒ５３を介して基準電位に接続される。なお、抵抗Ｒ５３の代わりに、電流源が接続されていてもよい。
【0077】
入力端子５１ｂには、図８中のキャリアアンプ１３から出力される高周波信号ＲＦ１３が入力される。入力端子５１ｄには、図８中のピークアンプ１６から出力される高周波信号ＲＦ２３が入力される。トランジスタＱ４とトランジスタＱ６とに着目すると、トランジスタＱ４のゲートに高周波信号ＲＦ１３が印加され、トランジスタＱ６のゲートに高周波信号ＲＦ２３が印加されており、両信号が乗算された信号Ｓ４が出力端子５２ｂから出力される。
【0078】
ここで、図８中のキャリアアンプ１３が差動増幅器である場合（不図示）は、Ｐｏｓｉｔｉｖｅ側の高周波信号ＲＦ１３が入力端子５１ａに入力され、Ｎｅｇａｔｉｖｅ側の高周波信号ＲＦ１３が入力端子５１ｂに入力される。また、図８中のピークアンプ１６が差動増幅器である場合（不図示）は、Ｐｏｓｉｔｉｖｅ側の高周波信号ＲＦ２３が入力端子５１ｃに入力され、Ｎｅｇａｔｉｖｅ側の高周波信号ＲＦ２３が入力端子５１ｄに入力される。Ｐｏｓｉｔｉｖｅ側の高周波信号ＲＦ１３および高周波信号ＲＦ２３が乗算された、Ｐｏｓｉｔｉｖｅ側の信号Ｓ４が出力端子５２ａから出力される。Ｎｅｇａｔｉｖｅ側の高周波信号ＲＦ１３および高周波信号ＲＦ２３が乗算された、Ｎｅｇａｔｉｖｅ側の信号Ｓ４が出力端子５２ｂから出力される。なお、図８に示すように、キャリアアンプ１３およびピークアンプ１６が差動増幅器でない場合は、上述したように入力端子５１ｂおよび５１ｄを用い、入力端子５１ａおよび５１ｃは用いない。
【0079】
図１０は、図９の乗算回路５０から出力される信号Ｓ４の例を示す図である。図１０において、横軸は位相差（度）、縦軸は出力電圧（Ｖ）を示す。図１０において、実線はＰｏｓｉｔｉｖｅ側の高周波信号を示し、破線はＮｅｇａｔｉｖｅ側の高周波信号を示す。
【0080】
図１０において、実線で示すＰｏｓｉｔｉｖｅ側の高周波信号に着目すると、位相差が０度に近い（位相差が小さい）場合に対して、位相差が大きい場合に信号Ｓ４の電圧が高くなる。これにより、位相差を少なくする方向に可変移相器４２が制御される。また、破線で示すＮｅｇａｔｉｖｅ側の高周波信号に着目すると、位相差が大きい場合に対して、位相差が小さい場合に信号Ｓ４の電圧が高くなる。これらにより、位相差を少なくする方向に可変移相器４２が制御される。
【0081】
ところで、図１０において、Ｐｏｓｉｔｉｖｅ側およびＮｅｇａｔｉｖｅ側の両方の信号を用いる並列合成においては、位相差が－９０度になるのが理想的な関係である。図１０を参照すると、位相差が－９０度のときには、Ｐｏｓｉｔｉｖｅ側およびＮｅｇａｔｉｖｅ側の両出力が４．４Ｖ程度である。そこで、逓倍器４１、可変移相器４２および分周器４３（図８参照）によって生じる位相差が、４．４Ｖにおいて９０度になるように設計しておく。可変移相器４２は、印加電圧が大きくなると、可変容量として用いるバラクタダイオードの逆バイアスが増加することになるから、空乏層が広がり、その容量は低下する。すなわち、印加電圧が増加することで、通過位相が減少することになる。この作用を利用して、乗算回路５０の出力のＰｏｓｉｔｉｖｅ側を接続すると、以下のような効果が得られる。例えば、何かしらの要因の影響（増幅器の個体差や負荷の変動等）によって、２つの増幅器の出力位相差が設計理想値の－９０度から例えば－８０度に変化した場合には、可変移相器４２への印加電圧が４．４Ｖから４．２Ｖに印加電圧が変化する。このため、逓倍器４１、可変移相器４２および分周器４３における位相差が９０度より増えて、例えば１００度になる。
【0082】
これによって外的要因によって減少していた各増幅器間の位相差が、移相器によって強制的に設計理想値へ補正することができる。その結果、環境変動耐性が向上するという効果が得られる。なお、Ｐｏｓｉｔｉｖｅ側およびＮｅｇａｔｉｖｅ側のいずれか一方を用いる直列型の場合は、設計理想の位相差が＋９０度であり、Ｎｅｇａｔｉｖｅ側を接続することによって、上述した並列型と同様の効果が得られる。
【0083】
図８に戻り、ドハティ増幅回路１ｄの一部分である可変利得制御回路３２はシリコンダイ上の第１集積回路ＣＭ１に形成される。ドハティ増幅回路１ｄのシリコンダイ上の第１集積回路ＣＭ１以外の部分すなわち図８中の符号「ＣＭ１」で示す破線の枠の外側の部分は、第２集積回路ＣＭ１ａに形成される。第２集積回路ＣＭ１ａは、例えば、ＧａＡｓダイ上に形成される。第２集積回路ＣＭ１ａは、第１集積回路ＣＭ１に接続されている。
【0084】
（効果）
上述したように、乗算回路５０から出力される信号Ｓ４に基づいて可変移相器４２が制御されることにより、位相差を適切な状態に維持することができる。したがって、ドハティ増幅回路１ｄの一部分がシリコンダイ上の第１集積回路ＣＭ１に形成された場合であっても、位相差を適切な状態に維持することができ、高周波信号の品質を維持できる。
上述したように、乗算回路５０から出力される信号Ｓ４に基づいて可変移相器４２が制御されることにより、位相差を適切な状態に維持することができる。したがって、ドハティ増幅回路１ｄの一部分がシリコンダイ上の第１集積回路ＣＭ１に形成された場合であっても、位相差を適切な状態に維持することができ、高周波信号の品質を維持できる。
【0085】
＜第６実施形態＞
（構成）
図１１は、第６実施形態のドハティ増幅回路１ｅの構成を示す図である。図１１に示す第６実施形態のドハティ増幅回路１ｅは、図２に示す第２実施形態のドハティ増幅回路１ａにおいて、アッテネータ３１と、可変利得制御回路３２と、アクティブバラン３３と、検波回路３４と、をシリコンダイ上の第１集積回路ＣＭ４に形成した構成になっている。また、第１集積回路ＣＭ４には、電源回路３６が形成される。ドハティ増幅回路１ｅの第１集積回路ＣＭ４以外の部分は、第２集積回路ＣＭ４ａに形成される。９０°ハイブリッド回路１１およびディレイライン２０は、第２集積回路ＣＭ４ａに形成される。第２集積回路ＣＭ４ａは、例えば、ＧａＡｓ（ガリウムヒ素）ダイ上に形成される。
（構成）
図１１は、第６実施形態のドハティ増幅回路１ｅの構成を示す図である。図１１に示す第６実施形態のドハティ増幅回路１ｅは、図２に示す第２実施形態のドハティ増幅回路１ａにおいて、アッテネータ３１と、可変利得制御回路３２と、アクティブバラン３３と、検波回路３４と、をシリコンダイ上の第１集積回路ＣＭ４に形成した構成になっている。また、第１集積回路ＣＭ４には、電源回路３６が形成される。ドハティ増幅回路１ｅの第１集積回路ＣＭ４以外の部分は、第２集積回路ＣＭ４ａに形成される。９０°ハイブリッド回路１１およびディレイライン２０は、第２集積回路ＣＭ４ａに形成される。第２集積回路ＣＭ４ａは、例えば、ＧａＡｓ（ガリウムヒ素）ダイ上に形成される。
【0086】
電源回路３６は、直流電流を出力する。電源回路３６から出力される直流電流は、バイアス回路２５、２６、２７に入力される。バイアス回路２５、２６および２７は、電源回路３６から入力される電流によって動作する。バイアス回路２５、２６、２７は、上述したように、ピークアンプ１５、１６、１７Ａ、１７Ｂにバイアスを与える。
【0087】
（効果）
第６実施形態のドハティ増幅回路１ｅによれば、各部をシリコンダイ上の第１集積回路ＣＭ４に形成することにより、消費電力を低減できる。
第６実施形態のドハティ増幅回路１ｅによれば、各部をシリコンダイ上の第１集積回路ＣＭ４に形成することにより、消費電力を低減できる。
【0088】
＜第７実施形態＞
（構成）
図１２は、第７実施形態のドハティ増幅回路１ｆの構成を示す図である。図１２に示す第７実施形態のドハティ増幅回路１ｆは、図１１に示す第６実施形態のドハティ増幅回路１ｅの電源回路３６とバイアス回路２５、２６、２７との間に、可変電流源１４１ａ、１４１ｂ、１４１ｃを設けた構成である。図１２に示すように、アッテネータ３１と、可変利得制御回路３２と、アクティブバラン３３と、検波回路３４と、電源回路３６と、可変電流源１４１ａ、１４１ｂ、１４１ｃとは、シリコンダイ上の第１集積回路ＣＭ５に形成される。ドハティ増幅回路１ｆの第１集積回路ＣＭ５以外の部分は、第２集積回路ＣＭ５ａに形成される。
（構成）
図１２は、第７実施形態のドハティ増幅回路１ｆの構成を示す図である。図１２に示す第７実施形態のドハティ増幅回路１ｆは、図１１に示す第６実施形態のドハティ増幅回路１ｅの電源回路３６とバイアス回路２５、２６、２７との間に、可変電流源１４１ａ、１４１ｂ、１４１ｃを設けた構成である。図１２に示すように、アッテネータ３１と、可変利得制御回路３２と、アクティブバラン３３と、検波回路３４と、電源回路３６と、可変電流源１４１ａ、１４１ｂ、１４１ｃとは、シリコンダイ上の第１集積回路ＣＭ５に形成される。ドハティ増幅回路１ｆの第１集積回路ＣＭ５以外の部分は、第２集積回路ＣＭ５ａに形成される。
【0089】
可変電流源１４１ａ、１４１ｂ、１４１ｃは、検波回路３４の出力によって制御される。電源回路３６から出力される直流電流は、可変電流源１４１ａ、１４１ｂ、１４１ｃにおいて、検波回路３４の出力に基づいて制御された後、バイアス回路２５、２６、２７に入力される。このため、１つの信号線によって、バイアス回路２５の動作および制御のための信号Ｓ１ａを、電源回路３６からバイアス回路２５に送ることができる。１つの信号線によって、バイアス回路２６の動作および制御のための信号Ｓ２ａを、電源回路３６からバイアス回路２６に送ることができる。１つの信号線によって、バイアス回路２７の動作および制御のための信号Ｓ３ａを、電源回路３６からバイアス回路２７に送ることができる。
【0090】
ここで、図１１を参照して説明した第６実施形態のドハティ増幅回路１ｅの場合は、第１集積回路ＣＭ４から第２集積回路ＣＭ４ａに送る６つの信号線が必要である。すなわち、バイアス回路２５、２６、２７に入力する３つの信号Ｓ１、Ｓ２およびＳ３と、電源回路３６から出力される３つの直流電流とを送るための６つの信号線が必要である。このため、これら６つの信号線に対応する６つの電極を、第１集積回路ＣＭ４、第２集積回路ＣＭ４ａにそれぞれ設ける必要がある。
【0091】
これに対し、図１２に示す第７実施形態のドハティ増幅回路１ｆの場合は、各バイアス回路２５、２６、２７に信号Ｓ１ａ、Ｓ２ａ、Ｓ３ａを送るための３つの信号線で済む。このため、これら３つの信号線に対応する３つの電極を、第１集積回路ＣＭ４、第２集積回路ＣＭ４ａにそれぞれ設ければよい。第１集積回路ＣＭ４、第２集積回路ＣＭ４ａにそれぞれ設ける電極の数が少なくなるため、電極に必要な面積を少なくすることができる。
【0092】
（効果）
第７実施形態のドハティ増幅回路１ｆによれば、図１１に示す第６実施形態のドハティ増幅回路１ｅよりも電極に必要な面積を少なくすることができ、ドハティ増幅回路１ｆ全体の面積を小さくすることができる。
第７実施形態のドハティ増幅回路１ｆによれば、図１１に示す第６実施形態のドハティ増幅回路１ｅよりも電極に必要な面積を少なくすることができ、ドハティ増幅回路１ｆ全体の面積を小さくすることができる。
【0093】
＜第８実施形態＞
第８実施形態では、イネーブル端子を有するピークアンプについて説明する。
第８実施形態では、イネーブル端子を有するピークアンプについて説明する。
【0094】
（構成）
図１３は、第８実施形態のドハティ増幅回路１ｇの構成を示す図である。図１４は、第８実施形態のドハティ増幅回路１ｇのピークアンプの構成を示す図である。図１４では、ドハティ増幅回路１ｇに含まれるピークアンプの一例として、最終段の第１相のピークアンプ１７Ａを示しているが、他のピークアンプも同様に構成できる。
図１３は、第８実施形態のドハティ増幅回路１ｇの構成を示す図である。図１４は、第８実施形態のドハティ増幅回路１ｇのピークアンプの構成を示す図である。図１４では、ドハティ増幅回路１ｇに含まれるピークアンプの一例として、最終段の第１相のピークアンプ１７Ａを示しているが、他のピークアンプも同様に構成できる。
【0095】
ドハティ増幅回路１ｇは、制御回路２１を有する。制御回路２１は、アッテネータ３１と、可変利得制御回路３２と、検波回路３４と、を含む。制御回路２１は、シリコンダイ上の第１集積回路ＣＭ６に形成される。ドハティ増幅回路１ｇの第１集積回路ＣＭ６以外の部分は、第２集積回路ＣＭ６ａに形成される。また、ドハティ増幅回路１ｇは、ドライブレベル検出回路３５ｂを含む。ドライブレベル検出回路３５ｂは、キャリアアンプ１４Ａから出力される高周波信号ＲＦ１６と、キャリアアンプ１４Ｂから出力される高周波信号ＲＦ１７とに基づいてドライブレベル（動作レベル）を検出する。
【0096】
検波回路３４は、高周波信号ＲＦ３２に基づいて、制御信号Ｓ１、Ｓ２、Ｓ３およびＳ４を、ピークアンプ１５、１６、１７Ａおよび１７Ｂにそれぞれ出力する。例えば、検波回路３４は、高周波信号ＲＦ３２の振幅が大きい場合には、ピークアンプ１５、１６、１７Ａおよび１７Ｂを動作状態にさせる制御信号Ｓ１、Ｓ２、Ｓ３およびＳ４を出力することが例示される。また例えば、検波回路３４は、高周波信号ＲＦ３２の振幅が小さい場合には、ピークアンプ１５、１６、１７Ａおよび１７Ｂを非動作状態にさせる制御信号Ｓ１、Ｓ２、Ｓ３およびＳ４を出力することが例示される。
【0097】
バイアス回路２７の端子２７ａには、定電流源１４１から定電流が入力される。バイアス回路２７の端子２７ｂは、電源電圧Ｖｃｃに電気的に接続されている。
【0098】
バイアス回路２７は、トランジスタＱＢ１、ＱＢ２、ＱＢ３、ＱＢ４およびＱＢ５と、抵抗ＲＢ１と、を含む。
【0099】
本開示では、各トランジスタは、バイポーラトランジスタとするが、本開示はこれに限定されない。バイポーラトランジスタは、ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）が例示されるが、本開示はこれに限定されない。トランジスタは、例えば、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）であっても良い。トランジスタは、複数の単位トランジスタを電気的に並列接続した、マルチフィンガートランジスタであっても良い。単位トランジスタとは、トランジスタが構成される最小限の構成を言う。
【0100】
各トランジスタがＦＥＴである場合、ソースがバイポーラトランジスタのエミッタに対応し、ゲートがバイポーラトランジスタのベースに対応し、ドレインがバイポーラトランジスタのコレクタに対応する。
【0101】
トランジスタＱＢ４のコレクタおよびベースは、端子２７ａに電気的に接続されている。つまり、トランジスタＱＢ４は、ダイオード接続されている。
【0102】
トランジスタＱＢ５のコレクタは、トランジスタＱＢ４のエミッタに電気的に接続されている。トランジスタＱＢ５のエミッタは、基準電位に電気的に接続されている。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。
【0103】
トランジスタＱＢ１のコレクタは、端子２７ｂに電気的に接続されている。トランジスタＱＢ１のベースは、端子２７ａ、並びに、トランジスタＱＢ４のコレクタおよびベースに、電気的に接続されている。トランジスタＱＢ１のエミッタは、バイアス回路２７の端子２７ｃに電気的に接続されている。トランジスタＱＢ１が、バイアス電圧またはバイアス電流を出力するトランジスタである。
【0104】
トランジスタＱＢ２のコレクタは、トランジスタＱＢ１のエミッタおよび端子２７ｃに電気的に接続されている。トランジスタＱＢ２のエミッタは、基準電位に電気的に接続されている。
【0105】
抵抗ＲＢ１の一端は、トランジスタＱＢ１のエミッタ、端子２７ｃおよびトランジスタＱＢ２のコレクタに電気的に接続されている。抵抗ＲＢ１の他端は、トランジスタＱＢ２のベースに電気的に接続されている。
【0106】
トランジスタＱＢ３のベースおよびコレクタは、トランジスタＱＢ２のベース、抵抗ＲＢ１の他端およびトランジスタＱＢ５のベースに電気的に接続されている。
【0107】
ピークアンプ１７Ａのイネーブル端子１７－１ａには、制御信号Ｓ３が検波回路３４から入力される。ピークアンプ１７Ａの端子１７－１ｂには、バイアス電流またはバイアス電圧がバイアス回路２７から入力される。ピークアンプ１７Ａの端子１７－１ｃには、高周波信号ＲＦ２４がバラン１８Ｂから入力される。ピークアンプ１７Ａの端子１７－１ｄからは、高周波信号ＲＦ２６が結合器１９へ出力される。
【0108】
ピークアンプ１７Ａは、セルＣＬ１、ＣＬ２、・・・、ＣＬＮと、を含む。つまり、ピークアンプ１７Ａは、複数のセルを含むマルチフィンガー（マルチセル）トランジスタで構成されている。ただし、本開示はこれに限定されない。ピークアンプ１７Ａは、１個のセルを含むシングルフィンガー（シングルセル）トランジスタで構成されることとしても良い。
【0109】
ピークアンプ１７Ａは、セルＣＬ１、ＣＬ２、・・・、ＣＬＮを動作状態（高周波信号増幅状態）または非動作状態（高周波信号非増幅状態）に制御する状態制御回路ＣＣを更に含む。状態制御回路ＣＣは、トランジスタＱＣを含む。
【0110】
セルＣＬ１は、トランジスタＱＲＦ１と、コンデンサＣＢＢ１と、抵抗ＲＢＢ１およびＲＢＳ１と、を含む。トランジスタＱＲＦ１は、単位トランジスタが例示されるが、本開示はこれに限定されない。
【0111】
抵抗ＲＢＢ１の一端は、端子１７－１ｂに電気的に接続されている。つまり、抵抗ＲＢＢ１は、バイアス回路２７の中のトランジスタＱＢ１とエミッタフォロワ接続されている。抵抗ＲＢＢ１の他端は、ノードＮ１に電気的に接続されている。コンデンサＣＢＢ１の一端は、端子１７－１ｃに電気的に接続されている。コンデンサＣＢＢ１の他端は、ノードＮ１に電気的に接続されている。トランジスタＱＲＦ１のベースは、ノードＮ１に電気的に接続されている。トランジスタＱＲＦ１のエミッタは、基準電位に電気的に接続されている。トランジスタＱＲＦ１のコレクタは、端子１７－１ｄに電気的に接続されている。
【0112】
トランジスタＱＲＦ１のベースには、抵抗ＲＢＢ１を介してバイアス電流またはバイアス電圧が入力される。また、トランジスタＱＲＦ１のベースには、コンデンサＣＢＢ１を介して高周波信号ＲＦ２４が入力される。トランジスタＱＲＦ１は、高周波信号ＲＦ２４を増幅して、高周波信号ＲＦ２６をコレクタから端子１７－１ｄに出力する。
【0113】
抵抗ＲＢＳ１の一端は、ノードＮ１に電気的に接続されている。抵抗ＲＢＳ１の他端は、トランジスタＱＣのコレクタに電気的に接続されている。
【0114】
セルＣＬ２は、トランジスタＱＲＦ２と、コンデンサＣＢＢ２と、抵抗ＲＢＢ２およびＲＢＳ２と、を含む。トランジスタＱＲＦ２は、単位トランジスタが例示されるが、本開示はこれに限定されない。トランジスタＱＲＦ２、コンデンサＣＢＢ２、ノードＮ２、並びに、抵抗ＲＢＢ２およびＲＢＳ２の接続関係は、トランジスタＱＲＦ１、コンデンサＣＢＢ１、ノードＮ１、並びに、抵抗ＲＢＢ１およびＲＢＳ１の接続関係と同様であるので、説明を省略する。
【0115】
セルＣＬＮは、トランジスタＱＲＦＮと、コンデンサＣＢＢＮと、抵抗ＲＢＢＮおよびＲＢＳＮと、を含む。トランジスタＱＲＦＮは、単位トランジスタが例示されるが、本開示はこれに限定されない。トランジスタＱＲＦＮ、コンデンサＣＢＢＮ、ノードＮＮ、並びに、抵抗ＲＢＢＮおよびＲＢＳＮの接続関係は、トランジスタＱＲＦ１、コンデンサＣＢＢ１、ノードＮ１、並びに、抵抗ＲＢＢ１およびＲＢＳ１の接続関係と同様であるので、説明を省略する。
【0116】
トランジスタＱＣのコレクタは、抵抗ＲＢＳ１の他端、抵抗ＲＢＳ２の他端、・・・、抵抗ＲＢＳＮの他端に電気的に接続されている。トランジスタＱＣのベースは、イネーブル端子１７－１ａに電気的に接続されている。トランジスタＱＣのベースには、制御信号Ｓ３が入力される。トランジスタＱＣのエミッタは、基準電位に電気的に接続されている。
【0117】
状態制御回路ＣＣの動作について説明する。
【0118】
制御信号Ｓ３がハイレベルの場合、トランジスタＱＣはオン状態となり、ノードＮ１、ノードＮ２、・・・、ノードＮＮから抵抗ＲＢＳ１、抵抗ＲＢＳ２、・・・、抵抗ＲＢＳＮをそれぞれ介して、トランジスタＱＣのコレクタへ電流Ｉが流れる。つまり、トランジスタＱＣは、ノードＮ１、ノードＮ２、・・・、ノードＮＮから電流Ｉを引き抜く。
【0119】
ノードＮ１から電流が引き抜かれることにより、引き抜き電流が流れる抵抗ＲＢＢ１で電圧降下が発生し、ノードＮ１の電圧が低下する。従って、トランジスタＱＲＦ１は、ベース電圧が低下するので、高周波信号ＲＦ２４の増幅を行えなくなる。
【0120】
同様に、ノードＮ２から電流が引き抜かれることにより、引き抜き電流が流れる抵抗ＲＢＢ２で電圧降下が発生し、ノードＮ２の電圧が低下する。従って、トランジスタＱＲＦ２は、ベース電圧が低下するので、高周波信号ＲＦ２４の増幅を行えなくなる。
【0121】
同様に、ノードＮＮから電流が引き抜かれることにより、引き抜き電流が流れる抵抗ＲＢＢＮで電圧降下が発生し、ノードＮＮの電圧が低下する。従って、トランジスタＱＲＦＮは、ベース電圧が低下するので、高周波信号ＲＦ２４の増幅を行えなくなる。
【0122】
つまり、制御信号Ｓ３がハイレベルとなると、ピークアンプ１７Ａは、非動作状態（高周波信号非増幅状態）となる。
【0123】
制御信号Ｓ３がローレベルの場合、トランジスタＱＣはオフ状態となり、ノードＮ１、ノードＮ２、・・・、ノードＮＮからトランジスタＱＣのコレクタへ電流Ｉが流れない。つまり、トランジスタＱＣは、ノードＮ１、ノードＮ２、・・・、ノードＮＮから電流Ｉを引き抜かない。
【0124】
従って、トランジスタＱＲＦ１は、ベース電圧が低下しないので、高周波信号ＲＦ２４の増幅を行える。同様に、トランジスタＱＲＦ２は、ベース電圧が低下しないので、高周波信号ＲＦ２４の増幅を行える。同様に、トランジスタＱＲＦＮは、ベース電圧が低下しないので、高周波信号ＲＦ２４の増幅を行える。
【0125】
つまり、制御信号Ｓ３がローレベルとなると、ピークアンプ１７Ａは、動作状態（高周波信号増幅状態）となる。
【0126】
なお、状態制御回路ＣＣの配置場所は、セルＣＬ１、ＣＬ２、・・・、ＣＬＮの配置場所から離れていても良い。電流Ｉは、温度差の影響を受けにくいためである。通常、制御信号Ｓ３の生成部である検波回路３４は、最終段増幅器であるピークアンプ１７Ａ、１７Ｂから距離を取って配置される。従って、高い出力電力が要求されるために高温になりがちであるピークアンプ１７Ａ、１７Ｂと、検波回路３４とは、温度差が発生することが多い。その結果、ピークアンプ１７Ａ、１７Ｂ付近に配置されるトランジスタの閾値電圧は、検波回路３４付近に配置されるトランジスタの閾値電圧と比較して低くなりやすい。ここで、状態制御回路ＣＣを、ピークアンプ１７Ａ、１７Ｂ付近に配置した場合、ピークアンプ１７Ａ、１７Ｂ付近の温度上昇により、状態制御回路ＣＣに含まれるトランジスタＱＣの閾値電圧が低下してしまう。つまり、状態制御回路ＣＣを、セルＣＬ１、ＣＬ２、・・・、ＣＬＮの配置場所の近くに配置した場合、検波回路３４により生成された制御信号Ｓ３がローレベルであった場合でも、状態制御回路ＣＣが「制御信号Ｓ３はハイレベルである」と誤認識してしまう可能性がある。これに対して、状態制御回路ＣＣをセルＣＬ１、ＣＬ２、・・・、ＣＬＮの配置場所から離した配置にすると、状態制御回路ＣＣに含まれるトランジスタＱＣの閾値電圧の低下を抑制できる。このため、状態制御回路ＣＣの制御信号Ｓ３に関する誤認識を防止しやすくなる。例えば、状態制御回路ＣＣは、制御回路２１の中に配置されていても良い。その場合、電流Ｉが制御信号Ｓ３に相当すると考えることができる。
【0127】
一方、抵抗ＲＢＢ１の配置場所とトランジスタＱＲＦ１の配置場所とは、近いことが好ましい。電圧は、寄生容量の影響を受けやすいからである。もし、抵抗ＲＢＢ１の配置場所とトランジスタＱＲＦ１の配置場所とが離れていると、寄生容量の影響により、抵抗ＲＢＢ１で発生する電圧降下がトランジスタＱＲＦ１のベースに伝わるのが遅くなってしまう。つまり、トランジスタＱＲＦ１の動作状態と非動作状態との切り替えが遅くなってしまう。従って、トランジスタＱＲＦ１の状態の切り替えを速くするために、抵抗ＲＢＢ１の配置場所とトランジスタＱＲＦ１の配置場所とは、近いことが好ましい。他のセルも同様である。
【0128】
（効果）
例えば特許文献１記載の技術のように、バイアス回路２７が、バイアス電流またはバイアス電圧を変化させることにより、ピークアンプ１７Ａの動作状態（高周波信号増幅状態）と非動作状態（高周波信号非増幅状態）とを制御することとすると、切り替えが遅くなる。なぜならば、直流電流（バイアス電流）または直流電圧（バイアス電圧）を変化させることは、時間がかかるからである。
例えば特許文献１記載の技術のように、バイアス回路２７が、バイアス電流またはバイアス電圧を変化させることにより、ピークアンプ１７Ａの動作状態（高周波信号増幅状態）と非動作状態（高周波信号非増幅状態）とを制御することとすると、切り替えが遅くなる。なぜならば、直流電流（バイアス電流）または直流電圧（バイアス電圧）を変化させることは、時間がかかるからである。
【0129】
一方、ピークアンプ１７Ａは、イネーブル端子１７－１ａにハイレベルまたはローレベルの制御信号Ｓ３を入力することにより、動作状態と非動作状態とを制御することができる。従って、バイアス回路２７は、バイアス電流またはバイアス電圧を変化させる必要がない。
【0130】
これにより、ピークアンプ１７Ａは、動作状態と非動作状態との切り替えを速くすることができる。
【0131】
また、ピークアンプ１７Ａは、状態制御回路ＣＣがノードＮ１、Ｎ２、・・・、ＮＮから電流Ｉを引き抜くことにより、ピークアンプ１７Ａの動作状態と非動作状態とを制御することができる。
【0132】
このように、ピークアンプ１７Ａは、電流Ｉの引き抜きにより動作状態と非動作状態とを制御することができるので、電圧によって動作状態と非動作状態とを制御することに比べて、切り替えを速くすることができる。
【0133】
請求項の記載に関して、本開示は以下の態様をとりうる。
（１）
第１集積回路と、第１集積回路と接続された第２集積回路とを含み、
前記第１集積回路および前記第２集積回路のいずれかは、
高周波信号を増幅するキャリアアンプと、
高周波信号を増幅するピークアンプと、
前記キャリアアンプのドライブレベルを示すドライブレベル信号に基づいて前記高周波信号の利得を制御する可変利得制御回路と、
を含み、
前記ピークアンプは、前記可変利得制御回路の出力に基づいて動作状態が制御され、
シリコンダイ上の第１集積回路は、少なくとも前記可変利得制御回路を含む
ドハティ増幅回路。
（２）
前記可変利得制御回路の出力に基づくバイアスを前記ピークアンプに入力するバイアス回路をさらに含む、
（１）に記載のドハティ増幅回路。
（３）
前記シリコンダイ上の前記第１集積回路は、
前記可変利得制御回路の出力を入力とするアクティブバランと、
前記アクティブバランを通過した信号を入力とし、前記バイアス回路を制御する信号を出力する検波回路と、
をさらに含む
（２）に記載のドハティ増幅回路。
（４）
前記キャリアアンプは、ドライバ段キャリアアンプと、前記ドライバ段キャリアアンプの出力を入力とするパワー段キャリアアンプとを含み、
前記ピークアンプは、ドライバ段ピークアンプと、前記ドライバ段ピークアンプの出力を入力とするパワー段ピークアンプとを含み、
前記シリコンダイ上の前記第１集積回路は、
前記高周波信号を、互いに位相が異なる信号として前記キャリアアンプと前記ピークアンプとに入力する分配回路と、
前記ドライバ段キャリアアンプと、
前記ドライバ段ピークアンプと、をさらに含む、
（１）から（３）のいずれか１つに記載のドハティ増幅回路。
（５）
前記高周波信号を逓倍して出力する逓倍器と、前記逓倍器の出力信号の位相を制御する可変移相器と、前記可変移相器の出力を分周する分周器と、
を含み、前記高周波信号と前記分周器の出力信号とを、互いに位相が異なる信号として前記キャリアアンプと前記ピークアンプとに入力する
（１）から（４）のいずれか１つに記載のドハティ増幅回路。
（６）
前記キャリアアンプの出力信号および前記ピークアンプの出力信号に基づいて制御信号を出力する制御回路をさらに含み、
前記制御回路の出力信号によって前記可変移相器の移相量を制御する
（５）に記載のドハティ増幅回路。
（７）
前記検波回路の出力を入力とする可変電流源をさらに含み、
前記可変電流源の出力を、前記バイアス回路を制御する信号とする、
（３）に記載のドハティ増幅回路。
（１）
第１集積回路と、第１集積回路と接続された第２集積回路とを含み、
前記第１集積回路および前記第２集積回路のいずれかは、
高周波信号を増幅するキャリアアンプと、
高周波信号を増幅するピークアンプと、
前記キャリアアンプのドライブレベルを示すドライブレベル信号に基づいて前記高周波信号の利得を制御する可変利得制御回路と、
を含み、
前記ピークアンプは、前記可変利得制御回路の出力に基づいて動作状態が制御され、
シリコンダイ上の第１集積回路は、少なくとも前記可変利得制御回路を含む
ドハティ増幅回路。
（２）
前記可変利得制御回路の出力に基づくバイアスを前記ピークアンプに入力するバイアス回路をさらに含む、
（１）に記載のドハティ増幅回路。
（３）
前記シリコンダイ上の前記第１集積回路は、
前記可変利得制御回路の出力を入力とするアクティブバランと、
前記アクティブバランを通過した信号を入力とし、前記バイアス回路を制御する信号を出力する検波回路と、
をさらに含む
（２）に記載のドハティ増幅回路。
（４）
前記キャリアアンプは、ドライバ段キャリアアンプと、前記ドライバ段キャリアアンプの出力を入力とするパワー段キャリアアンプとを含み、
前記ピークアンプは、ドライバ段ピークアンプと、前記ドライバ段ピークアンプの出力を入力とするパワー段ピークアンプとを含み、
前記シリコンダイ上の前記第１集積回路は、
前記高周波信号を、互いに位相が異なる信号として前記キャリアアンプと前記ピークアンプとに入力する分配回路と、
前記ドライバ段キャリアアンプと、
前記ドライバ段ピークアンプと、をさらに含む、
（１）から（３）のいずれか１つに記載のドハティ増幅回路。
（５）
前記高周波信号を逓倍して出力する逓倍器と、前記逓倍器の出力信号の位相を制御する可変移相器と、前記可変移相器の出力を分周する分周器と、
を含み、前記高周波信号と前記分周器の出力信号とを、互いに位相が異なる信号として前記キャリアアンプと前記ピークアンプとに入力する
（１）から（４）のいずれか１つに記載のドハティ増幅回路。
（６）
前記キャリアアンプの出力信号および前記ピークアンプの出力信号に基づいて制御信号を出力する制御回路をさらに含み、
前記制御回路の出力信号によって前記可変移相器の移相量を制御する
（５）に記載のドハティ増幅回路。
（７）
前記検波回路の出力を入力とする可変電流源をさらに含み、
前記可変電流源の出力を、前記バイアス回路を制御する信号とする、
（３）に記載のドハティ増幅回路。
【符号の説明】
【0134】
１、１ａ～１ｇ ドハティ増幅回路
１１ ９０°ハイブリッド回路
１２、１３、１４、１４Ａ、１４Ｂ キャリアアンプ
１５、１６、１７、１７Ａ、１７Ｂ ピークアンプ
１８Ａ、１８Ｂ バラン
１９ 結合器
２０ ディレイライン
２２～２７ バイアス回路
３１ アッテネータ
３２ 可変利得制御回路
３３ アクティブバラン
３４ 検波回路
３５、３５ａ、３５ｂ ドライブレベル検出回路
３６ 電源回路
４１ 逓倍器
４２ 可変移相器
４３ 分周器
５０ 乗算回路
１４１ａ、１４１ｂ、１４１ｃ 可変電流源
ＣＭ１、ＣＭ２、ＣＭ３、ＣＭ４、ＣＭ５ 第１集積回路
ＣＭ１ａ、ＣＭ２ａ、ＣＭ３ａ、ＣＭ４ａ、ＣＭ５ａ 第２集積回路
１１ ９０°ハイブリッド回路
１２、１３、１４、１４Ａ、１４Ｂ キャリアアンプ
１５、１６、１７、１７Ａ、１７Ｂ ピークアンプ
１８Ａ、１８Ｂ バラン
１９ 結合器
２０ ディレイライン
２２～２７ バイアス回路
３１ アッテネータ
３２ 可変利得制御回路
３３ アクティブバラン
３４ 検波回路
３５、３５ａ、３５ｂ ドライブレベル検出回路
３６ 電源回路
４１ 逓倍器
４２ 可変移相器
４３ 分周器
５０ 乗算回路
１４１ａ、１４１ｂ、１４１ｃ 可変電流源
ＣＭ１、ＣＭ２、ＣＭ３、ＣＭ４、ＣＭ５ 第１集積回路
ＣＭ１ａ、ＣＭ２ａ、ＣＭ３ａ、ＣＭ４ａ、ＣＭ５ａ 第２集積回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】