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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024146745
(43)【公開日】2024-10-15
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20241004BHJP
H10B 63/10 20230101ALI20241004BHJP
H10B 63/00 20230101ALI20241004BHJP
【ＦＩ】
H10B12/00 681B
H10B63/10
H10B63/00
H10B12/00 671B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024008703
(22)【出願日】2024-01-24
(31)【優先権主張番号】10-2023-0042855
(32)【優先日】2023-03-31
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】鄭 明勳
(72)【発明者】
【氏名】禹 奎媛
(72)【発明者】
【氏名】申 東花
(72)【発明者】
【氏名】呂 晟▲じん▼
(72)【発明者】
【氏名】柳 鎬仁
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD04
5F083FZ10
5F083GA01
5F083GA09
5F083GA13
5F083HA06
5F083JA35
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA56
5F083KA01
5F083KA05
5F083LA14
5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F083MA18
5F083MA20
5F083NA01
5F083PR07
5F083PR09
5F083ZA28
(57)【要約】
【課題】集積度が向上した半導体装置及びその製造方法を提供する。
【解決手段】第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板、前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターン、前記第１活性パターン上で前記第１方向に沿って延長される第１ビットライン、前記第２活性パターン上で前記第１方向に沿って延長される第２ビットライン、前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体、前記ビットライン連結体の内側面上の内側スペーサー、及び前記ビットライン連結体の外側面上の外側スペーサーを含む半導体装置が提供される。前記内側スペーサーは前記ビットライン連結体の前記内側面を覆い、前記第１ビットラインの内側面及び前記第２ビットラインの内側面上に延長される。
【選択図】図４Ａ
【解決手段】第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板、前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターン、前記第１活性パターン上で前記第１方向に沿って延長される第１ビットライン、前記第２活性パターン上で前記第１方向に沿って延長される第２ビットライン、前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体、前記ビットライン連結体の内側面上の内側スペーサー、及び前記ビットライン連結体の外側面上の外側スペーサーを含む半導体装置が提供される。前記内側スペーサーは前記ビットライン連結体の前記内側面を覆い、前記第１ビットラインの内側面及び前記第２ビットラインの内側面上に延長される。
【選択図】図４Ａ
【特許請求の範囲】
【請求項1】
第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板と、
前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターンと、
前記第１活性パターン上で前記第１方向に沿って延長される第１ビットラインと、
前記第２活性パターン上で前記第１方向に沿って延長される第２ビットラインと、
前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体と、
前記ビットライン連結体の内側面上の内側スペーサーと、
前記ビットライン連結体の外側面上の外側スペーサーと、を含む半導体装置であって、
前記内側スペーサーは、前記ビットライン連結体の前記内側面を覆い、前記第１ビットラインの内側面及び前記第２ビットラインの内側面上に延長される、半導体装置。
前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターンと、
前記第１活性パターン上で前記第１方向に沿って延長される第１ビットラインと、
前記第２活性パターン上で前記第１方向に沿って延長される第２ビットラインと、
前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体と、
前記ビットライン連結体の内側面上の内側スペーサーと、
前記ビットライン連結体の外側面上の外側スペーサーと、を含む半導体装置であって、
前記内側スペーサーは、前記ビットライン連結体の前記内側面を覆い、前記第１ビットラインの内側面及び前記第２ビットラインの内側面上に延長される、半導体装置。
【請求項2】
前記ビットライン連結体は、前記内側スペーサー及び前記外側スペーサーの間に介在する、請求項１に記載の半導体装置。
【請求項3】
前記周辺領域は、スクライブレーン領域又はペリ領域である、請求項１に記載の半導体装置。
【請求項4】
前記ビットライン連結体は、前記周辺領域に向かってラウンドになった、請求項１に記載の半導体装置。
【請求項5】
前記外側スペーサーは、前記周辺領域に向かってラウンドになった、請求項１に記載の半導体装置。
【請求項6】
前記外側スペーサーは、前記ビットライン連結体の前記外側面を囲む、請求項１に記載の半導体装置。
【請求項7】
前記外側スペーサーは、前記ビットライン連結体の前記外側面を覆い、前記第１ビットラインの外側面及び前記第２ビットラインの外側面上に延長される、請求項１に記載の半導体装置。
【請求項8】
前記内側スペーサーは、前記第１ビットラインの前記内側面上に順に提供される複数のサブスペーサーを含み、
前記外側スペーサーは、前記第１ビットラインの外側面上に順に提供される複数のサブスペーサーを含む、請求項１に記載の半導体装置。
前記外側スペーサーは、前記第１ビットラインの外側面上に順に提供される複数のサブスペーサーを含む、請求項１に記載の半導体装置。
【請求項9】
前記第２方向に対する前記第１及び第２ビットラインのピッチは、０ｎｍより大きく、１３０ｎｍ以下である、請求項１に記載の半導体装置。
【請求項10】
前記第２方向に対する前記第１ビットラインの幅は、０ｎｍより大きく、１４ｎｍ以下である、請求項１に記載の半導体装置。
【請求項11】
前記第２方向に対する前記第１ビットラインの幅は、前記内側スペーサーの一端部から前記ビットライン連結体の一端部までの幅より小さいか、或いは実質的に同一である、請求項１に記載の半導体装置。
【請求項12】
前記セルブロック領域は、第１セルブロック領域であり、
前記基板は、前記第１セルブロック領域と前記第１方向に離隔された第２セルブロック領域をさらに含み、
前記第２セルブロック領域上で前記第２方向に互いに隣接する第３活性パターン及び第４活性パターンと、
前記第３活性パターン上で前記第１方向に沿って延長される第３ビットラインと、
前記第４活性パターン上で前記第１方向に沿って延長される第４ビットラインと、をさらに含み、
前記第３ビットラインは、前記第４ビットラインと電気的に絶縁される、請求項１に記載の半導体装置。
前記基板は、前記第１セルブロック領域と前記第１方向に離隔された第２セルブロック領域をさらに含み、
前記第２セルブロック領域上で前記第２方向に互いに隣接する第３活性パターン及び第４活性パターンと、
前記第３活性パターン上で前記第１方向に沿って延長される第３ビットラインと、
前記第４活性パターン上で前記第１方向に沿って延長される第４ビットラインと、をさらに含み、
前記第３ビットラインは、前記第４ビットラインと電気的に絶縁される、請求項１に記載の半導体装置。
【請求項13】
第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板と、
前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターンと、
前記第１活性パターン上で前記第１方向に沿って延長される第１ビットラインと、
前記第２活性パターン上で前記第１方向に沿って延長される第２ビットラインと、
前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体と、
前記ビットライン連結体の内側面上の内側スペーサーと、
前記ビットライン連結体の外側面上の外側スペーサーと、を含む半導体装置であって、
前記内側スペーサーは、前記周辺領域に向かってラウンドになった、半導体装置。
前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターンと、
前記第１活性パターン上で前記第１方向に沿って延長される第１ビットラインと、
前記第２活性パターン上で前記第１方向に沿って延長される第２ビットラインと、
前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体と、
前記ビットライン連結体の内側面上の内側スペーサーと、
前記ビットライン連結体の外側面上の外側スペーサーと、を含む半導体装置であって、
前記内側スペーサーは、前記周辺領域に向かってラウンドになった、半導体装置。
【請求項14】
前記ビットライン連結体は、前記内側スペーサー及び前記外側スペーサーの間に介在する、請求項１３に記載の半導体装置。
【請求項15】
前記周辺領域は、スクライブレーン領域又はペリ領域である、請求項１３に記載の半導体装置。
【請求項16】
前記ビットライン連結体は、前記周辺領域に向かってラウンドになった、請求項１３に記載の半導体装置。
【請求項17】
前記内側スペーサーは、前記ビットライン連結体の前記内側面を覆い、前記第１ビットラインの内側面及び前記第２ビットラインの内側面上に延長される、請求項１３に記載の半導体装置。
【請求項18】
前記第１ビットラインの内側面、前記第２ビットラインの内側面、及び前記ビットライン連結体の前記内側面によって定義されるビットライントレンチ領域をさらに含み、
前記内側スペーサーは、前記ビットライントレンチ領域の内側壁上に提供される、請求項１３に記載の半導体装置。
前記内側スペーサーは、前記ビットライントレンチ領域の内側壁上に提供される、請求項１３に記載の半導体装置。
【請求項19】
第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板と、
前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターンと、
前記第１活性パターン上で前記第１方向に沿って延長される第１ビットラインと、
前記第２活性パターン上で前記第１方向に沿って延長される第２ビットラインと、
前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体と、
前記ビットライン連結体の内側面上の内側スペーサーと、
前記ビットライン連結体の外側面上の外側スペーサーと、
前記第１ビットラインと第１活性パターンとの間、及び前記第２ビットラインと前記第２活性パターンとの間のビットラインノードコンタクトと、
前記第１及び第２活性パターンのエッジ部上のストレージノードコンタクトと、
前記ストレージノードコンタクト上のランディングパッドと、
前記ランディングパッド上のデータ格納パターンと、を含む半導体装置であって、
前記内側スペーサーは、前記ビットライン連結体の内側面を覆い、前記第１ビットラインの内側面及び前記第２ビットラインの内側面上に延長される、半導体装置。
前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターンと、
前記第１活性パターン上で前記第１方向に沿って延長される第１ビットラインと、
前記第２活性パターン上で前記第１方向に沿って延長される第２ビットラインと、
前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体と、
前記ビットライン連結体の内側面上の内側スペーサーと、
前記ビットライン連結体の外側面上の外側スペーサーと、
前記第１ビットラインと第１活性パターンとの間、及び前記第２ビットラインと前記第２活性パターンとの間のビットラインノードコンタクトと、
前記第１及び第２活性パターンのエッジ部上のストレージノードコンタクトと、
前記ストレージノードコンタクト上のランディングパッドと、
前記ランディングパッド上のデータ格納パターンと、を含む半導体装置であって、
前記内側スペーサーは、前記ビットライン連結体の内側面を覆い、前記第１ビットラインの内側面及び前記第２ビットラインの内側面上に延長される、半導体装置。
【請求項20】
前記内側スペーサーによって囲まれる第１ダミーパターンと、
前記外側スペーサーを囲む第２ダミーパターンと、をさらに含み、
前記第２ダミーパターンは、前記第１ダミーパターンが含む物質の中で少なくとも一部と同一である物質を含む、請求項１９に記載の半導体装置。
前記外側スペーサーを囲む第２ダミーパターンと、をさらに含み、
前記第２ダミーパターンは、前記第１ダミーパターンが含む物質の中で少なくとも一部と同一である物質を含む、請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体に関し、より具体的には、半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体装置は論理データを格納する半導体メモリ素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体装置等に区分することができる。
【0003】
最近の電子機器の高速化、低消費電力化に応じてこれに内装される半導体装置にもやはり速い動作速度及び／又は低い動作電圧等が要求されている。このような要求特性を充足させるために半導体装置はより高集積化されており、このための多くの研究が進められている。
【先行技術文献】
【特許文献】
【0004】
米国特許１０，７６３，２６４ Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が達成しようとする一技術的課題は集積度が向上した半導体装置及びその製造方法を提供することにある。
【0006】
本発明が達成しようとする他の技術的課題は電気的特性及び信頼性が向上した半導体装置を提供することにある。
【0007】
本発明が解決しようとする課題は以上で言及された課題に制限されず、言及されていないその他の課題は下の記載から該当技術分野で通常の知識を有する者に明確に理解されるべきである。
【課題を解決するための手段】
【0008】
本発明による半導体装置は、第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板、前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターン、前記第１活性パターン上で前記第１方向に沿って延長される第１ビットライン、前記第２活性パターン上で前記第１方向に沿って延長される第２ビットライン、前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体、前記ビットライン連結体の内側面上の内側スペーサー、及び前記ビットライン連結体の外側面上の外側スペーサーを含むことができる。前記内側スペーサーは前記ビットライン連結体の前記内側面を覆い、前記第１ビットラインの内側面及び前記第２ビットラインの内側面上に延長され得る。
【0009】
本発明による半導体装置は、第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板、前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターン、前記第１活性パターン上で前記第１方向に沿って延長される第１ビットライン、前記第２活性パターン上で前記第１方向に沿って延長される第２ビットライン、前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体、前記ビットライン連結体の内側面上の内側スペーサー、及び前記ビットライン連結体の外側面上の外側スペーサーを含むことができる。前記内側スペーサーは、前記周辺領域に向かってラウンドになることができる。
【0010】
本発明による半導体装置は、第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板、前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターン、前記第１活性パターン上で前記第１方向に沿って延長される第１ビットライン、前記第２活性パターン上で前記第１方向に沿って延長される第２ビットライン、前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体、前記ビットライン連結体の内側面上の内側スペーサー、前記ビットライン連結体の外側面上の外側スペーサー、前記第１ビットラインと第１活性パターンとの間、及び前記第２ビットラインと前記第２活性パターンとの間のビットラインノードコンタクト、前記第１及び第２活性パターンのエッジ部上のストレージノードコンタクト、前記ストレージノードコンタクト上のランディングパッド、及び前記ランディングパッド上のデータ格納パターンを含むことができる。前記内側スペーサーは前記ビットライン連結体の内側面を覆い、前記第１ビットラインの内側面及び前記第２ビットラインの内側面上に延長され得る。
【0011】
本発明による半導体装置の製造方法は、第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板を準備すること、ビットライン膜を前記セルブロック領域上に形成すること、下部マスクパターンを前記ビットライン膜上に前記第１方向に沿って各々延長されるように形成すること、スペーサーマスクパターンを前記下部マスクパターンの側面を囲むように形成すること、周辺マスクパターンを前記周辺領域上に形成すること、前記周辺マスクパターンを前記スペーサーマスクパターンから前記第１方向に離隔すること、及び前記スペーサーマスクパターン及び周辺マスクパターンを蝕刻マスクとして前記ビットライン膜を蝕刻してビットライン構造体を形成することを含むことができる。
【発明の効果】
【0012】
本発明の概念によれば、ビットライン構造体がビットライン連結体を含むことによって、フォールドビットライン（Ｆｏｌｄｅｄ Ｂｉｔ ｌｉｎｅ）が提供されることができ、したがって半導体装置の集積度が向上し得る。また、フォールドビットラインをマルチパターニング技術を通じて形成することによって、半導体装置の生産性を向上させることができる。
【0013】
さらに、内側スペーサー及び外側スペーサーをビットライン構造体を囲むように形成することによって、ビットライン構造体が隣接する導電パターンから受ける電気的干渉を最小化することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の一部の実施形態による半導体装置が集積された基板を示す図面である。
【図10】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図11A】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図11B】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図12】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図13A】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図13B】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図14】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図15A】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図15B】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図16】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図17A】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図17B】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図18】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図19A】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【図19B】本発明の一部の実施形態による半導体装置の製造方法を示す図面である。
【発明を実施するための形態】
【0015】
以下、本発明をより具体的に説明するために本発明による実施形態を添付図面を参照しながら、より詳細に説明する。
【0016】
図１は本発明の実施形態による半導体装置が集積された基板を示す図面である。図２Ａ及び図２Ｂは図１のＸ１に対応する拡大図である。図３Ａは図２Ａ及び図２Ｂのセルブロック構造体領域を示す図面である。図３Ｂは図２Ａ及び図２Ｂのセルブロック構造体領域を示す図面である。
【0017】
図１を参照すれば、基板１００は半導体集積回路が位置するチップ領域ＣＨ及びチップ領域ＣＨの間のスクライブレーン（ｓｃｒｉｂｅ ｌａｎｅ）領域１２２を含むことができる。基板１００は半導体基板、一例としてシリコン基板、ゲルマニウム基板、又はシリコン－ゲルマニウム基板の中でいずれか１つであり得る。本明細書で、“Ａ又はＢ”、“Ａ及びＢの中で少なくとも１つ”、“Ａ又はＢの中で少なくとも１つ”、“Ａ、Ｂ、又はＣ”、“Ａ、Ｂ、及びＣの中で少なくとも１つ”、及び“Ａ、Ｂ、又はＣの中で少なくとも１つ”のような文句の各々はその文句の中で該当する文句に共に羅列された項目の中でいずれか１つ、又はそれらのすべての可能な組み合わせを含むことができる。
【0018】
チップ領域ＣＨは第１方向Ｄ１及び第１方向Ｄ１に交差する（一例として、直交する）第２方向Ｄ２に沿って２次元的に配列され得る。第１及び第２方向Ｄ１、Ｄ２は各々基板１００の下面に平行であり得る。チップ領域ＣＨの各々はスクライブレーン領域１２２によって囲まれ得る。
【0019】
スクライブレーン領域１２２は第１方向Ｄ１に延長される複数の第１スクライブレーン領域及び第１スクライブレーン領域と交差し、第２方向Ｄ２に延長される複数の第２スクライブレーン領域を含むことができる。スクライブレーン領域１２２はソーイング又はダイシングマシン（ｓａｗｉｎｇ ｏｒ ｃｕｔｔｉｎｇ ｍａｃｈｉｎｅ）によって切断されるカッティングレーン領域、及びカッティングレーン領域とチップ領域ＣＨの間のエッジレーン領域を含むことができる。エッジレーン領域はチップ領域ＣＨを各々囲むことができる。一例として、平面視においてカッティングレーン領域は隣接するチップ領域ＣＨの間に介在することができ、エッジレーン領域はチップ領域ＣＨとカッティングレーン領域の間に介在することができる。
【0020】
半導体装置が基板１００のチップ領域ＣＨ上に提供され得る。一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＡＮＤフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、及びＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のような半導体メモリ素子がチップ領域ＣＨ上に提供され得る。他の例として、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ＣＰＵ、又はＤＳＰ等のプロセッサがチップ領域ＣＨ上に提供されてもよい。その他の例として、論理和ゲート又は論理積ゲート等のような半導体装置を含む標準セルが基板１００のチップ領域ＣＨ上に提供され得る。
【0021】
図２Ａ及び図２Ｂを参照すれば、チップ領域ＣＨの各々はペリ領域１２４及びセルブロックグループ領域１１０を含むことができる。ペリ回路がペリ領域１２４上に提供され得る。ペリ回路はコマンドアドレス（Ｃｏｍｍａｎｄ／Ａｄｄｒｅｓｓ）、電源生成及び／又はデータ入出力ＤＱを遂行することができる。
【0022】
チップ領域ＣＨの各々は単数又は複数のペリ領域１２４を含むことができ、単数又は複数のセルブロックグループ領域１１０を含むことができる。一例として、図２Ａに図示されたように、チップ領域ＣＨは第１方向Ｄ１に隣接する一対のセルブロックグループ領域１１０及びこれらの間のペリ領域１２４を含むことができる。他の例として、図２Ｂに図示されたように、チップ領域ＣＨは第１方向Ｄ１に隣接する一対のペリ領域１２４及びこれらの間のセルブロックグループ領域１１０を含むことができる。但し、これは例示的なものであり、本発明はこれに制限されない。セルブロックグループ領域１１０はスクライブレーン領域１２２及びペリ領域１２４の中でいずれか１つと第１方向Ｄ１又はその反対方向に隣接することができる。
【0023】
図３Ａ及び図３Ｂを参照すれば、セルブロックグループ領域１１０は複数のセルブロック領域ＣＢ及びこれらを囲むコア領域１２６を含むことができる。コア回路がコア領域１２６上に提供され得る。コア回路はセルブロック領域ＣＢ上の後述するビットラインＢＬ及び／又は後述するワードラインＷＬをセンシング及び制御することができる。一例として、コア回路はビットラインＢＬをセンシングするセンスアンプ回路ＳＡ及びワードラインＷＬを制御するサブワードラインドライバー回路ＳＷＤを含むことができる。センスアンプ回路ＳＡはセルブロック領域ＣＢを介して第１方向Ｄ１に互いに対向することができる。サブワードラインドライバー回路ＳＷＤはセルブロック領域ＣＢを介して第２方向Ｄ２に互いに対向することができる。
【0024】
セルブロック領域ＣＢは第１及び第２方向Ｄ１、Ｄ２に互いに離隔されて配置され得る。例えば、セルブロック領域ＣＢは第１方向Ｄ１に沿って配置されたセルブロック列Ｒを含むことができ、複数のセルブロック列Ｒが第２方向Ｄ２に互いに離隔され得る。セルブロック列Ｒは第１セルブロック領域ＣＢ１を含むことができる。一例として、セルブロック列Ｒは第２セルブロック領域ＣＢ２をさらに含むことができる。一例として、フォールドビットライン（Ｆｏｌｄｅｄ Ｂｉｔ ｌｉｎｅ）が第１セルブロック領域ＣＢ１上に提供されてもよく、第２セルブロック領域ＣＢ２上に提供されなくともよい。一例として、第１方向Ｄ１に対して、第１セルブロック領域ＣＢ１の幅は第２セルブロック領域ＣＢ２の幅より小さくてもよい。
【0025】
一例として、図３Ａに図示されたように、セルブロック列Ｒは第１方向Ｄ１に沿って両端に各々配置された一対の第１セルブロック領域ＣＢ１及びこれらの間の第２セルブロック領域ＣＢ２を含むことができる。前記一対の第１セルブロック領域ＣＢ１はセルブロックグループ領域１１０の第１方向Ｄ１に沿う縁に各々配置され得る。一例として、一対の第１セルブロック領域ＣＢ１の各々はスクライブレーン領域１２２又はペリ領域１２４に隣接することができる。一例として、第２セルブロック領域ＣＢｅはコア領域１２６によって囲まれ得る。他の例として、図３Ｂに図示されたように、セルブロック列Ｒは第１方向Ｄ１に沿って配置された複数の第１セルブロック領域ＣＢ１で成され得る。但し、本発明の概念はこれに制限されなく、セルブロック列Ｒの各々は様々な順に配置された第１セルブロック領域ＣＢ１及び／又は第２セルブロック領域ＣＢ２を含むことができる。
【0026】
図４Ａは図３Ａの第１セルブロック領域の一部及び周辺領域の一部を示した平面図である。図４Ｂは図４ＡのＸ２に対応する拡大図である。図５Ａ及び図５Ｂは各々図４ＡのＡ－Ａ’及びＢ－Ｂ’線に対応する断面図である。
【0027】
図４Ａ乃至図５Ｂを参照すれば、基板１００は第１セルブロック領域ＣＢ及び第１セルブロック領域ＣＢの一面と第１方向Ｄ１に隣接する周辺領域１２０を含むことができる。前記第１セルブロック領域ＣＢ１は図３Ａ及び図３Ｂを参照して説明した第１セルブロック領域ＣＢ１と同一であり得る。前記周辺領域１２０は図１乃至図３Ｂを参照して説明したスクライブレーン領域１２２、ペリ領域１２４、及びコア領域１２６を含むことができる。
【0028】
素子分離パターンＳＴＩが基板１００内に配置され得る。素子分離パターンＳＴＩは第１セルブロック領域ＣＢ１上で活性パターンＡＣＴを定義することができ、周辺領域１２０上で周辺活性パターンＡＣＴｐを定義することができる。
【0029】
活性パターンＡＣＴ及び周辺活性パターンＡＣＴｐは基板１００の下面に垂直である第３方向Ｄ３に突出された形状であり得る。一例として、活性パターンＡＣＴ及び周辺活性パターンＡＣＴｐは素子分離パターンＳＴＩによって囲まれた基板１００の一部であり得る。説明の便宜のために、別の説明がない限り、本明細書で基板１００とは活性パターンＡＣＴ及び周辺活性パターンＡＣＴｐを除いた基板１００の他の一部を指し示すものと定義する。
【0030】
活性パターンＡＣＴの各々は互いに分離されたアイルランド形状を有することができ、第４方向Ｄ４に細長いバー（ｂａｒ）形状であり得る。第４方向Ｄ４は基板１００の下面に平行であることができ、第１及び第２方向Ｄ１、Ｄ２に交差することができる。
【0031】
活性パターンＡＣＴの各々は一対のエッジ部ＥＡ及びセンター部ＣＡを含むことができる。一対のエッジ部ＥＡは各々第４方向Ｄ４に対する活性パターンＡＣＴの両端部であり得る。センター部ＣＡは一対のエッジ部ＥＡの間に介在される活性パターンＡＣＴの一部であり、詳細には後述する一対のワードラインＷＬの間に介在される活性パターンＡＣＴの一部であり得る。一対のエッジ部ＥＡ及びセンター部ＣＡ内には不純物（例えば、ｎ形又はｐ形不純物）がドーピングされ得る。
【0032】
活性パターンＡＣＴは第１方向Ｄ１及び第２方向Ｄ２に互いに隣接することができる。本明細書で、活性パターンＡＣＴが第１方向Ｄ１に隣接するということは、互いに隣接する活性パターンＡＣＴのセンター部ＣＡが第１方向Ｄ１に沿って配置されることを意味する。本明細書で、活性パターンＡＣＴが第２方向Ｄ２に隣接することは、互いに隣接する活性パターンＡＣＴの中で１つのセンター部ＣＡと他の１つのエッジ部ＥＡが第２方向Ｄ２に沿って配置されることを意味する。
【0033】
素子分離パターンＳＴＩは絶縁材料を含むことができ、一例として、シリコン酸化物及びシリコン窒化物の中で少なくとも１つを含むことができる。素子分離パターンＳＴＩは単一の物質で成される単一膜又は２つ以上の物質を含む複合膜であり得る。
【0034】
活性パターンＡＣＴの各々は一対のエッジ部ＥＡ及びセンター部ＣＡを含むことができる。一対のエッジ部ＥＡは各々第４方向Ｄ４に対する活性パターンＡＣＴの両端部であり得る。センター部ＣＡは一対のエッジ部ＥＡの間に介在される活性パターンＡＣＴの一部であり、詳細には後述する一対のワードラインＷＬの間に介在される活性パターンＡＣＴの一部であり得る。一対のエッジ部ＥＡ及びセンター部ＣＡ内には不純物（例えば、ｎ形又はｐ形不純物）がドーピングされ得る。
【0035】
ワードラインＷＬが活性パターンＡＣＴの内に提供され得る。ワードラインＷＬは複数に提供され得る。ワードラインＷＬは第２方向Ｄ２に延長されてもよく、第１方向Ｄ１に互いに離隔され得る。ワードラインＷＬは活性パターンＡＣＴ及び素子分離パターンＳＴＩ内に提供されるトレンチ内に配置され得る。一例として、第１方向Ｄ１に互いに隣接する一対のワードラインＷＬが１つの活性パターンＡＣＴを横切ることができる。
【0036】
ワードラインＷＬの各々はゲート電極（図示せず）、ゲート誘電パターン（図示せず）、及びゲートキャッピングパターン（図示せず）を含むことができる。ゲート電極は活性パターンＡＣＴ及び素子分離パターンＳＴＩを第２方向Ｄ２に貫通することができる。ゲート誘電パターンはゲート電極と活性パターンＡＣＴとの間、及びゲート電極と素子分離パターンＳＴＩとの間に介在することができる。ゲートキャッピングパターンはゲート電極上でゲート電極の上面を覆うことができる。一例として、ゲート電極は金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）を含むことができる。一例として、ゲート絶縁パターンはシリコン酸化物及び高誘電物質の中の少なくとも１つを含むことができる。本明細書で、高誘電物質はシリコン酸化物より高い誘電率を有する物質として定義される。一例として、ゲートキャッピングパターンはシリコン窒化物を含むことができる。
【0037】
バッファパターン２１０が基板１００上に配置され得る。バッファパターン２１０は活性パターンＡＣＴ、素子分離パターンＳＴＩ、及びワードラインＷＬを覆うことができる。一例として、バッファパターン２１０はシリコン酸化物、シリコン窒化物又はシリコン酸窒化物、又はこれらの組合の中で少なくとも１つを含むことができる。バッファパターン２１０は単一の物質で成される単一膜又は２つ以上の物質を含む複合膜であり得る。
【0038】
ビットラインノードコンタクトＤＣを活性パターンＡＣＴの各々の上に提供することができ、複数に提供することができる。ビットラインノードコンタクトＤＣは活性パターンＡＣＴのセンター部ＣＡに各々電気的に連結され得る。ビットラインノードコンタクトＤＣは第１及び第２方向Ｄ１、Ｄ２に互いに離隔され得る。ビットラインノードコンタクトＤＣは各々活性パターンＡＣＴと後述するビットラインＢＬとの間に介在することができる。ビットラインノードコンタクトＤＣはビットラインＢＬの中で対応するビットラインＢＬと対応する活性パターンＡＣＴのセンター部ＣＡを電気的に連結することができる。
【0039】
ビットラインノードコンタクトＤＣは第１リセス領域ＲＳ１内に各々配置され得る。第１リセス領域ＲＳ１は活性パターンＡＣＴの上部及び活性パターンＡＣＴの上部に隣接する素子分離パターンＳＴＩの上部に提供され得る。第１リセス領域ＲＳ１は第１及び第２方向Ｄ１、Ｄ２に互いに離隔され得る。
【0040】
埋め込み絶縁パターン２５０が第１リセス領域ＲＳ１を各々満たすことができる。埋め込み絶縁パターン２５０は第１リセス領域ＲＳ１の内部を満たすことができる。一例として、埋め込み絶縁パターン２５０は第１リセス領域ＲＳ１の内面、及びビットラインノードコンタクトＤＣの側面の少なくとも一部（例えば、第１リセス領域ＲＳ１内ビットラインノードコンタクトＤＣの側面の少なくとも一部）を覆うことができる。埋め込み絶縁パターン２５０はシリコン酸化物又はシリコン窒化物、又はこれらの組み合わせの中の少なくとも１つを含むことができる。埋め込み絶縁パターン２５０は単一の物質で成される単一膜又は２以上の物質を含む複合膜であり得る。
【0041】
ビットライン構造体ＢＬＳが活性パターンＡＣＴ上に配置され得る。ビットラインノードコンタクトＤＣはビットライン構造体ＢＬＳと活性パターンＡＣＴとの間でこれらを互いに電気的に連結することができる。例えば、ビットラインノードコンタクトＤＣはビットライン構造体ＢＬＳの後述するビットラインＢＬと活性パターンＡＣＴとの間でこれらを互いに電気的に連結することができる。ビットライン構造体ＢＬＳは複数に提供され得る。ビットライン構造体ＢＬＳは第１方向Ｄ１に沿って各々延長されてもよく、第２方向Ｄ２に互いに隣接することができる。１つのビットライン構造体ＢＬＳは第２方向Ｄ２に互いに隣接する活性パターンＡＣＴの上で第１方向Ｄ１に沿って延長され得る。
【0042】
ビットライン構造体ＢＬＳはフォールドビットライン（Ｆｏｌｄｅｄ Ｂｉｔ Ｌｉｎｅ）であり、第２方向Ｄ２に互いに隣接するビットラインＢＬを含むことができる。前記隣接するビットラインＢＬは電気的に互いに連結されてもよく、１つの電気的信号を印加することによって共に駆動されてもよい。一例として、半導体装置の駆動の時、電気的信号が前記隣接するビットラインＢＬの中のいずれか１つに直接印加される場合、前記電気的信号は前記隣接するビットラインＢＬの中の他の１つにも伝達され得る。
【0043】
一例として、ビットライン構造体ＢＬＳは、第２方向Ｄ２に互いに隣接する第１ビットラインＢＬ１、第２ビットラインＢＬ２、及びこれらを互いに電気的に連結するビットライン連結体ＣＮを含むことができる。第１ビットラインＢＬ１及び第２ビットラインＢＬ２は第１方向Ｄ１に沿って各々延長され得る。一例として、第１ビットラインＢＬ１は第２方向Ｄ２に隣接する活性パターンＡＣＴの中でいずれか１つの上に提供されてもよく、第２ビットラインＢＬ２は他の１つの上に提供されてもよい。一例として、ビットライン連結体ＣＮは第１ビットラインＢＬ１及び第２ビットラインＢＬ２を物理的に連結することができ、これらの各々と境界面なしで接することができる。一例として、半導体装置の駆動の時、電気的信号が第１ビットラインＢＬ１に直接印加される場合、前記電気的信号はビットライン連結体ＣＮを通じて第２ビットラインＢＬ２に伝達されることができる。一例として、ビットライン連結体ＣＮは周辺領域１２０に向かってラウンドになり得る。
【0044】
ビットライン連結体ＣＮは第１セルブロック領域ＣＢ１上で周辺領域１２０に隣接することができる。一例として、前記周辺領域１２０はスクライブレーン領域１２２又はペリ領域１２４であり得る。ビットライン連結体ＣＮがスクライブレーン領域１２２又はペリ領域１２４に隣接するように構成される場合、１ビットラインＢＬがコア回路と相対的に遠く離隔されて配置されても、他のビットラインＢＬを通じて前記コア回路に容易に連結され得る。したがって、コア回路に連結されないビットラインＢＬの数が減少し得る。他の例として、前記周辺領域１２０はコア領域１２６であり得る。この場合、多数のビットラインＢＬが少数のコア回路のみで効果的に制御され得る。結果的に、ビットライン連結体ＣＮが提供されることによって、半導体装置の集積度が向上し得る。
【0045】
ビットライン構造体ＢＬＳは金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）を含むことができる。一例として、第１ビットラインＢＬ１、第２ビットラインＢＬ２、及びビットライン連結体ＣＮの各々は金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）を含むことができる。一例として、第１ビットラインＢＬ１、第２ビットラインＢＬ２、及びビットライン連結体ＣＮは互いに同一な物質を含むことができる。
【0046】
ビットライン構造体ＢＬＳは第２方向Ｄ２に対して第１ピッチＰ１を有することができる。言い換えれば、第１及び第２ビットラインＢＬ１、ＢＬ２は第２方向Ｄ２に対して第１ピッチＰ１を有することができる。本明細書で、“ピッチ”は同一な構成が繰り返して現れる最小の幅を意味する。一例として、第１ピッチＰ１は０ｎｍより大きく、１３０ｎｍ以下であり得る。第１ピッチＰ１が１３０ｎｍ以下の値を有することによって、ビットライン構造体ＢＬＳの集積度が向上し得る。また、第１ピッチＰ１が１３０ｎｍ以下の値を有することによって、ビットライン構造体ＢＬＳが後述するマルチパターニング技術（Ｍｕｌｔｉ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）を通じて形成されることができ、結果的に生産性が向上し得る。
【0047】
第２方向Ｄ２に対して、第１ビットラインＢＬ１は第１幅Ｗ１を有することができ、第２ビットラインＢＬ２は第２幅Ｗ２を有することができる。一例として、第１幅Ｗ１及び第２幅Ｗ２の各々は０ｎｍより大きく、１４ｎｍ以下であり得る。第１幅Ｗ１及び第２幅Ｗ２の各々が１４ｎｍ以下の値を有することによって、ビットライン構造体ＢＬＳが後述するマルチパターニング技術を通じて形成され得る。
【0048】
第３幅Ｗ３が内側スペーサーＩＳの一端部からビットライン連結体ＣＮの一端部までの幅として定義され得る。第３幅Ｗ３は第１幅Ｗ１と同一であるか、或いは異なる値を制限なしで有することができる。一例として、第３幅Ｗ３は第１幅Ｗ１と実質的に同一であることができる。
【0049】
ビットライントレンチ領域ＢＴＲ１、ＢＴＲ２がビットライン構造体ＢＬＳによって定義され得る。ビットライントレンチ領域ＢＴＲ１、ＢＴＲ２は第１ビットライントレンチ領域ＢＴＲ１及び第２ビットライントレンチ領域ＢＴＲ２を含むことができる。第１ビットライントレンチ領域ＢＴＲ１はビットライン構造体ＢＬＳの内側面ＢＬＳａ（例えば、第１ビットラインＢＬ１）の内側面ＢＬ１ａ、第２ビットラインＢＬ２の内側面ＢＬ２ａ、及び前記ビットライン連結体ＣＮの内側面ＣＮａ）によって定義され得る。第２ビットライントレンチ領域ＢＴＲ２はビットライン構造体ＢＬＳの外側面ＢＬＳｂによって定義され得る。一例として、第２ビットライントレンチ領域ＢＴＲ２は第２方向Ｄ２に隣接するビットライン構造体ＢＬＳの間で定義され得る。
【0050】
ポリシリコンパターン３１０がビットラインＢＬとバッファパターン２１０との間に提供され得る。ポリシリコンパターン３１０は複数に提供され得る。一例として、ポリシリコンパターン３１０の上面はビットラインコンタクトＤＣの上面と実質的に同一の高さに位置することができ、共面をなすことができる。ポリシリコンパターン３１０はポリシリコン（例えば、不純物を含むポリシリコン）を含むことができる。
【0051】
第１オーミックパターン３２０がビットラインＢＬとビットラインコンタクトＤＣとの間、及びビットラインＢＬとポリシリコンパターン３１０との間に介在することができる。第１オーミックパターン３２０は金属シリサイドを含むことができる。第１バリアーパターン（図示せず）がビットラインＢＬとビットラインコンタクトＤＣとの間、及びビットラインＢＬとポリシリコンパターン３１０との間にさらに介在することができる。第１バリアーパターンは導電性金属窒化物（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等の窒化物）を含むことができる。
【0052】
ビットラインキャッピングパターン３５０がビットライン構造体ＢＬＳ上に提供されることができる。一例として、ビットラインキャッピングパターン３５０は対応するビットラインＢＬの上面上に各々提供され得る。一例として、ビットラインキャッピングパターン３５０は対応するビットラインＢＬに沿って第１方向Ｄ１に各々延長されてもよく、前記第２方向Ｄ２に互いに離隔されてもよい。ビットラインキャッピングパターン３５０の各々は対応するビットラインＢＬと垂直に重畳することができる。ビットラインキャッピングパターン３５０は単一層又は複数層で構成され得る。一例として、ビットラインキャッピングパターン３５０は順に積層された第１キャッピングパターン（図示せず）、第２キャッピングパターン（図示せず）、及び第３キャッピングパターン（図示せず）を含むことができる。一例として、第１乃至第３キャッピングパターンはシリコン窒化物を含むことができる。他の例として、第４及び第５キャッピングパターン（図示せず）のような追加的なキャッピングパターンをさらに含むことができる。
【0053】
内側スペーサーＩＳがビットライン構造体ＢＬＳの内側面ＢＬＳａ上に提供され得る。一例として、内側スペーサーＩＳはビットライン連結体ＣＮの内側面ＣＮａを覆い、第１ビットラインＢＬ１の内側面ＢＬ１ａ及び第２ビットラインＢＬ２の内側面ＢＬ２ａ上に延長され得る。内側スペーサーＩＳは、第１ビットラインＢＬ１の内側面ＢＬ１ａ上の第１内側スペーサーＩＳ１、第２ビットラインＢＬ２の内側面ＢＬ２ａ上の第２内側スペーサーＩＳ２、及びビットライン連結体ＣＮの内側面ＣＮａ上で第１及び第２内側スペーサーＩＳ１、ＩＳ２を物理的に連結する内側スペーサー連結体ＩＳｃを含むことができる。一例として、内側スペーサー連結体ＩＳｃはビットライン連結体ＣＮの内側面ＣＮａ上で周辺領域１２０に向かってラウンドになり得る。ビットライン構造体ＢＬＳは内側スペーサーＩＳを囲むことができる。内側スペーサーＩＳは第１ビットライントレンチ領域ＢＴＲ１の内側壁上に提供され得る。内側スペーサーＩＳはビットラインキャッピングパターン３５０の一側面を覆うことができる。
【0054】
内側スペーサーＩＳは単一膜又は複合膜であり得る。一例として、内側スペーサーＩＳはシリコン窒化物、シリコン酸化物、及びシリコン酸窒化物の中の少なくとも１つを含むことができる。他の例として、内側スペーサーＩＳはエアギャップ（ａｉｒ ｇａｐ）をさらに含むことができる。
【0055】
外側スペーサーＯＳがビットライン構造体ＢＬＳの外側面ＢＬＳｂ上に提供され得る。一例として、外側スペーサーＯＳはビットライン連結体ＣＮの外側面ＣＮｂを覆い、第１ビットラインＢＬ１の外側面ＢＬ１ｂ及び第２ビットラインＢＬ２の外側面ＢＬ２ｂ上に延長され得る。外側スペーサーＯＳは第１ビットラインＢＬ１の外側面ＢＬ１ｂ上の第１外側スペーサーＯＳ１、第２ビットラインＢＬ２の外側面ＢＬ２ｂ上の第２外側スペーサーＯＳ２、及びビットライン連結体ＣＮの外側面ＣＮｂ上で第１及び第２外側スペーサーＯＳ１、ＯＳ２を物理的に連結する外側スペーサー連結体ＯＳｃを含むことができる。一例として、外側スペーサー連結体ＯＳｃはビットライン連結体ＣＮの外側面ＣＮｂ上で周辺領域１２０に向かってラウンドになり得る。外側スペーサーＯＳはビットライン構造体ＢＬＳを囲むことができる。外側スペーサーＯＳは第２ビットライントレンチ領域ＢＴＲ２の内側壁（例えば、ビットライン構造体ＢＬＳの外側面ＢＬＳｂ）上に提供され得る。外側スペーサーＯＳはビットラインキャッピングパターン３５０の他の側面を覆うことができる。
【0056】
外側スペーサーＯＳは単一膜又は複合膜であり得る。一例として、外側スペーサーＯＳはシリコン窒化物、シリコン酸化物、及びシリコン酸窒化物の中の少なくとも１つを含むことができる。他の例として、外側スペーサーＯＳはエアギャップ（ａｉｒ ｇａｐ）をさらに含むことができる。
【0057】
ビットライン構造体ＢＬＳは内側スペーサーＩＳ及び外側スペーサーＯＳの間に介在することができる。一例として、第１ビットラインＢＬ１は第１内側スペーサーＩＳ１及び第１外側スペーサーＯＳ１の間に介在することができる。一例として、第２ビットラインＢＬ２は第２内側スペーサーＩＳ２及び第２外側スペーサーＯＳ２の間に介在することができる。一例として、ビットライン連結体ＣＮは内側スペーサー連結体ＩＳｃ及び外側スペーサー連結体ＯＳｃの間に介在することができる。
【0058】
第１内側スペーサーＩＳ１は第２方向Ｄ２に対して第４幅Ｗ４を有することができる。一例として、第２内側スペーサーＩＳ２の第２方向Ｄ２に対する幅は第４幅Ｗ４と実質的に同一であり得る。第１外側スペーサーＯＳ１は第２方向Ｄ２に対して第５幅Ｗ５を有することができる。一例として、第２外側スペーサーＯＳ２の第２方向Ｄ２に対する幅は第５幅Ｗ５と実質的に同一であり得る。一例として、第５幅Ｗ５は第４幅Ｗ４と実質的に同一であり得る。
【0059】
内側スペーサーＩＳ及び外側スペーサーＯＳはビットライン構造体ＢＬＳが隣接する導電パターンから受ける電気的干渉を最小化することができる。一例として、内側スペーサーＩＳ及び外側スペーサーＯＳはビットライン構造体ＢＬＳが後述するストレージノードコンタクトＢＣから受ける電気的干渉を最小化することができる。一例として、内側スペーサー連結体ＩＳｃ及び外側スペーサー連結体ＯＳｃはビットライン連結体ＣＮが隣接する導電パターンから受ける電気的干渉を最小化することができる。その結果、半導体装置の電気的特性及び信頼性が向上し得る。
【0060】
ストレージノードコンタクトＢＣが隣接するビットラインＢＬの間に提供され得る。ストレージノードコンタクトＢＣを複数に提供することができ、ストレージノードコンタクトＢＣは第１及び第２方向Ｄ１、Ｄ２に互いに離隔することができる。一例として、ストレージノードコンタクトＢＣの中で一部はビットライン構造体ＢＬＳの第１ビットラインＢＬ１及び第２ビットラインＢＬ２の間に介在することができる。他の例として、ストレージノードコンタクトＢＣの中で他の一部は第２方向Ｄ２に互いに隣接するビットライン構造体ＢＬＳの間に介在することができる。ストレージノードコンタクトＢＣは活性パターンＡＣＴのエッジ部ＥＡ上の第２リセス領域ＲＳ２を満たすことができる。ストレージノードコンタクトＢＣはエッジ部ＥＡに電気的に連結され得る。ストレージノードコンタクトＢＣは導電性物質を含むことができる。一例として、ストレージノードコンタクトＢＣはポリシリコン（例えば、不純物を含むポリシリコン）及び金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）の中の少なくとも１つを含むことができる。
【0061】
フェンスパターン（図示せず）がワードラインＷＬ上でストレージノードコンタクトＢＣを第１方向Ｄ１に互いに離隔させることができる。一例として、フェンスパターンはストレージノードコンタクトＢＣを介して第１方向Ｄ１に互いに隣接することができる。フェンスパターンは、一例として、シリコン窒化物を含むことができる。
【0062】
第１ダミーパターンＤＰ１が第１ビットライントレンチ領域ＢＴＲ１内に提供され得る。一例として、第１ダミーパターンＤＰ１は第１セルブロック領域ＣＢ１上で最外側に位置したストレージノードコンタクトＢＣより周辺領域１２０に隣接することができる。一例として、第１ダミーパターンＤＰ１はビットライン構造体ＢＬＳの内側面ＢＬＳａによって囲まれ得る。一例として、第１ダミーパターンＤＰ１はダミーストレージノードコンタクト（図示せず）を含むことができる。他の例として、第１ダミーパターンＤＰ１はダミーフェンスパターン（図示せず）を含むことができる。但し、これに制限されることではなく、第１ダミーパターンＤＰ１は第１ビットライントレンチ領域ＢＴＲ１を満たす様々なパターン及び物質を含むことができる。
【0063】
第２ダミーパターンＤＰ２が第２ビットライントレンチ領域ＢＴＲ２内に提供され得る。一例として、第２ダミーパターンＤＰ１は前記最外側のストレージノードコンタクトＢＣより周辺領域１２０に隣接することができる。一例として、第２ダミーパターンＤＰ２はビットライン構造体ＢＬＳの外側面ＢＬＳｂを囲むことができる。一例として、第２ダミーパターンＤＰ２はダミーストレージノードコンタクト（図示せず）を含むことができる。他の例として、第２ダミーパターンＤＰ２はダミーフェンスパターン（図示せず）を含むことができる。但し、これに制限されることではなく、第２ダミーパターンＤＰ２は第２ビットライントレンチ領域ＢＴＲ２を満たす様々なパターン及び物質を含むことができる。一例として、第２ダミーパターンＤＰ２は第１ダミーパターンＤＰ１が含む物質の中の少なくとも一部と同一な物質を含むことができる。
【0064】
第２バリアーパターン４１０が内側スペーサーＩＳ、外側スペーサーＯＳ、及びストレージノードコンタクトＢＣをコンフォーマルに覆うことができる。第２バリアーパターン４１０は導電性金属窒化物（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等の窒化物）を含むことができる。第２オーミックパターン（図示せず）が第２バリアーパターン４１０とストレージノードコンタクトＢＣとの間にさらに介在することができる。第２オーミックパターンは金属シリサイドを含むことができる。
【0065】
ランディングパッドＬＰがストレージノードコンタクトＢＣ上に提供され得る。ランディングパッドＬＰは複数に提供されてもよく、ランディングパッドＬＰは第１及び第２方向Ｄ１、Ｄ２に互いに離隔され得る。ランディングパッドＬＰは対応するストレージノードコンタクトＢＣに連結され得る。ランディングパッドＬＰはビットラインキャッピングパターン３５０の上面を覆うことができる。ランディングパッドＬＰの上部はストレージノードコンタクトＢＣの一部と垂直に重畳することができる。一例として、ランディングパッドＬＰの下部はストレージノードコンタクトＢＣと垂直に重畳することができ、ランディングパッドＬＰの上部は下部から第２方向Ｄ２又はその反対方向にシフトされ得る。ランディングパッドＬＰは金属物質（例えば、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｔａ、Ｒｕ、Ｉｒ等）を含むことができる。
【0066】
充填パターン４４０がランディングパッドＬＰを囲むことができる。充填パターン４４０は互いに隣接するランディングパッドＬＰの間に介在することができる。平面視において、充填パターン４４０はランディングパッドＬＰによって貫通されるホールを含むメッシュ（ｅｍｓｈ）形状を有することができる。一例として、充填パターン４４０はシリコン窒化物、シリコン酸化物、及びシリコン酸化窒化物の中の少なくとも１つを含むことができる。他の例として、充填パターン４４０は空気層を含む空き空間（即ち、エアギャップ（ａｉｒ ｇａｐ））を含むことができる。
【0067】
データ格納パターンＤＳＰがランディングパッドＬＰ上に提供され得る。データ格納パターンＤＳＰは複数に提供され得る。複数のデータ格納パターンＤＳＰは第１及び第２方向Ｄ１、Ｄ２に互いに離隔され得る。データ格納パターンＤＳＰの各々は対応するランディングパッドＬＰ及び対応するストレージノードコンタクトＢＣを通じて活性パターンＡＣＴのエッジ部ＥＡの中で対応する１つに電気的に連結され得る。
【0068】
データ格納パターンＤＳＰは、一例として下部電極、誘電膜、及び上部電極を含むキャパシタであり得る。この場合、本発明による半導体メモリ素子はＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であり得る。データ格納パターンＤＳＰは、他の例として磁気トンネル接合パターン（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ ｐａｔｔｅｒｎ）を含むことができる。この場合、本発明による半導体メモリ素子はＭＲＡＭ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であり得る。データ格納パターンＤＳＰは、その他の例として相変化物質又は可変抵抗物質を含むことができる。この場合、本発明による半導体メモリ素子はＰＲＡＭ（ｐｈａｓｅ－ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）又はＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であり得る。但し、これは例示的なものであり、本発明はこれに制限されなく、データ格納パターンＤＳＰはデータを格納することができる様々な構造及び／又は物質を含むことができる。
【0069】
一例として、周辺領域１２０はペリ領域１２４又はコア領域１２６であり、この時、周辺ワードラインＰＷＬが周辺活性パターンＡＣＴｐ上に配置され得る。周辺活性パターンＡＣＴｐはその内部に一対の不純物領域を含むことができ、平面視において、周辺ワードラインＰＷＬは一対の不純物領域を横切ることができる。周辺ワードラインＰＷＬは周辺活性パターンＡＣＴｐ上に順に積層された複数のパターン及びこれらの両側面を覆う周辺スペーサー３５５を含むことができる。一例として、周辺ワードラインＰＷＬは順に積層された周辺誘電パターン３０６、周辺ポリシリコンパターン３１０ｐ、周辺オーミックパターン３２０ｐ、周辺電極パターンＢＬｐ、周辺キャッピングパターン３５０ｐ、及びこれらの両側面を覆う一対の周辺スペーサー３５５を含むことができる。
【0070】
周辺誘電パターン３０６はシリコン酸化物及び高誘電物質の中の少なくとも１つを含むことができる。周辺ポリシリコンパターン３１０ｐ、周辺オーミックパターン３２０ｐ、及び周辺電極パターンＢＬｐは各々ポリシリコンパターン３１０、第１オーミックパターン３２０、及びビットラインＢＬと同一な物質を含むことができる。周辺キャッピングパターン３５０ｐはビットラインキャッピングパターン３５０が含む物質の中で少なくとも一部と同一な物質を含むことができる。周辺スペーサー３５５はシリコン酸化物及びシリコン窒化物の中の少なくとも１つを含むことができ、単一膜又は複合膜であり得る。
【0071】
第１層間絶縁膜ＩＬ１が周辺領域１２０上で周辺活性パターンＡＣＴｐ、素子分離パターンＳＴＩ、及び周辺ワードラインＰＷＬを覆うことができる。第１層間絶縁膜ＩＬ１は絶縁材料を含むことができる。一例として、第１層間絶縁膜ＩＬ１はシリコン酸化物、シリコン窒化物、ＴＥＯＳ、及び低誘電物質の中の少なくとも１つを含むことができる。一例として、第１層間絶縁膜ＩＬ１は単一の物質で成される単一膜又は２以上の物質を含む複合膜であり得る。
【0072】
第２層間絶縁膜ＩＬ２が第１層間絶縁膜ＩＬ１上に配置され得る。一例として、第２層間絶縁膜ＩＬ２は第１層間絶縁膜ＩＬ２を覆うことができる。一例として、第２層間絶縁膜ＩＬ２はシリコン酸化物、シリコン窒化物、ＴＥＯＳ、及び低誘電物質の中の少なくとも１つを含むことができる。一例として、第２層間絶縁膜ＩＬ２は単一の物質で成される単一膜又は２以上の物質を含む複合膜であり得る。
【0073】
【0074】
【0075】
図６を参照すれば、内側スペーサーＩＳ及び外側スペーサーＯＳの各々は複数のサブスペーサーを含むことができる。一例として、内側スペーサーＩＳは、第１ビットラインＢＬ１の内側面ＢＬ１ａ及び第２ビットラインＢＬ２の内側面ＢＬ２ａ上に順に提供される複数のサブスペーサーを含むことができる。一例として、内側スペーサーＩＳは、第１ビットラインＢＬ１の内側面ＢＬ１ａ及び第２ビットラインＢＬ２の内側面ＢＬ２ａ上に順に提供される第１サブスペーサー３６２、第２サブスペーサー３６４、及び第３サブスペーサー３６６を含むことができる。一例として、外側スペーサーＯＳは第１ビットラインＢＬ１の外側面ＢＬ１ｂ及び第２ビットラインＢＬ２の外側面ＢＬ２ｂ上に順に提供される複数のサブスペーサーを含むことができる。一例として、外側スペーサーＯＳは、第１ビットラインＢＬ１の外側面ＢＬ１ｂ及び第２ビットラインＢＬ２の外側面ＢＬ２ｂ上に順に提供される第１サブスペーサー３６２、第２サブスペーサー３６４、及び第３サブスペーサー３６６を含むことができる。
【0076】
内側スペーサーＩＳ及び外側スペーサーＯＳのサブスペーサーの各々はシリコン窒化物、シリコン酸化物、及びシリコン酸窒化物の中の少なくとも１つを含むことができる。他の例として、複数のスペーサーの中の少なくとも一部はエアギャップ（ａｉｒ ｇａｐ）をさらに含むことができる。
【0077】
【0078】
図７を参照すれば、第３幅Ｗ３が内側スペーサーＩＳの一端部からビットライン連結体ＣＮの一端部までの幅として定義され得る。第３幅Ｗ３は第１幅Ｗ１より大きい値を有することができる。第３幅Ｗ３が大きい値を有することによって、ビットライン連結体ＣＮの抵抗値を低下させることができ、半導体装置の電気的特性が向上し得る。
【0079】
【0080】
図８を参照すれば、第２ダミーパターンＤＰ２がビットライン構造体ＢＬＳを介して第２方向Ｄ２に互いに離隔され得る。一例として、第２ダミーパターンＤＰ２は第２方向Ｄ２に隣接する外側スペーサーＯＳの間に介在することができる。一例として、外側スペーサーＯＳはビットライン連結体ＣＮの外側面ＣＮｂの一部を囲むことができるが、これに制限されない。
【0081】
【0082】
図９を参照すれば、基板１００は第２セルブロック領域ＣＢ２及び第２セルブロック領域ＣＢ２の一面と第１方向Ｄ１に隣接する周辺領域１２０を含むことができる。前記第２セルブロック領域ＣＢ２は図３Ａを参照して説明した第２セルブロック領域ＣＢ２と同一であり得る。前記周辺領域１２０は図１乃至図３Ｂを参照して説明したスクライブレーン領域１２２、ペリ領域１２４、及びコア領域１２６を含むことができる。一例として、前記周辺領域１２０はスクライブレーン領域１２２、ペリ領域１２４、又はコア領域１２６であるが、これに制限されない。
【0083】
第２セルブロック領域ＣＢ２上で、複数のビットラインＢＬが提供され得る。第２セルブロック領域ＣＢ２上でビットラインＢＬはフォールドビットラインを構成しないことがあり得る。ビットラインＢＬは活性パターンＡＣＴ上で第１方向Ｄ１に沿って各々延長されてもよく、第２方向Ｄ２に互いに離隔されてもよい。ビットラインＢＬは互いに電気的に絶縁され得る。一例として、第３ビットラインＢＬ３が第２方向Ｄ２に互いに隣接する活性パターンＡＣＴの中のいずれか１つの上に提供されてもよく、第４ビットラインＢＬ４が他の１つの上に提供されてもよい。第３ビットラインＢＬ３及び第４ビットラインＢＬ４は互いに電気的に絶縁され得る。
【0084】
ビットラインスペーサーＳＰがビットラインＢＬの側面上に提供され得る。一例として、ビットラインスペーサーＳＰはビットラインＢＬの側面に沿って第１方向Ｄ１に延長され得る。ビットラインスペーサーＳＰは単一膜又は複合膜であり得る。一例として、ビットラインスペーサーＳＰはシリコン窒化物、シリコン酸化物、及びシリコン酸窒化物の中の少なくとも１つを含むことができる。他の例として、ビットラインスペーサーＳＰはエアギャップ（ａｉｒ ｇａｐ）をさらに含むことができる。
【0085】
第３ビットライントレンチ領域ＢＴＲ３が第２セルブロック領域ＣＢ２上でビットラインＢＬによって定義され得る。一例として、第３ビットライントレンチ領域ＢＴＲ３は第３ビットラインＢＬ３及び第４ビットラインＢＬ４の間のトレンチ領域を含むことができる。第３ダミーパターンＤＰ３が第３ビットライントレンチ領域ＢＴＲ３を満たすことができる。一例として、第３ダミーパターンＤＰ３は第２セルブロック領域ＣＢ２上で最外側に位置したストレージノードコンタクトＢＣより周辺領域１２０に隣接する領域上に提供され得る。一例として、第３ダミーパターンＤＰ３はダミーストレージノードコンタクト（図示せず）を含むことができる。他の例として、第３ダミーパターンＤＰ３はダミーフェンスパターン（図示せず）を含むことができる。但し、これに制限されることではなく、第３ダミーパターンＤＰ３は第３ビットライントレンチ領域ＢＴＲ３を満たす様々なパターン及び物質を含むことができる。
【0086】
コンタクトパターンＣＰがビットラインＢＬ上に提供され得る。コンタクトパターンＣＰの各々はビットラインＢＬの中で対応する１つに電気的に連結され得る。一例として、コンタクトパターンＣＰの一部は第３ビットラインＢＬ３に電気的に連結されてもよく、他の一部は第４ビットラインＢＬ４に電気的に連結されてもよい。一例として、コンタクトパターンＣＰの前記一部は第２セルブロック領域ＣＢ２の一面と第１方向Ｄ１に隣接する周辺領域１２０に隣接するように提供され得る。一例として、コンタクトパターンＣＰの前記他の一部は第２セルブロック領域ＣＢ２の他面と第１方向Ｄ１の反対方向に隣接する周辺領域１２０に隣接するように提供され得る。第２セルブロック領域ＣＢ２の前記一面と前記他面は互いに第１方向Ｄ１に対向することができる。但し、本発明の概念はこれに制限されなく、コンタクトパターンＣＰの配置は多様に変形され得る。
【0087】
図１０乃至図１９Ｂは本発明の一部の実施形態による半導体装置の製造方法を示す図面である。より詳細には、図１０、図１２、図１４、図１６、及び図１８は各々図３Ａの第１セルブロック領域の一部及び周辺領域の一部を示した平面図である。図１１Ａ、図１３Ａ、図１５Ａ、図１７Ａ、及び図１９Ａは各々図１０、図１２、図１４、図１６、及び図１８のＡ－Ａ’線に対応する断面図である。図１１Ｂ、図１３Ｂ、図１５Ｂ、図１７Ｂ、及び図１９Ｂは各々図１０、図１２、図１４、図１６、及び図１８のＢ－Ｂ’線に対応する断面図である。
【0088】
以下では図１０乃至図１９Ｂを参照して、本発明の一部の実施形態による半導体装置の製造方法に対して説明する。説明の簡易化のために、前述した内容と重複される内容の説明は省略し、前述した内容との相違点を主に説明する。
【0089】
【0090】
基板１００上に素子分離パターンＳＴＩ、活性パターンＡＣＴ、及び周辺活性パターンＡＣＴｐが形成され得る。前記形成工程は、素子分離パターンＳＴＩ及び活性パターンＡＣＴを形成することは、パターニングを通じて基板１００内にトレンチ領域を形成すること、及びトレンチ領域を絶縁物質で満たして素子分離パターンＳＴＩを形成することを含むことができる。活性パターンＡＣＴは第１セルブロック領域ＣＢ１上で前記トレンチ領域が形成されない基板１００の一部であり得る。周辺活性パターンＡＣＴｐは周辺領域１２０上で前記トレンチ領域が形成されない基板１００の他の一部であり得る。
【0091】
ワードラインＷＬが第１セルブロック領域ＣＢ１上に形成され得る。ワードラインＷＬは活性パターンＡＣＴ及び素子分離パターンＳＴＩを第２方向Ｄ２に沿って横切るように形成され得る。ワードラインＷＬを形成することは、活性パターンＡＣＴ及び素子分離パターンＳＴＩ上にマスクパターンを形成すること、マスクパターンを利用して異方性蝕刻工程を遂行してトレンチ領域を形成すること、及びトレンチ領域をワードラインＷＬで満たすことを含むことができる。ワードラインＷＬは第１方向Ｄ１に互いに離隔され得る。
【0092】
一例として、一対のワードラインＷＬが活性パターンＡＣＴを横切ることができ、一対のワードラインＷＬの間で定義される活性パターンＡＣＴのセンター部ＣＡが定義され得る。一対のワードラインＷＬの各々を介してセンター部ＣＡと離隔された活性パターンＡＣＴの他の部分はエッジ部ＥＡとして定義され得る。
【0093】
バッファ層２１０Ｌが第１セルブロック領域ＣＢ１上に形成されてもよく、周辺誘電膜（図示せず）が周辺領域１２０上に形成されてもよい。バッファ層２１０Ｌは活性パターンＡＣＴの上面、素子分離パターンＳＴＩの上面、及びワードラインＷＬの上面を覆うことができる。周辺誘電膜は周辺領域１２０上で周辺活性パターンＡＣＴｐを覆うことができる。
【0094】
ポリシリコン層３１０Ｌがバッファ層２１０Ｌ及び周辺誘電膜上に形成され得る。その後、第１セルブロック領域ＣＢ１上で、第１リセス領域ＲＳ１が活性パターンＡＣＴのセンター部ＣＡ上に形成され得る。第１リセス領域ＲＳ１は複数に提供され得る。第１リセス領域ＲＳ１は第１及び第２方向Ｄ１、Ｄ２に互いに離隔され得る。第１リセス領域ＲＳ１を形成することは、ポリシリコン層３１０Ｌ、バッファ層２１０Ｌ、及び活性パターンＡＣＴのセンター部ＣＡに対する異方性蝕刻工程を遂行することを含むことができる。第１リセス領域ＲＳ１は活性パターンＡＣＴのセンター部ＣＡを露出させることができる。
【0095】
予備ビットラインノードコンタクトＤＣＬが第１リセス領域ＲＳ１を満たすように形成され得る。予備ビットラインノードコンタクトＤＣＬは複数に提供されてもよく、活性パターンＡＣＴのセンター部ＣＡ上に各々形成されてもよい。一例として、予備ビットラインノードコンタクトＤＣＬの上面はポリシリコン層３１０Ｌの上面と実質的に同一な高さに形成されてもよく、共面をなしてもよい。
【0096】
第１オーミック層３２０Ｌ、ビットライン膜ＢＬＬ、及びビットラインキャッピング層３５０Ｌが第１セルブロック領域ＣＢ１及び周辺領域１２０上に順に積層されるように形成され得る。周辺領域１２０上で、ビットラインキャッピング層３５０Ｌ、ビットライン膜ＢＬＬ、第１オーミック層３２０Ｌ、ポリシリコン層３１０Ｌ、及び周辺誘電膜が蝕刻工程を通じてパターニングされてもよく、周辺キャッピングパターン３５０ｐ、周辺電極パターンＢＬｐ、周辺オーミックパターン３２０ｐ、周辺ポリシリコンパターン３１０ｐ、及び周辺誘電パターンが形成されてもよい。その後、これらの側面を覆う周辺スペーサー３５５及び周辺スペーサー３５５を覆う第１層間絶縁膜ＩＬ１が形成され得る。この過程で、第１セルブロック領域ＣＢ１上に残りのビットラインキャッピング層３５０Ｌ上に追加的なキャッピング層（図示せず）がさらに形成され得る。
【0097】
図１２乃至図１３Ｂを参照すれば、下部マスク膜５１０が第１セルブロック領域ＣＢ１及び周辺領域１２０上に形成され得る。一例として、下部マスク膜５１０は基板１００の全面を覆うことができる。上部マスクパターン５２５が下部マスク膜５１０上に形成され得る。上部マスクパターン５２５を形成することは、下部マスク膜５１０上に上部マスク膜（図示せず）を形成すること、及び蝕刻工程を通じて上部マスク膜をパターニングして上部マスクパターン５２５を形成することを含むことができる。
【0098】
一例として、図示しないが、追加的なマスク膜が下部マスク膜５１０の下及び／又は下部マスク膜５１０と上部マスク膜との間にさらに形成されてもよく、本発明の概念は前記追加的なマスク膜の数に制限されない。他の例として、下部マスク膜５１０及び上部マスク膜の各々は複数の物質膜が順に積層されたマスク膜であり得る。
【0099】
上部マスクパターン５２５は第１セルブロック領域ＣＢ１上に形成され得る。上部マスクパターン５２５は第１方向Ｄ１に沿って延長されてもよく、第２方向Ｄ２に互いに離隔されてもよい。第１方向Ｄ１に対して、上部マスクパターン５２５の各々の端部はビットライン膜ＢＬＬの端部より周辺領域１２０から離隔されるように形成され得る。一例として、上部マスクパターン５２５は周辺領域１２０上に形成されなくともよい。上部マスクトレンチ領域５２５ｔが上部マスクパターンの間で定義され得る。
【0100】
上部マスクパターン５２５は第２方向Ｄ２に対して第２ピッチＰ２を有することができる。一例として、第２ピッチＰ２は第１ピッチＰ１と実質的に同一であることができる。一例として、第２ピッチＰ２は０ｎｍより大きく、１３０ｎｍ以下であり得る。
【0101】
下部マスク膜５１０及び上部マスクパターン５２５は図４Ａのビットライン構造体ＢＬＳを形成するためのマルチパターニング技術（Ｍｕｌｔｉ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）に利用され得る。一例として、マルチパターニング技術はＬＥＬＥ（Ｌｉｔｈｏｇｒａｐｈｙ－Ｅｔｃｈ－Ｌｉｔｈｏｇｒａｐｈｙ－Ｅｔｃｈ）、ＳＡＤＰ（Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）、ＳＡＲＰ（Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｒｅｖｅｒｓｅ Ｐａｔｔｅｒｎｉｎｇ）等のようなダブルパターニング技術（ＤＰＴ、Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｇｙ）、又はＬＥＬＥＬＥ（Ｌｉｔｈｏｇｒａｐｈｙ－Ｅｔｃｈ－Ｌｉｔｈｏｇｒａｐｈｙ－Ｅｔｃｈ－Ｌｉｔｈｏｇｒａｐｈｙ－Ｅｔｃｈ）、ＳＡＱＰ（Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）等のようなクワドルプルパターニング技術（ＱＰＴ、Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）を含むことができる。例えば、図１４乃至図１９Ｂを参照して後述する製造方法のように、半導体装置の製造方法はダブルパターニング技術を利用して遂行され得る。
【0102】
図１４乃至図１５Ｂを参照すれば、下部マスク膜５１０が上部マスクパターン５２５を蝕刻マスクとして利用して蝕刻されてもよく、下部マスクパターン５１５が形成されてもよい。下部マスクパターン５１５は第１セルブロック領域ＣＢ１上に形成され得る。下部マスクパターン５１５は第１方向Ｄ１に沿って延長されてもよく、第２方向Ｄ２に互いに離隔されてもよい。第１方向Ｄ１に対して、下部マスクパターン５１５の各々の端部はビットライン膜ＢＬＬの端部より周辺領域１２０から離隔されるように形成され得る。一例として、下部マスクパターン５１５は周辺領域１２０上に形成されなくともよい。下部マスクトレンチ領域５１５ｔが下部マスクパターンの間で定義され得る。
【0103】
スペーサーマスクパターン５３０が下部マスクパターン５１５の側面上に形成され得る。スペーサーマスクパターン５３０を形成することは、基板１００の前面上にスペーサーマスク膜（図示せず）を形成すること、及びスペーサーマスク膜を蝕刻してスペーサーマスクパターン５３０を下部マスクパターン５１５の側面上に形成することを含むことができる。
【0104】
平面視において、スペーサーマスクパターン５３０の各々は下部マスクパターン５１５の各々の側面を囲むことができる。一例として、スペーサーマスクパターン５３０の各々は下部マスクパターン５１５の各々の第１方向Ｄ１に対する端部を囲むことができる。スペーサーマスクパターン５３０の第１方向Ｄ１に対する端部は周辺領域１２０から離隔され得る。一例として、スペーサーマスクパターン５３０の第１方向Ｄ１に対する端部は周辺領域１２０に向かってラウンドになり得る。
【0105】
図１６乃至図１７Ｂを参照すれば、下部マスクパターン５１５が除去され得る。スペーサーマスクパターン５３０は残ることができる。第１スペーサーマスクトレンチ領域５３０ｔ１及び第２スペーサーマスクトレンチ領域５３０ｔ２がスペーサーマスクパターン５３０によって定義され得る。第１スペーサーマスクトレンチ領域５３０ｔ１はスペーサーマスクパターン５３０によって囲まれた領域であり、下部マスクパターン５１５が除去された領域であり得る。第２スペーサーマスクトレンチ領域５３０ｔ２はスペーサーマスクパターン５３０を囲む領域であり得る。
【0106】
周辺マスクパターン５４０が周辺領域１２０上に形成され得る。一例として、周辺マスクパターン５４０は第１セルブロック領域ＣＢ１上に形成されなくともよい。平面視において、周辺マスクパターン５４０はスペーサーマスクパターン５３０から第１方向Ｄ１に離隔され得る。一例として、平面視において周辺マスクパターン５４０はビットライン膜ＢＬＬから第１方向Ｄ１に離隔され得る。
【0107】
図１８乃至図１９Ｂを参照すれば、スペーサーマスクパターン５３０及び周辺マスクパターン５４０を蝕刻マスクとして利用して蝕刻工程が遂行され得る。前記蝕刻工程を通じて、ビットラインキャッピング層３５０Ｌ、ビットライン膜ＢＬＬ、第１オーミック層３２０Ｌ、ポリシリコン層３１０Ｌ、及び予備ビットラインノードコンタクトＤＣＬが蝕刻されてもよく、ビットラインキャッピングパターン３５０、ビットライン構造体ＢＬＳ、及びビットラインノードコンタクトＤＣが形成されてもよい。一例として、ビットライン構造体ＢＬＳはスペーサーマスクパターン５３０のプロファイルと類似に形成され得る。第１ビットライントレンチ領域ＢＴＲ１及び第２ビットライントレンチ領域ＢＴＲ２が各々図１６の第１スペーサーマスクトレンチ領域５３０ｔ１及び第２スペーサーマスクトレンチ領域５３０ｔ２下に形成され得る。前記蝕刻工程にも拘らず、周辺ワードラインＰＷＬのような周辺領域１２０上のパターンが周辺マスクパターン５４０によって蝕刻されず、残ることができる。
【0108】
前記蝕刻工程を通じて、ビットライン連結体ＣＮが別のパターニング工程なしで、ビットラインＢＬを形成するためのパターニング工程の時に共に形成され得る。したがって、半導体装置の生産性が向上し得る。
【0109】
再び図４Ａ乃至図５Ｂを参照すれば、内側スペーサーＩＳがビットライン構造体ＢＬＳの内側面ＢＬＳａ上に形成されてもよく、外側スペーサーＯＳがビットライン構造体ＢＬＳの外側面ＢＬＳｂ上に形成されてもよい。内側スペーサーＩＳは第１ビットライントレンチ領域ＢＴＲ１内に形成されてもよく、外側スペーサーＯＳは第２ビットライントレンチ領域ＢＴＲ２内に形成されてもよい。一例として、内側スペーサーＩＳ及び外側スペーサーＯＳの形成過程で、第１リセス領域ＲＳ１を満たす埋め込み絶縁パターン２５０が形成され得る。一例として、内側スペーサーＩＳ及び外側スペーサーＯＳを形成することは、複数のサブスペーサーをビットライン構造体ＢＬＳの側面上に順に形成することを含むことができる。
【0110】
第２リセス領域ＲＳ２が活性パターンＡＣＴのエッジ部ＥＡ上に形成され得る。第２リセス領域ＲＳ２を形成することは、活性パターンＡＣＴのエッジ部ＥＡ上でバッファ層２１０Ｌの一部を除去してバッファパターン２１０を形成することを含むことができる。
【0111】
ストレージノードコンタクトＢＣが第２リセス領域ＲＳ２を満たすように形成され得る。ストレージノードコンタクトＢＣは第２リセス領域ＲＳ２で活性パターンＡＣＴのエッジ部ＥＡと電気的に連結され得る。ストレージノードコンタクトＢＣを形成することは、第２リセス領域ＲＳ２を満たすストレージノードコンタクト膜（図示せず）を形成すること、及び前記ストレージノードコンタクト膜の上部を除去して複数のストレージノードコンタクトＢＣに分離することを含むことができる。前記ストレージノードコンタクト膜の上部を除去することは、エッチバック又は研磨工程をさらに含むことができるが、これに限定されない。
【0112】
フェンスパターン（図示せず）がストレージノードコンタクトＢＣの形成の前又は形成の後にワードラインＷＬ上に形成され得る。フェンスパターンはストレージノードコンタクトＢＣを第１方向Ｄ１に離隔させるように形成され得る。
【0113】
ストレージノードコンタクトＢＣ及びフェンスパターンを形成する時、第１ダミーパターンＤＰ１及び第２ダミーパターンＤＰ２が各々第１ビットライントレンチ領域ＢＴＲ１及び第２ビットライントレンチ領域ＢＴＲ２内に形成され得る。第１ダミーパターンＤＰ１及び第２ダミーパターンＤＰ２は周辺領域１２０に隣接するように形成され得る。
【0114】
ランディングパッドＬＰがストレージノードコンタクトＢＣ上に形成され得る。ランディングパッドＬＰを形成することは、ストレージノードコンタクトＢＣの上面を覆うランディングパッド膜（図示せず）及びマスクパターン（図示せず）を順に形成すること、及びマスクパターンを蝕刻マスクとして利用した異方性蝕刻を通じてランディングパッド膜を複数のランディングパッドＬＰで分離することを含むことができる。
【0115】
その後、充填パターン４４０はランディングパッド膜が除去された領域に形成され得る。充填パターン４４０はランディングパッドＬＰの各々を囲むように形成され得る。データ格納パターンＤＳＰがランディングパッドＬＰの各々の上に形成され得る。第２層間絶縁膜ＩＬ２が第１層間絶縁膜Ｌ１上に形成され得る。
【0116】
図２０Ａ乃至図２０Ｅは図３Ａの第１セルブロック領域の一部及び周辺領域の一部を示した平面図である。以下では図２０Ａ乃至図２０Ｄを参照して、本発明による半導体装置のコンタクトパターンの配置に関する様々な実施形態に対して説明する。説明の簡易化のために、前述した内容と重複される内容の説明は省略し、前述した内容との相違点を主に説明する。
【0117】
図２０Ａ乃至図２０Ｅを参照すれば、コンタクトパターンＣＰがビットライン構造体ＢＬＳ上に提供され得る。コンタクトパターンＣＰの各々はビットライン構造体ＢＬＳの中で対応する１つに電気的に連結され得る。一例として、１つのコンタクトパターンＣＰに電気的信号が印加されることによって、対応するビットライン構造体ＢＬＳの第１ビットラインＢＬ１及び第２ビットラインＢＬ２が共に駆動され得る。コンタクトパターンＣＰは様々な形状に配置され得る。
【0118】
図２０Ａ乃至図２０Ｃを参照すれば、コンタクトパターンＣＰは対応するビットライン構造体ＢＬＳの第１ビットラインＢＬ１又は第２ビットラインＢＬ２の中のいずれか１つに連結され得る。一例として、コンタクトパターンＣＰは第１ビットラインＢＬ１又は第２ビットラインＢＬ２の中でいずれか１つの端部に隣接することができ、前記端部はビットライン連結体ＣＮと第１方向Ｄ１に対向する第１ビットラインＢＬ１又は第２ビットラインＢＬ２の一部であり得る。
【0119】
一例として、図２０Ａに図示されたように、コンタクトパターンＣＰの各々は対応するビットライン構造体ＢＬＳの第１ビットラインＢＬ１に連結されることができ、第１ビットラインＢＬ１及びビットライン連結体ＣＮを通じて第２ビットラインＢＬ２に連結され得る。コンタクトパターンＣＰの各々は第１セルブロック領域ＣＢ１又は周辺領域１２０の中でいずれか１つの上に提供され得る。
【0120】
他の例として、図２０Ｂに図示されたように、コンタクトパターンＣＰの中で一部は対応するビットライン構造体ＢＬＳの第１ビットラインＢＬ１に連結されてもよく、第１ビットラインＢＬ１及びビットライン連結体ＣＮを通じて第２ビットラインＢＬ２に連結されてもよい。コンタクトパターンＣＰの中で他の一部は対応するビットライン構造体ＢＬＳの第２ビットラインＢＬ２に連結されてもよく、第２ビットラインＢＬ２及びビットライン連結体ＣＮを通じて第１ビットラインＢＬ１に連結されてもよい。コンタクトパターンＣＰの各々は第１セルブロック領域ＣＢ１又は周辺領域１２０の中でいずれか１つの上に提供され得る。
【0121】
その他の例として、図２０Ｃに図示されたように、コンタクトパターンＣＰの中で一部は第１セルブロック領域ＣＢ１上に提供されてもよく、他の一部は周辺領域１２０上に提供されてもよい。一例として、いずれかコンタクトパターンＣＰが周辺領域１２０上に提供されてもよく、前記コンタクトパターンＣＰと第２方向Ｄ２に隣接するコンタクトパターンＣＰが提供されてもよい。前記隣接するコンタクトパターンＣＰは前記コンタクトパターンＣＰより第１方向Ｄ１にシフトされて提供されてもよく、第１セルブロック領域ＣＢ１上に提供されてもよい。
【0122】
図２０Ｄ及び図２０Ｅを参照すれば、コンタクトパターンＣＰの中の少なくとも一部がビットライン連結体ＣＮに連結され得る。一例として、コンタクトパターンＣＰは対応するビットライン構造体ＢＬＳの第１ビットラインＢＬ１、第２ビットラインＢＬ２、又はビットライン連結体ＣＮの中でいずれか１つに連結され得る。
【0123】
一例として、図２０Ｄに図示されたように、コンタクトパターンＣＰの各々は対応するビットライン構造体ＢＬＳのビットライン連結体ＣＮに連結され得る。コンタクトパターンＣＰの各々は対応するビットライン構造体ＢＬＳのビットライン連結体ＣＮを通じて第１ビットラインＢＬ１及び第２ビットラインＢＬ２の各々に連結され得る。
【0124】
他の例として、図２０Ｅに図示されたように、コンタクトパターンＣＰの中で一部は対応するビットライン構造体ＢＬＳのビットライン連結体ＣＮに連結され得る。コンタクトパターンＣＰの中で前記一部は対応するビットライン構造体ＢＬＳのビットライン連結体ＣＮを通じて第１ビットラインＢＬ１及び第２ビットラインＢＬ２の各々に連結され得る。コンタクトパターンＣＰの中で他の一部は対応するビットライン構造体ＢＬＳの第１ビットラインＢＬ１又は第２ビットラインＢＬ２の中のいずれか１つに連結され得る。
【0125】
【0126】
本発明の実施形態に対する以上の説明は本発明を説明するための例示を提供する。したがって、本発明は以上の実施形態に限定されなく、本発明の技術的思想内で当該技術分野の通常の知識を有する者によって前記実施形態を組み合わせて実施する等様々な多い修正及び変更が可能であるのは明らかである。
【符号の説明】
【0127】
ＣＢ１、ＣＢ２ 第１及び第２セルブロック領域
１２０ 周辺領域
１２２ スクライブレーン領域
１２４ ペリ領域
１２６ コア領域
ＡＣＴ 活性パターン
ＢＬＳ ビットライン構造体
ＢＬ ビットライン
ＣＮ ビットライン連結体
ＩＳ 内側スペーサー
ＯＳ 外側スペーサー
１２０ 周辺領域
１２２ スクライブレーン領域
１２４ ペリ領域
１２６ コア領域
ＡＣＴ 活性パターン
ＢＬＳ ビットライン構造体
ＢＬ ビットライン
ＣＮ ビットライン連結体
ＩＳ 内側スペーサー
ＯＳ 外側スペーサー
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13A】
【図13B】
【図14】
【図15A】
【図15B】
【図16】
【図17A】
【図17B】
【図18】
【図19A】
【図19B】
【図20A】
【図20B】
【図20C】
【図20D】
【図20E】