特開 2024-146821 基準電圧回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024146821

(43)【公開日】2024-10-15

(54)【発明の名称】基準電圧回路装置

(51)【国際特許分類】

   G05F 3/24 20060101AFI20241004BHJP

   G05F 3/26 20060101ALI20241004BHJP

【ＦＩ】

G05F3/24 B

G05F3/26

【審査請求】有

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2024044046

(22)【出願日】2024-03-19

(62)【分割の表示】P 2024012112の分割

【原出願日】2024-01-30

(31)【優先権主張番号】P 2023057979

(32)【優先日】2023-03-31

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】鈴木 聡之

【テーマコード（参考）】

5H420

【Ｆターム（参考）】

5H420NA16

5H420NA27

5H420NB02

5H420NB15

5H420NB36

5H420NE21

5H420NE23

(57)【要約】

【課題】消費電流と、外部からの応力の影響を抑制した基準電圧回路装置を提供する。
【解決手段】第１のトランジスタ３５と第２のトランジスタ３６で構成するカレントミラー回路と、定電流を出力する定電流回路１０１と、定電流を入力電流として、入力電流に基づいた出力電圧を生成する電圧生成回路１０２と、出力電圧を出力する基準電圧出力端子３と、定電流回路１０１は複数のデプレッション型ＭＯＳトランジスタＤ１１、・・Ｄ１ｎが直列接続され、各ゲート幅が同じで各ゲート長の総和が定電流回路の総ゲート長であり、電圧生成回路１０２は複数のエンハンス型ＭＯＳトランジスタＥ１、・・Ｅ１ ｍが直列接続され、各ゲート幅が同じで各ゲート長の総和が電圧生成回路の総ゲート長であり、各デプレッション型ＭＯＳトランジスタ、エンハンス型ＭＯＳトランジスタを応力の影響を抑制したトランジスタサイズとした。
【選択図】図１２

【特許請求の範囲】

【請求項1】

第１のトランジスタと第２のトランジスタのゲートが共通接続され、
前記第１のトランジスタのドレインと前記ゲートが接続され、
前記第１のトランジスタと前記第２のトランジスタのソースが電源端子に接続され構成されるカレントミラー回路と、
入力電圧に対して定電流を出力する定電流回路と、
前記定電流を入力電流として、前記入力電流に基づいた出力電圧を生成する電圧生成回路と、
前記出力電圧を出力する基準電圧出力端子と、
前記入力電圧を出力する前記第１のトランジスタのドレインは、前記定電流回路に接続され、前記入力電流を出力する前記第２のトランジスタのドレインは、前記電圧生成回路と前記基準電圧端子に接続され、
前記定電流回路は、デプレッション型ＭＯＳトランジスタ回路を含み、前記デプレッション型ＭＯＳトランジスタ回路は、デプレッション型ＭＯＳトランジスタ回路総ゲート幅とデプレッション型ＭＯＳトランジスタ回路総ゲート長を有し、
前記デプレッション型ＭＯＳトランジスタ回路は、ｎ個（ｎは整数２、３、４・・）のデプレッション型ＭＯＳトランジスタを含み、
第１のデプレッション型ＭＯＳトランジスタから、ｎ番目のｎ個のデプレッション型ＭＯＳトランジスタが直列に接続され、
前記第１のデプレッション型ＭＯＳトランジスタは、第１のゲート幅と第１のゲート長を有し、ゲートとソースが接地端子に接続され、
前記第ｎのデプレッション型ＭＯＳトランジスタは、前記第１のゲート幅と、第ｎのゲート長を有し、ドレインは、前記第１のトランジスタの前記ドレインに接続され、
前記電圧生成回路は、エンハンス型ＭＯＳトランジスタ回路を含み、前記エンハンス型ＭＯＳトランジスタ回路は、エンハンス型ＭＯＳトランジスタ回路総ゲート幅とエンハンス型ＭＯＳトランジスタ回路総ゲート長を有し、
前記エンハンス型ＭＯＳトランジスタ回路は、ｍ個（ｍは整数２、３、４・・）のエンハンス型ＭＯＳトランジスタとを含み、
第１のエンハンス型ＭＯＳトランジスタから、ｍ番目のｍ個のエンハンス型ＭＯＳトランジスタが直列に接続され、
前記第１のエンハンス型ＭＯＳトランジスタは、前記第１のゲート幅と、第Ｅ１のゲート長を有し、ドレインとゲートが、前記第２のトランジスタの前記ドレインと前記基準電圧端子に接続され、
前記第ｍのエンハンス型ＭＯＳトランジスタは、前記第１のゲート幅と、第Ｅｍのゲート長を有し、ソースが接地端子に接続され、
前記第１のゲート幅は、前記デプレッション型ＭＯＳトランジスタ回路総ゲート幅及び前記エンハンス型ＭＯＳトランジスタ回路総ゲート幅であり、
前記第１のゲート長から前記第ｎのゲート長の総和は、前記デプレッション型ＭＯＳトランジスタ回路総ゲート長であり、
前記第Ｅ１のゲート長から前記Ｅｍのゲート長の総和は、前記エンハンス型ＭＯＳトランジスタ回路総ゲート長であることを特徴とする基準電圧発生装置。

【請求項2】

前記第１のゲート幅は５μｍ以下であり、前記デプレッション型ＭＯＳトランジスタの前記第１のゲート長、前記第ｎのゲート長は夫々２５μｍ以下であり、前記エンハンス型ＭＯＳトランジスタの前記第１のゲート長、前記第ｍのゲート長は夫々２５μｍ以下であることを特徴とする請求項１に記載の基準電圧発生装置。

【請求項3】

第１のトランジスタと第２のトランジスタのゲートが共通接続され、
前記第１のトランジスタのドレインと前記ゲートが接続され、
前記第１のトランジスタと前記第２のトランジスタのソースが電源端子に接続され構成されるカレントミラー回路と、
入力電圧に対して定電流を出力する定電流回路と、
前記定電流を入力電流として、前記入力電流に基づいた出力電圧を生成する電圧生成回路と、
前記出力電圧を出力する基準電圧出力端子と、
前記入力電圧を出力する前記第１のトランジスタのドレインは、前記定電流回路に接続され、前記入力電流を出力する前記第２のトランジスタのドレインは、前記電圧生成回路と前記基準電圧端子に接続され、
前記定電流回路は、デプレッション型ＭＯＳトランジスタ回路を含み、前記デプレッション型ＭＯＳトランジスタ回路は、デプレッション型ＭＯＳトランジスタ回路総ゲート幅とデプレッション型ＭＯＳトランジスタ回路総ゲート長を有し、
前記デプレッション型ＭＯＳトランジスタ回路は、ｎ個（ｎは整数２、３、４・・）×ｐ個（ｐは整数２、３、４・・）のデプレッション型ＭＯＳトランジスタを含み、
第１列に第１のデプレッション型ＭＯＳトランジスタから、ｎ番目のｎ個のデプレッション型ＭＯＳトランジスタが直列に接続され、
前記第１のデプレッション型ＭＯＳトランジスタは、第１のゲート幅と第１のゲート長を有し、ゲートとソースが接地端子に接続され、
前記第ｎのデプレッション型ＭＯＳトランジスタは、前記第１のゲート幅と、第ｎのゲート長を有し、ドレインは、前記第１のトランジスタの前記ドレインに接続され、
さらに第ｐ列に第１のデプレッション型ＭＯＳトランジスタから、ｎ番目迄のｎ個のデプレッション型ＭＯＳトランジスタが直列に接続され、前記デプレッション型ＭＯＳトランジスタが前記第１列から前記第ｐ列まで平行に配置され、
前記第ｐ列の第１のデプレッション型ＭＯＳトランジスタは、第ｐのゲート幅と前記第１のゲート長を有し、ゲートとソースが接地端子に接続され、
前記第ｐ列の第ｎのデプレッション型ＭＯＳトランジスタは、前記第ｐのゲート幅と、前記第ｎのゲート長を有し、ドレインは、前記第１のトランジスタの前記ドレインに接続され、
前記電圧生成回路は、エンハンス型ＭＯＳトランジスタ回路を含み、前記エンハンス型ＭＯＳトランジスタ回路は、エンハンス型ＭＯＳトランジスタ回路総ゲート幅とエンハンス型ＭＯＳトランジスタ回路総ゲート長を有し、
前記エンハンス型ＭＯＳトランジスタ回路は、ｍ個（ｍは整数２、３、４・・）×ｐ個（ｐは整数２、３、４・・）のエンハンス型ＭＯＳとを含み、
第１列に第１のエンハンス型ＭＯＳトランジスタから、ｍ番目のｍ個のエンハンス型ＭＯＳトランジスタが直列に接続され、
前記第１のエンハンス型ＭＯＳトランジスタは、前記第１のゲート幅と、第Ｅ１のゲート長を有し、ドレインとゲートが、前記第２のトランジスタの前記ドレインと前記基準電圧端子に接続され、
前記第ｍのエンハンス型ＭＯＳトランジスタは、前記第１のゲート幅と、第Ｅｍのゲート長を有し、ソースが接地端子に接続され、
さらに第ｐ列に第１のエンハンス型ＭＯＳトランジスタから、ｍ番目迄のｍ個のエンハンス型ＭＯＳトランジスタが直列に接続され、前記エンハンス型ＭＯＳトランジスタが前記第１列から前記第ｐ列まで平行に配置され、
前記ｐ列の第１のエンハンス型ＭＯＳトランジスタは、第ｐのゲート幅と第１のゲート長を有し、ドレインとゲートが、前記第２のトランジスタの前記ドレインと前記基準電圧端子に接続され、
前記ｐ列の第ｍのエンハンス型ＭＯＳトランジスタは、ソースが接地端子に接続され、
前記第１のゲート幅乃至前記第ｐのゲート幅の総和は、前記デプレッション型ＭＯＳトランジスタ回路総ゲート幅及び前記エンハンス型ＭＯＳトランジスタ回路総ゲート幅であり、
前記第１のゲート長乃至前記第ｎのゲート長の総和は、前記デプレッション型ＭＯＳトランジスタ回路総ゲート長であり、
前記第Ｅ１のゲート長乃至前記第Ｅｍのゲート長の総和は、前記エンハンス型ＭＯＳトランジスタ回路総ゲート長であることを特徴とする基準電圧発生装置。

【請求項4】

前記第１のゲート幅、前記第ｐのゲート幅は夫々５μｍ以下であり、前記デプレッション型ＭＯＳトランジスタの前記第１のゲート長、前記第ｎのゲート長は夫々２５μｍ以下であり、前記エンハンス型ＭＯＳトランジスタの前記第１のゲート長、前記第ｍのゲート長は夫々２５μｍ以下であることを特徴とする請求項３に記載の基準電圧発生装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、基準電圧回路装置に関する。

【背景技術】

【0002】

アナログ処理回路で多く利用される基準電圧回路は、出力する基準電圧の高安定性とともに、低消費電流が求められている。（特許文献１）

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００５－１３４９３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記特許文献１は温度特性の補償や製造プロセスバラツキを補正して歩留まりの向上を目的としているものである。

【0005】

一般的に、消費電流を低減するためには、基準電圧回路を構成するトランジスタのチャネル長を長くし、ドレイン電流を抑制する。しかし、チャネル長を長くするとその電気特性が、例えば後工程における樹脂封止形成工程における、樹脂の収縮など、半導体チップ以外の外部からの応力の影響を受けやすくなり、基準電圧の安定性が低下する、という課題があった。

【課題を解決するための手段】

【0006】

上記課題を解決するために、本発明は、
第１のトランジスタと第２のトランジスタのゲートが共通接続され、
前記第１のトランジスタのドレインと前記ゲートが接続され、
前記第１のトランジスタと前記第２のトランジスタのソースが電源端子に接続され構成されるカレントミラー回路と、
入力電圧に対して定電流を出力する定電流回路と、
前記定電流を入力電流として、前記入力電流に基づいた出力電圧を生成する電圧生成回路と、
前記出力電圧を出力する基準電圧出力端子と、
前記入力電圧を出力する前記第１のトランジスタのドレインは、前記定電流回路に接続され、前記入力電流を出力する前記第２のトランジスタのドレインは、前記電圧生成回路と前記基準電圧端子に接続され、
前記定電流回路は、デプレッション型ＭＯＳトランジスタ回路を含み、前記デプレッション型ＭＯＳトランジスタ回路は、デプレッション型ＭＯＳトランジスタ回路総ゲート幅とデプレッション型ＭＯＳトランジスタ回路総ゲート長を有し、
前記デプレッション型ＭＯＳトランジスタ回路は、ｎ個（ｎは整数２、３、４・・）のデプレッション型ＭＯＳトランジスタを含み、
第１のデプレッション型ＭＯＳトランジスタから、ｎ番目のｎ個のデプレッション型ＭＯＳトランジスタが直列に接続され、
前記第１のデプレッション型ＭＯＳトランジスタは、第１のゲート幅と第１のゲート長を有し、ゲートとソースが接地端子に接続され、
前記第ｎのデプレッション型ＭＯＳトランジスタは、前記第１のゲート幅と、第ｎのゲート長を有し、ドレインは、前記第１のトランジスタの前記ドレインに接続され、
前記電圧生成回路は、エンハンス型ＭＯＳトランジスタ回路を含み、前記エンハンス型ＭＯＳトランジスタ回路は、エンハンス型ＭＯＳトランジスタ回路総ゲート幅とエンハンス型ＭＯＳトランジスタ回路総ゲート長を有し、
前記エンハンス型ＭＯＳトランジスタ回路は、ｍ個（ｍは整数２、３、４・・）のエンハンス型ＭＯＳトランジスタとを含み、
第１のエンハンス型ＭＯＳトランジスタから、ｍ番目のｍ個のエンハンス型ＭＯＳトランジスタが直列に接続され、
前記第１のエンハンス型ＭＯＳトランジスタは、前記第１のゲート幅と、第Ｅ１のゲート長を有し、ドレインとゲートが、前記第２のトランジスタの前記ドレインと前記基準電圧端子に接続され、
前記第ｍのエンハンス型ＭＯＳトランジスタは、前記第１のゲート幅と、第Ｅｍのゲート長を有し、ソースが接地端子に接続され、
前記第１のゲート幅は、前記デプレッション型ＭＯＳトランジスタ回路総ゲート幅及び前記エンハンス型ＭＯＳトランジスタ回路総ゲート幅であり、
前記第１のゲート長から前記第ｎのゲート長の総和は、前記デプレッション型ＭＯＳトランジスタ回路総ゲート長であり、
前記第Ｅ１のゲート長から前記Ｅｍのゲート長の総和は、前記エンハンス型ＭＯＳトランジスタ回路総ゲート長であることを特徴とする基準電圧発生装置とする。

【発明の効果】

【0007】

消費電流と、外部からの応力の影響を抑制した基準電圧回路装置を提供する。
上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。

【図面の簡単な説明】

【0008】

【図1】本発明の第１の実施形態（ｎ＝ｎ個、ｍ＝ｍ個）に係る基準電圧発生装置を示す回路図である。

【図2】本発明の第１の実施形態（ｎ＝ｎ個、ｍ＝ｍ個）の変形例に係る基準電圧発生装置を示す回路図である。

【図3】本発明の第１の実施形態（ｎ＝２、ｍ＝２）に係る基準電圧発生装置を示す回路図である。

【図4】本発明の第２の実施形態（ｎ＝ｎ個、ｍ＝ｍ個、ｐ＝ｐ個）に係る基準電圧発生装置を示す回路図である。

【図5】本発明の第２の実施形態（ｎ＝ｎ個、ｍ＝ｍ個、ｐ＝ｐ個）の変形例に係る基準電圧発生装置を示す回路図である。

【図6】本発明の第２の実施形態（ｎ＝２、ｍ＝２、ｐ＝２）に係る基準電圧発生装置を示す回路図である。

【図7】本発明の第２の実施形態（ｎ＝ｎ個、ｍ＝ｍ個、ｐ＝２）に係る基準電圧発生装置を示す回路図である。

【図8】本発明の第２の実施形態（ｎ＝ｎ個、ｍ＝ｍ個、ｐ＝２）の変形例に係る基準電圧発生装置を示す回路図である。

【図9】応力の影響によるドレイン電流の変化、トランジスタのゲート幅、ゲート長の関係を示す図である。

【図10】基準電圧発生装置を示す回路図である。

【図11】基準電圧発生装置を示す断面図である。

【図12】本発明の第３の実施形態に係る基準電圧発生装置を示す回路図である。

【図13】本発明の第４の実施形態に係る基準電圧発生装置を示す回路図である。

【発明を実施するための形態】

【0009】

以下、本発明の実施形態を、図面を参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴を分かりやすくするために、一部省略して示している場合があり、実際とは異なっていることがある。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

【0010】

図１０は、本発明の実施形態の基準電圧発生装置１００を示す回路図である。

【0011】

アナログ処理回路においてはその出力する電圧や電流などの出力特性が、アナログ処理回路を構成するトランジスタの電気的特性に左右される。例えば、基準電圧発生装置１００は定電流を出力するデプレッション型ＮＭＯＳトランジスタ１０１と、その定電流値に応じた電圧を出力するエンハンスト型ＮＭＯＳランジスタを備える。そしてその基準電圧発生装置が出力する基準電圧Ｖｒｅｆは、デプレッション型ＮＭＯＳトランジスタやエンハンス型ＮＭＯＳトランジスタの閾値電圧や相互コンダクタンスという電気的特性によって決まる。

【0012】

そのアナログ処理回路は、外部からの様々な変動に対し常に安定した特性を維持する事が求められる。外部変動の要因として代表的なものは温度で、アナログ処理回路を構成するＭＯＳトランジスタは、温度に対する電気的変動が許容値に対して十分小さいものが望ましい。またＭＯＳトランジスタの温度変動が許容値を越える場合、回路的な工夫により、その個々のＭＯＳトランジスタの温度変動を相殺し出力特性として温度変動を抑制する。

【0013】

近年、温度変動の他に顕在化している外部要因は、外部から印加される応力である。例えば、アナログ処理回路を含む半導体チップを熱硬化性樹脂で封止するときに、その熱硬化性樹脂の線膨張係数に従い、硬化時に収縮応力が半導体チップにかかる。半導体チップにはシリコンを始めとした半導体材料で形成されているが、それらの線膨張係数がそれぞれ異なるため、熱硬化樹脂との間で収縮の違いによる応力が発生する。その応力は、シリコンで構成されるトランジスタ内のチャネルにひずみを発生させ、シリコンのピエゾ抵抗効果によってトランジスタの特性変動を引き起こす。そのため、樹脂封止の工程を経て完成した半導体装置に対し、アナログ処理回路の出力特性を調整するために電気的なトリミングが行われる場合がある。

【0014】

本発明者は、半導体チップが外部から応力を受けた場合に、ＭＯＳトランジスタへの影響を抑制できる知見を新たに見出した。そしてその知見に基づき、応力に対して特性変動が抑制されたアナログ処理回路を実現した。この知見について以下に説明する。

【0015】

応力によるシリコンの特性変動は、一般的にバンドギャップの変化による不純物濃度の変動と、格子間距離の変化によるキャリアの移動度の変動などが挙げられる。多くの場合、シリコンには製造時に不純物が多量に注入されているので、ＭＯＳトランジスタの電気特性においては移動度の変動の影響が大きい。

【0016】

図９は、ＭＯＳトランジスタの電気特性において移動度に大きく影響を受けるドレイン電流について、一定の応力(１００Ｍｐａ)を印加したときのドレイン電流の変動量（ΔＩｄ）をゲート電圧０．６Ｖにおいて、ＭＯＳトランジスタのチャネル長Ｌ（横軸）、チャネル幅Ｗ（縦軸）をパラメータとしてＭＯＳトランジスタのドレイン電流の変動量の変化率（ΔＩｄ変化率／［―１００Ｍｐａ］）として俯瞰したものである。

【0017】

図９において、〇記号はΔＩｄ変化率が絶対値│－１．６％│以下である。▲記号はΔＩｄ変化率が絶対値│－１．６％│より大きく、絶対値│－３．１％│より小さい。×記号はΔＩｄ変化率が絶対値│-3.1%│より大きいことを示している。

【0018】

より具体的には、ゲート幅Ｗが５μｍ以下で、ゲート長が２５μｍ以下であればドレイン電流の変動量の変化率（ΔＩｄ変化率／［―１００Ｍｐａ］）は絶対値│－３．１％│より小さい。さらに、ゲート幅Ｗが２．５μｍ以下で、ゲート長が１．５μｍ以下であれば、ドレイン電流の変動量の変化率（ΔＩｄ変化率／［―１００Ｍｐａ］）は絶対値│－１．６％│以下となる。
つまり、チャネル長Ｌ（μｍ）及びチャネル幅Ｗ（μｍ）、すなわちＭＯＳトランジスタのチャネルサイズが小さいほど応力によるドレイン電流量の変動率が小さい事がわかる。

【0019】

したがって、チャネルサイズが小さいＭＯＳトランジスタを組み合わせてチャネルサイズが大きいトランジスタと同程度のチャネルサイズを構成することで、応力による影響を大きく低減できることが分かる。

【実施例0020】

図１から図３を参照して、本発明の第１の実施形態の基準電圧発生装置について説明する。

【0021】

本実施例の基準電圧発生装置は、図１に示すように、入力電圧ＶＤＤに対して定電流を出力する定電流回路１０１と、定電流回路１０１に直列に接続され、定電流を入力電流として、入力電流に基づいた出力電圧を生成する電圧生成回路１０２と、出力電圧を出力する基準電圧出力端子３と、を備える基準電圧発生装置１００であって、定電流回路１０１は、デプレッション型ＮＭＯＳトランジスタ回路を含み、デプレッション型ＮＭＯＳトランジスタ回路のトランジスタサイズは総ゲート幅Ｗｄと総ゲート長Ｌｄである。そして定電流回路１０１は、デプレッション型ＭＯＳトランジスタＤ１１からＤ１ｎまでｎ個のデプレッション型ＮＭＯＳトランジスタを直列に接続され、デプレッション型ＮＭＯＳトランジスタＤ１１はゲートとソースが接続され、ソースは基準電圧出力端子３に接続される。

【0022】

デプレッション型ＮＭＯＳトランジスタＤ１ｎはドレインが入力電圧ＶＤＤに接続され、ソースはデプレッション型ＮＭＯＳトランジスタＤ１ｎ―１のドレインに接続される。デプレッション型ＮＭＯＳトランジスタＤ１１からデプレッション型ＮＭＯＳトランジスタＤ１ｎのゲート幅は同じゲート幅Ｗｄ１であり、ゲート長はそれぞれＬｄ１１、Ｌｄ１２、Ｌｄ１３・・Ｌｄ１ｎである。

【0023】

またデプレッション型ＮＭＯＳトランジスタＤ１１からデプレッション型ＮＭＯＳトランジスタＤ１ｎのゲートは各デプレッション型ＮＭＯＳトランジスタのソースに接続され、ｐウエル電位は共通電位に接続される。

【0024】

電圧生成回路１０２は、エンハンス型ＮＭＯＳトランジスタ回路を含み、エンハンス型ＮＭＯＳトランジスタ回路のトランジスタサイズは、総ゲート幅Ｗｅと総ゲート長Ｌｅである。

【0025】

そして電圧生成回路１０２は、エンハンス型ＮＭＯＳトランジスタＥ１１からＥ１ｍまでｍ個のエンハンス型ＮＭＯＳトランジスタを直列に接続され、エンハンス型ＮＭＯＳトランジスタＥ１１はゲートとドレインが接続され、ドレインは基準電圧出力端子３に接続されている。エンハンス型ＮＭＯＳトランジスタＥ１ｍはソースが接地端子２に接続され、ドレインはエンハンス型ＮＭＯＳトランジスタＥ１ｍ―１のソースに接続される。

【0026】

エンハンス型ＮＭＯＳトランジスタＥ１１からエンハンス型ＮＭＯＳトランジスタＥ１ｍのゲート幅は同じゲート幅Ｗｅ１であり、ゲート長はそれぞれＬｅ１１、Ｌｅ１２、Ｌｅ１３・・Ｌｅ１ｍである。またエンハンス型ＮＭＯＳトランジスタＥ１１からエンハンス型ＮＭＯＳトランジスタＥ１ｎのゲートは各エンハンス型ＮＭＯＳトランジスタのドレインに接続され、ｐウエル電位は共通電位に接続される

【0027】

デプレッション型ＮＭＯＳトランジスタ回路の総ゲート幅Ｗｄ、デプレッション型ＮＭＯＳトランジスタのゲート幅Ｗｄ１、エンハンス型ＮＭＯＳトランジスタ回路の総ゲート幅Ｗｅ、エンハンス型ＮＭＯＳトランジスタのゲート幅Ｗｅ１は等しい（Ｗｄ＝Ｗｄ１＝Ｗｅ＝Ｗｅ１）。

【0028】

デプレッション型ＮＭＯＳトランジスタ回路の総ゲート長Ｌｄは、デプレッション型ＮＭＯＳトランジスタのゲート長（Ｌｄ１１、Ｌｄ１２、Ｌｄ１３・・Ｌｄ１ｎ）の総和に等しい（Ｌｄ＝Ｌｄ１１＋Ｌｄ１２＋Ｌｄ１３＋・・＋Ｌｄ１ｎ）。

【0029】

エンハンス型ＮＭＯＳトランジスタ回路の総ゲート長Ｌｅは、エンハンス型ＮＭＯＳトランジスタのゲート長（Ｌｅ１１、Ｌｅ１２、Ｌｅ１３・・Ｌｅ１ｍ）の総和に等しい関係にある（Ｌｅ＝Ｌｅ１１＋Ｌｅ１２＋Ｌｅ１３＋・・＋Ｌｅ１ｍ）。

【0030】

そして、デプレッション型ＮＭＯＳトランジスタのゲート幅Ｗｄ１、エンハンス型ＮＭＯＳトランジスタのゲート幅Ｗｅ１を５μｍ以下とし、デプレッション型ＮＭＯＳトランジスタのゲート長（Ｌｄ１１、Ｌｄ１２、Ｌｄ１３・・Ｌｄ１ｎ）、エンハンス型ＮＭＯＳトランジスタのゲート長（Ｌｅ１１、Ｌｅ１２、Ｌｅ１３・・Ｌｅ１ｍ）を２５μｍ以下とすると、外部からの応力の影響による個々のＭＯＳトランジスタのドレイン電流量の変動率が小さくなるので、消費電力を抑制し、外部からの応力の影響を抑制した基準電圧回路装置を提供できる。

【0031】

具体的な基準電圧回路装置においては、デプレッション型ＮＭＯＳトランジスタ回路の総ゲート幅Ｗｄが５μｍ、総ゲート長Ｌｄが１００μｍ、エンハンス型ＮＭＯＳトランジスタ回路の総ゲート幅Ｗｅが５μｍ、総ゲート長Ｌｅが７５μｍの場合は、ゲート幅Ｗｄ＝Ｗｄ１＝Ｗｅ＝Ｗｅ１＝５μｍ、デプレッション型ＮＭＯＳトランジスタ回路はｎ＝４で、ゲート長Ｌｄ１１＝Ｌｄ１２＝Ｌｄ１３＝Ｌｄ１４＝２５μｍ、エンハンス型ＮＭＯＳトランジスタ回路はｍ＝３で、ゲート長Ｌｅ１１＝Ｌｅ１２＝Ｌｅ１３＝２５μｍにすると、消費電力を抑制し、外部からの応力の影響を抑制した基準電圧回路装置を提供できる。

【0032】

さらに外部からの応力の影響を抑制したい場合は、ゲート長について、デプレッション型ＮＭＯＳトランジスタ回路はｎ＝５０で、ゲート長Ｌｄ１１＝Ｌｄ１２＝Ｌｄ１３・・＝Ｌｄ１５０＝２μｍ、エンハンス型ＮＭＯＳトランジスタ回路はｍ＝３８で、のゲート長Ｌｅ１１＝Ｌｅ１２＝Ｌｅ１３・・＝Ｌｅ１３７＝２μｍ、Ｌｅ１３８＝１μｍにすると良い。

【0033】

図２は、第１の実施形態の変形形態として、デプレッション型ＮＭＯＳトランジスタＤ１１からデプレッション型ＮＭＯＳトランジスタＤ１ｎのゲートを共通接続し、エンハンス型ＮＭＯＳトランジスタＥ１１からエンハンス型ＮＭＯＳトランジスタＥ１ｍのゲートを共通接続した基準電圧回路装置である。

【0034】

図３は、第１の実施形態のｎ＝２、ｍ＝２の場合の基準電圧回路装置である。この場合、ゲート幅Ｗｄ＝Ｗｄ１＝Ｗｅ＝Ｗｅ１＝５μｍ、デプレッション型ＮＭＯＳトランジスタのゲート長Ｌｄ１１＝Ｌｄ１２＝２５μｍ、エンハンス型ＮＭＯＳトランジスタのゲート長Ｌｅ１１＝Ｌｅ１２＝２５μｍである。ゲート長はさらに小さくても良い。

【実施例0035】

図４から図８を参照して、本発明の第２の実施形態の基準電圧発生装置２００について説明する。

【0036】

図４は、図１の構成である定電流回路１０１の第１列に直列に接続されたデプレッション型ＮＭＯＳトランジスタＤ１１からＤ１ｎ、電圧生成回路１０２の第１列に直列に接続されたエンハンス型ＮＭＯＳトランジスタＥ１１からＥ１ｍに加えて、定電流回路１０１は、第１列の直列に接続されたｎ個のデプレッション型ＮＭＯＳトランジスタＤ１１からＤ１ｎに、第２列、第３列・・、第ｐ列（ｐは整数で２以上）を並列に接続する。第２列は直列に接続されたｎ個のデプレッション型ＮＭＯＳトランジスタＤ２１からＤ２ｎ、第ｐ列は直列に接続されたｎ個のデプレッション型ＮＭＯＳトランジスタＤｐ１からＤｐｎで構成され、夫々のデプレッション型ＮＭＯＳトランジスタＤ１１からＤ１ｎ、Ｄ２１からＤ２ｎ、・・・、Ｄｐ１からＤｐｎは、夫々のゲートとソースが接続され、第１行のデプレッション型ＮＭＯＳトランジスタＤ１１、Ｄ２１・・Ｄｐ１の夫々のソースは基準電圧出力端子３に接続され、第ｎ行のデプレッション型ＮＭＯＳトランジスタＤ１ｎ、Ｄ２ｎ・・Ｄｐｎの夫々のドレインは入力電圧ＶＤＤに接続される。

【0037】

電圧生成回路１０２は、第１列に直列に接続されたｍ個のエンハンス型ＮＭＯＳトランジスタＥ１１からＥ１ｍに、第２列、第３列・・、第ｐ列（ｐは整数で２以上）を並列に接続する。第２列は直列に接続されたｍ個のエンハンス型ＮＭＯＳトランジスタＥ２１からＥ２ｍ、第ｐ列は直列に接続されたｍ個のエンハンス型ＮＭＯＳトランジスタＥｐ１からＥｐｍで構成され、夫々のエンハンス型ＮＭＯＳトランジスタＥ１１からＥ１ｍ、Ｅ２１からＥ２ｍ、・・・、Ｅｐ１からＥｐｍは、夫々のゲートとドレインが接続され、第１行のエンハンス型ＮＭＯＳトランジスタＥ１１、Ｅ２１・・Ｅｐ１の夫々のドレインは基準電圧出力端子３に接続され、第ｍ行のエンハンス型ＮＭＯＳトランジスタＥ１ｍ、Ｅ２ｍ・・Ｅｐｍの夫々のソースは接地端子２に接続される。

【0038】

デプレッション型ＮＭＯＳトランジスタＤｐ１からデプレッション型ＮＭＯＳトランジスタＤｐｎのゲート幅は同じゲート幅Ｗｄｐであり、ゲート長は第１列のデプレッション型ＮＭＯＳトランジスタに対応して同じゲート長である（Ｌｄ１１＝Ｌｄ２１＝・・＝Ｌｄｐ１、Ｌｄ１２＝Ｌｄ２２＝・・＝Ｌｄｐ２、Ｌｄ１ｎ＝Ｌｄ２ｎ＝・・＝Ｌｄｐｎ）。

【0039】

エンハンス型ＮＭＯＳトランジスタＥｐ１からエンハンス型ＮＭＯＳトランジスタＥｐｍのゲート幅は同じゲート幅Ｗｅｐであり、ゲート長は第１列のエンハンス型ＮＭＯＳトランジスタに対応して同じゲート長である（Ｌｅ１１＝Ｌｅ２１＝・・＝Ｌｅｐ１、Ｌｅ１２＝Ｌｅ２２＝・・＝Ｌｅｐ２、Ｌｅ１３＝Ｌｅ２３＝・・＝Ｌｅｐ３・・、Ｌｅ１ｍ＝Ｌｅ２ｍ＝・・＝Ｌｅｐｍ）。

【0040】

デプレッション型ＮＭＯＳトランジスタ回路のトランジスタサイズは総ゲート幅Ｗｄと総ゲート長Ｌｄ、であり、エンハンス型ＮＭＯＳトランジスタ回路のトランジスタサイズは、総ゲート幅Ｗｅと総ゲート長Ｌｅである。

【0041】

第１列から第ｐ列までのデプレッション型ＮＭＯＳトランジスタのゲート幅Ｗｄ１、Ｗｄ２、・・Ｗｄｐ、及びエンハンス型ＮＭＯＳトランジスタのゲート幅Ｗｅ１、Ｗｅ２、・・Ｗｅｐとすると、デプレッション型ＮＭＯＳトランジスタ回路の総ゲート幅Ｗｄは、第１列から第ｐ列までのデプレッション型ＮＭＯＳトランジスタのゲート幅Ｗｄ１、Ｗｄ２、・・Ｗｄｐの総和に設定する（Ｗｄ＝Ｗｄ１＋Ｗｄ２＋・・＋Ｗｄｐ）。

【0042】

エンハンス型ＮＭＯＳトランジスタ回路の総ゲート幅Ｗｅは、第１列から第ｐ列までのエンハンス型ＮＭＯＳトランジスタのゲート幅Ｗｅ１、Ｗｅ２、・・Ｗｅｐの総和に設定する（Ｗｅ＝Ｗｅ１＋Ｗｅ２＋・・＋Ｗｅｐ）。

【0043】

デプレッション型ＮＭＯＳトランジスタ回路の総ゲート長Ｌｄは、第１列のデプレッション型ＮＭＯＳトランジスタのゲート長の総和に設定する。

【0044】

また、エンハンス型ＮＭＯＳトランジスタ回路の総ゲート長Ｌｅは、第１列のエンハンス型ＭＯＳトランジスタのゲート長の総和に設定する。

【0045】

そして、デプレッション型ＮＭＯＳトランジスタのゲート幅（Ｗｄ１、Ｗｄ２・・Ｗｄｐ）、エンハンス型ＮＭＯＳトランジスタのゲート幅（Ｗｅ１、Ｗｅ２・・Ｗｅｐ）を５μｍ以下とし、デプレッション型ＮＭＯＳトランジスタのゲート長（Ｌｄ１１、Ｌｄ１２、Ｌｄ１３・・Ｌｄ１ｎ）（Ｌｄ２１、Ｌｄ２２、Ｌｄ２３・・Ｌｄ２ｎ）・・（Ｌｄｐ１、Ｌｄｐ２、Ｌｄｐ３・・Ｌｄｐｎ）、エンハンス型ＮＭＯＳトランジスタのゲート長（Ｌｅ１１、Ｌｅ１２、Ｌｅ１３・・Ｌｅ１ｍ）（Ｌｅ２１、Ｌｅ２２、Ｌｅ２３・・Ｌｅ２ｍ）・・（Ｌｅｐ１、Ｌｅｐ２、Ｌｅｐ３・・Ｌｅｐｍ）を２５μｍ以下とすると、外部からの応力の影響による個々のＭＯＳトランジスタのドレイン電流量の変動率が小さくなるので、消費電力を抑制し、外部からの応力の影響を抑制した基準電圧回路装置を提供できる。

【0046】

具体的な基準電圧回路装置においては、デプレッション型ＮＭＯＳトランジスタ回路の総ゲート幅Ｗｄが５μｍ、総ゲート長Ｌｄが１００μｍ、エンハンス型ＮＭＯＳトランジスタ回路の総ゲート幅Ｗｅが５μｍ、総ゲート長Ｌｅが７５μｍの場合は、デプレッション型ＮＭＯＳトランジスタ回路は、ｐ＝２、ｎ＝４で、デプレッション型ＮＭＯＳトランジスタのゲート幅Ｗｄ１＝Ｗｄ２＝２．５μｍ。総ゲート幅Ｗｄ＝Ｗｄ１＋Ｗｄ２＝５μｍ。ゲート長Ｌｄ１１＝Ｌｄ１２＝Ｌｄ１３＝Ｌｄ１４＝２５μｍ。総ゲート長Ｌｄ＝Ｌｄ１１＋Ｌｄ１２＋Ｌｄ１３＋Ｌｄ１４＝１００μｍにする。エンハンス型ＮＭＯＳトランジスタ回路は、ｐ＝２、ｍ＝３で、ゲート幅Ｗｅ１＝Ｗｅ２＝２．５μｍ。総ゲート幅Ｗｅ＝Ｗｅ１＋Ｗｅ２＝５μｍ。ゲート長Ｌｅ１１＝Ｌｅ１２＝Ｌｅ１３＝２５μｍ。総ゲート長Ｌｅ＝Ｌｅ１１＋Ｌｅ１２＋Ｌｅ１３＝７５μｍにすると、消費電力を抑制し、外部からの応力の影響を抑制した基準電圧回路装置を提供できる。

【0047】

さらに外部からの応力の影響を抑制したい場合は、ゲート長について、デプレッション型ＮＭＯＳトランジスタ回路はｎ＝５０で、ゲート長Ｌｄ１１＝Ｌｄ１２＝Ｌｄ１３・・＝Ｌｄ１５０＝２μｍ、エンハンス型ＮＭＯＳトランジスタ回路はｍ＝３８で、のゲート長Ｌｅ１１＝Ｌｅ１２＝Ｌｅ１３・・＝Ｌｅ１３７＝２μｍ、Ｌｅ１３８＝１μｍにすると良い。

【0048】

図５は、第２の実施形態の変形として、図４の定電流回路１０１において、第１列のデプレッション型ＮＭＯＳトランジスタＤ１１からＤ１ｎ、第２列のＤ２１からＤ２ｎ、・・・、第ｐ列のＤｐ１からＤｐｎは、夫々の列でゲートを共通接続し、図４の電圧生成回路１０２において、第１列エンハンス型ＮＭＯＳトランジスタＥ１１からＥ１ｍ、第２列のＥ２１からＥ２ｍ、・・・、第ｐ列のＥｐ１からＥｐｍは、夫々の列でゲートを共通接続した基準電圧回路装置である。

【0049】

その他は第２の実施形態と同様である。

【0050】

図６は、第２の実施形態のｎ＝２、ｍ＝２、ｐ＝２の場合の基準電圧回路装置である。

【0051】

その他は第２の実施形態と同様である。

【0052】

図７は、第２の実施形態（ｎ＝ｎ個、ｍ＝ｍ個、ｐ＝２）の基準電圧回路装置である。

【0053】

その他は第２の実施形態と同様である。

【0054】

図８は、第２の実施形態（ｎ＝ｎ個、ｍ＝ｍ個、ｐ＝２）の変形例の基準電圧回路装置である。

【0055】

その他は第２の実施形態と同様である。