特開 2024-147049 デバッグプログラム、情報処理装置及びデバッグ方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024147049

(43)【公開日】2024-10-16

(54)【発明の名称】デバッグプログラム、情報処理装置及びデバッグ方法

(51)【国際特許分類】

   G06F 11/34 20060101AFI20241008BHJP

   G06F 11/36 20060101ALI20241008BHJP

【ＦＩ】

G06F11/34 176

G06F11/36 164

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023059817

(22)【出願日】2023-04-03

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】110002918

【氏名又は名称】弁理士法人扶桑国際特許事務所

(72)【発明者】

【氏名】藤岡 俊太郎

【テーマコード（参考）】

5B042

【Ｆターム（参考）】

5B042HH07

5B042HH30

5B042MA08

5B042MA17

5B042MC40

(57)【要約】

【課題】デバッグに有用なイベント情報が削除されることを防止する。
【解決手段】処理部１２は検証対象回路１５のシミュレーションの実行中に発生するイベントに係るイベント情報を時系列に記憶するトレースＲＡＭ１１ａに対し、書き込みアドレスを指定してイベント情報を書き込む。処理部１２は書き込みのたびに書き込みアドレスを更新し、異常イベントの発生を検出したときの書き込みアドレスが末端アドレスとなり、異常イベントの前に発生したイベントに係るイベント情報が書き込まれた第１記憶領域１１ａ１を設定する。処理部１２は第１記憶領域１１ａ１の設定後に発生するイベントに係るイベント情報を、第１記憶領域１１ａ１以外の第２記憶領域１１ａ２に書き込む。処理部１２は第２記憶領域１１ａ２の末端アドレスまでイベント情報を書き込んだ場合、第２記憶領域１１ａ２の先頭アドレスに書き込みアドレスを戻しイベント情報の書き込みを続ける。
【選択図】図１

【特許請求の範囲】

【請求項1】

回路のシミュレーションの実行中に発生するイベントに係るイベント情報を時系列に記憶する記憶領域に対して、書き込みアドレスを指定して、前記イベント情報を書き込み、
前記イベント情報を前記記憶領域に書き込むたびに、前記書き込みアドレスを更新し、
異常イベントの発生を検出したとき、前記異常イベントの発生を検出したときの前記書き込みアドレスが末端のアドレスとなり、前記異常イベントの前に発生した前記イベントに係る前記イベント情報が書き込まれた第１記憶領域を前記記憶領域に設定し、
前記第１記憶領域の設定後に発生する前記イベントに係る前記イベント情報を、前記記憶領域における前記第１記憶領域以外の第２記憶領域に書き込み、
前記第２記憶領域の末端のアドレスまで前記イベント情報を書き込んだ場合、前記第２記憶領域の先頭のアドレスに前記書き込みアドレスを戻し、前記イベント情報の書き込みを続ける、
処理をコンピュータに実行させるデバッグプログラム。

【請求項2】

前記第１記憶領域を設定する処理は、前記第１記憶領域の末端のアドレスから、前記第１記憶領域の先頭のアドレスを算出する処理を含む、請求項１に記載のデバッグプログラム。

【請求項3】

前記第１記憶領域を設定する処理は、前記第１記憶領域の末端のアドレスの、最上位ビットを反転させた値に１を加えることで、前記第１記憶領域の先頭のアドレスを算出する処理を含む、請求項１に記載のデバッグプログラム。

【請求項4】

前記書き込みアドレスが、前記第１記憶領域の先頭のアドレスである場合、前記書き込みアドレスを、前記第１記憶領域の末端のアドレスに１を加えたアドレスに変更する、処理を前記コンピュータに実行させる請求項１に記載のデバッグプログラム。

【請求項5】

前記回路を含むシミュレーションモデルは、
前記記憶領域に対応するトレースメモリと、
前記書き込みアドレスを保持する第１レジスタと、
前記第１記憶領域が設定されているか否かを示す値を保持する第２レジスタと、
前記第１記憶領域の先頭のアドレスを保持する第３レジスタと、
前記第１記憶領域の末端のアドレスを保持する第４レジスタと、
を含む、請求項１に記載のデバッグプログラム。

【請求項6】

前記回路は、プロセッサと前記プロセッサに接続されたメモリを含み、
前記イベント情報は、前記プロセッサに含まれるプログラムカウンタの値、前記メモリへのアクセス命令、前記メモリから読み出されるデータ、前記メモリに書き込まれるデータ、またはアクセスされた前記メモリのアドレス、を含む、
請求項１に記載のデバッグプログラム。

【請求項7】

回路のシミュレーションの実行中に発生するイベントに係るイベント情報を時系列に記憶する記憶領域を含む記憶部と、
前記記憶領域に対して、書き込みアドレスを指定して、前記イベント情報を書き込み、前記イベント情報を前記記憶領域に書き込むたびに、前記書き込みアドレスを更新し、異常イベントの発生を検出したとき、前記異常イベントの発生を検出したときの前記書き込みアドレスが末端のアドレスとなり、前記異常イベントの前に発生した前記イベントに係る前記イベント情報が書き込まれた第１記憶領域を前記記憶領域に設定し、前記第１記憶領域の設定後に発生する前記イベントに係る前記イベント情報を、前記記憶領域における前記第１記憶領域以外の第２記憶領域に書き込み、前記第２記憶領域の末端のアドレスまで前記イベント情報を書き込んだ場合、前記第２記憶領域の先頭のアドレスに前記書き込みアドレスを戻し、前記イベント情報の書き込みを続ける処理部と、
を有する情報処理装置。

【請求項8】

処理部が、
回路のシミュレーションの実行中に発生するイベントに係るイベント情報を時系列に記憶する記憶領域に対して、書き込みアドレスを指定して、前記イベント情報を書き込み、
前記イベント情報を前記記憶領域に書き込むたびに、前記書き込みアドレスを更新し、
異常イベントの発生を検出したとき、前記異常イベントの発生を検出したときの前記書き込みアドレスが末端のアドレスとなり、前記異常イベントの前に発生した前記イベントに係る前記イベント情報が書き込まれた第１記憶領域を前記記憶領域に設定し、
前記第１記憶領域の設定後に発生する前記イベントに係る前記イベント情報を、前記記憶領域における前記第１記憶領域以外の第２記憶領域に書き込み、
前記第２記憶領域の末端のアドレスまで前記イベント情報を書き込んだ場合、前記第２記憶領域の先頭のアドレスに前記書き込みアドレスを戻し、前記イベント情報の書き込みを続ける、
デバッグ方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、デバッグプログラム、情報処理装置及びデバッグ方法に関する。

【背景技術】

【0002】

ＡＳＩＣ（Application Specific Integrated Circuit）やＳｏＣ（System on a Chip）などの半導体装置を実際に製造する前に、半導体装置の回路情報が作成される。そして、回路情報に基づいて、設計した回路が正常に動作するか検証するために、コンピュータ上でシミュレーションが行われる。このようなシミュレーションは、論理検証とも呼ばれる。

【0003】

シミュレーションにおいて、回路の論理障害（バグ）を発見するデバッグ機能を実現するため、シミュレーション実行中に発生したイベントに係るイベント情報を、時系列に記憶することがある。このようなイベント情報を記憶するメモリは、トレースメモリと呼ばれることもある。たとえば、ＣＰＵとメモリを含む回路のシミュレーションモデルを用いたシミュレーションの実行時、ＣＰＵの実行履歴情報をトレースメモリに保持する方法がある（たとえば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００３－５０７１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

イベント情報を記憶するメモリの記憶容量は有限であるため、イベント情報は、メモリの末端のアドレスまで書き込まれた後は、再度メモリの先頭アドレスから書き込みが行われることがある。しかし、この方法では、論理障害などの異常イベントが発生したときに、その発生原因の特定に有用な（つまりデバッグに有用な）イベント情報が、その後に発生するイベントに係るイベント情報によって上書きされ、消えてしまう可能性がある。

【0006】

１つの側面では、本発明は、デバッグに有用なイベント情報が削除されることを防止することを目的とする。

【課題を解決するための手段】

【0007】

１つの実施態様では、回路のシミュレーションの実行中に発生するイベントに係るイベント情報を時系列に記憶する記憶領域に対して、書き込みアドレスを指定して、前記イベント情報を書き込み、前記イベント情報を前記記憶領域に書き込むたびに、前記書き込みアドレスを更新し、異常イベントの発生を検出したとき、前記異常イベントの発生を検出したときの前記書き込みアドレスが末端のアドレスとなり、前記異常イベントの前に発生した前記イベントに係る前記イベント情報が書き込まれた第１記憶領域を前記記憶領域に設定し、前記第１記憶領域の設定後に発生する前記イベントに係る前記イベント情報を、前記記憶領域における前記第１記憶領域以外の第２記憶領域に書き込み、前記第２記憶領域の末端のアドレスまで前記イベント情報を書き込んだ場合、前記第２記憶領域の先頭のアドレスに前記書き込みアドレスを戻し、前記イベント情報の書き込みを続ける、処理をコンピュータに実行させるデバッグプログラムが提供される。

【0008】

また、１つの実施態様では、情報処理装置が提供される。
また、１つの実施態様では、デバッグ方法が提供される。

【発明の効果】

【0009】

１つの側面では、本発明は、デバッグに有用なイベント情報が削除されることを防止できる。

【図面の簡単な説明】

【0010】

【図1】第１の実施の形態の情報処理装置及びデバッグ方法の一例を示す図である。

【図2】第２の実施の形態の情報処理装置のハードウェア例を示すブロック図である。

【図3】情報処理装置の機能例を示すブロック図である。

【図4】シミュレーションモデルの一例を示す図である。

【図5】シミュレーションモデルの他の例を示す図である。

【図6】トレースＲＡＭユニットの一例を示す図である。

【図7】イベント情報の記憶例を示す図である。

【図8】他のイベント情報の記憶例を示す図である。

【図9】第２の実施の形態の情報処理装置の処理手順の一例を示すフローチャートである。

【図10】プロテクト領域の設定処理の手順の一例を示すフローチャートである。

【図11】プロテクト領域の設定例を示す図である。

【図12】プロテクト領域の他の設定例を示す図である。

【発明を実施するための形態】

【0011】

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
第１の実施の形態の情報処理装置は、検証対象の回路のシミュレーションの実行中に発生するイベントに係るイベント情報を記憶領域に時系列に記憶する。イベント情報は、デバッグに用いられるものであるため、イベント情報の記憶処理を含めてデバッグ方法ということがある。

【0012】

検証対象の回路（たとえば、プロセッサ）は、近年高速化が進んでおり、デバッグに用いられるイベント情報は頻繁に発生する可能性がある。そのため、比較的大容量のメモリを用いてもすぐに容量を使い切ってしまう可能性がある。そこで、末端のアドレスまで書き込まれた後は、再度先頭アドレスから書き込みを行う（このような動作をサイクリックということがある）トレースメモリが用いられることがある。

【0013】

しかし、論理障害などの異常イベントが発生したときに、デバッグに有用なイベント情報が、その後に発生するイベントに係るイベント情報によって上書きされ、消えてしまう可能性がある。異常イベント発生前の（たとえば、異常イベント発生直前の）イベントに係るイベント情報は、異常イベントの発生原因の特定に有用であり、デバッグに有用なイベント情報である。

【0014】

第１の実施の形態の情報処理装置は、このようなデバッグに有用なイベント情報が削除されることを防止するものである。
図１は、第１の実施の形態の情報処理装置及びデバッグ方法の一例を示す図である。

【0015】

情報処理装置１０は、記憶部１１及び処理部１２を有する。情報処理装置１０は、クライアント装置でもよいしサーバ装置でもよい。情報処理装置１０は、コンピュータと呼ばれてもよい。

【0016】

記憶部１１は、ＲＡＭ（Random Access Memory）などの揮発性半導体メモリでもよいし、ＨＤＤ（Hard Disk Drive）やフラッシュメモリなどの不揮発性ストレージでもよい。また、記憶部１１は、揮発性半導体メモリと不揮発性ストレージの両方を含んでいてもよい。記憶部１１は、トレース用の記憶領域１１ａを含む。

【0017】

記憶領域１１ａには、検証対象の回路のシミュレーションの実行中に発生するイベントに係るイベント情報が、時系列に記憶される。このような記憶領域１１ａは、たとえば、ＲＡＭなどの揮発性半導体メモリを用いて実装できる。以下、記憶領域１１ａをトレースＲＡＭ１１ａと表記する。ただし、トレースＲＡＭ１１ａは、フラッシュメモリなどの不揮発性ストレージの記憶領域であってもよい。

【0018】

また、記憶部１１は、検証対象の回路の回路情報１１ｂを記憶する。回路情報１１ｂは、たとえば、ＨＤＬ（Hardware Description Language）などで記述されている。以下の例では、検証対象の回路として、プロセッサ１５ａとメモリ１５ｂを含む検証対象回路１５（たとえば、ＡＳＩＣやＳｏＣ）が用いられる。このような検証対象回路１５は、シミュレーションモデルということもできる。なお、検証対象の回路は、図１に示すような検証対象回路１５に限定されるわけではない。

【0019】

処理部１２は、たとえば、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、ＤＳＰ（Digital Signal Processor）などのプロセッサである。プロセッサは、たとえば、ＲＡＭなどのメモリ（記憶部１１でもよい）に記憶されたプログラム（たとえば、デバッグプログラム）を実行する。プロセッサの集合が、マルチプロセッサまたは単に「プロセッサ」と呼ばれてもよい。ただし、処理部１２は、ＡＳＩＣやＦＰＧＡ（Field Programmable Gate Array）などの電子回路により実現されるようにしてもよい。その場合、情報処理装置１０は、シミュレーション回路と呼ぶこともできる。

【0020】

処理部１２は、記憶部１１から回路情報１１ｂを読み込み、検証対象回路１５に対するシミュレーションを実行する。シミュレーションでは、たとえば、ハード・ソフト協調検証が行われ、検証対象回路１５が正常に動作するか否かが検証される。

【0021】

処理部１２は、トレースＲＡＭ１１ａに対して、書き込みアドレス（以下ライトアドレスという）を指定して、検証対象回路１５のシミュレーションの実行中に発生するイベントに係るイベント情報を書き込む。

【0022】

イベント情報は、たとえば、プロセッサ１５ａに含まれるプログラムカウンタ（図示せず）の値や、プロセッサ１５ａがメモリ１５ｂにアクセスした際のメモリアクセス情報などである。メモリアクセス情報は、たとえば、メモリ１５ｂへのアクセス命令（書き込み命令または読み出し命令）、メモリ１５ｂから読み出されるデータ、メモリ１５ｂに書き込まれるデータ、またはアクセスされたメモリ１５ｂのアドレスを含む。ただ、イベント情報は、プログラムカウンタの値やメモリアクセス情報に限定されるものではない。

【0023】

処理部１２によるイベント情報の書き込みタイミングは、たとえば、プログラムカウンタを書き込む場合はクロックサイクルごと、メモリアクセス情報を書き込む場合は、イベント発生ごとである。

【0024】

処理部１２は、イベント情報をトレースＲＡＭ１１ａに書き込むたびに、ライトアドレスを更新する（たとえば、＋１する）。
処理部１２は、シミュレーション中に、異常イベントの発生を検出したとき、そのときのライトアドレスが末端アドレスとなり、異常イベントの前に発生したイベントに係るイベント情報が書き込まれた第１記憶領域１１ａ１をトレースＲＡＭ１１ａに設定する。

【0025】

たとえば、処理部１２は、上記末端のアドレスから、第１記憶領域１１ａ１の先頭アドレスを算出する。先頭アドレスの算出において、処理部１２は、末端アドレスの最上位ビットを反転させた値に１を加えることで、先頭アドレスを算出してもよい。その場合、トレースＲＡＭ１１ａの半分の記憶領域を第１記憶領域１１ａ１に割り当てることができる。

【0026】

また、処理部１２は、たとえば、トレースＲＡＭ１１ａのうち第１記憶領域１１ａ１とそれ以外の第２記憶領域１１ａ２の割合に関する情報を取得して、当該割合になるように、第１記憶領域１１ａ１の先頭アドレスを算出してもよい。なお、異常イベントとは、たとえば、仕様とは異なる回路動作などである。

【0027】

処理部１２は、第１記憶領域１１ａ１の設定後に発生するイベントに係るイベント情報を、トレースＲＡＭ１１ａにおける第１記憶領域１１ａ１以外の第２記憶領域１１ａ２に書き込む。つまり、第１記憶領域１１ａ１は、プロテクト領域となり、第１記憶領域１１ａ１の設定後に発生するイベントに係るイベント情報は、第１記憶領域１１ａ１には書き込まれない。

【0028】

処理部１２は、第２記憶領域１１ａ２の末端のアドレスまでイベント情報を書き込んだ場合、第２記憶領域１１ａ２の先頭のアドレスにライトアドレスを戻し、イベント情報の書き込みを続ける。図１の例では、第２記憶領域１１ａ２は、第１記憶領域１１ａ１を挟んで２つに分かれている。図１の例では、第２記憶領域１１ａ２の後半部分の末端のアドレスは、トレースＲＡＭ１１ａ自体の末端のアドレスに等しい。また、第２記憶領域１１ａ２の前半部分の先頭のアドレスは、トレースＲＡＭ１１ａ自体の先頭のアドレスに等しい。このため、図１の例では、トレースＲＡＭ１１ａの末端のアドレスまでイベント情報を書き込んだ場合、トレースＲＡＭ１１ａの先頭のアドレスにライトアドレスを戻し、イベント情報の書き込みを続ける。

【0029】

なお、第１記憶領域１１ａ１の末端アドレスの次のアドレスを第２記憶領域１１ａ２の先頭アドレスということもでき、第１記憶領域１１ａ１の先頭アドレスの１つ前のアドレスを第２記憶領域１１ａ２の末端アドレスということもできる。

【0030】

処理部１２は、ライトアドレスが第１記憶領域１１ａ１の先頭アドレスである場合、ライトアドレスを、第１記憶領域１１ａ１の末端のアドレスに１を加えたアドレスに変更する。これにより、第１記憶領域１１ａ１へのイベント情報の書き込みをスキップできる。

【0031】

なお、検証対象回路１５のシミュレーションが終了すると、処理部１２は、たとえば、ユーザにより入力される読み出し命令に基づいて、トレースＲＡＭ１１ａに記憶されたイベント情報を読み出す。処理部１２は、読み出したイベント情報を出力する。処理部１２は、たとえば、イベント情報を、図示しない表示装置に出力して表示させる。処理部１２は、読み出したイベント情報を他の情報処理装置に送信してもよい。

【0032】

ユーザは、読み出されたイベント情報に基づいて、デバッグ作業を行う。たとえばユーザは、読み出されたイベント情報に基づいて、異常イベントが発生した原因を調査し、バグの発生する検証対象回路１５の論理の修正などを行う。

【0033】

以上のように、第１の実施の形態の情報処理装置１０の処理部１２は、回路のシミュレーションの実行中に発生するイベントに係るイベント情報を時系列に記憶するトレースＲＡＭ１１ａに対して、ライトアドレスを指定して、イベント情報を書き込む。また、処理部１２は、イベント情報をトレースＲＡＭ１１ａに書き込むたびに、ライトアドレスを更新する。さらに処理部１２は、異常イベントの発生を検出したとき、そのときのライトアドレスが末端のアドレスとなり、異常イベントの前に発生したイベントに係るイベント情報が書き込まれた第１記憶領域１１ａ１をトレースＲＡＭ１１ａに設定する。そして、処理部１２は、第１記憶領域１１ａ１の設定後に発生するイベントに係るイベント情報を、トレースＲＡＭ１１ａにおける第１記憶領域１１ａ１以外の第２記憶領域１１ａ２に書き込む。また、処理部１２は、第２記憶領域１１ａ２の末端のアドレスまでイベント情報を書き込んだ場合、第２記憶領域１１ａ２の先頭のアドレスにライトアドレスを戻し、イベント情報の書き込みを続ける。

【0034】

これにより、論理障害などの異常イベントが発生したときに、デバッグに有用なイベント情報が、その後に発生するイベントに係るイベント情報によって上書きされ、削除されることを防止できる。また、このようなデバッグに有用なイベント情報を用いることで、デバッグ効率が向上し、製品品質向上、出荷工程短縮などの効果が見込める。

【0035】

（第２の実施の形態）
次に、第２の実施の形態を説明する。
図２は、第２の実施の形態の情報処理装置のハードウェア例を示すブロック図である。

【0036】

情報処理装置２０は、クライアント装置でもよいしサーバ装置でもよい。情報処理装置２０は、コンピュータと呼ばれてもよい。
情報処理装置２０は、バスに接続されたＣＰＵ２１、ＲＡＭ２２、ＨＤＤ２３、ＧＰＵ２４、入力インタフェース２５、媒体リーダ２６及び通信インタフェース２７を有する。ＣＰＵ２１は、第１の実施の形態の処理部１２に対応する。ＲＡＭ２２またはＨＤＤ２３は、第１の実施の形態の記憶部１１に対応する。

【0037】

ＣＰＵ２１は、プログラムの命令を実行するプロセッサである。ＣＰＵ２１は、ＨＤＤ２３に記憶されたプログラム及びデータをＲＡＭ２２にロードし、プログラムを実行する。情報処理装置２０は、複数のプロセッサを有してもよい。

【0038】

ＲＡＭ２２は、ＣＰＵ２１で実行されるプログラム及びＣＰＵ２１で演算に使用されるデータを一時的に記憶する揮発性半導体メモリである。情報処理装置２０は、ＲＡＭ以外の種類の揮発性メモリを有してもよい。

【0039】

ＨＤＤ２３は、オペレーティングシステム（ＯＳ：Operating System）やミドルウェアやアプリケーションソフトウェアなどのソフトウェアのプログラムと、データとを記憶する不揮発性ストレージである。情報処理装置２０は、フラッシュメモリやＳＳＤ（Solid State Drive）などの他の種類の不揮発性ストレージを有してもよい。

【0040】

ＧＰＵ２４は、ＣＰＵ２１と連携して画像処理を行い、情報処理装置２０に接続された表示装置２４ａに画像を出力する。表示装置２４ａは、たとえば、ＣＲＴ（Cathode Ray Tube）ディスプレイ、液晶ディスプレイ、有機ＥＬ（Electro Luminescence）ディスプレイまたはプロジェクタである。情報処理装置２０に、プリンタなどの他の種類の出力デバイスが接続されてもよい。

【0041】

また、ＧＰＵ２４は、ＧＰＧＰＵ（General Purpose Computing on Graphics Processing Unit）として使用されてもよい。ＧＰＵ２４は、ＣＰＵ２１からの指示に応じてプログラムを実行し得る。情報処理装置２０は、ＲＡＭ２２以外の揮発性半導体メモリをＧＰＵメモリとして有してもよい。

【0042】

入力インタフェース２５は、情報処理装置２０に接続された入力デバイス２５ａから入力信号を受け付ける。入力デバイス２５ａは、たとえば、マウス、タッチパネルまたはキーボードである。情報処理装置２０に複数の入力デバイスが接続されてもよい。

【0043】

媒体リーダ２６は、記録媒体２６ａに記録されたプログラム及びデータを読み取る読み取り装置である。記録媒体２６ａは、たとえば、磁気ディスク、光ディスクまたは半導体メモリである。磁気ディスクには、フレキシブルディスク（ＦＤ：Flexible Disk）及びＨＤＤが含まれる。光ディスクには、ＣＤ（Compact Disc）及びＤＶＤ（Digital Versatile Disc）が含まれる。媒体リーダ２６は、記録媒体２６ａから読み取られたプログラム及びデータを、ＲＡＭ２２やＨＤＤ２３などの他の記録媒体にコピーする。読み取られたプログラムは、ＣＰＵ２１によって実行されることがある。

【0044】

記録媒体２６ａは、可搬型記録媒体であってもよい。記録媒体２６ａは、プログラム及びデータの配布に用いられることがある。また、記録媒体２６ａ及びＨＤＤ２３が、コンピュータ読み取り可能な記録媒体と呼ばれてもよい。

【0045】

通信インタフェース２７は、ネットワーク２７ａを介して他の情報処理装置と通信する。通信インタフェース２７は、スイッチやルータなどの有線通信装置に接続される有線通信インタフェースでもよいし、基地局やアクセスポイントなどの無線通信装置に接続される無線通信インタフェースでもよい。

【0046】

次に、情報処理装置２０の機能について説明する。
図３は、情報処理装置の機能例を示すブロック図である。
情報処理装置２０は、検証対象回路情報記憶部３１、イベント情報記憶部３２、シミュレーション実行部３３、イベント情報書き込み部３４、イベント情報読み出し部３５、イベント情報出力部３６を有する。検証対象回路情報記憶部３１、イベント情報記憶部３２は、たとえば、ＲＡＭ２２またはＨＤＤ２３を用いて実装される。シミュレーション実行部３３、イベント情報書き込み部３４、イベント情報読み出し部３５、イベント情報出力部３６は、たとえば、ＣＰＵ２１及びプログラムを用いて実装される。

【0047】

検証対象回路情報記憶部３１は、検証対象回路の回路情報を記憶する。
イベント情報記憶部３２は、検証対象回路のシミュレーションの実行中に発生するイベントに係るイベント情報を時系列に記憶する。イベント情報記憶部３２は、トレースＲＡＭとして機能する。

【0048】

シミュレーション実行部３３は、検証対象回路情報記憶部３１から回路情報を読み込み、検証対象回路に対するシミュレーションを実行する。
イベント情報書き込み部３４は、イベント情報記憶部３２に、検証対象回路のシミュレーションの実行中に発生するイベントに係るイベント情報を書き込む。

【0049】

イベント情報読み出し部３５は、たとえば、ユーザによる入力デバイス２５ａの操作などにより入力される読み出し命令に基づいて、イベント情報記憶部３２に記憶されたイベント情報を読み出す。

【0050】

イベント情報出力部３６は、読み出したイベント情報を出力する。イベント情報出力部３６は、たとえば、イベント情報を、表示装置２４ａに出力して表示させる。イベント情報出力部３６は、読み出したイベント情報を、ネットワーク２７ａを介して、他の情報処理装置に送信してもよい。

【0051】

（シミュレーションモデル）
以下、第２の実施の形態の情報処理装置２０が扱うシミュレーションモデルの例を説明する。

【0052】

図４は、シミュレーションモデルの一例を示す図である。
シミュレーションモデル４０ａは、プロセッサ４１とプロセッサ４１に接続されたメインメモリ４２とを含む検証対象回路（たとえば、ＡＳＩＣやＳｏＣ）と、トレースＲＡＭユニット４３を含むものである。

【0053】

プロセッサ４１は、たとえば、ＣＰＵ、ＧＰＵ、ＤＳＰなどである。プロセッサ４１は、プログラムカウンタ４１ａと、ＥＲレジスタ４１ｂを含む。
プログラムカウンタ４１ａは、プロセッサ４１が次に実行する命令が格納されているメインメモリ４２のアドレスを、カウンタ値として保持する。

【0054】

ＥＲレジスタ４１ｂは、シミュレーションの実行中に異常イベントが検出されたときに、その旨を表すフラグ値が設定されるレジスタである。
メインメモリ４２は、プロセッサ４１が実行するプログラムが格納されるメモリである。

【0055】

トレースＲＡＭユニット４３は、検証対象回路からイベント情報を取得し、取得したイベント情報を時系列に記憶する。図４のシミュレーションモデル４０ａでは、トレースＲＡＭユニット４３は、プログラムカウンタ４１ａのカウンタ値をイベント情報として記憶する。また、トレースＲＡＭユニット４３は、ＥＲレジスタ４１ｂのフラグ値から、異常イベントの発生の有無を検出する。

【0056】

図５は、シミュレーションモデルの他の例を示す図である。図５において図４に示した要素と同じ要素については同一符号が付されている。
図５のシミュレーションモデル４０ｂにおいてプロセッサ４１は、メモリアクセス情報保持レジスタ４１ｃを含む。

【0057】

メモリアクセス情報保持レジスタ４１ｃは、プロセッサ４１のメインメモリ４２に対するメモリアクセスが発生したときに、そのメモリアクセスに係る情報（メモリアクセス情報）を格納する。メモリアクセス情報は、たとえば、メインメモリ４２へのアクセス命令、メインメモリ４２から読み出されるデータ、メインメモリ４２に書き込まれるデータ、またはアクセスされたメインメモリ４２のアドレスを含む。

【0058】

図５のシミュレーションモデル４０ｂでは、トレースＲＡＭユニット４３は、メモリアクセス情報保持レジスタ４１ｃに格納されたメモリアクセス情報を、イベント情報として時系列に記憶する。

【0059】

上記のようなプロセッサ４１とメインメモリ４２とを含む検証対象回路のシミュレーションが、シミュレーション実行部３３によって実行される。
図６は、トレースＲＡＭユニットの一例を示す図である。

【0060】

トレースＲＡＭユニット４３は、トレースＲＡＭ４３ａ、ライトアドレスレジスタ４３ｂ、ライトアドレスインクリメンタ４３ｃ、ライトイネーブルレジスタ４３ｄを有する。さらに、トレースＲＡＭユニット４３は、プロテクト有効レジスタ４３ｆ、プロテクト領域ボトムレジスタ４３ｇ、プロテクト領域トップレジスタ４３ｈを有する。

【0061】

トレースＲＡＭ４３ａは、イベント情報を記憶する。
ライトアドレスレジスタ４３ｂは、イベント情報を書き込むトレースＲＡＭ４３ａのアドレス（ライトアドレス）を保持する。

【0062】

ライトアドレスインクリメンタ４３ｃは、イベント情報がトレースＲＡＭ４３ａに書き込まれるたびに、ライトアドレスを＋１し、ライトアドレスレジスタ４３ｂに保持させる。

【0063】

ライトイネーブルレジスタ４３ｄは、トレースＲＡＭ４３ａへの書き込みを行うか否かを示す値（ライトイネーブル信号の値）を保持する。以下では、トレースＲＡＭ４３ａへの書き込みを行う場合に１が設定され、トレースＲＡＭ４３ａへの書き込みを行わない場合に０が設定されるものとする。

【0064】

ライトデータレジスタ４３ｅは、トレースＲＡＭ４３ａに書き込むイベント情報を保持する。
プロテクト有効レジスタ４３ｆは、プロテクト領域４３ａ１の設定を有効にするか否かを示す値を保持する。以下では、プロテクト領域４３ａ１の設定を有効にする場合に１が設定され、プロテクト領域４３ａ１の設定を有効にしない場合に０が設定されるものとする。

【0065】

プロテクト領域ボトムレジスタ４３ｇは、プロテクト領域４３ａ１の末端アドレスを保持する。
プロテクト領域トップレジスタ４３ｈは、プロテクト領域４３ａ１の先頭アドレスを保持する。

【0066】

プロテクト領域４３ａ１の設定後に発生するイベントに係るイベント情報は、プロテクト領域４３ａ１以外の記憶領域４３ａ２に記憶される。
上記のようなトレースＲＡＭユニット４３の各レジスタへの値の設定や、トレースＲＡＭ４３ａへのイベント情報の書き込みは、たとえば、図４のイベント情報書き込み部３４が行う。

【0067】

なお、トレースＲＡＭユニット４３の各レジスタは、情報処理装置１０，２０内のレジスタ（たとえば、処理部１２またはＣＰＵ２１に含まれるレジスタ）を用いて実装することもできる。

【0068】

このようなトレースＲＡＭユニット４３を用いたイベント情報の書き込み処理の手順については、後述する。
（イベント情報の記憶例）
図７は、イベント情報の記憶例を示す図である。

【0069】

図７の例では、図４に示したシミュレーションモデル４０ａが用いられた場合のイベント情報の記憶例が示されている。すなわち、プログラムカウンタ４１ａのカウンタ値（ＰＣ値）が、イベント情報としてトレースＲＡＭ４３ａに記憶されている。

【0070】

たとえば、トレースＲＡＭ４３ａのアドレス“００００”には、カウンタ値“００００１０００”が、アドレス“０００１”には、カウンタ値“００００１００４”が記憶されている。

【0071】

イベント情報がカウンタ値の場合、たとえば、プロセッサ４１のクロックサイクルごとに、カウンタ値がトレースＲＡＭ４３ａに書き込まれる。
図８は、他のイベント情報の記憶例を示す図である。

【0072】

図８の例では、図５に示したシミュレーションモデル４０ｂが用いられた場合のイベント情報の記憶例が示されている。すなわち、メモリアクセス情報保持レジスタ４１ｃのメモリアクセス情報が、イベント情報としてトレースＲＡＭ４３ａに記憶されている。

【0073】

メモリアクセス情報は、メモリアドレス、メモリデータ、アクセス命令を含む。メモリアドレスは、アクセスされたメインメモリ４２のアドレスである。メモリデータは、メインメモリ４２から読み出されるデータまたはメインメモリ４２に書き込まれるデータである。アクセス命令は、メインメモリ４２からの読み出し命令（ロード命令とも呼ばれる）、またはメインメモリ４２への書き込み命令（ストア命令とも呼ばれる）である。たとえば、読み出し命令は“０１”、書き込み命令は“０２”と表される。

【0074】

たとえば、トレースＲＡＭ４３ａのアドレス“００００”には、メモリアドレス“００Ｆ０００００”、メインメモリ４２から読み出されるメモリデータ“ＡＡＢＢＣＣＤＤ”、読み出し命令を表す“０１”が記憶されている。

【0075】

イベント情報がメモリアクセス情報の場合、たとえば、プロセッサ４１によるメインメモリ４２のアクセスが発生するたびに、上記のようなメモリアクセス情報がトレースＲＡＭ４３ａに書き込まれる。

【0076】

（処理手順）
次に、第２の実施の形態の情報処理装置２０の処理手順を説明する。
図９は、第２の実施の形態の情報処理装置の処理手順の一例を示すフローチャートである。

【0077】

イベント情報書き込み部３４は、イベント情報の書き込みのための初期設定（またはリセット）を行う（ステップＳ１０）。ステップＳ１０の処理では、たとえば、図６のプロテクト有効レジスタ４３ｆに、初期値として０が設定される。ライトイネーブルレジスタ４３ｄには、ライトイネーブル信号の初期値として０または１が設定される。

【0078】

プログラムカウンタ４１ａのカウンタ値など、クロックサイクルごとにイベント情報を書き込む場合、初期設定の段階で、ライトイネーブルレジスタ４３ｄに１が設定されていてもよい。イベント発生ごとにイベント情報を書き込む場合は、ライトイネーブル信号の初期値は０でよい。その場合、イベント情報を取得するイベントの発生ごとに、ライトイネーブル信号が１に設定されるようにしてもよい。

【0079】

ライトアドレスレジスタ４３ｂには、初期アドレスとして、イベント情報を書き込むトレースＲＡＭ４３ａの先頭アドレスが設定される。プロテクト領域ボトムレジスタ４３ｇとプロテクト領域トップレジスタ４３ｈの初期値は、不定値でよい。

【0080】

シミュレーション実行部３３は、検証対象回路のシミュレーションを実行する（ステップＳ１１）。
イベント情報書き込み部３４は、イベント情報を取得するイベントが発生したか否かを判定する（ステップＳ１２）。イベント情報書き込み部３４は、イベント情報を取得するイベントが発生したと判定した場合には、ステップＳ１３の処理を行う。イベント情報書き込み部３４は、イベント情報を取得するイベントが発生していないと判定した場合、ステップＳ２０の処理を行う。

【0081】

ステップＳ１３の処理では、イベント情報書き込み部３４は、異常イベントが発生し、ライトイネーブル信号の値が１、かつプロテクト有効レジスタ４３ｆの値が０であるか否かを判定する。イベント情報書き込み部３４は、図４、図５のシミュレーションモデル４０ａ，４０ｂにおいて、ＥＲレジスタ４１ｂに、たとえば、値が１のフラグ値が設定されている場合、異常イベントが発生したと判定する。イベント情報書き込み部３４は、異常イベントが発生し、ライトイネーブル信号の値が１、かつプロテクト有効レジスタ４３ｆの値が０であると判定した場合、ステップＳ１４の処理を行う。イベント情報書き込み部３４は、異常イベントが発生していないか、ライトイネーブル信号の値が１でないか、プロテクト有効レジスタ４３ｆの値が０でないと判定した場合、ステップＳ１５の処理を行う。

【0082】

ステップＳ１４の処理では、イベント情報書き込み部３４は、プロテクト領域の設定処理を行う。プロテクト領域４３ａ１の設定処理の手順の例については、後述する。ステップＳ１４の処理後、ステップＳ１５の処理が行われる。

【0083】

ステップＳ１５の処理では、イベント情報書き込み部３４は、ライトイネーブル信号の値が、１であるか否かを判定する。イベント情報書き込み部３４は、ライトイネーブル信号の値が、１であると判定した場合、ステップＳ１６の処理を行う。イベント情報書き込み部３４は、ライトイネーブル信号の値が、１でないと判定した場合、ステップＳ２０の処理が行われる。

【0084】

ステップＳ１６の処理では、イベント情報書き込み部３４は、プロテクト有効レジスタ４３ｆの値が１であるか否かを判定する。さらに、イベント情報書き込み部３４は、ライトアドレスがプロテクト領域４３ａ１の先頭アドレスであるか否かを判定する。イベント情報書き込み部３４は、ライトアドレスレジスタ４３ｂに設定されているライトアドレスと、プロテクト領域トップレジスタ４３ｈに設定されているプロテクト領域４３ａ１の先頭アドレスとを比較することで、この判定を行う。

【0085】

イベント情報書き込み部３４は、プロテクト有効レジスタ４３ｆの値が１であり、かつライトアドレスがプロテクト領域４３ａ１の先頭アドレスであると判定した場合、ステップＳ１７の処理を行う。イベント情報書き込み部３４は、プロテクト有効レジスタ４３ｆの値が１でないか、ライトアドレスがプロテクト領域４３ａ１の先頭アドレスでないと判定した場合、ステップＳ１８の処理を行う。

【0086】

ステップＳ１７の処理では、イベント情報書き込み部３４は、ライトアドレスをプロテクト領域４３ａ１の末端のアドレスに１を加えた値にする。変更されたライトアドレスは、ライトアドレスレジスタ４３ｂに設定される。ステップＳ１７の処理後、ステップＳ１８の処理が行われる。

【0087】

ステップＳ１８の処理では、イベント情報書き込み部３４は、ライトアドレスレジスタ４３ｂに設定されているトレースＲＡＭ４３ａのライトアドレスに、イベント情報を書き込む。その後、イベント情報書き込み部３４は、ライトアドレスインクリメンタ４３ｃにライトアドレスをインクリメント（＋１）させる（ステップＳ１９）。

【0088】

ステップＳ２０の処理では、シミュレーション実行部３３は、シミュレーションが所定の終了条件を満たし、終了したか否かを判定する。シミュレーションが終了したと判定された場合、ステップＳ２１の処理が行われ、シミュレーションが終了したと判定されなかった場合には、ステップＳ１２からの処理が繰り返される。

【0089】

ステップＳ２１の処理では、イベント情報読み出し部３５は、たとえば、ユーザによる入力デバイス２５ａの操作などにより入力される読み出し命令に基づいて、トレースＲＡＭ４３ａとして機能するイベント情報記憶部３２に記憶されたイベント情報を読み出す。そして、イベント情報出力部３６は、読み出したイベント情報を出力する。

【0090】

これにより、情報処理装置２０の処理が終了する。
図１０は、プロテクト領域の設定処理の手順の一例を示すフローチャートである。
まず、イベント情報書き込み部３４は、プロテクト有効レジスタ４３ｆに１を設定する（ステップＳ３０）。

【0091】

そして、イベント情報書き込み部３４は、プロテクト領域４３ａ１の末端アドレスとして、現在のライトアドレスを設定する（ステップＳ３１）。ステップＳ３１の処理は、ライトアドレスレジスタ４３ｂに設定されているライトアドレスを、プロテクト領域ボトムレジスタ４３ｇに設定することで行われる。

【0092】

次に、イベント情報書き込み部３４は、プロテクト領域４３ａ１の先頭アドレスとして、最上位ビットを反転したライトアドレス（＝プロテクト領域４３ａ１の末端アドレス）に１を加えた値を設定する（ステップＳ３２）。ステップＳ３２の処理は、ライトアドレスレジスタ４３ｂに設定されているライトアドレスの最上位ビットを反転した上で、１を加えて算出されたアドレスを、プロテクト領域トップレジスタ４３ｈに設定することで行われる。これにより、トレースＲＡＭ４３ａの半分の記憶領域をプロテクト領域４３ａ１に割り当てることができる。

【0093】

これにより、プロテクト領域４３ａ１の設定処理が終わる。
なお、図９、図１０に示した処理の順序は一例であり、適宜処理の順序を入れ替えてもよい。

【0094】

（プロテクト領域設定例）
図１１は、プロテクト領域の設定例を示す図である。
図１１の例では、トレースＲＡＭ４３ａの記憶容量は２１ビットである。この場合、トレースＲＡＭ４３ａの先頭アドレスは、０ｘ００００００で、末端アドレスは０ｘ１ＦＦＦＦＦである。

【0095】

前述のようにプロテクト領域４３ａ１の先頭アドレスは、プロテクト領域４３ａ１の末端アドレスに基づいて算出される。異常イベントの発生時のライトアドレスが、０ｘ１２３４５６であった場合、このアドレスが、プロテクト領域ボトムレジスタ４３ｇに設定される。０ｘ１２３４５６の最上位ビットは０ｘ１であるため、反転させて＋１すると、０ｘ０２３４５６＋０ｘ１＝０ｘ０２３４５７となる。したがって、このアドレスが、プロテクト領域トップレジスタ４３ｈに設定される。このため、０ｘ０２３４５７～０ｘ１２３４５６のアドレスの範囲でプロテクト領域４３ａ１が設定される。

【0096】

このようなプロテクト領域４３ａ１が設定されている場合、設定後に発生するイベントに係るイベント情報は、プロテクト領域４３ａ１以外の記憶領域４３ａ２に記憶される。異常イベント発生後のイベント情報は、記憶領域４３ａ２の先頭アドレスである０ｘ１２３４５７から書き込まれる。ライトアドレスが、トレースＲＡＭ４３ａの末端アドレスである０ｘ１ＦＦＦＦＦに達すると、ライトアドレスレジスタ４３ｂに設定されるアドレスは、０ｘ００００００に戻る。イベント情報の書き込みが進み、ライトアドレスが、プロテクト領域の先頭アドレスである０ｘ０２３４５７に達した場合、前述のステップＳ１７の処理により、ライトアドレスは、０ｘ１２３４５６＋１＝０ｘ１２３４５７となり、記憶領域４３ａ２の先頭アドレスとなる。これにより、プロテクト領域４３ａ１へのイベント情報の書き込みがスキップされる。

【0097】

図１２は、プロテクト領域の他の設定例を示す図である。
図１２の例でも、トレースＲＡＭ４３ａの記憶容量は２１ビットである。
異常イベントの発生時のライトアドレスが、０ｘ０２３４５６であった場合、このアドレスが、プロテクト領域ボトムレジスタ４３ｇに設定される。０ｘ０２３４５６の最上位ビットは０ｘ０であるため、反転させて＋１すると、０ｘ１２３４５６＋０ｘ１＝０ｘ１２３４５７となる。したがって、このアドレスが、プロテクト領域トップレジスタ４３ｈに設定される。このため、０ｘ１２３４５７からトレースＲＡＭ４３ａの末端アドレスである０ｘ１ＦＦＦＦＦまでと、トレースＲＡＭ４３ａの先頭アドレスである０ｘ００００００から０ｘ０２３４５６までの範囲でプロテクト領域４３ａ１が設定される。

【0098】

このようなプロテクト領域４３ａ１が設定されている場合、異常イベント発生後のイベント情報は、記憶領域４３ａ２の先頭アドレスである０ｘ０２３４５７から書き込まれる。イベント情報の書き込みが進み、ライトアドレスが、プロテクト領域の先頭アドレスである０ｘ１２３４５７に達した場合、前述のステップＳ１７の処理により、ライトアドレスは、０ｘ０２３４５６＋１＝０ｘ０２３４５７となり、記憶領域４３ａ２の先頭アドレスとなる。これにより、プロテクト領域４３ａ１へのイベント情報の書き込みがスキップされる。

【0099】

以上のように、第２の実施の形態の情報処理装置２０は、検証対象回路のシミュレーション中のイベントに係るイベント情報をサイクリックにトレースＲＡＭ４３ａに記憶する。そして、情報処理装置２０は、異常イベントの発生を検出したときのライトアドレスが末端アドレスとなるプロテクト領域４３ａ１を、トレースＲＡＭ４３ａに設定する。情報処理装置２０は、プロテクト領域４３ａ１の設定後に発生するイベントに係るイベント情報を、トレースＲＡＭ４３ａにおけるプロテクト領域４３ａ１以外の記憶領域４３ａ２に書き込む。情報処理装置２０は、記憶領域４３ａ２の末端アドレスまでイベント情報を書き込んだ場合、記憶領域４３ａ２の先頭アドレスにライトアドレスを戻し、イベント情報の書き込みを続ける。

【0100】

これにより、論理障害などの異常イベントが発生したときに、デバッグに有用なイベント情報が、その後に発生する正常イベントに係るイベント情報によって上書きされ、削除されることを防止できる。また、このようなデバッグに有用なイベント情報を用いることで、デバッグ効率が向上し、製品品質向上、出荷工程短縮などの効果が見込める。

【0101】

また、上記のように、プロテクト領域４３ａ１の末端アドレスの、最上位ビットを反転させた値に１を加えることで、プロテクト領域４３ａ１の先頭アドレスを算出することで、比較的簡単な演算でプロテクト領域４３ａ１を設定できる。

【0102】

ただ、上記の方法ではトレースＲＡＭ４３ａの半分の記憶領域がプロテクト領域４３ａ１に割り当てられているが、プロテクト領域４３ａに割り当てる記憶領域の割合は、これに限定されるものではない。

【0103】

なお、前述のように、上記の処理内容は、情報処理装置２０にプログラム（たとえば、デバッグプログラム）を実行させることで実現できる。
プログラムは、コンピュータ読み取り可能な記録媒体（たとえば、記録媒体２６ａ）に記録しておくことができる。記録媒体として、たとえば、磁気ディスク、光ディスク、光磁気ディスク、半導体メモリなどを使用できる。磁気ディスクには、ＦＤ及びＨＤＤが含まれる。光ディスクには、ＣＤ、ＣＤ－Ｒ（Recordable）／ＲＷ（Rewritable）、ＤＶＤ及びＤＶＤ－Ｒ／ＲＷが含まれる。プログラムは、可搬型の記録媒体に記録されて配布されることがある。その場合、可搬型の記録媒体から他の記録媒体（たとえば、ＨＤＤ２３）にプログラムをコピーして実行してもよい。

【0104】

以上、実施の形態に基づき、本発明のデバッグプログラム、情報処理装置及びデバッグ方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

【符号の説明】

【0105】

１０ 情報処理装置
１１ 記憶部
１１ａ トレース用記憶領域（トレースＲＡＭ）
１１ａ１ 第１記憶領域
１１ａ２ 第２記憶領域
１１ｂ 回路情報
１２ 処理部
１５ 検証対象回路
１５ａ プロセッサ
１５ｂ メモリ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】