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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024147264
(43)【公開日】2024-10-16
(54)【発明の名称】スイッチトキャパシタアンプ
(51)【国際特許分類】
H03F 3/70 20060101AFI20241008BHJP
H03F 3/45 20060101ALI20241008BHJP
H03M 1/66 20060101ALI20241008BHJP
H03H 19/00 20060101ALI20241008BHJP
【ＦＩ】
H03F3/70
H03F3/45
H03M1/66 B
H03H19/00
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023060169
(22)【出願日】2023-04-03
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110000567
【氏名又は名称】弁理士法人サトー
(72)【発明者】
【氏名】川原 彰悟
(72)【発明者】
【氏名】根塚 智裕
【テーマコード（参考）】
5J022
5J023
5J500
【Ｆターム（参考）】
5J022AB01
5J022CB01
5J023CA07
5J023CB01
5J500AA01
5J500AA25
5J500AA47
5J500AC11
5J500AH10
5J500AH29
(57)【要約】
【課題】オペアンプの入出力レンジが異なる場合でも高精度出力が可能なスイッチトキャパシタアンプを提供する。
【解決手段】全差動構成のＳＣアンプ１は、差動出力形式のオペアンプ２と、第１端子がオペアンプ２の入力端子に接続されるキャパシタＣｓ１、Ｃｓ２と、オペアンプ２の入力端子と出力端子との間に接続されるキャパシタＣｆ１、Ｃｆ２と、Ｄ／Ａ変換器から出力されるＤＡＣ電圧に応じた電荷を蓄積することができるとともに第１端子がオペアンプ２の入力端子に接続されるキャパシタＣｄ１、Ｃｄ２と、オペアンプ２の出力電圧の同相レベルを制御するＣＭＦＢ回路３と、を備える。オペアンプ２の入力のコモン電位は、コモン電位ＶＣＭＩＮであり、オペアンプ２の出力のコモン電位と、ＣＭＦＢ回路３のバイアスのコモン電位と、キャパシタＣｄ１、Ｃｄ２の第２端子側のコモン電位と、は、コモン電位ＶＣＭＩＮとは異なる回路により生成されるコモン電位ＶＣＭＯである。
【選択図】図１
【解決手段】全差動構成のＳＣアンプ１は、差動出力形式のオペアンプ２と、第１端子がオペアンプ２の入力端子に接続されるキャパシタＣｓ１、Ｃｓ２と、オペアンプ２の入力端子と出力端子との間に接続されるキャパシタＣｆ１、Ｃｆ２と、Ｄ／Ａ変換器から出力されるＤＡＣ電圧に応じた電荷を蓄積することができるとともに第１端子がオペアンプ２の入力端子に接続されるキャパシタＣｄ１、Ｃｄ２と、オペアンプ２の出力電圧の同相レベルを制御するＣＭＦＢ回路３と、を備える。オペアンプ２の入力のコモン電位は、コモン電位ＶＣＭＩＮであり、オペアンプ２の出力のコモン電位と、ＣＭＦＢ回路３のバイアスのコモン電位と、キャパシタＣｄ１、Ｃｄ２の第２端子側のコモン電位と、は、コモン電位ＶＣＭＩＮとは異なる回路により生成されるコモン電位ＶＣＭＯである。
【選択図】図１
【特許請求の範囲】
【請求項1】
一対の入力ノード（Ｎｉｐ、Ｎｉｍ）および一対の出力ノード（Ｎｏｐ、Ｎｏｍ）を備えた全差動構成のスイッチトキャパシタアンプであって、
差動出力形式のオペアンプ（２、２Ａ、２Ｂ）と、
第１端子および第２端子を備え、前記第１端子が前記オペアンプの入力端子に接続される一対のサンプリング容量（Ｃｓ１、Ｃｓ２）と、
前記オペアンプの入力端子と出力端子との間に接続される一対のフィードバック容量（Ｃｆ１、Ｃｆ２）と、
第１端子および第２端子を備え、Ｄ／Ａ変換器から出力されるＤＡＣ電圧に応じた電荷を蓄積することができるとともに前記第１端子が前記オペアンプの入力端子に接続される一対のＤＡＣ容量（Ｃｄ１、Ｃｄ２）と、
前記オペアンプの出力電圧の同相レベルを制御するコモンモードフィードバック回路（３）と、
を備え、
前記一対の入力ノードを介して与えられる入力電圧を前記一対のサンプリング容量によりサンプリングし、前記一対のフィードバック容量を介して前記サンプリングされた電荷を転送することにより前記オペアンプの出力端子から前記入力電圧を増幅した出力電圧を出力し、
前記オペアンプの入力のコモン電位は、第１コモン電位であり、
前記オペアンプの出力のコモン電位および前記コモンモードフィードバック回路のバイアスのコモン電位は、前記第１コモン電位とは異なる回路により生成される第２コモン電位であるスイッチトキャパシタアンプ。
差動出力形式のオペアンプ（２、２Ａ、２Ｂ）と、
第１端子および第２端子を備え、前記第１端子が前記オペアンプの入力端子に接続される一対のサンプリング容量（Ｃｓ１、Ｃｓ２）と、
前記オペアンプの入力端子と出力端子との間に接続される一対のフィードバック容量（Ｃｆ１、Ｃｆ２）と、
第１端子および第２端子を備え、Ｄ／Ａ変換器から出力されるＤＡＣ電圧に応じた電荷を蓄積することができるとともに前記第１端子が前記オペアンプの入力端子に接続される一対のＤＡＣ容量（Ｃｄ１、Ｃｄ２）と、
前記オペアンプの出力電圧の同相レベルを制御するコモンモードフィードバック回路（３）と、
を備え、
前記一対の入力ノードを介して与えられる入力電圧を前記一対のサンプリング容量によりサンプリングし、前記一対のフィードバック容量を介して前記サンプリングされた電荷を転送することにより前記オペアンプの出力端子から前記入力電圧を増幅した出力電圧を出力し、
前記オペアンプの入力のコモン電位は、第１コモン電位であり、
前記オペアンプの出力のコモン電位および前記コモンモードフィードバック回路のバイアスのコモン電位は、前記第１コモン電位とは異なる回路により生成される第２コモン電位であるスイッチトキャパシタアンプ。
【請求項2】
前記一対のサンプリング容量の前記第２端子側のコモン電位および前記一対のＤＡＣ容量の前記第２端子側のコモン電位のうち少なくとも一方は、前記第２コモン電位である請求項１に記載のスイッチトキャパシタアンプ。
【請求項3】
前記第１コモン電位は、前記第２コモン電位より低い電位に設定される請求項１または２に記載のスイッチトキャパシタアンプ。
【請求項4】
前記オペアンプ（２Ａ）は、入力段にＮチャネル型ＭＯＳトランジスタ（Ｍ７、Ｍ８）が設けられたテレスコピックアンプとして構成されている請求項３に記載のスイッチトキャパシタアンプ。
【請求項5】
ΔΣ型Ａ／Ｄ変換器における積分器（２４）に用いられる請求項４に記載のスイッチトキャパシタアンプ。
【請求項6】
さらに、前記一対の入力ノードと前記一対のサンプリング容量との間に接続されるチョッピング回路（３２）を備え、
前記チョッピング回路を構成する複数のスイッチ（Ｓ３１～Ｓ３４）は、ＭＯＳトランジスタにより構成されている請求項５に記載のスイッチトキャパシタアンプ。
前記チョッピング回路を構成する複数のスイッチ（Ｓ３１～Ｓ３４）は、ＭＯＳトランジスタにより構成されている請求項５に記載のスイッチトキャパシタアンプ。
【請求項7】
さらに、前記複数のスイッチを、キャパシタ（Ｃ４１～Ｃ４４）を介して駆動する容量駆動部（３３、３４）を備えている請求項６に記載のスイッチトキャパシタアンプ。
【請求項8】
前記一対の入力ノードは、組電池を構成する各電池セルの端子に接続可能になっており、
前記各電池セルに重畳される相対的に高いコモンモード電圧を相対的に低いコモンモード電圧まで降圧させるレベルシフト回路に用いられる請求項７に記載のスイッチトキャパシタアンプ。
前記各電池セルに重畳される相対的に高いコモンモード電圧を相対的に低いコモンモード電圧まで降圧させるレベルシフト回路に用いられる請求項７に記載のスイッチトキャパシタアンプ。
【請求項9】
前記第１コモン電位は、前記第２コモン電位より高い電位に設定される請求項１または２に記載のスイッチトキャパシタアンプ。
【請求項10】
前記オペアンプ（２Ｂ）は、入力段にＰチャネル型ＭＯＳトランジスタ（Ｍ１７、Ｍ１８）が設けられたテレスコピックアンプとして構成されている請求項９に記載のスイッチトキャパシタアンプ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、全差動構成のスイッチトキャパシタアンプに関する。
【背景技術】
【0002】
特許文献１には、差動出力形式のオペアンプ、一対のサンプリング容量、一対のフィードバック容量、一対のＤＡＣ容量などを備えた全差動構成のスイッチトキャパシタアンプを含む構成のＡ／Ｄ変換器が開示されている。
【先行技術文献】
【非特許文献】
【0003】
【特許文献1】特開２０２０－０８８５００号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に開示されるスイッチトキャパシタアンプのように、従来のスイッチトキャパシタアンプでは、その入力および出力のコモン電位が共通化されていることが多い。また、スイッチトキャパシタアンプを低電力化するため、オペアンプに低電力な構成であるテレスコピック型アンプが用いられることがある。ただし、テレスコピック型アンプは、入出力レンジが異なる特徴を有する。そのため、従来のスイッチトキャパシタアンプにおいて低電力化を実現するためにオペアンプとしてテレスコピック型アンプを用いた構成では、オペアンプの入出力の動作レンジが異なる場合、出力レンジが狭くなり、出力範囲がレンジオーバーして出力の精度が悪化するおそれがある。
【0005】
本発明は上記事情に鑑みてなされたものであり、その目的は、オペアンプの入出力レンジが異なる場合でも高精度出力が可能なスイッチトキャパシタアンプを提供することにある。
【課題を解決するための手段】
【0006】
請求項１に記載のスイッチトキャパシタアンプは、一対の入力ノード（Ｎｉｐ、Ｎｉｍ）および一対の出力ノード（Ｎｏｐ、Ｎｏｍ）を備えた全差動構成のスイッチトキャパシタアンプであって、差動出力形式のオペアンプ（２、２Ａ、２Ｂ）と、一対のサンプリング容量（Ｃｓ１、Ｃｓ２）と、一対のフィードバック容量（Ｃｆ１、Ｃｆ２）と、一対のＤＡＣ容量（Ｃｄ１、Ｃｄ２）と、コモンモードフィードバック回路（３）と、を備える。前記一対のサンプリング容量は、第１端子および第２端子を備え、前記第１端子が前記オペアンプの入力端子に接続される。前記一対のフィードバック容量は、前記オペアンプの入力端子と出力端子との間に接続される。前記一対のＤＡＣ容量は、第１端子および第２端子を備え、Ｄ／Ａ変換器から出力されるＤＡＣ電圧に応じた電荷を蓄積することができるとともに前記第１端子が前記オペアンプの入力端子に接続される。前記コモンモードフィードバック回路は、前記オペアンプの出力電圧の同相レベルを制御する。
【0007】
上記構成を備えるスイッチトキャパシタアンプは、前記一対の入力ノードを介して与えられる入力電圧を前記一対のサンプリング容量によりサンプリングし、前記一対のフィードバック容量を介して前記サンプリングされた電荷を転送することにより前記オペアンプの出力端子から前記入力電圧を増幅した出力電圧を出力する。上記構成では、前記オペアンプの入力のコモン電位は、第１コモン電位である。また、上記構成では、前記オペアンプの出力のコモン電位および前記コモンモードフィードバック回路のバイアスのコモン電位は、前記第１コモン電位とは異なる回路により生成される第２コモン電位である。
【0008】
つまり、上記構成では、オペアンプの入力のコモン電位と、オペアンプの出力のコモン電位およびコモンモードフィードバック回路のバイアスのコモン電位と、が分離されている。このような構成によれば、レンジにマージンを取ることができるため、ばらつき耐量、つまりロバスト性が向上する。また、このような構成によれば、オペアンプの入出力の動作レンジが異なる場合でも高精度な出力を得ることができる。さらに、このような構成によれば、オペアンプの入出力の各コモン電位間の干渉が低減されることから、出力の高精度化を図ることができる。従って、上記構成によれば、出力の精度を高めることができるという優れた効果が得られる。
【図面の簡単な説明】
【0009】
【図1】第１実施形態に係るスイッチトキャパシタアンプの構成を模式的に示す図
【図2】第１実施形態に係るオペアンプの具体的な一構成例を示す図
【図3】比較例に係る各コモン電位と出力レンジとの関係を説明するための図
【図4】第１実施形態に係る各コモン電位と出力レンジとの関係を説明するための図
【図5】変形例に係るオペアンプの具体的な一構成例を示す図
【図6】第２実施形態に係るスイッチトキャパシタアンプの構成を模式的に示す図
【図7】第２実施形態に係るΔΣ変調器の構成を模式的に示す図
【図8】第３実施形態に係るスイッチトキャパシタアンプの構成を模式的に示す図
【図9】第３実施形態に係るチョッピング回路および容量駆動部の具体的な一構成例を示す図
【発明を実施するための形態】
【0010】
以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１～図５を参照して説明する。
（第１実施形態）
以下、第１実施形態について図１～図５を参照して説明する。
【0011】
＜全体構成＞
図１に示すように、本実施形態のスイッチトキャパシタアンプ１は、一対の入力ノードＮｉｐ、Ｎｉｍと、一対の出力ノードＮｏｐ、Ｎｏｍと、を備えた全差動構成のスイッチトキャパシタアンプである。なお、本明細書では、スイッチトキャパシタアンプのことをＳＣアンプと省略することがある。ＳＣアンプ１は、図示しない他の回路素子とともに自動車などの車両に搭載されるＩＣとして構成されている。なお、ＩＣは、Integrated Circuitの略称である。
図１に示すように、本実施形態のスイッチトキャパシタアンプ１は、一対の入力ノードＮｉｐ、Ｎｉｍと、一対の出力ノードＮｏｐ、Ｎｏｍと、を備えた全差動構成のスイッチトキャパシタアンプである。なお、本明細書では、スイッチトキャパシタアンプのことをＳＣアンプと省略することがある。ＳＣアンプ１は、図示しない他の回路素子とともに自動車などの車両に搭載されるＩＣとして構成されている。なお、ＩＣは、Integrated Circuitの略称である。
【0012】
ＳＣアンプ１は、差動出力形式のオペアンプ２と、キャパシタＣｓ１、Ｃｓ２、Ｃｆ１、Ｃｆ２、Ｃｄ１、Ｃｄ２と、スイッチＳ１～Ｓ１６と、コモンモードフィードバック回路３と、を備えている。スイッチＳ１、Ｓ３、Ｓ４、Ｓ６、Ｓ８、Ｓ１０、Ｓ１２、Ｓ１３、Ｓ１５、Ｓ１６は、Ｎチャネル型のＭＯＳトランジスタにより構成されている。スイッチＳ１１、Ｓ１４は、Ｐチャネル型のＭＯＳトランジスタにより構成されている。スイッチＳ２、Ｓ５、Ｓ７、Ｓ９は、Ｎチャネル型のＭＯＳトランジスタとＰチャネル型のＭＯＳトランジスタとを並列接続した構成のアナログスイッチにより構成されている。スイッチＳ１～Ｓ１６のオンオフは、図示しない制御回路により制御される。
【0013】
キャパシタＣｓ１、Ｃｓ２、Ｃｆ１、Ｃｆ２、Ｃｄ１、Ｃｄ２を含む各キャパシタは、いずれも２つの端子を備えている。本明細書では、キャパシタが備える２つの端子を区別するため、２つの端子のうち一方を第１端子と称するとともに、２つの端子のうち他方を第２端子と称することがある。キャパシタＣｓ１の第１端子は、オペアンプ２の反転入力端子に接続されている。キャパシタＣｓ１の第１端子には、スイッチＳ１を介してコモン電位ＶＣＭＩＮが印加可能とされている。キャパシタＣｓ１の第２端子は、スイッチＳ２を介して入力電圧ＶＩＮＰが与えられる入力ノードＮｉｐに接続されている。キャパシタＣｓ１の第２端子には、スイッチＳ３を介してコモン電位ＶＣＭＯが印加可能とされている。
【0014】
キャパシタＣｓ２の第１端子は、オペアンプ２の非反転入力端子に接続されている。キャパシタＣｓ２の第１端子には、スイッチＳ４を介してコモン電位ＶＣＭＩＮが印加可能とされている。キャパシタＣｓ２の第２端子は、スイッチＳ５を介して入力電圧ＶＩＮＭが与えられる入力ノードＮｉｍに接続されている。キャパシタＣｓ２の第２端子には、スイッチＳ６を介してコモン電位ＶＣＭＯが印加可能とされている。
【0015】
このように、差動構成において対をなすキャパシタＣｓ１、Ｃｓ２は、第１端子がオペアンプ２の入力端子に接続されるものであり、一対のサンプリング容量として機能する。キャパシタＣｓ１、Ｃｓ２は、同じ容量値になっている。なお、本明細書における「同じ容量値」とは、容量値が完全に一致するものだけでなく、目的とする効果を奏するものであれば、互いの容量値に若干の差があり、厳密には一致していないようなものも含む。
【0016】
キャパシタＣｆ１の第１端子は、オペアンプ２の反転入力端子に接続されている。キャパシタＣｆ１の第２端子は、スイッチＳ７を介してオペアンプ２の非反転出力端子に接続されている。つまり、キャパシタＣｆ１は、スイッチＳ７を介してオペアンプ２の反転入力端子と非反転出力端子との間に接続されている。キャパシタＣｆ１の第２端子には、スイッチＳ８を介してコモン電位ＶＣＭＯが印加可能とされている。
【0017】
キャパシタＣｆ２の第１端子は、オペアンプ２の非反転入力端子に接続されている。キャパシタＣｆ２の第２端子は、スイッチＳ９を介してオペアンプ２の反転出力端子に接続されている。つまり、キャパシタＣｆ２は、スイッチＳ９を介してオペアンプ２の非反転入力端子と反転出力端子との間に接続されている。キャパシタＣｆ２の第２端子には、スイッチＳ１０を介してコモン電位ＶＣＭＯが印加可能とされている。このように、差動構成において対をなすキャパシタＣｆ１、Ｃｆ２は、オペアンプ２の入力端子と出力端子との間に接続されるものであり、一対のフィードバック容量として機能する。キャパシタＣｆ１、Ｃｆ２は、同じ容量値になっている。
【0018】
キャパシタＣｄ１の第１端子は、オペアンプ２の反転入力端子に接続されている。キャパシタＣｄ１の第２端子には、スイッチＳ１１を介して基準電圧ＶＲＥＦＰが印加可能とされている。また、キャパシタＣｄ１の第２端子には、スイッチＳ１２を介してコモン電位ＶＣＭＯが印加可能とされている。さらに、キャパシタＣｄ１の第２端子には、スイッチＳ１３を介して基準電圧ＶＲＥＦＭが印加可能とされている。基準電圧ＶＲＥＦＰ、ＶＲＥＦＭは、図示しないＤ／Ａ変換器から出力されるＤＡＣ電圧の一例である。なお、本明細書では、Ｄ／Ａ変換器のことをＤＡＣと省略することがある。
【0019】
キャパシタＣｄ２の第１端子は、オペアンプ２の非反転入力端子に接続されている。キャパシタＣｄ２の第２端子には、スイッチＳ１４を介して基準電圧ＶＲＥＦＰが印加可能とされている。また、キャパシタＣｄ２の第２端子には、スイッチＳ１５を介してコモン電位ＶＣＭＯが印加可能とされている。さらに、キャパシタＣｄ２の第２端子には、スイッチＳ１６を介して基準電圧ＶＲＥＦＭが印加可能とされている。このように、差動構成において対をなすキャパシタＣｄ１、Ｃｄ２は、ＤＡＣ電圧に応じて電荷を蓄積することができるとともに第１端子がオペアンプ２の入力端子に接続されるものであり、一対のＤＡＣ容量として機能する。キャパシタＣｄ１、Ｃｄ２は、同じ容量値になっている。
【0020】
コモンモードフィードバック回路３は、オペアンプ２の出力電圧の同相レベルを制御するコモンモードフィードバックの機能を実現する回路である。なお、本明細書では、コモンモードフィードバックのことをＣＭＦＢと省略することがある。ＣＭＦＢ回路３は、キャパシタＣｃ１～Ｃｃ４と、スイッチＳｃ１～Ｓｃ６と、を備えている。スイッチＳｃ１、Ｓｃ２は、Ｎチャネル型のＭＯＳトランジスタにより構成されている。スイッチＳｃ３～Ｓｃ６は、Ｎチャネル型のＭＯＳトランジスタとＰチャネル型のＭＯＳトランジスタとを並列接続した構成のアナログスイッチにより構成されている。スイッチＳｃ１～Ｓｃ６のオンオフは、図示しない制御回路により制御される。
【0021】
キャパシタＣｃ１の第１端子は、オペアンプ２の非反転出力端子に接続されている。キャパシタＣｃ１の第２端子は、オペアンプ２のＶＣＭＦＢ端子に接続されている。オペアンプ２は、ＶＣＭＦＢ端子に与えられる信号に応じて出力電圧の同相レベルを調整することができる構成となっている。キャパシタＣｃ２の第１端子は、オペアンプ２の反転出力端子に接続されている。キャパシタＣｃ２の第２端子は、オペアンプ２のＶＣＭＦＢ端子に接続されている。
【0022】
キャパシタＣｃ３の第１端子は、スイッチＳｃ３を介してオペアンプ２の非反転出力端子に接続されている。キャパシタＣｃ３の第１端子には、スイッチＳｃ４を介してコモン電位ＶＣＭＯが印加可能とされている。キャパシタＣｃ３の第２端子は、スイッチＳｃ１を介してオペアンプ２のＣＭＦＢ端子に接続されている。キャパシタＣｃ３の第２端子には、スイッチＳｃ２を介してバイアス電圧Ｖｂｉａｓが印加可能とされている。
【0023】
キャパシタＣｃ４の第１端子は、スイッチＳｃ５を介してオペアンプ２の反転出力端子に接続されている。キャパシタＣｃ４の第１端子には、スイッチＳｃ６を介してコモン電位ＶＣＭＯが印加可能とされている。キャパシタＣｃ４の第２端子は、スイッチＳｃ１を介してオペアンプ２のＣＭＦＢ端子に接続されている。キャパシタＣｃ４の第２端子には、スイッチＳｃ２を介してバイアス電圧Ｖｂｉａｓが印加可能とされている。上記構成によれば、オペアンプ２の出力電圧の同相レベルがコモン電位ＶＣＭＯとなるようにフィードバック制御される。
【0024】
ＳＣアンプ１は、一対の入力ノードＮｉｐ、Ｎｉｍを介して与えられる入力電圧ＶＩＮＰ、ＶＩＮＭをキャパシタＣｓ１、Ｃｓ２によりサンプリングする。ＳＣアンプ１は、このようにしてサンプリングされた電荷を、キャパシタＣｆ１、Ｃｆ２を介して転送することにより、オペアンプ２の出力端子から入力電圧ＶＩＮＰ、ＶＩＮＭを増幅した出力電圧ＶＯＵＴＰ、ＶＯＵＴＭを出力する。オペアンプ２の非反転出力端子は、出力ノードＮｏｍに接続されている。オペアンプ２の反転出力端子は、出力ノードＮｏｐに接続されている。そのため、出力電圧ＶＯＵＴＰ、ＶＯＵＴＭは、一対の出力ノードＮｏｐ、Ｎｏｍを介して後段の回路へと出力される。
【0025】
上記構成では、オペアンプ２の入力のコモン電位は、コモン電位ＶＣＭＩＮになっている。また、上記構成では、オペアンプ２の出力のコモン電位と、ＣＭＦＢ回路３のバイアスのコモン電位と、キャパシタＣｓ１、Ｃｓ２の第２端子側のコモン電位と、キャパシタＣｄ１、Ｃｄ２の第２端子側のコモン電位と、は、コモン電位ＶＣＭＯになっている。コモン電位ＶＣＭＩＮは、第１コモン電位に相当するものであり、図示しない第１電位生成回路により生成される。コモン電位ＶＣＭＯは、第２コモン電位に相当するものであり、図示しない第２電位生成回路により生成される。つまり、上記構成では、第１コモン電位と第２コモン電位とは、互いに異なる回路により生成されるようになっている。
【0026】
本実施形態では、コモン電位ＶＣＭＩＮとコモン電位ＶＣＭＯとが互いに異なる電位となるように設計されている。この場合、下記（１）式に示すように、コモン電位ＶＣＭＩＮは、コモン電位ＶＣＭＯより低い電位に設定されている。
ＶCMIN＜ＶCMO …（１）
ＶCMIN＜ＶCMO …（１）
【0027】
＜オペアンプの具体的な構成＞
オペアンプ２の具体的な構成としては、例えば図２に示すような構成例を採用することができる。図２に示すように、本構成例のオペアンプ２Ａは、トランジスタＭ１～Ｍ９を備えている。トランジスタＭ１～Ｍ４は、Ｐチャネル型ＭＯＳトランジスタであり、トランジスタＭ５～Ｍ９は、Ｎチャネル型ＭＯＳトランジスタである。トランジスタＭ１、Ｍ２の各ソースは、回路の電源電圧ＶＤＤが与えられる電源線４に接続されており、それらの各ゲートは共通接続されている。トランジスタＭ１、Ｍ２の各ドレインは、トランジスタＭ３、Ｍ４の各ソースにそれぞれ接続されている。
オペアンプ２の具体的な構成としては、例えば図２に示すような構成例を採用することができる。図２に示すように、本構成例のオペアンプ２Ａは、トランジスタＭ１～Ｍ９を備えている。トランジスタＭ１～Ｍ４は、Ｐチャネル型ＭＯＳトランジスタであり、トランジスタＭ５～Ｍ９は、Ｎチャネル型ＭＯＳトランジスタである。トランジスタＭ１、Ｍ２の各ソースは、回路の電源電圧ＶＤＤが与えられる電源線４に接続されており、それらの各ゲートは共通接続されている。トランジスタＭ１、Ｍ２の各ドレインは、トランジスタＭ３、Ｍ４の各ソースにそれぞれ接続されている。
【0028】
トランジスタＭ３、Ｍ４の各ゲートは共通接続されており、それら共通接続されたゲートにはＰｃｈバイアス電圧Ｖｂｉａｓ，ｐが与えられている。トランジスタＭ３、Ｍ４の各ドレインは、トランジスタＭ５、Ｍ６の各ドレインにそれぞれ接続されている。また、トランジスタＭ３のドレインは、オペアンプ２Ａの反転出力端子ＡＯＵＴＭに接続されており、トランジスタＭ４のドレインは、オペアンプ２Ａの非反転出力端子ＡＯＵＴＰに接続されている。
【0029】
トランジスタＭ５、Ｍ６の各ゲートは共通接続されており、それら共通接続されたゲートにはＮｃｈバイアス電圧Ｖｂｉａｓ，ｎが与えられている。トランジスタＭ５、Ｍ６の各ソースは、トランジスタＭ７、Ｍ８の各ドレインにそれぞれ接続されている。トランジスタＭ７、Ｍ８の各ソースは、トランジスタＭ９のドレインに接続されている。トランジスタＭ７のゲートは、オペアンプ２Ａの非反転入力端子ＡＩＮＰに接続されている。トランジスタＭ８のゲートは、オペアンプ２Ａの反転入力端子ＡＩＮＭに接続されている。トランジスタＭ９のソースは、回路の基準電位が与えられるグランドに接続されている。
【0030】
このように、本構成例のオペアンプ２Ａは、入力段にＮチャネル型ＭＯＳトランジスタであるトランジスタＭ７、Ｍ８が設けられたテレスコピックアンプとして構成されている。この場合、オペアンプ２の出力レンジは、下記（２）式により表される。ただし、Ｖｏ，ｄｉｆｆはオペアンプ２の差動出力レンジを表し、Ｖｏｄはオペアンプ２の内部のトランジスタのオーバードライブ電圧を表し、ＶＴＨはオペアンプ２の閾値を表している。
ＶCMIN－ＶTH＋Ｖod×２＜ＶCMO±（Ｖo,diff／２）＜Ｖbias,p＋ＶTH－Ｖod
…（２）
ＶCMIN－ＶTH＋Ｖod×２＜ＶCMO±（Ｖo,diff／２）＜Ｖbias,p＋ＶTH－Ｖod
…（２）
【0031】
詳細は後述するが、オペアンプ２として本構成例を採用した場合、コモン電位ＶＣＭＩＮ、ＶＣＭＯは、下記（３）式により表される関係を満たすように設定することが望ましい。
ＶCMIN＜ＶCMO－（Ｖo,diff／２）－Ｖod×２＋ＶTH …（４）
ＶCMIN＜ＶCMO－（Ｖo,diff／２）－Ｖod×２＋ＶTH …（４）
【0032】
以上説明した本実施形態によれば、次のような効果が得られる。
本実施形態のＳＣアンプ１では、オペアンプ２の入力のコモン電位となるコモン電位ＶＣＭＩＮと、オペアンプ２の出力などのコモン電位となるコモン電位ＶＣＭＯとは、互いに異なる回路により生成されている。つまり、本実施形態のＳＣアンプ１では、オペアンプ２の入力のコモン電位となるコモン電位ＶＣＭＩＮと、オペアンプ２の出力などのコモン電位となるコモン電位ＶＣＭＯと、が分離されており、さらには、コモン電位ＶＣＭＩＮは、コモン電位ＶＣＭＯより低い電位に設定されている。このような構成によれば、オペアンプ２のレンジにマージンを取ることができるため、ばらつき耐量、つまりロバスト性が向上する。
本実施形態のＳＣアンプ１では、オペアンプ２の入力のコモン電位となるコモン電位ＶＣＭＩＮと、オペアンプ２の出力などのコモン電位となるコモン電位ＶＣＭＯとは、互いに異なる回路により生成されている。つまり、本実施形態のＳＣアンプ１では、オペアンプ２の入力のコモン電位となるコモン電位ＶＣＭＩＮと、オペアンプ２の出力などのコモン電位となるコモン電位ＶＣＭＯと、が分離されており、さらには、コモン電位ＶＣＭＩＮは、コモン電位ＶＣＭＯより低い電位に設定されている。このような構成によれば、オペアンプ２のレンジにマージンを取ることができるため、ばらつき耐量、つまりロバスト性が向上する。
【0033】
また、このような構成によれば、オペアンプ２の入出力の動作レンジが異なる場合でも高精度な出力を得ることができる。さらに、このような構成によれば、オペアンプ２の入出力の各コモン電位間の干渉が低減されることから、出力の高精度化を図ることができる。従って、上記構成によれば、ＳＣアンプ１の出力の精度を高めることができるという優れた効果が得られる。このような本実施形態により得られる効果は、従来技術と比較することで一層明確になる。そこで、従来技術に相当する比較例について説明した後、その比較例と本実施形態との比較を行う。
【0034】
比較例は、本実施形態と概ね同様の構成であるが、コモン電位ＶＣＭＩＮとコモン電位ＶＣＭＯとの設定が本実施形態とは異なっている。すなわち、比較例では、下記（４）式に示すように、コモン電位ＶＣＭＩＮと、コモン電位ＶＣＭＯと、は同じ電位に設定されている。
ＶCMIN＝ＶCMO …（４）
ＶCMIN＝ＶCMO …（４）
【0035】
図３に示すように、比較例では、コモン電位ＶＣＭＩＮとコモン電位ＶＣＭＯとが同じ電位であるため、後述する本実施形態に比べ、「Ｖo,diff／２」を広く取ることができない。また、比較例では、下側のレンジに律速して上側も広くすることができない。なぜなら、オペアンプ２が差動出力回路であることから、コモン電位ＶＣＭＯに対して差動で対称に出力電圧ＶＯＵＴＰ、ＶＯＵＴＭが開くような形となるからである。
【0036】
また、比較例では、閾値ＶＴＨなど、プロセスがばらついた際に出力レンジがさらに狭くなり、出力範囲がレンジオーバーする場合は非線形性誤差が大きくなってしまう。これに対し、本実施形態では、図４に示すように、コモン電位ＶＣＭＩＮがコモン電位ＶＣＭＯより低い電位に設定されていることから、比較例に比べ、「Ｖo,diff／２」を広く取ることができる。
【0037】
本実施形態では、キャパシタＣｓ１、Ｃｓ２の第２端子側のコモン電位と、キャパシタＣｄ１、Ｃｄ２の第２端子側のコモン電位と、についてもコモン電位ＶＣＭＯとなっている。このようにすれば、ＳＣアンプ１における各コモン電位は、互いに分離された２種類のコモン電位ＶＣＭＩＮ、ＶＣＭＯのうちいずれかが用いられることになる。言い換えると、ＳＣアンプ１におけるコモン電位の分離数は最小限の２に抑えられる。このような構成によれば、コモン電位の分離数を３以上にする構成に比べ、コモン電位を生成するための電位生成回路の数が少なく抑えられることから、回路の小型化を実現することができるとともに、回路における消費電力を低く抑えることができる。
【0038】
本実施形態では、コモン電位ＶＣＭＩＮは、コモン電位ＶＣＭＯより低い電位に設定されている。上記構成によれば、コモン電位ＶＣＭＩＮがコモン電位ＶＣＭＯと同電位とされている比較例に対して、次のようなメリットがある。すなわち、上記構成によれば、コモン電位ＶＣＭＩＮに接続されるスイッチＳ１、Ｓ４を構成するＭＯＳトランジスタのオン抵抗が下がるため、回路の小型化および出力の高精度化を実現することができる。
【0039】
より具体的には、上記構成によれば、スイッチＳ１、Ｓ４を構成するＭＯＳトランジスタの単位チャンネル幅Ｗあたりのオン抵抗が下がるため、それらスイッチＳ１、Ｓ４の小型化を図ることが可能となり、その分だけ回路の小型化を実現することができる。また、上記構成によれば、オペアンプ２の入力端子に接続されるスイッチＳ１、Ｓ４を構成するＭＯＳトランジスタのサイズが小さくなることによりチャージインジェクションによる誤差が低減され、その分だけ出力の高精度化を図ることができる。
【0040】
本実施形態では、オペアンプ２は、入力段にＮチャネル型ＭＯＳトランジスタであるトランジスタＭ５、Ｍ６が設けられたテレスコピックアンプとして構成されている。このような構成によれば、電流パスが１つであることから、オペアンプ２を例えばフォールデッドカスコード、２ステージアンプなど、他のトポロジで構成した場合に比べ、消費電力を低く抑えることができる。また、テレスコピックアンプは入出力レンジが異なる特徴を有するが、本実施形態のＳＣアンプ１の構成に採用することにより、そのような特徴にかかわらず、出力の高精度化を図ることができる。
【0041】
＜コモン電位の設定などに関する変形例＞
コモン電位ＶＣＭＩＮをコモン電位ＶＣＭＯより高い電位に設定する、という変形例を採用することもできる。このような変形例の場合、スイッチＳ１、Ｓ４をＰチャネル型ＭＯＳトランジスタにより構成することができるとともに、オペアンプ２の具体的な構成として、図５に示すような構成例を採用することができる。図５に示すように、本構成例のオペアンプ２Ｂは、トランジスタＭ１１～Ｍ１９を備えている。トランジスタＭ１１～Ｍ１４は、Ｎチャネル型ＭＯＳトランジスタであり、トランジスタＭ１５～Ｍ１９は、Ｐチャネル型ＭＯＳトランジスタである。
コモン電位ＶＣＭＩＮをコモン電位ＶＣＭＯより高い電位に設定する、という変形例を採用することもできる。このような変形例の場合、スイッチＳ１、Ｓ４をＰチャネル型ＭＯＳトランジスタにより構成することができるとともに、オペアンプ２の具体的な構成として、図５に示すような構成例を採用することができる。図５に示すように、本構成例のオペアンプ２Ｂは、トランジスタＭ１１～Ｍ１９を備えている。トランジスタＭ１１～Ｍ１４は、Ｎチャネル型ＭＯＳトランジスタであり、トランジスタＭ１５～Ｍ１９は、Ｐチャネル型ＭＯＳトランジスタである。
【0042】
トランジスタＭ１１、Ｍ１２の各ソースは、グランドに接続されており、それらの各ゲートは共通接続されている。トランジスタＭ１１、Ｍ１２の各ドレインは、トランジスタＭ１３、Ｍ１４の各ソースにそれぞれ接続されている。トランジスタＭ１３、Ｍ１４の各ゲートは共通接続されており、それら共通接続されたゲートにはＮｃｈバイアス電圧Ｖｂｉａｓ，ｎが与えられている。トランジスタＭ１３、Ｍ１４の各ドレインは、トランジスタＭ１５、Ｍ１６の各ドレインにそれぞれ接続されている。
【0043】
また、トランジスタＭ１３のドレインは、オペアンプ２Ｂの反転出力端子ＡＯＵＴＭに接続されており、トランジスタＭ１４のドレインは、オペアンプ２Ｂの非反転出力端子ＡＯＵＴＰに接続されている。トランジスタＭ１５、Ｍ１６の各ゲートは共通接続されており、それら共通接続されたゲートにはＰｃｈバイアス電圧Ｖｂｉａｓ，ｐが与えられている。トランジスタＭ１５、Ｍ１６の各ソースは、トランジスタＭ１７、Ｍ１８の各ドレインにそれぞれ接続されている。
【0044】
トランジスタＭ１７、Ｍ１８の各ソースは、トランジスタＭ１９のドレインに接続されている。トランジスタＭ１７のゲートは、オペアンプ２Ｂの非反転入力端子ＡＩＮＰに接続されている。トランジスタＭ１８のゲートは、オペアンプ２Ｂの反転入力端子ＡＩＮＭに接続されている。トランジスタＭ１９のソースは、電源線４に接続されている。このように、本構成例のオペアンプ２Ｂは、入力段にＰチャネル型ＭＯＳトランジスタであるトランジスタＭ１７、Ｍ１８が設けられたテレスコピックアンプとして構成されている。
【0045】
本変形例によれば、第１実施形態と同様の効果が得られるとともに、次のような効果も得られる。オペアンプ２の入力段にＮチャネル型ＭＯＳトランジスタよりもフリッカノイズの少ないＰチャネル型ＭＯＳトランジスタを用いることにより、ＳＣアンプ１の更なる高精度化を実現することができる。具体的には、オペアンプ２の入力段のトランジスタをＰチャネル型ＭＯＳトランジスタにすれば、フリッカノイズが小さいことから、同トランジスタをＮチャネル型ＭＯＳトランジスタにする場合に対し、入力段のトランジスタを小さく実装することができる。このようにすれば、ＳＣアンプ１のフィードバックファクタを上げることができ、高精度化することができるという効果が得られる。
【0046】
このような変形例により得られる効果は、ＳＣアンプ１が電池監視ＩＣに用いられる場合に一層顕著なものとなる。その理由は次の通りである。すなわち、電池監視ＩＣでは、サンプリング容量には、例えば数十～数百ボルトといった比較的高い電圧が印加される可能性があることから高耐圧櫛歯容量が用いられることが多い。高耐圧櫛歯容量は、対地寄生容量が大きい。そのため、ＳＣアンプ１は、電池監視ＩＣに用いられる場合、フィードバックファクタが低くなり、誤差が大きくなる可能性がある。そこで、このような場合、オペアンプ２の入力段にＰチャネル型ＭＯＳトランジスタを用いる本変形例を採用すれば、ＳＣアンプ１のフィードバックファクタを低下させることなく、むしろ上げることが可能となり、その結果、ＳＣアンプ１の高精度化を図ることができる。
【0047】
（第２実施形態）
以下、第２実施形態について図６および図７を参照して説明する。
図６に示すように、本実施形態のＳＣアンプ２１は、第１実施形態のＳＣアンプ１に対し、スイッチＳ２１～Ｓ２４が追加されている点などが異なっている。スイッチＳ２１～Ｓ２４は、Ｎチャネル型のＭＯＳトランジスタにより構成されている。
以下、第２実施形態について図６および図７を参照して説明する。
図６に示すように、本実施形態のＳＣアンプ２１は、第１実施形態のＳＣアンプ１に対し、スイッチＳ２１～Ｓ２４が追加されている点などが異なっている。スイッチＳ２１～Ｓ２４は、Ｎチャネル型のＭＯＳトランジスタにより構成されている。
【0048】
キャパシタＣｓ１、Ｃｄ１の各第１端子は、スイッチＳ２１を介してオペアンプ２の反転入力端子に接続されている。キャパシタＣｓ２、Ｃｄ２の各第１端子は、スイッチＳ２２を介してオペアンプ２の非反転入力端子に接続されている。キャパシタＣｆ１の第１端子には、スイッチＳ２３を介してコモン電位ＶＣＭＩＮが印加可能とされている。キャパシタＣｆ２の第１端子には、スイッチＳ２４を介してコモン電位ＶＣＭＩＮが印加可能とされている。ＳＣアンプ２１は、ΔΣ型Ａ／Ｄ変換器における積分器に用いられる。なお、本明細書では、Ａ／Ｄ変換器のことをＡＤＣと省略することがある。
【0049】
ΔΣ型ＡＤＣは、図７に示すようなΔΣ変調器２２を備え、そのΔΣ変調器２２の出力を図示しないデジタルフィルタを通過させることにより、高分解能なデジタル出力を得るＡＤＣである。ΔΣ変調器２２は、パルス変調の方式の一種を採用したものであり、加算器２３と、積分器２４と、コンパレータ２５と、ＤＡＣ２６と、を備えている。加算器２３は、入力信号Ｉｎｐｕｔに対してＤＡＣ２６の出力信号を減算した信号を出力する。積分器２４は、加算器２３の出力信号を積分するものであり、ＳＣアンプ２１により構成することができる。コンパレータ２５は、積分器２４の出力信号を２値化する。ＤＡＣ２６は、コンパレータ２５の出力信号を入力し、その入力に応じた信号を出力する。
【0050】
このような構成のΔΣ変調器２２は、入力信号Ｉｎｐｕｔを積分器２４で積分し、その出力をコンパレータ２５でデジタル変換し、その出力に応じてＤＡＣ２６を用いて入力信号Ｉｎｐｕｔに対して加減算することで、コンパレータ２５の出力をΔΣ変調出力Ｏｕｔｐｕｔとして取り出すことができる。上記構成によれば、上述した動作により、コンパレータ２５が出力する量子化誤差のパワースペクトル密度分布の形状を整形、つまりノイズシェーピングし、通過帯域のダイナミックレンジを向上させることができる。
【0051】
以上説明した本実施形態によれば、第１実施形態と同様の効果が得られるうえ、さらに次のような効果が得られる。すなわち、本実施形態の構成によれば、コモン電位ＶＣＭＩＮがコモン電位ＶＣＭＯよりも低い電位に設定されていることから、キャパシタＣｓ１、Ｃｓ２とオペアンプ２の各入力端子との間を切り離すために設けられたスイッチＳ２１、Ｓ２２を構成するＭＯＳトランジスタのオン抵抗が下がるため、回路の小型化および出力の高精度化を実現することができる。
【0052】
より具体的には、上記構成によれば、スイッチＳ２１、Ｓ２２を構成するＭＯＳトランジスタの単位チャンネル幅Ｗあたりのオン抵抗が下がるため、それらスイッチＳ２１、Ｓ２２の小型化を図ることが可能となり、その分だけ回路の小型化を実現することができる。また、上記構成によれば、オペアンプ２の入力端子に接続されるスイッチＳ２１、Ｓ２２を構成するＭＯＳトランジスタのサイズが小さくなることによりチャージインジェクションによる誤差が低減され、その分だけ出力の高精度化を図ることができる。
【0053】
（第３実施形態）
以下、第３実施形態について図８および図９を参照して説明する。
図８に示すように、本実施形態のＳＣアンプ３１は、第１実施形態のＳＣアンプ１に対し、スイッチＳ２、Ｓ５に代えてチョッピング回路３２を備えている点などが異なっている。チョッピング回路３２は、一対の入力ノードＮｉｐ、Ｎｉｍと、一対のサンプリング容量に相当するキャパシタＣｓ１、Ｃｓ２と、の間に接続されるものであり、スイッチＳ３１～Ｓ３４を備えている。
以下、第３実施形態について図８および図９を参照して説明する。
図８に示すように、本実施形態のＳＣアンプ３１は、第１実施形態のＳＣアンプ１に対し、スイッチＳ２、Ｓ５に代えてチョッピング回路３２を備えている点などが異なっている。チョッピング回路３２は、一対の入力ノードＮｉｐ、Ｎｉｍと、一対のサンプリング容量に相当するキャパシタＣｓ１、Ｃｓ２と、の間に接続されるものであり、スイッチＳ３１～Ｓ３４を備えている。
【0054】
チョッピング回路３２を構成する複数のスイッチＳ３１～Ｓ３４は、図８では単なるスイッチのシンボルとして描かれているが、実際には、図９に示すように、スイッチＳ３１、Ｓ３４はＰチャネル型のＭＯＳトランジスタとして構成されているとともに、スイッチＳ３２、Ｓ３３はＮチャネル型のＭＯＳトランジスタにより構成されている。スイッチＳ３１は、キャパシタＣｓ１の第２端子と入力ノードＮｉｐとの間に接続されている。スイッチＳ３１は、キャパシタＣｓ１の第２端子と入力ノードＮｉｐとの間を開閉する第１スイッチとして機能する。
【0055】
スイッチＳ３２は、キャパシタＣｓ１の第２端子と入力ノードＮｉｍとの間に接続されている。スイッチＳ３２は、キャパシタＣｓ１の第２端子と入力ノードＮｉｍとの間を開閉する第２スイッチとして機能する。スイッチＳ３３は、キャパシタＣｓ２の第２端子と入力ノードＮｉｍとの間に接続されている。スイッチＳ３３は、キャパシタＣｓ２の第２端子と入力ノードＮｉｍとの間を開閉する第３スイッチとして機能する。スイッチＳ３４は、キャパシタＣｓ２の第２端子と入力ノードＮｉｐとの間に接続されている。スイッチＳ３４は、キャパシタＣｓ２の第２端子と入力ノードＮｉｐとの間を開閉する第４スイッチとして機能する。
【0056】
本実施形態では、一対の入力ノードＮｉｐ、Ｎｉｍは、図示しない組電池を構成する各電池セルの端子に接続可能になっており、一対の入力電圧ＶＩＮＰ、ＶＩＮＭは、このような各電池セルの電圧に対応した電圧となっている。各電池セルには、多段に直列接続されることで組電池を構成しているから、コモンモード電圧が重畳されている。このコモンモード電圧は、組電池の上段側、つまり高電位側に接続される電池セルほど高くなり、その最大値は例えば数百ボルト程度の比較的高い電圧となる。
【0057】
本実施形態のＳＣアンプ３１は、各電池セルに重畳される相対的に高いコモンモード電圧を相対的に低いコモンモード電圧まで降圧させるレベルシフト回路に用いられる。この場合、ＳＣアンプ３１は、例えば自動車などの車両に搭載された組電池の電圧などの各種状態を検出して組電池の状態を監視する電池監視のための各種の動作を行う回路が集積化された電池監視ＩＣの一部を構成している。
【0058】
チョッピング回路３２およびチョッピング回路３２のスイッチＳ３１～Ｓ３４を駆動する駆動部の具体的な構成としては、例えば図９に示すような構成例を採用することができる。図９に示すように、ＳＣアンプ３１は、チョッピング回路３２を構成する複数のスイッチＳ３１～Ｓ３４を、キャパシタＣ４１～Ｃ４４を介して駆動する容量駆動部３３、３４を備えている。容量駆動部３３は、スイッチＳ３１、Ｓ３４を駆動するものであり、キャパシタＣ４１、Ｃ４２と、Ｐチャネル型のＭＯＳトランジスタにより構成されるスイッチＳ４１、Ｓ４２と、を備えている。
【0059】
キャパシタＣ４１の第１端子には、駆動信号φ１が与えられる。キャパシタＣ４２の第１端子には、駆動信号φ２が与えられる。駆動信号φ１、φ２は、図示しない制御回路により生成されるものであり、互いに逆相の信号となっている。駆動信号φ１、φ２の振幅は、スイッチＳ３１～Ｓ３４のゲート閾値電圧よりも十分に高い駆動電圧に対応するものとなっている。
【0060】
キャパシタＣ４１の第２端子は、スイッチＳ３１のゲートに接続されている。また、キャパシタＣ４１の第２端子は、スイッチＳ４１のドレインおよびスイッチＳ４２のゲートにも接続されている。キャパシタＣ４２の第２端子は、スイッチＳ３４のゲートに接続されている。また、キャパシタＣ４２の第２端子は、スイッチＳ４２のドレインおよびスイッチＳ４１のゲートにも接続されている。スイッチＳ４１、Ｓ４２の各ソースは、共通接続されているとともに、入力ノードＮｉｐに接続されている。
【0061】
容量駆動部３４は、スイッチＳ３２、Ｓ３３を駆動するものであり、キャパシタＣ４３、Ｃ４４と、Ｎチャネル型のＭＯＳトランジスタにより構成されるスイッチＳ４３、Ｓ４４と、を備えている。キャパシタＣ４３の第１端子には、駆動信号φ１が与えられる。キャパシタＣ４４の第１端子には、駆動信号φ２が与えられる。
【0062】
キャパシタＣ４３の第２端子は、スイッチＳ３３のゲートに接続されている。また、キャパシタＣ４３の第２端子は、スイッチＳ４３のドレインおよびスイッチＳ４４のゲートにも接続されている。キャパシタＣ４４の第２端子は、スイッチＳ３２のゲートに接続されている。また、キャパシタＣ４４の第２端子は、スイッチＳ４４のドレインおよびスイッチＳ４３のゲートにも接続されている。スイッチＳ４３、Ｓ４４の各ソースは、共通接続されているとともに、入力ノードＮｉｍに接続されている。
【0063】
上記構成に容量駆動部３３、３４によれば、入力ノードＮｉｐ、ＮｉｍとキャパシタＣｓ１、Ｃｓ２との間に設けられたチョッピング回路３２のスイッチＳ３１～Ｓ３４のゲートを、次のように容量カップルで駆動することができる。すなわち、入力電圧ＶＩＮＰ、ＶＩＮＭのコモンモード電圧が上昇した場合、スイッチＳ４１～Ｓ４４を介してキャパシタＣ４１～Ｃ４４がチャージされる。
【0064】
容量駆動部３３、３４は、駆動信号φ１、φ２がゲートオンに対応するレベルになるタイミングで容量のスイッチとは異なる側を駆動し、チョッピング回路３２のスイッチＳ３１～Ｓ３４のゲートを下記の電圧としてスイッチＳ３１～Ｓ３４をオンすることができる。
スイッチＳ３１、Ｓ３４：入力電圧ＶＩＮＰのコモンモード電圧－駆動電圧
スイッチＳ３２、Ｓ３４：入力電圧ＶＩＮＭのコモンモード電圧＋駆動電圧
スイッチＳ３１、Ｓ３４：入力電圧ＶＩＮＰのコモンモード電圧－駆動電圧
スイッチＳ３２、Ｓ３４：入力電圧ＶＩＮＭのコモンモード電圧＋駆動電圧
【0065】
容量駆動部３３、３４は、ｌ駆動信号φ１、φ２がゲートオフに対応するレベルになると、スイッチＳ３１～Ｓ３４のゲートを入力電圧ＶＩＮＰ、ＶＩＮＭのコモンモード電圧と同じ電位としてスイッチＳ３１～Ｓ３４をオフすることができる。上記構成によれば、入力電圧ＶＩＮＰ、ＶＩＮＭのコモンモード電圧が回路の電源電圧より高い場合でも、チョッピング回路３２を構成するスイッチＳ３１～Ｓ３４をオンオフすることができる。
【0066】
以上説明した本実施形態によれば、第１実施形態と同様の効果が得られるうえ、さらに次のような効果が得られる。すなわち、本実施形態のＳＣアンプ３１は、コモンモードノイズが多くなると考えられる電池監視ＩＣの一部を構成するが、そのコモン電位ＶＣＭＩＮがコモン電位ＶＣＭＯよりも低い電位に設定されている。このような構成によれば、オペアンプ２の入力端子に接続されるスイッチＳ１、Ｓ４を構成するＭＯＳトランジスタのオン抵抗を下げることができる。
【0067】
オペアンプ２の入力端子に接続されるスイッチのサイズを大きくすることは、ＳＣアンプ３１の帰還係数の低下、ひいはてＳＣアンプ３１の出力の精度の悪化に繋がる。これに対し、本実施形態の構成によれば、スイッチＳ１、Ｓ４のオン抵抗が下がるため、それらスイッチＳ１、Ｓ４の小型化を図ることが可能となり、その結果、オペアンプ２のＣＭＲＲが向上して出力の精度を一層高めることができる。なお、ＣＭＲＲは、Common Mode Rejection Ratioの略称である。
【0068】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
【0069】
キャパシタＣｓ１、Ｃｓ２の第２端子側のコモン電位は、コモン電位ＶＣＭＩＮに限らずともよく、例えばコモン電位ＶＣＭＯなど、他の電位とすることができる。キャパシタＣｄ１、Ｃｄ２の第２端子側のコモン電位は、コモン電位ＶＣＭＩＮに限らずともよく、例えばコモン電位ＶＣＭＯなど、他の電位とすることができる。
オペアンプ２の具体的な構成は、上記各実施形態において説明した構成例に限らずともよく、同様の機能を実現できるものであれば適宜変更することができる。
オペアンプ２の具体的な構成は、上記各実施形態において説明した構成例に限らずともよく、同様の機能を実現できるものであれば適宜変更することができる。
【0070】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0071】
本開示は、特許請求の範囲に記載の発明に加え、以下のような発明を含む。
［１］
一対の入力ノード（Ｎｉｐ、Ｎｉｍ）および一対の出力ノード（Ｎｏｐ、Ｎｏｍ）を備えた全差動構成のスイッチトキャパシタアンプであって、
差動出力形式のオペアンプ（２、２Ａ、２Ｂ）と、
第１端子および第２端子を備え、前記第１端子が前記オペアンプの入力端子に接続される一対のサンプリング容量（Ｃｓ１、Ｃｓ２）と、
前記オペアンプの入力端子と出力端子との間に接続される一対のフィードバック容量（Ｃｆ１、Ｃｆ２）と、
第１端子および第２端子を備え、Ｄ／Ａ変換器から出力されるＤＡＣ電圧に応じた電荷を蓄積することができるとともに前記第１端子が前記オペアンプの入力端子に接続される一対のＤＡＣ容量（Ｃｄ１、Ｃｄ２）と、
前記オペアンプの出力電圧の同相レベルを制御するコモンモードフィードバック回路（３）と、
を備え、
前記一対の入力ノードを介して与えられる入力電圧を前記一対のサンプリング容量によりサンプリングし、前記一対のフィードバック容量を介して前記サンプリングされた電荷を転送することにより前記オペアンプの出力端子から前記入力電圧を増幅した出力電圧を出力し、
前記オペアンプの入力のコモン電位は、第１コモン電位であり、
前記オペアンプの出力のコモン電位および前記コモンモードフィードバック回路のバイアスのコモン電位は、前記第１コモン電位とは異なる回路により生成される第２コモン電位であるスイッチトキャパシタアンプ。
［２］
前記一対のサンプリング容量の前記第２端子側のコモン電位および前記一対のＤＡＣ容量の前記第２端子側のコモン電位のうち少なくとも一方は、前記第２コモン電位である［１］に記載のスイッチトキャパシタアンプ。
［３］
前記第１コモン電位は、前記第２コモン電位より低い電位に設定される請求項［１］または［２］に記載のスイッチトキャパシタアンプ。
［４］
前記オペアンプ（２Ａ）は、入力段にＮチャネル型ＭＯＳトランジスタ（Ｍ７、Ｍ８）が設けられたテレスコピックアンプとして構成されている［３］に記載のスイッチトキャパシタアンプ。
［５］
ΔΣ型Ａ／Ｄ変換器における積分器（２４）に用いられる［１］から［４］のいずれか一項に記載のスイッチトキャパシタアンプ。
［６］
さらに、前記一対の入力ノードと前記一対のサンプリング容量との間に接続されるチョッピング回路（３２）を備え、
前記チョッピング回路を構成する複数のスイッチ（Ｓ３１～Ｓ３４）は、ＭＯＳトランジスタにより構成されている［１］から［５］のいずれか一項に記載のスイッチトキャパシタアンプ。
［７］
さらに、前記複数のスイッチを、キャパシタ（Ｃ４１～Ｃ４４）を介して駆動する容量駆動部（３３、３４）を備えている［６］に記載のスイッチトキャパシタアンプ。
［８］
前記一対の入力ノードは、組電池を構成する各電池セルの端子に接続可能になっており、
前記各電池セルに重畳される相対的に高いコモンモード電圧を相対的に低いコモンモード電圧まで降圧させるレベルシフト回路に用いられる［１］から［７］のいずれか一項に記載のスイッチトキャパシタアンプ。
［９］
前記第１コモン電位は、前記第２コモン電位より高い電位に設定される［１］または［２］に記載のスイッチトキャパシタアンプ。
［１０］
前記オペアンプ（２Ｂ）は、入力段にＰチャネル型ＭＯＳトランジスタ（Ｍ１７、Ｍ１８）が設けられたテレスコピックアンプとして構成されている［９］に記載のスイッチトキャパシタアンプ。
［１］
一対の入力ノード（Ｎｉｐ、Ｎｉｍ）および一対の出力ノード（Ｎｏｐ、Ｎｏｍ）を備えた全差動構成のスイッチトキャパシタアンプであって、
差動出力形式のオペアンプ（２、２Ａ、２Ｂ）と、
第１端子および第２端子を備え、前記第１端子が前記オペアンプの入力端子に接続される一対のサンプリング容量（Ｃｓ１、Ｃｓ２）と、
前記オペアンプの入力端子と出力端子との間に接続される一対のフィードバック容量（Ｃｆ１、Ｃｆ２）と、
第１端子および第２端子を備え、Ｄ／Ａ変換器から出力されるＤＡＣ電圧に応じた電荷を蓄積することができるとともに前記第１端子が前記オペアンプの入力端子に接続される一対のＤＡＣ容量（Ｃｄ１、Ｃｄ２）と、
前記オペアンプの出力電圧の同相レベルを制御するコモンモードフィードバック回路（３）と、
を備え、
前記一対の入力ノードを介して与えられる入力電圧を前記一対のサンプリング容量によりサンプリングし、前記一対のフィードバック容量を介して前記サンプリングされた電荷を転送することにより前記オペアンプの出力端子から前記入力電圧を増幅した出力電圧を出力し、
前記オペアンプの入力のコモン電位は、第１コモン電位であり、
前記オペアンプの出力のコモン電位および前記コモンモードフィードバック回路のバイアスのコモン電位は、前記第１コモン電位とは異なる回路により生成される第２コモン電位であるスイッチトキャパシタアンプ。
［２］
前記一対のサンプリング容量の前記第２端子側のコモン電位および前記一対のＤＡＣ容量の前記第２端子側のコモン電位のうち少なくとも一方は、前記第２コモン電位である［１］に記載のスイッチトキャパシタアンプ。
［３］
前記第１コモン電位は、前記第２コモン電位より低い電位に設定される請求項［１］または［２］に記載のスイッチトキャパシタアンプ。
［４］
前記オペアンプ（２Ａ）は、入力段にＮチャネル型ＭＯＳトランジスタ（Ｍ７、Ｍ８）が設けられたテレスコピックアンプとして構成されている［３］に記載のスイッチトキャパシタアンプ。
［５］
ΔΣ型Ａ／Ｄ変換器における積分器（２４）に用いられる［１］から［４］のいずれか一項に記載のスイッチトキャパシタアンプ。
［６］
さらに、前記一対の入力ノードと前記一対のサンプリング容量との間に接続されるチョッピング回路（３２）を備え、
前記チョッピング回路を構成する複数のスイッチ（Ｓ３１～Ｓ３４）は、ＭＯＳトランジスタにより構成されている［１］から［５］のいずれか一項に記載のスイッチトキャパシタアンプ。
［７］
さらに、前記複数のスイッチを、キャパシタ（Ｃ４１～Ｃ４４）を介して駆動する容量駆動部（３３、３４）を備えている［６］に記載のスイッチトキャパシタアンプ。
［８］
前記一対の入力ノードは、組電池を構成する各電池セルの端子に接続可能になっており、
前記各電池セルに重畳される相対的に高いコモンモード電圧を相対的に低いコモンモード電圧まで降圧させるレベルシフト回路に用いられる［１］から［７］のいずれか一項に記載のスイッチトキャパシタアンプ。
［９］
前記第１コモン電位は、前記第２コモン電位より高い電位に設定される［１］または［２］に記載のスイッチトキャパシタアンプ。
［１０］
前記オペアンプ（２Ｂ）は、入力段にＰチャネル型ＭＯＳトランジスタ（Ｍ１７、Ｍ１８）が設けられたテレスコピックアンプとして構成されている［９］に記載のスイッチトキャパシタアンプ。
【符号の説明】
【0072】
１、２１、３１…スイッチトキャパシタアンプ、２、２Ａ、２Ｂ…オペアンプ、３…コモンモードフィードバック回路、２４…積分器、３２…チョッピング回路、３３、３４…容量駆動部、Ｃｄ１、Ｃｄ２…キャパシタ、Ｃｆ１、Ｃｆ２…キャパシタ、Ｃｓ１、Ｃｓ２…キャパシタ、Ｃ４１～Ｃ４４…キャパシタ、Ｍ７、Ｍ８…トランジスタ、Ｍ１７、Ｍ１８…トランジスタ、Ｎｉｐ、Ｎｉｍ…入力ノード、Ｎｏｐ、Ｎｏｍ…出力ノード、Ｓ３１～Ｓ３４…スイッチ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】